KR20230111540A - 회로 기판 및 이를 포함하는 반도체 패키지 - Google Patents

Abstract

실시 예에 따른 회로 기판은 상면 및 하면을 포함하는 제1 절연층; 상기 제1 절연층의 상면과 하면을 관통하는 관통 전극층; 및 상기 제1 절연층의 상면 및 상기 관통 전극층의 상면에 배치되는 제1 전극층을 포함하고, 상기 제1 전극층은, 상기 제1 절연층의 상면에 배치되는 제1 영역과, 상기 관통 전극층의 상면에 배치되는 제2 영역을 포함하고, 상기 제1 전극층의 상기 제1 영역의 두께는 상기 제1 전극층의 상기 제2 영역의 두께와 다르다.

Description

회로 기판 및 이를 포함하는 반도체 패키지{CIRCUIT BOARD AND SEMICONDUCTOR PACKAGE COMPRISING THE SAME}

실시 예는 회로 기판에 관한 것으로, 특히 코어층을 포함하는 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.

최근, 회로 기판은 다층 회로기판으로 제공되고 있다. 이러한, 다층 회로 기판은 동박 적층판(CCL) 등 코어 기판의 표면에 애디티브 공법(Additive) 또는 서브트랙티브(Subtractive) 공법 등을 적용하여 내층 전극층을 형성하고, 절연층을 순차적으로 적층하면서 내층 전극층과 같은 방법으로 외층 전극층을 형성함으로써 제조된다.

한편, 회로 기판은 관통 전극을 포함한다. 상기 관통 전극은 서로 다른 층에 배치된 전극층을 전기적으로 연결한다. 예를 들어, 상기 관통 전극은 내층 전극층과 외층 전극층 사이를 전기적으로 연결한다. 즉, 상기 회로 기판은 상기 코어 기판에 관통 홀을 형성하고, 상기 형성된 관통 홀 내부를 화학적 및/또는 전기적으로 도금하여 상기 관통 전극을 형성한다.

이때, 종래의 회로 기판은 강도 향상 및 휨 특성 향상을 위해, 상기 코어 기판의 두께가 증가하고 있다. 예를 들어, 상기 코어 기판의 두께는 200㎛ 이상을 가진다. 바람직하게, 종래의 상기 코어 기판의 두께는 400㎛ 내지 800㎛의 범위를 가진다. 이때, 상기 코어 기판의 두께가 증가하는 경우, 상기 코어 기판을 관통하는 관통 홀을 형성하는 공정에서 사용되는 드릴 사이즈도 증가한다. 그리고 상기 드릴 사이즈가 증가하는 경우, 이에 대응되게 상기 관통 홀의 사이즈 및 상기 관통 전극의 사이즈가 증가하는 문제가 있다.

나아가, 종래의 회로 기판은 상기 코어 기판의 두께 및 상기 관통 전극의 사이즈의 증가에 의해, 상기 전극층을 미세화하는데 한계가 있다. 예를 들어, 종래의 회로 기판의 전극층의 선폭은 30㎛를 초과하고 있다. 예를 들어, 종래의 회로 기판의 전극층들 사이의 스페이스는 30㎛를 초과하고 있다.

이에 따라, 코어 기판을 포함하는 회로 기판에서, 관통 전극의 사이즈를 줄이면서, 전극층의 선폭 및 스페이스를 줄일 수 있는 방안이 요구되고 있다.

실시 예는 새로운 구조의 코어층을 포함하는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.

또한, 실시 예는 서로 다른 물질로 구성된 복수의 절연층으로 구성된 코어층을 포함하는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.

또한, 실시 예는 코어층에 배치되는 전극층의 선폭 및 스페이스가 미세화된 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.

제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

실시 예에 따른 회로 기판은 상면 및 하면을 포함하는 제1 절연층; 상기 제1 절연층의 상면과 하면을 관통하는 관통 전극층; 및 상기 제1 절연층의 상면 및 상기 관통 전극층의 상면에 배치되는 제1 전극층을 포함하고, 상기 제1 전극층은, 상기 제1 절연층의 상면에 배치되는 제1 영역과, 상기 관통 전극층의 상면에 배치되는 제2 영역을 포함하고, 상기 제1 전극층의 상기 제1 영역의 두께는 상기 제1 전극층의 상기 제2 영역의 두께와 다르다.

또한, 상기 제1 전극층의 상기 제1 영역의 두께는 상기 제1 전극층의 상기 제2 영역의 두께보다 크다.

또한, 상기 관통 전극층은, 상기 제1 절연층의 상면 및 하면을 관통하는 관통 홀의 내벽에 배치되는 제1 관통 전극과, 상기 관통 홀 내에 배치되는 홀 플러깅층을 포함하고, 상기 제1 전극층의 상기 제2 영역은 상기 홀 플러깅의 상면에 배치된다.

또한, 상기 홀 플러깅층의 상면은 상기 제1 절연층의 상면보다 높게 위치한다.

또한, 상기 제1 전극층은, 상기 제1 절연층의 상면에 배치되는 제1 금속층과, 상기 제1 금속층 및 상기 관통 전극층 상에 배치되는 제2 금속층을 포함한다.

또한, 상기 제1 절연층은 동박 적층판(CCL)을 포함한다.

또한, 상기 제1 절연층은 80㎛ 내지 150㎛ 사이의 범위의 두께를 가진다.

또한, 상기 회로 기판은 상기 제1 절연층의 상면에 배치되는 제2 절연층; 상기 제2 절연층의 상면에 배치되는 제2 전극층; 및 상기 제2 절연층의 상면 및 하면을 관통하며 상기 관통 전극층과 수직으로 중첩되는 제2 관통 전극을 포함한다.

또한, 상기 제2 절연층은 프리프레그 및 ABF(Ajinomoto Build-up Film) 중 어느 하나를 포함한다.

또한, 상기 제1 절연층 및 상기 제2 절연층은 상기 회로 기판의 코어층을 구성한다.

또한, 상기 제1 관통 전극, 상기 제1 전극층 및 상기 제2 관통 전극은 상기 코어층의 상면 및 하면을 관통하는 코어 관통 전극을 구성한다.

또한, 상기 제2 절연층 중 상기 제1 관통 전극과 수직으로 중첩되지 않는 영역에는 상기 제2 관통 전극이 배치되지 않는다.

또한, 상기 관통 홀의 내벽의 경사는 상기 제1 절연층의 상면 또는 하면에 대해 수직이다.

또한, 상기 관통 전극층의 형상은 상기 제2 관통 전극의 형상과 다르다.

한편, 실시 예에 따른 반도체 패키지는 상면 및 하면을 포함하는 제1 절연층; 상기 제1 절연층의 상면과 하면을 관통하는 관통 전극층; 상기 제1 절연층의 상면 및 상기 관통 전극층의 상면에 배치되는 제1 전극층; 상기 제1 절연층의 상면에 배치되는 제2 절연층; 상기 제2 절연층의 상면에 배치되는 제2 전극층; 및 상기 제2 절연층의 상면 및 하면을 관통하며 상기 관통 전극층과 수직으로 중첩되는 제2 관통 전극을 포함하는 코어층; 상기 코어층의 상기 제2 절연층의 상면에 배치되는 제3 절연층; 상기 제3 절연층의 상면에 배치되는 제3 전극층; 상기 제3 전극층 상에 배치되는 접속부; 및 상기 접속부 상에 배치되는 칩을 포함하고, 상기 관통 전극층은, 상기 제1 절연층의 상면 및 하면을 관통하는 관통 홀의 내벽에 배치되는 제1 관통 전극과, 상기 관통 홀 내에 배치되는 홀 플러깅층을 포함하고, 상기 제1 전극층은, 상기 제1 절연층의 상면에 배치되는 제1 영역과, 상기 홀 플러깅층의 상면에 배치되는 제2 영역을 포함하고, 상기 제1 전극층의 상기 제1 영역의 두께는 상기 제1 전극층의 상기 제2 영역의 두께보다 작다.

또한, 상기 제1 절연층은 동박 적층판(CCL)을 포함하고, 상기 제2 절연층은 프리프레그 및 ABF(Ajinomoto Build-up Film) 중 어느 하나를 포함하며, 상기 제2 절연층 중 상기 제1 관통 전극과 수직으로 중첩되지 않는 영역에는 상기 제2 관통 전극이 배치되지 않는다.

실시 예에서의 회로 기판은 제1 절연층을 관통하는 관통 전극층과, 상기 제1 절연층 상에 배치되는 제1 전극층을 포함한다. 이때, 상기 관통 전극층은 상기 제1 절연층을 관통하는 제1 관통 홀의 내벽에 배치되는 제1 관통 전극 및 홀 플러깅층을 포함한다. 그리고 상기 제1 전극층은 상기 홀 플러깅층과 수직으로 중첩되지 않는 제1 영역(R1)과, 상기 홀 플러깅층과 수직으로 중첩되는 제2 영역(R2)을 포함한다. 그리고 상기 제1 전극층의 상기 제1 영역(R1)은 제1 금속층 및 상기 제2 금속층을 포함하는 다층 구조를 가진다. 그리고 상기 제1 전극층의 상기 제2 영역(R2)은 상기 제2 금속층만을 포함할 수 있다. 예를 들어, 상기 제1 전극층의 상기 제1 영역(R1)에서의 금속층의 층수는 상기 제1 전극층의 상기 제2 영역(R2)에서의 금속층의 층수보다 클 수 있다.

이에 따라, 상기 제1 전극층의 상기 제1 영역(R1)의 두께는 상기 제2 영역(R2)의 두께보다 클 수 있다. 바람직하게, 상기 홀 플러깅층과 수직으로 중첩되는 영역에서의 상기 제1 전극층의 두께는, 상기 홀 플러깅층과 수직으로 중첩되지 않는 영역에서의 상기 제1 전극층의 두께보다 작을 수 있다. 이에 따라, 실시 예에서는 상기 제1 전극층의 상기 제2 영역(R2)에서의 두께를 비교 예 대비 줄일 수 있다. 이에 의해, 실시 예에서는 상기 제1 전극층을 형성하기 위한 도금 공정 시간을 줄일 수 있고, 나아가 상기 도금 공정 비용을 절감할 수 있다.

실시 예에서는 상기와 같이 회로 기판의 코어층이 동박 적층판만으로 구성되는 것이 아니라, 동박 적층판과 프리프레그 또는 ABF의 조합으로 구성되도록 한다. 이에 따라, 실시 예에서는 상기 회로 기판의 코어층의 상면 및 하면에 배치되는 전극층의 두께를 줄일 수 있다. 또한, 실시 예에서는 회로 기판의 코어층의 상면 및 하면에 배치되는 전극층의 선폭 및 스페이스를 줄일 수 있다. 이에 따라, 실시 예에서는 코어층의 상면 및 하면에 배치되는 전극층의 미세화가 가능하며, 이에 따라 회로 기판의 전체적인 두께를 줄일 수 있다.

도 1은 비교 예에 따른 회로 기판을 나타낸 도면이다.
도 2a는 제1 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 2b는 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 3은 실시 예에 따른 회로 기판에서 코어층의 전체 층 구조를 나타낸 도면이다.
도 4는 실시 예에 따른 회로 기판의 전체 층 구조를 나타낸 도면이다.
도 5는 실시 예에 따른 반도체 패키지를 나타낸 도면이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.

다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.

또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.

본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.

이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.

또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우 뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.

-비교 예(종래 기술의 구조 및 이의 문제점)-

도 1은 비교 예에 따른 회로 기판을 나타낸 도면이다. 특히, 도 1은 비교 예의 회로 기판에서 코어층을 나타낸 도면이다.

이하에서는 도 1을 참조하여 비교 예에 따른 코어층을 포함하는 회로 기판의 문제점에 대해 설명하기로 한다.

비교 예의 설명에 앞서, 회로 기판은 전자기기의 고기능화 및 반도체 디바이스의 고집적화에 수반하여 고밀도화가 요구되고 있다. 이에 따라, 회로 기판은 다층 구조를 가진다.

이러한 다층 구조의 회로 기판이 적용되는 제품군에는 FCBGA(Flip Chip Ball Grid Array)나 FCCSP((Flip-Chip Chip Scale Package)가 포함된다. 그리고 FCBGA나 FCCSP에 적용되는 회로 기판은 코어층을 포함할 수 있다.

그리고 상기 코어층은 다층 빌드업 구현을 위해 200㎛ 이상의 두께를 가지고 있다. 또한, 상기 코어층에는 각층의 전극층의 전기적 접속을 위한 관통 전극이 형성된다. 상기 관통 전극은 상기 코어층의 상면 및 하면을 관통하는 관통 홀을 전도성 물질로 충진하여 형성할 수 있다. 그러나 상기와 같은 코어층은 300㎛ 이상의 두께를 가지는 경우, 비교 예의 관통 홀을 형성하는 공정 및/또는 관통 전극을 형성하는 공정에서는 다음과 같은 문제점이 있다.

비교 예의 회로 기판은 절연층(10), 제1 전극층(20), 제2 전극층(30) 및 관통 전극층을 포함한다.

상기 절연층(10)은 코어층이며, 동박적층판(CCL)일 수 있다. 상기 절연층(10)은 200㎛ 이상의 두께(t)를 가질 수 있다. 이때, 200㎛ 이상의 두께(t)를 가지는 절연층(10)에 형성되는 관통 홀은 이하의 2가지 방법 중 어느 하나의 방법을 이용할 수 있다.

즉, 상기 관통 홀은 상기 절연층(10)의 상측 및 하측에서 각각 레이저 공정을 진행하는 것에 형성될 수 있다. 이와 같은 방법으로 형성된 관통 홀의 수직 단면 형상은 모래시계 형상을 가진다. 다시 말해서, 절연층(10)의 두께가 200㎛를 초과하는 경우, 상기 절연층(10)의 상측 및 하측 중 어느 하나에서만 상기 절연층(10)을 관통하는 관통 홀을 형성하기가 어렵다. 이에 따라, 일반적으로 레이저를 이용하여 일반적으로 레이저를 이용하여 코어층과 같은 절연층(10)에 관통 홀을 형성하는 경우, 상기 절연층(10)의 상면 및 하면에서 각각 관통 홀을 형성하는 공정을 진행하게 된다. 예를 들어, 레이저 가공을 통해 절연층(10)에 관통 홀을 형성하는 경우, 상기 관통 홀이 가져야 하는 목표 홀 폭 및 홀 깊이에 대응하게, 절연층(10)의 상면에서 관통 홀의 제1 홀 파트를 형성하고, 상기 절연층(10)의 하면에서 상기 관통 홀의 상기 제1 홀 파트와 연결되는 제2 홀 파트를 형성하는 공정을 진행한다.

그러나, 상기와 같은 관통 홀은 모래시계 형상을 가지며, 이에 따라 상기 관통 홀은 절연층(10)의 상면 및 하면에서 멀어질수록 폭이 감소하게 된다. 이때, 상기 관통 홀의 목표 폭은 상기 제1 홀 파트와 상기 제2 홀 파트가 연결되는 중심부에서의 폭을 기준으로 결정된다. 이에 따라 상기 관통 홀은 상기 절연층(10)의 상면과 인접한 영역 및 상기 절연층(10)의 하면과 인접한 영역에서 상기 목표 폭보다 큰 폭을 가지며, 이에 따라 상기 관통 홀의 전체 면적이 커지는 문제가 있다. 예를 들어, 상기 관통 홀의 목표 폭이 상기 제1 홀 파트 및 제2 홀 파트의 폭을 중심으로 결정되는 경우, 상기 제1 홀 파트 및 상기 제2 홀 파트가 서로 연결되지 않는 미관통 문제가 발생할 수 있다.

이에 따라, 일반적으로 코어층의 절연층(10)에 관통 홀을 형성하는 경우, CNC(computer numerical control) 드릴을 이용한다. 그리고, CNC 드릴을 이용하는 경우, 상기 관통 홀은 상면 및 하면의 폭이 동일한 폭을 가지게 된다. 즉, 상기 관통 홀은 상면 및 하면의 폭이 동일한 기둥 형상을 가진다.

이때, 상기 관통 홀이 기둥 형상을 가지는 경우, 상기 관통 홀 내에 균일한 전도성 물질을 충진하기 어려운 문제가 있다. 즉, 기둥 형상을 가지는 관통 홀을 충진하는 도금을 진행하는 경우, 상기 관통 홀의 중심부보다 관통 홀의 외측에서 먼저 도금이 완료됨에 따라, 중심부에 도금이 이루어지지 않은 빈 공간(예를 들어, 보이드)이 존재하는 문제가 있다. 또한, 상기 관통 홀 내에 형성된 관통 전극층의 상면 및 하면은 평면이 아닌 곡면(예를 들어, 관통 홀의 중심부를 향하여 오목 또는 볼록한 곡면)을 가진다. 그리고 상기 관통 전극층의 상면 및 하면이 곡면을 가지는 경우, 기판의 평탄도가 감소하는 문제가 있으며, 이에 따라 추가 전극층의 형성 시에 정렬성이 감소하는 문제가 있다.

이를 해결하기 위해 비교 예에서는 관통 홀 내부를 홀 플러깅 방식으로 충진하고 있다. 이에 따라, 비교 예의 회로 기판의 관통 전극층은 상기 관통 홀의 내벽에 형성되는 제1 관통 전극(40) 및 상기 관통 홀을 채우는 홀 플러깅층(50)을 포함한다.

한편, 비교 예의 회로 기판은 상기 절연층(10)의 상면에 배치되는 제1 전극층(20)을 포함한다. 이때, 상기 제1 전극층(20)은 상기 절연층(10)의 상면, 상기 제1 관통 전극(40)의 상면, 및 상기 홀 플러깅층(50)의 상면에 각각 배치된다. 예를 들어, 상기 제1 전극층(20)은 상기 절연층(10)의 상면에 배치되는 제1 부분과, 상기 제1 관통 전극(40)의 상면에 배치되는 제2 부분과, 상기 홀 플러깅층(50)의 상면에 배치되는 제3 부분을 포함한다. 그리고, 상기 제1 전극층(20)의 상기 제1 내지 제3 부분은 서로 동일한 두께를 가진다.

또한, 비교 예의 회로 기판은 상기 절연층(10)의 하면에 배치되는 제2 전극층(30)을 포함한다. 이때, 상기 제2 전극층(30)은 상기 절연층(10)의 하면, 상기 제1 관통 전극(40)의 하면, 및 상기 홀 플러깅층(50)의 하면에 각각 배치된다. 예를 들어, 상기 제2 전극층(30)은 상기 절연층(10)의 하면에 배치되는 제1 부분과, 상기 제1 관통 전극(40)의 하면에 배치되는 제2 부분과, 상기 홀 플러깅층(50)의 하면에 배치되는 제3 부분을 포함한다. 그리고, 상기 제2 전극층(30)의 상기 제1 내지 제3 부분은 서로 동일한 두께를 가진다.

상기와 같이, 비교 예에서의 제1 전극층(20) 및 제2 전극층(30)은 200㎛ 이상의 두께(t)를 가지는 절연층(10) 상에 배치됨에 따라, 상기 절연층(10)의 두께에 비례하게 증가하고 있다. 그리고, 상기 제1 전극층(20) 및 제2 전극층(30)의 각각의 제1 내지 제3 부분은 서로 동일한 두께를 가지고 있으며, 이에 따라 상기 제1 전극층(20) 및 제2 전극층(30)을 형성하기 위한 제조 단가가 증가하는 문제점이 있다.

또한, 상기 비교 예의 회로 기판은 상기 절연층(10)이 가지는 두께(t)에 따라, 상기 제1 전극층(20)의 두께 및 상기 제2 전극층(30)의 두께가 증가한다. 그리고, 상기 제1 전극층(20)의 두께가 증가함에 따라, 상기 제1 전극층(20)이 가지는 선폭 및 스페이스도 증가하고 있다. 예를 들어, 비교 예에서, 상기 제1 전극층(20)의 선폭은 30㎛를 초과하며, 복수의 제1 전극층(20) 사이의 스페이스는 30㎛를 초과한다. 예를 들어, 비교 예에서 제2 전극층(30)의 선폭은 30㎛를 초과하며, 복수의 제2 전극층(30) 사이의 스페이스는 30㎛를 초과한다.

상기와 같이, 비교 예에서는 코어층을 구성하는 절연층(10)의 표면에 배치되는 제1 전극층(20) 및 제2 전극층(30)의 선폭 및 스페이스를 미세화하는데 한계가 있다.

이에 따라, 실시 예에서는 수평 방향으로 두께 변화를 가지는 제1 전극층 및 제2 전극층을 제공할 수 있도록 한다. 또한, 실시 예에서는 코어층의 표면에 배치되는 제1 전극층 및 제2 전극층의 선폭 및 스페이스를 미세화할 수 있도록 한다.

이에 따라, 실시 예에서는 300㎛ 이상의 두께를 가지는 코어층에 형성된 관통 홀 내부에 전기적 신뢰성 및 물리적 신뢰성이 향상된 관통 전극을 형성할 수 있도록 한다. 예를 들어, 실시 예에서는 새로운 구조를 가지는 관통 전극을 포함한 회로 기판 및 이를 포함하는 패키지 기판을 제공하도록 한다.

-전자 디바이스 -

실시 예의 설명에 앞서, 실시 예의 회로 기판에 칩을 실장된 구조를 가지는 패키지 기판은 전자 디바이스에 포함될 수 있다.

이때, 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 패키지 기판과 연결될 수 있다. 상기 패키지 기판에는 다양한 칩이 실장될 수 있다. 크게, 상기 패키지 기판에는, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 실장될 수 있다.

그리고, 실시 예에서는 상기 전자 디바이스의 메인 보드와 연결되는 패키지 기판의 두께를 감소하면서, 하나의 기판에 서로 다른 종류의 적어도 2개의 칩을 실장할 수 있는 패키지 기판을 제공한다.

이때, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.

-회로 기판-

도 2a는 실시 예에 따른 회로 기판을 나타낸 도면이다. 예를 들어, 도 2는 실시 예에 따른 회로 기판에서, 코어층의 일부를 나타낸 도면이다. 즉, 실시 예의 회로 기판의 코어층은 복수의 절연층으로 구성된다. 그리고 도 2a는 복수의 절연층으로 구성되는 코어층 중 중앙에 배치된 절연층 및 전극층을 나타낸 것일 수 있다.

도 2a를 참조하면, 회로 기판은 제1 절연층(110), 제1 전극층(120), 제2 전극층(130), 제1 관통 전극(140) 및 홀 플러깅층(150)을 포함할 수 있다.

실시 예의 회로 기판은 다층 구조를 가질 수 있다. 예를 들어, 실시 예의 회로 기판은 복수의 절연층을 포함할 수 있다. 다만, 도 2는 다층 구조를 가지는 회로 기판에서, 코어층을 구성하는 복수의 절연층 중 제1 절연층을 중심으로 나타낸 것일 수 있다.

제1 절연층(110)은 코어층일 수 있다. 예를 들어, 제1 절연층(110)은 강성을 갖는 절연층, 또는 절연층의 양면에 동박이 적층된 동박 적층판(CCL: Copper Clad Lamination)으로 이루어질 수 있다.

특히, 동박 적층판은 일반적으로 회로 기판이 제조되는 원판으로, 절연층에 동박을 입힌 적층판으로서, 그 용도에 따라 유리/에폭시 동박 적층판, 내열수지 동박 적층판, 종이/페놀 동박 적층판, 고주파용 동박 적층판, 플렉시블 동박 적층판(예를 들어, 폴리이미드 필름) 및 복합 동박 적층판 등을 포함할 수 있다. 이때, 실시 예의 제1 절연층(110)은 양면 회로 기판 및 다층 회로 기판의 제작을 위해, 유리/에폭시 동박 적층판을 사용할 수 있다.

상기 유리/에폭시 동박 적층판은 유리 섬유 또는 유기 재질의 섬유에 에폭시 수지를 침투시킨 보강 기재와 동박으로 이루어진다. 유리/에폭시 동박 적층판은 보강 기재에 따라 구분되며, 일반적으로 FR-1 내지 FR-5와 같이 NEMA(National Electrical Manufacturers Association: 국제전기공업협회)에서 정한 규격에 의해 보강기재와 내열성에 따른 등급이 정해져 있다. 여기서, 이러한 등급 중에서, FR-4가 가장 많이 사용되고 있으나, 최근에는 수지의 유리전이 온도(Tg) 특성 등을 향상시킨 FR-5의 수요도 증가하고 있다.

상기 제1 절연층(110)은 일정 두께(T1)를 가질 수 있다. 이때, 제1 절연층(110)의 두께(T1)는 비교 예의 코어층이 가지는 두께보다 작을 수 있다. 바람직하게, 상기 제1 절연층(110)의 두께(T1)는 150㎛ 이하일 수 있다. 즉, 비교 예의 코어층은 200㎛ 이상의 두께를 가졌다. 이에 따라, 비교 예의 회로 기판은 코어층에 형성되는 관통 홀의 사이즈가 커지는 문제와, 절연층의 상면 및 하면에 배치되는 전극층의 두께, 선폭 및 스페이스가 증가하는 문제가 있었다.

이에 따라, 실시 예에서는 코어층을 복수의 절연층으로 구성하고, 이 중 동박 적층판으로 구성되는 제1 절연층(110)의 두께(T1)가 150㎛ 이하를 가지도록 한다. 이에 따라, 실시 예에서는 상기 제1 절연층(110)의 두께(T1)의 감소에 따라, 상기 제1 절연층(110)을 관통하는 관통 홀(TH1)의 폭을 줄일 수 있다. 또한, 실시 예에서는 상기 제1 절연층(110)의 두께(T1)의 감소에 따라, 상기 제1 전극층(120) 및 제2 전극층(130)의 각각의 두께, 선폭 및 스페이스를 줄일 수 있다.

바람직하게, 상기 제1 절연층(110)의 두께(T1)는 80㎛ 내지 150㎛ 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 절연층(110)의 두께(T1)는 90㎛ 내지 148 사이의 범위를 가질 수 있다. 예를 들어, 상기 제1 절연층(110)의 두께는 100㎛ 내지 145㎛ 사이의 범위를 가질 수 있다.

상기 제1 절연층(110)의 두께(T1)가 80㎛ 미만이면, 회로 기판의 강성 및 휨 특성이 저하될 수 있다. 또한, 상기 제1 절연층(110)의 두께(T1)가 150㎛를 초과하면, 비교 예 대비 상기 제1 절연층(110)에 형성되는 관통 홀의 폭의 감소 정도가 미비할 수 있다. 또한, 상기 제1 절연층(110)의 두께(T1)가 150㎛를 초과하면, 상기 제1 절연층(110)에 배치되는 제1 전극층(120) 및 제2 전극층(130)의 두께, 선폭 및 스페이스의 미세화가 어려울 수 있다.

제1 전극층(120)은 상기 제1 절연층(110)의 상면에 배치된다.

또한, 제2 전극층(130)은 상기 제1 절연층(110)의 하면에 배치된다.

이때, 상기 제1 전극층(120) 및 제2 전극층(130)은 통상적인 회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 제조될 수 있다. 이때, 상기 제1 전극층(120) 및 제2 전극층(130)은 제조 공법에 따라 서로 다른 층수를 가질 수 있다.

예를 들어, 상기 제1 전극층(120) 및 제2 전극층(130)이 SAP 공법으로 제조되는 경우, 상기 제1 전극층(120) 및 제2 전극층(130)은 2층 구조를 가질 수 있다. 또한, 상기 제1 전극층(120) 및 상기 제2 전극층(130)이 MSAP 공법으로 제조되는 경우, 상기 제1 전극층(120) 및 제2 전극층(130)은 동박층을 포함하는 3층 구조를 가질 수 있다. 다만, 이하에서는 상기 제1 전극층(120) 및 제2 전극층(130)이 SAP 공법으로 제조되는 것에 대해 설명하기로 한다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제1 전극층(120) 및 제2 전극층(130)이 MSAP 공법으로 제조되는 경우, 이하의 제1 전극층(120) 및 제2 전극층(130)의 각각의 제1 금속층은 동박층 및 화학동도금층을 포함하는 2층 구조를 가질 수 있을 것이다.

상기 제1 전극층(120)은 복수의 층으로 구성될 수 있다. 예를 들어, 상기 제1 전극층(120)은 상기 제1 절연층(110)의 상면에 배치되는 제1 금속층(121) 및 상기 제1 금속층(121) 상에 배치되는 제2 금속층(122)을 포함할 수 있다.

또한, 상기 제2 전극층(130)은 복수의 층으로 구성될 수 있다. 예를 들어, 상기 제2 전극층(130)은 상기 제1 전극층(120)의 하면에 배치되는 제3 금속층(131) 및 상기 제3 금속층(131)의 하면에 배치되는 제4 금속층(132)을 포함할 수 있다.

상기 제1 전극층(120)의 제1 금속층(121) 및 제2 금속층(122)과, 상기 제2 전극층(130)의 제3 금속층(131) 및 제4 금속층(132)은 각각 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 예를 들어, 상기 제1 전극층(120)의 제1 금속층(121) 및 제2 금속층(122)과, 상기 제2 전극층(130)의 제3 금속층(131) 및 제4 금속층(132)은 각각 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 전극층(120)의 상기 제1 금속층(121) 및 제2 금속층(122)과, 상기 제2 전극층(130)의 제3 금속층(131) 및 제4 금속층(132)은 각각 전기 전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.

이때, 상기에서는 제1 전극층(120)과 제2 전극층(130)의 구분을 위해, 상기 제1 전극층(120)의 제1 금속층(121)과 상기 제2 전극층(130)의 제3 금속층(131)이 각각 별개의 금속층인 것으로 설명하였으나, 이에 한정되지는 않는다. 예를 들어, 제1 전극층(120)의 제1 금속층(121), 상기 제2 전극층(130)의 제3 금속층(131) 및 제1 관통 전극(140)은 실질적으로 하나의 금속층을 의미할 수 있다. 예를 들어, 실시 예에서는 상기 제1 절연층(110)에 관통 홀(TH1)을 형성하고, 상기 제1 절연층(110)의 상면, 상기 제1 절연층(110)의 하면 및 상기 관통 홀(TH1)의 내벽에 도금을 진행하여 화학동도금층을 형성한다. 그리고, 상기 제1 전극층(120)의 제1 금속층(121), 제2 전극층(130)의 제3 금속층(131) 및 상기 제1 관통 전극(140)은 상기 형성된 화학동도금층을 의미할 수 있다. 다만, 이하에서는 설명의 편의를 위해, 상기 제1 전극층(120)의 제1 금속층(121), 제2 전극층(130)의 제3 금속층(131) 및 상기 관통 전극(140)이 각각 별개의 금속층인 것으로 하여 설명하기로 한다.

한편, 상기 제1 절연층(110)을 관통하는 관통 홀(TH1) 내에는 관통 전극층이 배치된다. 상기 관통 전극층은 상기 관통 홀(TH1) 내부를 채우는 물질층을 의미할 수 있다.

이때, 상기 관통 홀(TH1)은 상기 제1 절연층(110)의 상면 및 하면을 관통할 수 있다. 상기 관통 홀(TH1)은 상기 제1 절연층(110)의 상면에 인접한 영역에서의 폭과, 상기 제1 절연층(110)의 하면에 인접한 영역에서의 폭이 서로 동일할 수 있다. 또한, 상기 관통 홀(TH1)은 상기 제1 절연층(110)의 상면에 인접한 영역에서 상기 제1 절연층(110)의 하면에 인접한 영역으로 갈수록 폭이 변화하지 않을 수 있다. 바라믹하게, 상기 관통 홀(TH1)은 두께 방향으로 갈수록 폭이 변화하지 않는 기둥 형상을 가질 수 있다.

그리고, 상기 관통 전극층은 상기 기둥 형상을 가지는 관통 홀(TH1) 내에 배치될 수 있다.

이때, 상기 관통 전극층은 상기 관통 홀(TH1)의 내벽에 배치된 제1 관통 전극(140)을 포함한다. 상기 제1 관통 전극(140)은 전기 전도성을 가진 금속물질을 포함할 수 있다. 예를 들어, 상기 제1 관통 전극(140)은 상기 제1 전극층(120)의 제1 금속층(121) 및 상기 제2 전극층(130)의 제3 금속층(131)과 동일한 금속물질로 형성될 수 있다.

또한, 상기 관통 전극층은 상기 관통 홀(TH1) 내에 배치된 홀 플러깅층(150)을 포함할 수 있다. 상기 홀 플러깅층(150)은 상기 관통 홀(TH1) 내부를 채우며 배치될 수 있다. 바람직하게, 상기 관통 홀(TH1)의 일부는 상기 제1 관통 전극(140)으로 채워질 수 있고, 상기 관통 홀(TH1)의 나머지 일부는 상기 홀 플러깅층(150)으로 채워질 수 있다. 상기 홀 플러깅층(150)은 절연층 잉크 재질의 페이스트인 플러깅 잉크(plugging ink)로 형성될 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 홀 플러깅층(150)은 전도성 금속 분말이 함유된 도전성 페이스트를 포함할 수도 있을 것이다.

상기 홀 플러깅층(150)은 상기 관통 홀(TH1)의 상측 및 하측으로 돌출될 수 있다.

예를 들어, 상기 홀 플러깅층(150)의 상면은 상기 제1 절연층(110)의 상면보다 높게 위치할 수 있다. 또한, 상기 홀 플러깅층(150)의 하면은 상기 제1 절연층(110)의 하면보다 낮게 위치할 수 있다.

이때, 상기 제1 전극층(120)의 적어도 일부는 상기 홀 플러깅층(150)과 접촉할 수 있다. 예를 들어, 상기 제1 전극층(120)의 적어도 일부는 상기 홀 플러깅층(150)과 수직으로 중첩될 수 있다.

그리고 상기 제1 전극층(120)은 상기 홀 플러깅층(150)과 수직으로 중첩되는 영역의 두께와, 상기 홀 플러깅층(150)과 수직으로 중첩되지 않는 영역에서의 두께가 다를 수 있다.

예를 들어, 상기 제1 전극층(120)의 제1 금속층(121)은 상기 제1 절연층(110)의 상면에 배치된다. 또한, 상기 제1 전극층(120)의 제2 금속층(122)은 상기 제1 전극층(120)의 제1 금속층(121)의 상면 및 상기 홀 플러깅층(150)의 상면에 배치된다.

이때, 상기 제1 전극층(120)은 상기 홀 플러깅층(150)과 수직으로 중첩되지 않는 제1 영역(R1)과, 상기 홀 플러깅층(150)과 수직으로 중첩되는 제2 영역(R2)을 포함한다.

그리고 상기 제1 전극층(120)의 상기 제1 영역(R1)은 상기 제1 금속층(121) 및 상기 제2 금속층(122)을 포함하는 다층 구조를 가진다. 그리고 상기 제1 전극층(120)의 상기 제2 영역(R2)은 상기 제2 금속층(122)만을 포함할 수 있다. 예를 들어, 상기 제1 전극층(120)의 상기 제1 영역(R1)에서의 금속층의 층수는 상기 제1 전극층(120)의 상기 제2 영역(R2)에서의 금속층의 층수보다 클 수 있다.

이에 따라, 상기 제1 전극층(120)의 상기 제1 영역(R1)의 두께는 상기 제2 영역(R2)의 두께보다 클 수 있다. 바람직하게, 상기 홀 플러깅층(150)과 수직으로 중첩되는 영역에서의 상기 제1 전극층(120)의 두께는, 상기 홀 플러깅층(150)과 수직으로 중첩되지 않는 영역에서의 상기 제1 전극층(120)의 두께보다 작을 수 있다. 이에 따라, 실시 예에서는 상기 제1 전극층(120)의 상기 제2 영역(R2)에서의 두께를 비교 예 대비 줄일 수 있다. 이에 의해, 실시 예에서는 상기 제1 전극층(120)을 형성하기 위한 도금 공정 시간을 줄일 수 있고, 나아가 상기 도금 공정 비용을 절감할 수 있다.

이에 대응하게, 상기 제2 전극층(130)의 적어도 일부는 상기 홀 플러깅층(150)과 접촉할 수 있따. 예를 들어, 상기 제2 전극층(130)의 적어도 일부는 상기 홀 플러깅층(150)과 수직으로 중첩될 수 있다.

그리고, 상기 제2 전극층(130)은 상기 홀 플러깅층(150)과 수직으로 중첩되는 영역에서의 두께와, 상기 홀 플러깅층(150)과 수직으로 중첩되지 않는 영역에서의 두께가 다를 수 있다.

예를 들어, 상기 제2 전극층(130)의 제3 금속층(131)은 상기 제1 절연층(110)의 하면에 배치된다. 또한, 상기 제2 전극층(130)의 제4 금속층(132)은 상기 제3 금속층(131)의 하면 및 상기 홀 플러깅층(150)의 하면에 배치된다.

이때, 상기 제2 전극층(130)은 상기 홀 플러깅층(150)과 수직으로 중첩되지 않는 제3 영역(R3)과, 상기 홀 플러깅층(150)과 수직으로 중첩되는 제4 영역(R4)을 포함한다.

그리고, 상기 제2 전극층(130)의 상기 제3 영역(R3)은 상기 제3 금속층(131) 및 제4 금속층(132)을 포함하는 다층 구조를 가진다. 그리고, 상기 제2 전극층(130)의 상기 제4 영역(R4)은 상기 제4 금속층(132)만을 포함할 수 있다. 예를 들어, 상기 제2 전극층(130)의 상기 제3 영역(R3)에서의 금속층의 층수는 상기 제2 전극층(130)의 상기 제4 영역(R4)에서의 금속층의 층수보다 클 수 있다.

이에 따라, 상기 제2 전극층(130)의 상기 제3 영역(R3)의 두께는 상기 제4 영역(R4)의 두께보다 클 수 있다. 바람직하게, 상기 홀 플러깅층(150)과 수직으로 중첩되는 영역에서의 상기 제2 전극층(130)의 두께는 상기 홀 플러깅층(150)과 수직으로 중첩되지 않는 영역에서의 제2 전극층(130)의 두께보다 작을 수 있다. 이에 따라, 실시 예에서는 상기 제2 전극층(130)의 상기 제4 영역(R4)에서의 두께를 비교 예 대비 줄일 수 있다. 이에 의해, 실시 예에서는 상기 제2 전극층(130)을 형성하기 위한 도금 공정 시간을 줄일 수 있고, 나아가 도금 공정 비용을 절감할 수 있다.

도 2b는 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.

도 2b를 참조하면, 회로 기판의 기본적인 구조는 도 2a와 동일하다.

다만, 도 2b는 도 2a 대비 전극층의 구조에서 차이가 있을 수 있다.

제1 전극층(120-1)은 복수의 층 구조를 가질 수 있다. 상기 제1 전극층(120-1)은 상기 제1 절연층(110)의 상면에 배치된 제1 금속층(121) 및 상기 제1 금속층(121) 상에 배치되는 제2 금속층(122-1)을 포함할 수 있다.

이때 제1 실시 예에서의 제1 전극층(120)은 제1 영역(R1) 및 제2 영역(R2)에서의 두께가 서로 다르면서, 제2 금속층(122)의 제1 영역(R1) 및 제2 영역(R2)에서의 두께는 동일하였다.

이와 다르게, 제2 실시 예에서의 제1 전극층(120-1)은 제1 영역(R1) 및 제2 영역(R2)에서의 두께가 서로 다르면서, 상기 제2 금속층(122-1)의 제1 영역(R1) 및 제2 영역(R2)에서의 두께도 다를 수 있다.

예를 들어, 상기 제2 금속층(122-1)의 제1 영역(R1)의 두께는 상기 제2 금속층(122-1)의 제2 영역(R2)의 두께보다 클 수 있다. 예를 들어, 홀 플러깅층(150)의 상면은 상기 제1 전극층(120-1)의 제1 금속층(121)의 상면보다 높게 위치할 수 있다.

이에 따라, 상기 제1 전극층(120-1)의 제2 금속층(122-1)의 하면은 단차를 가질 수 있다. 예를 들어, 상기 제1 전극층(120-1)의 제2 금속층(122-1)의 하면 중 상기 홀 플러깅층(150)과 수직으로 중첩되는 하면은 이 이외의 하면보다 높게 위치할 수 있다.

예를 들어, 상기 제2 금속층(122-1)의 하면은 상기 홀 플러깅층(150)을 향하여 오목한 오목부를 포함할 수 있다. 예를 들어, 상기 제2 금속층(122-1)의 상면은 상기 제2 금속층(122-1)의 상면을 향하여 볼록한 볼록부를 포함할 수 있다.

또한, 제2 전극층(130-1)은 복수의 층 구조를 가질 수 있다. 상기 제2 전극층(130-1)은 상기 제1 절연층(110)의 하면에 배치된 제3 금속층(131) 및 상기 제3 금속층(131) 상에 배치되는 제4 금속층(132-1)을 포함할 수 있다.

이때 제1 실시 예에서의 제2 전극층(130)은 제3 영역(R3) 및 제4 영역(R4)에서의 두께가 서로 다르면서, 제4 금속층(132)의 제3 영역(R3) 및 제4 영역(R4)에서의 두께는 동일하였다.

이와 다르게, 제2 실시 예에서의 제2 전극층(130-1)은 제3 영역(R3) 및 제4 영역(R4)에서의 두께가 서로 다르면서, 상기 제4 금속층(132-1)의 제3 영역(R3) 및 제4 영역(R4)에서의 두께도 다를 수 있다.

예를 들어, 상기 제4 금속층(132-1)의 제3 영역(R3)의 두께는 상기 제4 금속층(132-1)의 제4 영역(R4)의 두께보다 클 수 있다. 예를 들어, 홀 플러깅층(150)의 하면은 상기 제2 전극층(130-1)의 제3 금속층(131)의 하면보다 낮게 위치할 수 있다.

이에 따라, 상기 제2 전극층(130-1)의 제4 금속층(132-1)의 상면은 단차를 가질 수 있다. 예를 들어, 상기 제2 전극층(130-1)의 제4 금속층(132-1)의 상면 중 상기 홀 플러깅층(150)과 수직으로 중첩되는 상면은 이 이외의 상면보다 낮게 위치할 수 있다.

예를 들어, 상기 제4 금속층(132-1)의 상면은 상기 홀 플러깅층(150)을 향하여 오목한 오목부를 포함할 수 있다. 예를 들어, 상기 제4 금속층(132-1)의 상면은 상기 제4 금속층(132-1)의 하면을 향하여 볼록한 볼록부를 포함할 수 있다.

이하에서는 실시 예에 따른 회로 기판에서의 코어층의 전체 층 구조를 설명하기로 한다. 구체적으로, 도 2에 도시된 제1 절연층, 제1 전극층, 제2 전극층, 제1 관통 전극 및 홀 플러깅층은 상기 회로 기판의 전체 코어층 중 일부 층을 구성할 수 있다.

도 3은 실시 예에 따른 회로 기판에서 코어층의 전체 층 구조를 나타낸 도면이다.

도 3을 참조하면, 실시 예에 따른 회로 기판은 코어층(100)을 포함한다. 이때, 상기 코어층(100)은 코어 기판을 의미할 수 있다.

바람직하게, 도 2a에 도시된 회로기판은 상기 코어 기판 중에서 일부 층을 나타낸 것일 수 있다. 예를 들어, 도 2a의 회로 기판은 코어 기판의 전체 층 구조에서 중앙에 배치된 층을 나타낸 것일 수 있다.

다만, 이하에서 설명되는 회로 기판의 전체 층 구조는 도 3에 한정되지 않으며, 도 2a가 아닌 도 2b의 코어층(100-1)의 구조를 적용하여 회로 기판을 제조할 수도 있을 것이다.

실시 예에서는 비교 예와 다르게 코어층을 1층의 동박 적층판이 아닌 다층 구조를 가지도록 한다.

예를 들어, 실시 예에서의 회로 기판의 코어층(100)은 복수의 절연층을 포함할 수 있다. 그리고, 상기 복수의 절연층의 전체 두께(T2)는 비교 예의 절연층(10)의 두께(t)에 대응할 수 있다.

즉, 실시 예에서는 비교 예의 절연층(10)의 두께(t)를 유지하면서, 상기 절연층을 서로 다른 절연물질을 포함하나는 복수의 절연층으로 구성한다. 이를 통해, 실시 예에서는 상기 코어층에 형성되는 전극층의 두께, 선폭 및 스페이스를 줄일 수 있도록 한다. 이에 의해, 실시 예에서는 코어층(100)을 포함하는 회로 기판에서, 상기 코어층(100)의 표면에 배치되는 전극층의 미세화가 가능하도록 한다.

즉, 실시 예에서의 회로 기판의 코어층(100)은 제1 절연층(110), 제1 전극층(120), 제2 전극층(130), 제1 관통 전극(140) 및 홀 플러깅층(150)을 포함한다.

그리고, 상기 회로 기판의 코어층(100)은 상기 제1 절연층(110) 위에 배치된 제2 절연층(161)을 포함한다. 또한, 회로 기판의 코어층(100)은 상기 제1 절연층(110) 아래에 배치된 제3 절연층(162)을 포함한다.

즉, 실시 예에서의 코어층(100)은, 상기 제1 절연층(110), 제2 절연층(161) 및 제3 절연층(162)을 포함한다.

이때, 상기 제2 절연층(161) 및 상기 제3 절연층(162)은 프리프레그일 수 있다. 이와 다르게, 상기 제2 절연층(161) 및 상기 제3 절연층(162)은 ABF(Ajinomoto Build-up Film)일 수 있다.

즉, 실시 예에서의 코어층(100) 중 일부는 동박적층판으로 형성하고, 나머지 일부는 프리프레그나 ABF로 형성한다. 이에 따라, 상기 코어층(100)에서, 실질적인 신호 전달 배선 기능을 하는 전극층은 상기 제2 절연층(161)의 상면 및 제3 절연층(162)의 하면에 배치된다.

다시 말해서, 상기 제1 전극층(120) 및 제2 전극층(130)은 층간 신호 전달을 위한 관통 전극층 기능을 한다. 이에 따라, 상기 제1 전극층(120)은 상기 제1 절연층(110)의 상면 중 상기 제1 관통 전극(140)이 배치된 영역에 대응되게 배치된다. 그리고, 상기 제1 전극층(120)은 상기 제1 관통 전극(140)이 배치되지 않은 영역에는 배치되지 않을 수 있다. 예를 들어, 일반적인 전극층은 패드 및 트레이스를 포함한다. 그리고, 상기 트레이스는 상기 제1 절연층(110)의 상면 중 제1 관통 전극(140)이 배치되지 않은 영역에도 배치된다. 이와 다르게, 실시 예에서의 상기 제1 전극층(120)은 상기 제1 관통 전극(140)이 배치된 영역에만 선택적으로 배치될 수 있다. 이에 대응하게, 상기 제2 전극층(130)은 상기 제1 절연층(110)의 하면 중 상기 제1 관통 전극(140)이 배치된 영역에 대응하게 배치될 수 있다.

한편, 회로 기판은 상기 제2 절연층(161)을 관통하는 제2 관통 전극(181)을 포함할 수 있다. 상기 제2 관통 전극(181)은 상기 제2 절연층(161)을 관통하는 관통 홀 내부를 전도성 물질로 충진하여 형성할 수 있다. 이때, 상기 제2 절연층(161)에 형성되는 관통 홀은 상기 제1 절연층(110)에 형성되는 관통 홀(TH1)과 다른 형상을 가질 수 있다. 바람직하게, 상기 제2 절연층(161)에 형성되는 관통 홀은 상기 제2 절연층(161)의 상면에서 하면을 향할수록 폭이 점진적으로 감소하는 경사를 가질 수 있다. 예를 들어, 상기 제2 절연층(161)에 형성된 관통 홀은 상면의 폭이 하면의 폭보다 큰 사다리꼴 형상을 가질 수 있다.

이때, 상기 제2 관통 전극(181)은 상기 제1 관통 전극(140)과 수직으로 중첩될 수 있다. 바람직하게, 상기 제2 관통 전극(181)은 제2 절연층(161)의 전체 영역 중 상기 제1 관통 전극(140)과 수직으로 중첩되는 영역에 배치될 수 있다. 다시 말해서, 상기 제2 절연층(161) 중에서 상기 제1 관통 전극(140)과 수직으로 중첩되지 않는 영역에는 상기 제2 관통 전극(181)이 배치되지 않을 수 있다. 이는, 실시 예의 코어층이 상기 제1 절연층(110), 제2 절연층(161) 및 제3 절연층(162)을 포함하기 때문이다.

또한, 상기 회로 기판은 상기 제3 절연층(162)을 관통하는 제3 관통 전극(182)을 포함할 수 있다. 상기 제3 관통 전극(182)은 상기 제3 절연층(162)을 관통하는 관통 홀 내부를 전도성 물질로 충진하여 형성할 수 있다. 이때, 상기 제3 절연층(162)에 형성되는 관통 홀은 상기 제1 절연층(110)에 형성되는 관통 홀(TH1)과 다른 형상을 가질 수 있다. 바람직하게, 상기 제3 절연층(162)에 형성되는 관통 홀은 상기 제3 절연층(162)의 하면에서 상면을 향할수록 폭이 점진적으로 감소하는 경사를 가질 수 있다. 예를 들어, 상기 제3 절연층(162)에 형성되는 관통 홀은 하면의 폭이 상면의 폭보다 큰 사다리꼴 형상을 가질 수 있다.

이때, 상기 제3 관통 전극(182)은 상기 제1 관통 전극(140)과 수직으로 중첩될 수 있다. 바람직하게, 상기 제3 관통 전극(182)은 상기 제3 절연층(162)의 전체 영역 중 상기 제1 관통 전극(140)과 수직으로 중첩된 영역에 배치될 수 있다. 다시 말해서, 상기 제3 절연층(162) 중에서 상기 제1 관통 전극(140)과 수직으로 중첩되지 않는 영역에는 상기 제3 관통 전극(182)이 배치되지 않을 수 있다.

결론적으로, 실시 예에서의 상기 제1 관통 전극(140), 제2 관통 전극(181) 및 제3 관통 전극(182)은 서로 수직으로 중첩될 수 있다.

예를 들어, 상기 제1 절연층(110)에 배치된 복수의 제1 관통 전극(140)이 배치되는 경우, 상기 복수의 제1 관통 전극(140)은 복수의 제2 관통 전극(181) 및 복수의 제3 관통 전극(182)과 각각 수직으로 중첩될 수 있다.

예를 들어, 상기 제2 절연층(161)에 복수의 제2 관통 전극(181)이 배치되는 경우, 상기 복수의 제2 관통 전극(181)은 복수의 제1 관통 전극(140) 및 복수의 제3 관통 전극(182)과 각각 수직으로 중첩될 수 있다.

예를 들어, 상기 제3 절연층(162)에 복수의 제3 관통 전극(182)이 배치되는 경우, 상기 복수의 제3 관통 전극(182)은 복수의 제1 관통 전극(140) 및 복수의 제2 관통 전극(181)과 각각 수직으로 중첩될 수 있다.

이에 따라, 실시 예에서는 코어층을 관통하는 관통 전극이 복수의 층 구조를 가질 수 있다. 예를 들어, 비교 예에서는 코어층을 관통하는 관통 전극이 제1 관통 전극 및 홀 플러깅층을 포함하였다.

이와 다르게, 실시 예에서의 코어층을 관통하는 관통 전극은, 제1 관통 전극(140), 홀 플러깅층(150), 제1 전극층(120), 제2 전극층(130), 제2 관통 전극(181) 및 제3 관통 전극(182)을 포함할 수 있다.

한편, 상기 제2 절연층(161)의 상면에는 제3 전극층(171)이 배치된다. 또한, 상기 제3 절연층(162)의 하면에는 제4 전극층(172)이 배치된다.

이때, 실시 예에서의 상기 제3 전극층(171)은 코어층의 상면에 배치된 신호 배선을 의미할 수 있다. 비교 예에서는 코어층의 상면에 배치된 제1 전극층의 선폭이 30㎛를 초과하고, 복수의 제1 전극층 사이의 스페이스가 30㎛를 초과하였다. 이와 다르게, 실시 예에서의 코어층의 상면에 배치되는 제3 전극층(171)의 선폭은 5㎛ 내지 15㎛ 사이의 범위를 가질 수 있다. 예를 들어, 실시 예에서의 코어층의 상면에 배치된 제3 전극층(171)의 선폭은 6㎛ 내지 13㎛ 사이의 범위를 가질 수 있다. 예를 들어, 실시 예에서의 코어층의 상면에 배치된 제3 전극층(171)의 선폭은 7㎛ 내지 12㎛ 사이의 범위를 가질 수 있다. 이는, 실시 예에서의 코어층이 동박 적층판으로 구성되는 것이 아닌, 동박 적층판과 프리프레그 또는 ABF의 조합에 의해 구성되기 때문이다.

또한, 실시 예에서의 코어층의 상면에 배치되는 복수의 제3 전극층(171) 사이의 스페이스는 5㎛ 내지 20㎛ 사이의 범위를 만족할 수 있다. 예를 들어, 실시 예에서의 코어층의 상면에 배치되는 복수의 제3 전극층(171) 사이의 스페이스는 6㎛ 내지 19㎛ 사이의 범위를 만족할 수 있다. 예를 들어, 실시 예에서의 코어층의 상면에 배치되는 복수의 제3 전극층(171) 사이의 스페이스는 7㎛ 내지 18㎛ 사이의 범위를 만족할 수 있다. 이는, 실시 예에서의 코어층이 동박 적층판만으로 구성되는 것이 아닌, 동박 적층판과 프리프레그 또는 ABF의 조합에 의해 구성되기 때문이다.

이에 대응하게, 실시 예에서의 코어층의 하면에 배치된 제4 전극층(172)의 선폭은 5㎛ 내지 15㎛ 사이의 범위를 가질 수 있다. 예를 들어, 실시 예에서의 코어층의 하면에 배치된 제4 전극층(172)의 선폭은 6㎛ 내지 13㎛ 사이의 범위를 가질 수 있다. 예를 들어, 실시 예에서의 코어층의 하면에 배치된 제4 전극층(172)의 선폭은 7㎛ 내지 12㎛ 사이의 범위를 가질 수 있다. 이는, 실시 예에서의 코어층이 동박 적층판으로 구성되는 것이 아닌, 동박 적층판과 프리프레그 또는 ABF의 조합에 의해 구성되기 때문이다.

또한, 실시 예에서의 코어층의 하면에 배치되는 복수의 제4 전극층(172) 사이의 스페이스는 5㎛ 내지 20㎛ 사이의 범위를 만족할 수 있다. 예를 들어, 실시 예에서의 코어층의 하면에 배치되는 복수의 제4 전극층(172) 사이의 스페이스는 6㎛ 내지 19㎛ 사이의 범위를 만족할 수 있다. 예를 들어, 실시 예에서의 코어층의 하면에 배치되는 복수의 제4 전극층(172) 사이의 스페이스는 7㎛ 내지 18㎛ 사이의 범위를 만족할 수 있다. 이는, 실시 예에서의 코어층이 동박 적층판만으로 구성되는 것이 아닌, 동박 적층판과 프리프레그 또는 ABF의 조합에 의해 구성되기 때문이다.

실시 예에서는 상기와 같이 회로 기판의 코어층이 동박 적층판만으로 구성되는 것이 아니라, 동박 적층판과 프리프레그 또는 ABF의 조합으로 구성되도록 한다. 이에 따라, 실시 예에서는 상기 회로 기판의 코어층의 상면 및 하면에 배치되는 전극층의 두께를 줄일 수 있다. 또한, 실시 예에서는 회로 기판의 코어층의 상면 및 하면에 배치되는 전극층의 선폭 및 스페이스를 줄일 수 있다. 이에 따라, 실시 예에서는 코어층의 상면 및 하면에 배치되는 전극층의 미세화가 가능하며, 이에 따라 회로 기판의 전체적인 두께를 줄일 수 있다.

도 4는 실시 예에 따른 회로 기판의 전체 층 구조를 나타낸 도면이다.

도 4를 참조하면, 회로 기판은 도 3에서 설명한 코어층(100)을 포함할 수 있다. 그리고, 실시 예에서의 회로 기판은 상기 코어층(100)의 적어도 일면에 배치된 절연층 및 전극층을 더 포함할 수 있다.

예를 들어, 실시 예에서의 회로 기판은 다층 구조를 가질 수 있다.

예를 들어, 실시 예에서의 회로 기판(200)은 코어층(100)의 상면에 배치된 제4 절연층(210)을 포함할 수 있다.

또한, 실시 예에서의 회로 기판(200)은 코어층(100)의 하면에 배치된 제5 절연층(220)을 포함할 수 있다.

또한, 실시 예에서의 회로 기판(200)은 상기 제4 절연층(210)의 상면에 배치된 제5 전극층(220)을 포함한다. 또한, 실시 예의 회로 기판(200)은 상기 제4 절연층(210)을 관통하는 제4 관통 전극(230)을 포함한다. 이때, 상기 제4 관통 전극(230)은 상기 코어층(100)의 제1 관통 전극(140), 제2 관통 전극(181) 및 제3 관통 전극(182)과 수직으로 중첩될 수 있고, 이와 다르게 수직으로 중첩되지 않을 수 있다. 즉, 상기 코어층(100)에 배치된 제1 관통 전극(140), 제2 관통 전극(181) 및 제3 관통 전극(182)들은 모두 수직으로 중첩되도록 배치되었다. 이는, 코어층(100)에 배치되는 관통 전극이 상기 제1 관통 전극(140), 제2 관통 전극(181) 및 제3 관통 전극(182)의 조합에 의해 구성되기 때문이다.

그리고 상기 제4 관통 전극(230)은 상기 제1 관통 전극(140), 제2 관통 전극(181) 및 제3 관통 전극(182)과 수직으로 중첩되는 제4-1 관통 전극을 포함할 수 있다. 또한, 상기 제4 관통 전극(230)은 상기 제1 관통 전극(140), 제2 관통 전극(181) 및 제3 관통 전극(182)과 수직으로 중첩되지 않는 제4-2 관통 전극을 포함할 수 있다. 이때, 상기 제4-2 관통 전극은 상기 코어층(100)의 제3 전극층(171)과는 수직으로 중첩될 수 있다.

또한, 실시 예에서의 회로 기판(200)은 상기 제5 절연층(220)의 하면에 배치된 제6 전극층(250)을 포함한다. 또한, 실시 예의 회로 기판(200)은 상기 제5 절연층(220)을 관통하는 제5 관통 전극(250)을 포함한다. 이때, 상기 제5 관통 전극(250)은 상기 코어층(100)의 제1 관통 전극(140), 제2 관통 전극(181) 및 제3 관통 전극(182)과 수직으로 중첩될 수 있고, 이와 다르게 수직으로 중첩되지 않을 수 있다.

즉, 상기 제5 관통 전극(250)은 상기 제1 관통 전극(140), 제2 관통 전극(181) 및 제3 관통 전극(182)과 수직으로 중첩되는 제5-1 관통 전극을 포함할 수 있다. 또한, 상기 제5 관통 전극(250)은 상기 제1 관통 전극(140), 제2 관통 전극(181) 및 제3 관통 전극(182)과 수직으로 중첩되지 않는 제5-2 관통 전극을 포함할 수 있다. 이때, 상기 제5-2 관통 전극은 상기 코어층(100)의 제4 전극층(172)과 수직으로 중첩될 수 있다.

한편, 상기 회로 기판(200)은 상기 제4 절연층(210)의 상면에 배치되는 제1 보호층(270)과, 상기 제5 절연층(220)의 하면에 배치되는 제2 보호층(280)을 포함할 수 있다.

상기 제1 보호층(270)은 상기 제5 전극층(220)의 상면과 수직으로 중첩되는 개구부(미도시)를 포함할 수 있다. 또한, 상기 제2 보호층(280)은 상기 제6 전극층(250)의 하면과 수직으로 중첩되는 개구부(미도시)를 포함할 수 있다.

상기 제1 보호층(270) 및 제2 보호층(280)은 레지스트(resist)층일 수 있다. 예를 들어, 상기 제1 보호층(270) 및 제2 보호층(280)은 유기고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 상기 제1 보호층(270) 및 제2 보호층(280)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 상기 제1 보호층(270) 및 제2 보호층(280)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 상기 제1 보호층(270) 및 제2 보호층(280)은 포토솔더 레지스트층, 커버레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.

상기 제1 보호층(270) 및 제2 보호층(280)의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(270) 및 제2 보호층(280)의 두께는 1㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 제1 보호층(270) 및 제2 보호층(280)의 두께는 5㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(270) 및 제2 보호층(280)의 두께가 20㎛ 초과인 경우에는 회로기판의 두께가 증가할 수 있다. 상기 제1 보호층(270) 및 제2 보호층(280)의 두께가 1㎛ 미만인 경우에는 회로기판에 포함된 전극층들이 안정적으로 보호되지 않음에 따른 전기적 신뢰성 또는 물리적 신뢰성이 저하될 수 있다.

실시 예에서의 회로 기판은 제1 절연층을 관통하는 관통 전극층과, 상기 제1 절연층 상에 배치되는 제1 전극층을 포함한다. 이때, 상기 관통 전극층은 상기 제1 절연층을 관통하는 제1 관통 홀의 내벽에 배치되는 제1 관통 전극 및 홀 플러깅층을 포함한다. 그리고 상기 제1 전극층은 상기 홀 플러깅층과 수직으로 중첩되지 않는 제1 영역(R1)과, 상기 홀 플러깅층과 수직으로 중첩되는 제2 영역(R2)을 포함한다. 그리고 상기 제1 전극층의 상기 제1 영역(R1)은 제1 금속층 및 상기 제2 금속층을 포함하는 다층 구조를 가진다. 그리고 상기 제1 전극층의 상기 제2 영역(R2)은 상기 제2 금속층만을 포함할 수 있다. 예를 들어, 상기 제1 전극층의 상기 제1 영역(R1)에서의 금속층의 층수는 상기 제1 전극층의 상기 제2 영역(R2)에서의 금속층의 층수보다 클 수 있다.

이에 따라, 상기 제1 전극층의 상기 제1 영역(R1)의 두께는 상기 제2 영역(R2)의 두께보다 클 수 있다. 바람직하게, 상기 홀 플러깅층과 수직으로 중첩되는 영역에서의 상기 제1 전극층의 두께는, 상기 홀 플러깅층과 수직으로 중첩되지 않는 영역에서의 상기 제1 전극층의 두께보다 작을 수 있다. 이에 따라, 실시 예에서는 상기 제1 전극층의 상기 제2 영역(R2)에서의 두께를 비교 예 대비 줄일 수 있다. 이에 의해, 실시 예에서는 상기 제1 전극층을 형성하기 위한 도금 공정 시간을 줄일 수 있고, 나아가 상기 도금 공정 비용을 절감할 수 있다.

실시 예에서는 상기와 같이 회로 기판의 코어층이 동박 적층판만으로 구성되는 것이 아니라, 동박 적층판과 프리프레그 또는 ABF의 조합으로 구성되도록 한다. 이에 따라, 실시 예에서는 상기 회로 기판의 코어층의 상면 및 하면에 배치되는 전극층의 두께를 줄일 수 있다. 또한, 실시 예에서는 회로 기판의 코어층의 상면 및 하면에 배치되는 전극층의 선폭 및 스페이스를 줄일 수 있다. 이에 따라, 실시 예에서는 코어층의 상면 및 하면에 배치되는 전극층의 미세화가 가능하며, 이에 따라 회로 기판의 전체적인 두께를 줄일 수 있다.

도 5는 실시 예에 따른 반도체 패키지를 나타낸 도면이다.

도 5를 참조하면, 실시 예의 반도체 패키지는 도 4의 회로 기판과, 상기 회로 기판 상에 실장되는 적어도 하나의 칩과, 상기 칩을 몰딩하는 몰딩층과 상기 칩이나 외부 기판과의 연결을 위한 접속부를 포함한다.

예를 들어, 실시 예의 반도체 패키지는 회로 기판의 최외곽 전극층인 제5 전극층(220) 상에 배치되는 제1 접속부(310)를 포함할 수 있다. 상기 제1 접속부(310)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(310)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 상기 제1 접속부(310)의 단면 형상은 일측면에서 평면이고, 다른 일측면에서 곡면일 수 있다. 제1 접속부(310)는 솔더볼일 수 있으나, 이에 한정되는 것은 아니다.

한편, 실시 예에서는 상기 제1 접속부(310) 상에 배치되는 칩(320)을 포함할 수 있다. 상기 칩(320)은 프로세서 칩일 수 있다. 예를 들어, 상기 칩(320)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어플리케이션 프로세서(AP) 칩일 수 있다. 상기 칩(320)의 단자(325)는 상기 제1 접속부(310)를 통해 상기 제5 전극층(220)과 연결될 수 있다. 예를 들어, 상기 제5 전극층(220)은 칩(220)이 실장되는 실장 패드를 포함할 수 있다.

또한, 도면상에는 도시되지 않았지만, 실시 예의 패키지 기판은 추가 칩을 더 포함할 수 있다. 예를 들어, 실시 예에서는 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 2개의 칩이 상기 회로 기판 상에 일정 간격을 두고 각각 배치될 수 있다. 예를 들어, 실시 예에서의 칩(320)은 센트랄 프로세서 칩 및 그래픽 프로세서 칩을 포함할 수 있으나, 이에 한정되는 것은 아니다.

한편, 상기 복수의 칩은 상기 회로 기판 상에서 상호 일정 간격 이격될 수 있다. 예를 들어, 상기 복수의 칩 사이의 이격 간격은 150㎛ 이하일 수 있다. 예를 들어, 상기 복수의 칩 사이의 이격 간격은 120㎛ 이하일 수 있다. 예를 들어, 상기 복수의 칩 사이의 이격 간격은 100㎛ 이하일 수 있다.

바람직하게, 상기 복수의 칩 사이의 이격 간격은 60㎛ 내지 150㎛ 사이의 범위를 가질 수 있다. 바람직하게, 상기 복수의 칩 사이의 이격 간격은 70㎛ 내지 120㎛ 사이의 범위를 가질 수 있다. 바람직하게, 상기 복수의 칩 사이의 이격 간격은 80㎛ 내지 110㎛ 사이의 범위를 가질 수 있다. 상기 복수의 칩 사이의 이격 간격이 60㎛보다 작으면, 상기 복수의 칩의 상호 간의 간섭에 의해, 동작 신뢰성에 문제가 발생할 수 있다. 상기 복수의 칩 사이의 이격 간격이 150㎛보다 크면, 상기 복수의 칩 사이의 거리가 멀어짐에 따라, 신호 전송 손실이 증가할 수 있다. 상기 복수의 칩 사이의 이격 간격이 150㎛보다 크면, 반도체 패키지의 부피가 커질 수 있다.

상기 패키지 기판은 몰딩층(330)을 포함할 수 있다. 상기 몰딩층(330)은 상기 칩(320)을 덮으며 배치될 수 있다. 예를 들어, 상기 몰딩층(330)은 상기 실장된 칩(320)을 보호하기 위해 형성되는 EMC(Epoxy Mold Compound)일 수 있으나, 이에 한정되는 것은 아니다.

이때, 상기 몰딩층(330)은 방열 특성을 높이기 위해, 저유전율을 가질 수 있다. 예를 들어, 상기 몰딩층(330)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 상기 몰딩층(330)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 상기 몰딩층(330)의 유전율(Dk)은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 상기 몰딩층(330)이 저유전율을 가지도록 하여, 상기 칩(320)에서 발생하는 열에 대한 방열 특성을 높일 수 있도록 한다.

한편, 반도체 패키지는 상기 회로 기판의 최하측에 배치된 제2 접속부(240)를 포함할 수 있다. 상기 제2 접속부(240)는 상기 제2 보호층(280)의 개구부와 수직으로 중첩된 제6 전극층(250)의 하면에 배치될 수 있다.

-제조 방법-

이하에서는 실시 예에 따른 도 3에 도시된 회로 기판의 제조 방법을 공정 순으로 설명하기로 한다. 바람직하게, 이하에서는 실시 예의 회로 기판 중 코어층(100)의 제조 방법을 공정 순으로 설명하기로 한다.

도 6 내지 도 16은 도 3에 도시된 실시 예에 따른 회로 기판의 제조 방법을 공정순으로 설명하기 위한 도면이다.

도 6을 참조하면, 실시 예에서는 코어층(100)의 제조에 기초가 되는 동박 적층판을 준비한다. 이때, 상기 동박 적층판은 제1 절연층(110)을 포함한다. 또한, 상기 동박 적층판은 상기 제1 절연층(110)의 표면에 배치된 동박층을 포함한다. 예를 들어, 상기 동박 적층판은 상기 제1 절연층(110)의 상면에 배치된 제1 동박층(111) 및 상기 제1 절연층(110)의 하면에 배치된 제2 동박층(112)을 포함한다.

다음으로, 도 7을 참조하면, 실시 예에서는 상기 준비된 동박 적층판에서, 상기 제1 동박층(111) 및 제2 동박층(112)을 제거하는 공정을 진행할 수 있다. 이때, 상기 제1 동박층(111) 및 상기 제2 동박층(112)의 제거 공정은 상기 코어층을 구성하는 전극층의 제조 공법에 따라 선택적으로 이루어질 수 있다. 예를 들어, 상기 코어층(100)의 전극층은 상기 제1 동박층(111) 및 상기 제2 동박층(112)을 이용하여 제조될 수도 있다. 그리고, 상기 전극층이 상기 제1 동박층(111) 및 상기 제2 동박층(112)을 이용하여 제조되는 경우, 상기 제1 동박층(111) 및 상기 제2 동박층(112)의 제거 공정은 생략될 수 있다. 이하에서는 상기 제1 동박층(111) 및 제2 동박층(112)이 제거된 상태에서 전극층이 제조되는 공법을 중심으로 설명하기로 한다. 실시 예에서는 상기 제1 동박층(111) 및 상기 제2 동박층(112)이 제거되면, 상기 제1 절연층(110)을 관통하는 관통 홀(TH1)을 형성하는 공정을 진행할 수 있다.

다음으로, 도 8을 참조하면, 실시 예에서는 상기 제1 절연층(110)의 상면, 상기 제1 절연층(110)의 하면 및 상기 관통 홀(TH1)의 내벽에 금속층을 형성하는 공정을 진행할 수 있다. 이때, 상기 형성된 금속층은, 제1 전극층(120)을 구성하는 제1 금속층(121), 제2 전극층(130)을 구성하는 제3 금속층(131), 그리고 제1 관통 전극(140)을 포함할 수 있다.

다음으로, 도 9를 참조하면, 실시 예에서는 상기 제1 절연층(110)의 상측 및 하측에 각각 마스크를 형성하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 제1 절연층(110)의 상측에 제1 마스크(M1)를 형성하는 공정을 진행할 수 있다. 상기 제1 마스크(M1)는 상기 제1 전극층(120)의 제1 금속층(121) 상에 배치될 수 있다. 이때, 상기 제1 마스크(M1)는 상기 제1 절연층(110)을 관통하는 관통 홀(TH1)과 수직으로 중첩되는 개구부(미도시)를 포함할 수 있다.

또한, 실시 예에서는 상기 제1 절연층(110)의 하측에 제2 마스크(M2)를 형성하는 공정을 진행할 수 있다. 상기 제2 마스크(M2)는 상기 제2 전극층(130)의 제3 금속층(131) 아래에 배치될 수 있다. 이때, 상기 제2 마스크(M2)는 상기 제1 절연층(110)을 관통하는 관통 홀(TH1)과 수직으로 중첩되는 개구부(미도시)를 포함할 수 있다.

다음으로, 도 10을 참조하면, 실시 예에서는 홀 플러깅 공정을 진행하여, 상기 제1 마스크(M1) 및 상기 제2 마스크(M2)의 개구부와 수직으로 중첩된 상기 관통 홀(TH1)에 홀 플러깅층(150)을 형성하는 공정을 진행할 수 있다. 이때, 상기 홀 플러깅층(150)의 상면은 상기 제1 절연층(110)의 상면보다 높게 위치하도록 형성될 수 있다. 또한, 상기 홀 플러깅층(150)의 하면은 상기 제1 절연층(110)의 하면보다 낮게 위치하도록 형성될 수 있다.

예를 들어, 상기 홀 플러깅층(150)의 상면은 상기 제1 전극층(120)의 상기 제1 금속층(121)의 상면과 동일 평면 상에 위치하도록 형성될 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 바람직하게, 상기 홀 플러깅 공정은 상기 홀 플러깅층(150)의 상면이 상기 제1 전극층(120)의 제1 금속층(121)의 상면보다 높게 위치하도록 진행될 수 있다.

예를 들어, 상기 홀 플러깅층(150)의 하면은 상기 제2 전극층(130)의 상기 제3 금속층(131)의 하면과 동일 평면 상에 위치하도록 형성될 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 바람직하게, 상기 홀 플러깅 공정은 상기 홀 플러깅층(150)의 하면이 상기 제2 전극층(130)의 제3 금속층(131)의 하면보다 낮게 위치하도록 진행될 수 있다.

다음으로, 도 11을 참조하면, 실시 예에서는 상기 홀 플러깅층(150)의 형성 공정이 완료되면, 상기 제1 마스크(M1) 및 상기 제2 마스크(M2)를 제거하는 공정을 진행할 수 있다.

다음으로, 도 12를 참조하면, 실시 예에서는 상기 제1 전극층(120)의 제1 금속층(121)의 상면에 제3 마스크(M3)를 형성하는 공정을 진행할 수 있다. 이때, 상기 제3 마스크(M3)는 상기 제1 전극층(120)의 제1 금속층(121)의 상면 중 제2 금속층(122)이 배치될 영역과 수직으로 중첩되는 개구부(미도시)를 포함할 수 있다.

또한, 실시 예에서는 상기 제2 전극층(130)의 제3 금속층(131)의 하면에 제4 마스크(M4)를 형성하는 공정을 진행할 수 있다. 이때, 상기 제4 마스크(M4)는 상기 제2 전극층(130)의 제3 금속층(131)의 하면 중 제4 금속층(132)이 배치될 영역과 수직으로 중첩되는 개구부(미도시)를 포함할 수 있다.

다음으로, 실시 예에서는 상기 제1 금속층(121)을 시드층으로 전해 도금을 진행하여, 상기 제3 마스크(M3)의 개구부를 채우는 제1 전극층(120)의 제2 금속층(122)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 제3 금속층(131)을 시드층으로 전해 도금을 진행하여, 상기 제4 마스크(M4)의 개구부를 채우는 제2 전극층(130)의 제4 금속층(132)을 형성하는 공정을 진행할 수 있다.

다음으로, 도 13을 참조하면, 실시 예에서는 상기 제1 전극층(120)의 제2 금속층(122) 및 제2 전극층(130)의 제4 금속층(132)의 형성이 완료되면, 상기 제3 마스크(M3) 및 상기 제4 마스크(M4)를 제거하는 공정을 진행할 수 있다. 그리고, 실시 예에서는 상기 제1 전극층(120)의 상기 제1 금속층(121) 중 상기 제2 금속층(122)과 수직으로 중첩되지 않는 부분을 에칭으로 제거하는 공정을 진행하여, 제1 전극층(120)를 형성하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 제2 전극층(130)의 제3 금속층(131) 중 상기 제4 금속층(132)과 수직으로 중첩되지 않는 부분을 에칭으로 제거하는 공정을 진행하여 제2 전극층(130)을 형성하는 공정을 진행할 수 있다.

다음으로, 도 14를 참조하면, 실시 예에서는 상기 제1 절연층(110)의 상면에 제2 절연층(161)을 배치하고, 상기 제1 절연층(110)의 하면에 제3 절연층(162)을 배치하는 공정을 진행할 수 있다. 이때, 상기 제2 절연층(161) 및 상기 제3 절연층(162) 각각은 상기 제1 절연층(110)과 다른 절연물질을 포함할 수 있다. 예를 들어, 상기 제2 절연층(161) 및 상기 제3 절연층(162)은 프리프레그 또는 ABF를 포함할 수 있다. 또한, 상기 제2 절연층(161) 및 상기 제3 절연층(162)은 상기 제1 절연층(110)의 두께보다 작은 두께를 가질 수 있다.

다음으로, 도 15를 참조하면, 실시 예에서는 상기 제2 절연층(161)에 제2 관통 홀(TH2)을 형성하는 공정을 진행할 수 있다. 바람직하게, 실시 예에서는 상기 제2 절연층(161)의 전체 영역 중 상기 제1 관통 홀(TH1)과 수직으로 중첩되는 영역, 또는 상기 제1 관통 전극(140) 및 홀 플러깅층(150)과 수직으로 중첩되는 영역에 제2 관통 홀(TH2)을 형성하는 공정을 진행할 수 있다.

또한, 실시 예에서는 상기 제3 절연층(162)에 제3 관통 홀(TH3)을 형성하는 공정을 진행할 수 있다. 바람직하게, 실시 예에서는 상기 제3 절연층(162)의 전체 영역 중 상기 제1 관통 홀(TH1) 및 제2 관통 홀(TH2)과 수직으로 중첩되는 영역에 제3 관통 홀(TH3)을 형성하는 공정을 진행할 수 있다.

이때, 상기 제2 관통 홀(TH2) 및 상기 제3 관통 홀(TH3)은 상기 제1 관통 홀(TH1)과 다른 형상을 가질 수 있다.

다음으로, 도 16을 참조하면, 실시 예에서는 제2 절연층(161)의 제2 관통 홀(TH2)에 제2 관통 전극(181) 및 상기 제2 절연층(161)의 상면에 제3 전극층(171)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 제3 절연층(162)의 제3 관통 홀(TH3)에 제3 관통 전극(182) 및 상기 제3 절연층(162)의 하면에 제4 전극층(172)을 형성하는 공정을 진행할 수 있다.

실시 예에서의 회로 기판은 제1 절연층을 관통하는 관통 전극층과, 상기 제1 절연층 상에 배치되는 제1 전극층을 포함한다. 이때, 상기 관통 전극층은 상기 제1 절연층을 관통하는 제1 관통 홀의 내벽에 배치되는 제1 관통 전극 및 홀 플러깅층을 포함한다. 그리고 상기 제1 전극층은 상기 홀 플러깅층과 수직으로 중첩되지 않는 제1 영역(R1)과, 상기 홀 플러깅층과 수직으로 중첩되는 제2 영역(R2)을 포함한다. 그리고 상기 제1 전극층의 상기 제1 영역(R1)은 제1 금속층 및 상기 제2 금속층을 포함하는 다층 구조를 가진다. 그리고 상기 제1 전극층의 상기 제2 영역(R2)은 상기 제2 금속층만을 포함할 수 있다. 예를 들어, 상기 제1 전극층의 상기 제1 영역(R1)에서의 금속층의 층수는 상기 제1 전극층의 상기 제2 영역(R2)에서의 금속층의 층수보다 클 수 있다.

이에 따라, 상기 제1 전극층의 상기 제1 영역(R1)의 두께는 상기 제2 영역(R2)의 두께보다 클 수 있다. 바람직하게, 상기 홀 플러깅층과 수직으로 중첩되는 영역에서의 상기 제1 전극층의 두께는, 상기 홀 플러깅층과 수직으로 중첩되지 않는 영역에서의 상기 제1 전극층의 두께보다 작을 수 있다. 이에 따라, 실시 예에서는 상기 제1 전극층의 상기 제2 영역(R2)에서의 두께를 비교 예 대비 줄일 수 있다. 이에 의해, 실시 예에서는 상기 제1 전극층을 형성하기 위한 도금 공정 시간을 줄일 수 있고, 나아가 상기 도금 공정 비용을 절감할 수 있다.

실시 예에서는 상기와 같이 회로 기판의 코어층이 동박 적층판만으로 구성되는 것이 아니라, 동박 적층판과 프리프레그 또는 ABF의 조합으로 구성되도록 한다. 이에 따라, 실시 예에서는 상기 회로 기판의 코어층의 상면 및 하면에 배치되는 전극층의 두께를 줄일 수 있다. 또한, 실시 예에서는 회로 기판의 코어층의 상면 및 하면에 배치되는 전극층의 선폭 및 스페이스를 줄일 수 있다. 이에 따라, 실시 예에서는 코어층의 상면 및 하면에 배치되는 전극층의 미세화가 가능하며, 이에 따라 회로 기판의 전체적인 두께를 줄일 수 있다.

한편, 상술한 발명의 특징을 갖는 회로기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.

상술한 발명의 특징을 갖는 회로기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.

이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (17)

1. 상면 및 하면을 포함하는 제1 절연층;
   상기 제1 절연층의 상면과 하면을 관통하는 관통 전극층; 및
   상기 제1 절연층의 상면 및 상기 관통 전극층의 상면에 배치되는 제1 전극층을 포함하고,
   상기 제1 전극층은,
   상기 제1 절연층의 상면에 배치되는 제1 영역과,
   상기 관통 전극층의 상면에 배치되는 제2 영역을 포함하고,
   상기 제1 전극층의 상기 제1 영역의 두께는 상기 제1 전극층의 상기 제2 영역의 두께와 다른,
   회로 기판.
2. 제1항에 있어서,
   상기 제1 전극층의 상기 제1 영역의 두께는 상기 제1 전극층의 상기 제2 영역의 두께보다 큰,
   회로 기판.
3. 제1항에 있어서,
   상기 관통 전극층은,
   상기 제1 절연층의 상면 및 하면을 관통하는 관통 홀의 내벽에 배치되는 제1 관통 전극과,
   상기 관통 홀 내에 배치되는 홀 플러깅층을 포함하고,
   상기 제1 전극층의 상기 제2 영역은 상기 홀 플러깅의 상면에 배치되는,
   회로 기판.
4. 제3항에 있어서,
   상기 홀 플러깅층의 상면은 상기 제1 절연층의 상면보다 높게 위치하는,
   회로 기판.
5. 제1항 내지 제4항 중 어느 한 항에 있어서,
   상기 제1 전극층은,
   상기 제1 절연층의 상면에 배치되는 제1 금속층과,
   상기 제1 금속층 및 상기 관통 전극층 상에 배치되는 제2 금속층을 포함하는,
   회로 기판.
6. 제5항에 있어서,
   상기 제1 전극층의 상기 제2 금속층은,
   상기 제1 영역의 두께 및 상기 제2 영역의 두께가 다르고,
   상기 제2 금속층의 하면은,
   상기 관통 전극층을 향하여 오목한 오목부를 포함하는,
   회로 기판.
7. 제1항 내지 제4항 중 어느 한 항에 있어서,
   상기 제1 절연층은 동박 적층판(CCL)을 포함하는,
   회로 기판.
8. 제7항에 있어서,
   상기 제1 절연층은 80㎛ 내지 150㎛ 사이의 범위의 두께를 가지는,
   회로 기판.
9. 제3항 또는 제4항에 있어서,
   상기 제1 절연층의 상면에 배치되는 제2 절연층;
   상기 제2 절연층의 상면에 배치되는 제2 전극층; 및
   상기 제2 절연층의 상면 및 하면을 관통하며 상기 관통 전극층과 수직으로 중첩되는 제2 관통 전극을 포함하는,
   회로 기판.
10. 제9항에 있어서,
    상기 제2 절연층은 프리프레그 및 ABF(Ajinomoto Build-up Film) 중 어느 하나를 포함하는,
    회로 기판.
11. 제9항에 있어서,
    상기 제1 절연층 및 상기 제2 절연층은 상기 회로 기판의 코어층을 구성하는,
    회로 기판.
12. 제11항에 있어서,
    상기 제1 관통 전극, 상기 제1 전극층 및 상기 제2 관통 전극은 상기 코어층의 상면 및 하면을 관통하는 코어 관통 전극을 구성하는,
    회로 기판.
13. 제11항에 있어서,
    상기 제2 절연층 중 상기 제1 관통 전극과 수직으로 중첩되지 않는 영역에는 상기 제2 관통 전극이 배치되지 않는,
    회로 기판.
14. 제3항 또는 제4항에 있어서,
    상기 관통 홀의 내벽의 경사는 상기 제1 절연층의 상면 또는 하면에 대해 수직인,
    회로 기판.
15. 제9항에 있어서,
    상기 관통 전극층의 형상은 상기 제2 관통 전극의 형상과 다른,
    회로 기판.
16. 상면 및 하면을 포함하는 제1 절연층; 상기 제1 절연층의 상면과 하면을 관통하는 관통 전극층; 상기 제1 절연층의 상면 및 상기 관통 전극층의 상면에 배치되는 제1 전극층; 상기 제1 절연층의 상면에 배치되는 제2 절연층; 상기 제2 절연층의 상면에 배치되는 제2 전극층; 및 상기 제2 절연층의 상면 및 하면을 관통하며 상기 관통 전극층과 수직으로 중첩되는 제2 관통 전극을 포함하는 코어층;
    상기 코어층의 상기 제2 절연층의 상면에 배치되는 제3 절연층;
    상기 제3 절연층의 상면에 배치되는 제3 전극층;
    상기 제3 전극층 상에 배치되는 접속부; 및
    상기 접속부 상에 배치되는 칩을 포함하고,
    상기 관통 전극층은,
    상기 제1 절연층의 상면 및 하면을 관통하는 관통 홀의 내벽에 배치되는 제1 관통 전극과,
    상기 관통 홀 내에 배치되는 홀 플러깅층을 포함하고,
    상기 제1 전극층은,
    상기 제1 절연층의 상면에 배치되는 제1 영역과,
    상기 홀 플러깅층의 상면에 배치되는 제2 영역을 포함하고,
    상기 제1 전극층의 상기 제1 영역의 두께는 상기 제1 전극층의 상기 제2 영역의 두께보다 작은,
    반도체 패키지.
17. 제16항에 있어서,
    상기 제1 절연층은 동박 적층판(CCL)을 포함하고,
    상기 제2 절연층은 프리프레그 및 ABF(Ajinomoto Build-up Film) 중 어느 하나를 포함하며,
    상기 제2 절연층 중 상기 제1 관통 전극과 수직으로 중첩되지 않는 영역에는 상기 제2 관통 전극이 배치되지 않는,
    반도체 패키지.

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