KR20240034563A - 회로 기판 및 이를 포함하는 반도체 패키지 - Google Patents

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Abstract

실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층의 일면 상에 배치되고, 메인 보드와 연결되는 제1 패드를 포함하는 제1 회로층; 상기 제1 절연층의 상기 일면 상에 배치되고, 상기 제1 패드와 수직으로 중첩된 개구를 포함하는 제1 보호층; 상기 제1 절연층의 타면 상에 배치되고, 반도체 소자와 연결되는 제2 패드를 포함하는 제2 회로층; 및 상기 제1 절연층의 상기 타면 상에 배치되고, 상기 제2 패드와 수직으로 중첩된 개구를 포함하는 제2 보호층을 포함하고, 상기 제1 보호층의 개구는, 상기 제1 패드의 폭보다 큰 폭을 가지는 영역을 포함하고, 상기 제1 패드의 측면의 적어도 일부는 상기 제1 보호층으로 덮인다.

Description

회로 기판 및 이를 포함하는 반도체 패키지{CIRCUIT BOARD AND SEMICONDUCTOR PACKAGE HAVING THE SAME}
실시 예는 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
일반적으로, 인쇄회로기판(PCB : Printed Circuit Board)은 절연층과 도체층이 교대로 적층된 적층 구조체이고, 도체층은 패터닝에 의해 회로 패턴으로 형성될 수 있다.
이와 같은 인쇄회로기판은 적층체의 최외측에 형성된 회로를 보호하고, 도체층의 산화를 방지함과 아울러 인쇄회로기판 상에 실장되는 칩 또는 다른 기판과의 전기적 접속시 절연 역할을 하는 솔더 레지스트(SR)가 구비된다.
통상의 솔더 레지스트는 솔더 또는 범프 등의 접속수단이 결합되어 전기적 연결 통로가 되는 오프닝 영역(SRO: Solder Resist Opening)이 형성되고, 솔더 레지스트의 오프닝 영역은 인쇄회로기판이 고성능, 고밀도화됨에 따라 I/O(Input/Output) 성능이 향상됨에 의해서 더 많은 수의 오프닝 영역이 요구되며, 이에 의해서 오프닝 영역의 작은 범프 피치(bump pitch)가 요구된다. 이때, 오프닝 영역의 범프 피치는 솔더 레지스트 오프닝 영역의 범프 피치는 인접한 오프닝 영역 간의 센터 거리를 의미한다
한편, 상기 솔더 레지스트의 오프닝 영역(SRO)은 SMD(Solder Mask Defined type) 타입과, NSMD(Non-Solder Mask Defined Type) 타입을 포함한다.
상기 SMD 타입은 상기 오프닝 영역(SRO)의 폭이, 상기 오프닝 영역(SRO)을 통해 노출되는 패드의 폭보다 작은 것을 특징으로 하며, 이에 따라 SMD 타입에서 패드의 상면의 적어도 일부는 상기 솔더 레지스트에 의해 덮이게 된다.
또한 NSMD 타입은 상기 오프닝 영역(SRO)의 폭이 상기 오프닝 영역(SRO)을 통해 노출되는 패드의 폭보다 큰 것을 특징으로 하여, 이에 따라, 상기 NSMD 타입에서, 상기 솔더 레지스트는 상기 패드와 일정 간격 이격되어 배치되며, 이에 따라 상기 패드의 상면 및 측면이 모두 노출되는 구조를 가진다.
그러나, 상기 SMD 타입의 경우, 메인 보드에 반도체 패키지가 결합된 후, 솔더볼의 결합력에 대한 솔더볼 조인트 신뢰성(Solder ball Joint Reliability) 테스트시 상기 오프닝 영역(SRO)을 통해 노출된 패드로부터 상기 솔더 볼이 분리되는 문제점이 있다. 또한, NSMD 타입의 경우, 솔더 볼이 배치되는 패드가 기판으로부터 분리되는 문제점이 있다.
실시 예는 새로운 구조의 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 단차 구조의 개구를 가지는 보호층을 포함한 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 접속 부재와 패드 사이의 접촉 면적을 증가시킬 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 패드와 접속 부재 사이의 금속 접합층(IMC)의 물리적 및/또는 전기적 신뢰성을 향상시킬 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층의 일면 상에 배치되고, 메인 보드와 연결되는 제1 패드를 포함하는 제1 회로층; 상기 제1 절연층의 상기 일면 상에 배치되고, 상기 제1 패드와 수직으로 중첩된 개구를 포함하는 제1 보호층; 상기 제1 절연층의 타면 상에 배치되고, 반도체 소자와 연결되는 제2 패드를 포함하는 제2 회로층; 및 상기 제1 절연층의 상기 타면 상에 배치되고, 상기 제2 패드와 수직으로 중첩된 개구를 포함하는 제2 보호층을 포함하고, 상기 제1 보호층의 개구는, 상기 제1 패드의 폭보다 큰 폭을 가지는 영역을 포함하고, 상기 제1 패드의 측면의 적어도 일부는 상기 제1 보호층으로 덮인다.
또한, 상기 제1 회로층은 복수의 제1 패드를 포함하고, 상기 복수의 제1 패드의 각각의 폭은 70㎛ 내지 150㎛의 범위를 만족하고, 상기 복수의 제1 패드들 사이의 간격은 상기 제1 패드의 폭의 20% 내지 90%의 범위를 만족한다.
또한, 상기 제1 보호층의 개구의 상기 영역의 폭은 상기 제1 패드의 폭의 105% 내지 150%의 범위를 만족한다.
또한, 상기 제1 보호층은, 상기 개구의 측벽 및 상기 측벽과 연결되는 상기 개구의 바닥면을 포함하고, 상기 바닥면은, 상기 제1 패드의 상면보다 낮게 위치하면서, 상기 제1 패드의 하면보다 높게 위치한다.
또한, 상기 제1 보호층은, 상기 측벽과 상기 바닥면 사이에 구비되고, 상기 제1 보호층의 내측을 향하여 오목한 패임부를 포함한다.
또한, 상기 제1 보호층은, 상기 측벽과 상기 바닥면 사이에 구비되고, 상기 측벽에서 상기 바닥면을 향할수록 상기 제1 패드에 인접하게 기울어진 경사벽을 포함한다.
또한, 상기 제1 보호층의 하면에서 상기 바닥면까지의 수직 거리는, 상기 제1 패드의 두께의 20% 내지 90%의 범위를 만족한다.
또한, 상기 제1 패드의 측면으로부터 상기 제1 보호층의 상기 개구의 측벽 사이의 수평 거리는, 상기 복수의 제1 패드 사이의 간격의 5% 내지 45%의 범위를 만족한다.
또한, 상기 제1 보호층의 상기 개구는 단차를 가진다.
또한, 상기 제1 보호층의 상기 개구는, 상기 제1 보호층의 상면에 인접하고 상기 제1 패드의 폭보다 큰 폭을 가지는 제1 파트와, 상기 제1 파트 하에 구비되고, 상기 제1 패드의 폭보다 작은 폭을 가지는 제2 파트를 포함한다.
또한, 상기 제1 보호층의 상기 개구는, 상기 제1 보호층의 상면에 인접하고 상기 제1 패드의 폭보다 큰 폭을 가지는 제1 파트와, 상기 제1 파트 하에 구비되고, 상기 제1 패드의 폭보다 크면서 상기 제1 파트의 폭보다 작은 폭을 가지는 제2 파트를 포함한다.
또한, 상기 제1 파트와 상기 제2 파트 사이의 단차 부분은 상기 제1 패드의 상면보다 높게 위치한다.
또한, 상기 제1 보호층의 하면으로부터 상기 단차 부분까지의 수직 거리는, 상기 제1 패드의 두께의 110% 내지 140%의 범위를 만족한다.
또한, 상기 제1 보호층은, 상기 제1 절연층 상에 배치된 제1층; 및 상기 제1층 상에 배치된 제2층을 포함하고, 상기 개구의 상기 제1 파트는 상기 제1 보호층의 상기 제1층에 구비되고, 상기 개구의 상기 제2 파트는 상기 제1 보호층의 상기 제2층에 구비된다.
또한, 상기 제1 보호층의 상기 제1층의 두께는 상기 제1 패드의 두께보다 크고, 상기 제1 보호층의 상기 제1층의 상면은 상기 제1 패드의 상면보다 높게 위치한다.
한편, 실시 예의 반도체 패키지는 절연층; 상기 절연층의 일면 상에 배치되고 제1 패드를 포함하는 제1 회로층; 및 상기 절연층의 일면 상에 배치되고, 상기 제1 패드와 수직으로 중첩되면서 단차를 구비한 개구를 포함하는 제1 보호층; 상기 절연층의 타면 상에 배치되고, 제2 패드를 포함하는 제2 회로층; 상기 절연층의 타면 상에 배치되고, 상기 제2 패드와 수직으로 중첩된 개구를 포함하는 제2 보호층; 상기 제1 보호층의 상기 개구를 채우면서 상기 제1 패드 상에 배치된 제1 접속 부재; 상기 제1 접속 부재 상에 배치된 메인 보드; 상기 제2 보호층의 상기 개구를 채우면서 상기 제2 패드 상에 배치된 제2 접속 부재; 및 상기 제2 접속 부재 상에 배치된 반도체 소자를 포함하고, 상기 제1 보호층의 개구는, 상기 제1 보호층의 상면에 인접하고, 상기 제1 패드의 폭보다 큰 폭을 가지는 제1 파트와, 상기 제1 파트 하에 구비되고, 상기 제1 파트의 폭보다 작은 폭을 가지는 제2 파트를 포함하고, 상기 제1 패드의 측면의 적어도 일부는 상기 제1 보호층으로 덮인다.
또한, 상기 반도체 패키지는 상기 제1 회로층 상에 구비된 적어도 하나의 반도체 소자를 더 포함한다.
또한, 상기 제1 회로층의 상기 제1 패드의 폭은, 상기 제2 회로층의 상기 제2 패드의 폭보다 크다.
실시 예의 회로 기판은 제1 절연층 및 상기 제1 절연층 상에 배치된 제1 회로층을 포함할 수 있다. 상기 제1 회로층은 메인 보드의 전극과 접촉하는 패드를 포함할 수 있다. 그리고, 상기 회로 기판은 상기 제1 절연층 상에 배치되고 상기 패드와 수직으로 중첩되는 개구를 포함할 수 있다. 이때, 상기 개구는 상기 패드의 폭보다 큰 폭을 가지는 영역을 포함할 수 있다. 나아가, 상기 패드의 측면의 적어도 일부는 상기 제1 보호층으로 덮일 수 있다.
따라서, 실시 예는 상기 패드의 측면의 적어도 일부가 상기 제1 보호층으로 덮임에 따라 상기 제1 절연층과 상기 제1 패드 사이의 결합력을 향상시킬 수 있다. 나아가, 실시 예는 상기 개구의 적어도 일부가 상기 제1 패드보다 큰 폭을 가지도록 함으로써, 상기 패드 상에 배치되는 접속 부재와 상기 패드 사이의 접촉 면적을 향상시킬 수 있다. 즉, 비교 예에서는 상기 개구의 폭이 상기 패드의 폭보다 작았으며, 이에 따라 상기 패드와 접속 부재 사이의 접촉 면적은 상기 패드의 평면 면적보다 작았다.
이에 반하여, 실시 예의 회로 기판에서의 패드와 접속 부재 사이의 접촉 면적은 상기 패드의 평면 면적 이상이다. 따라서, 실시 예는 상기 패드와 접속 부재 사이의 결합력을 향상시킬 수 있다. 이에 따라, 실시 예는 상기 접속 부재가 상기 패드로부터 분리되는 물리적 및/또는 전기적 신뢰성 문제를 해결할 수 있다. 따라서, 실시 예는 회로 기판의 제품 특성을 향상시킬 수 있다. 나아가, 실시 예는 상기 회로 기판 상에 결합되는 메인 보드와의 결합력을 향상시킬 수 있다.
한편, 실시 예는 씨닝(thinning) 공정을 통해 상기 제1 보호층에 개구를 형성할 수 있다. 그리고, 상기 제1 보호층의 개구가 씨닝 공정에 의해 형성되는 것에 의해, 실시 예는 상기 개구의 상기 바닥면의 높이를 용이하게 조절 가능하다. 예를 들어, 종래에는 노광 및 현상 공정을 통해 개구가 형성되며, 이에 의해 형성된 개구의 바닥면의 높이 조절이 불가능하였다. 이에 반하여, 실시 예는 씨닝 공정에 의해 상기 개구가 형성되는 것에 의해 상기 바닥면의 높이를 용이하게 조절할 수 있다.
따라서, 상기 제1 보호층의 개구의 측벽은 경사를 가지는 부분을 포함할 수 있다. 예를 들어, 상기 제1 보호층은 상기 개구의 측벽과 상기 바닥면 사이에 구비되며, 일정 경사각을 가지는 경사벽을 포함할 수 있다. 이때, 상기 경사벽은 상기 측벽에서 상기 바닥면을 향할수록 상기 제1 회로층의 패드에 인접할 수 있다. 따라서, 실시 예는 접속 부재를 배치하는 공정에서의 접속 부재의 흐름성을 향상시킬 수 있고, 이에 따른 패드와 접속 부재 사이의 결합력을 향상시킬 수 있다.
또한, 실시 예는 상기 제1 보호층의 개구가 단차를 가질 수 있다. 이를 통해, 실시 예는 상기 제1 보호층의 개구에 배치된 접속 부재가 흘러 넘치는 문제를 해결할 수 있다. 따라서, 실시 예는 회로 기판의 전기적 신뢰성을 더욱 향상시킬 수 있다.
나아가, 상기 제1 보호층의 개구에는 솔더와 같은 접속 부재가 배치된다. 이때, 상기 접속 부재가 상기 패드 상에 배치되는 경우, 상기 접속 부재와 패드 사이에는 금속 접합층이 형성될 수 있다. 이때, 실시 예는 상기 제1 보호층의 개구가 단차를 가지도록 함으로써, 상기 제1 보호층의 상면과 상기 금속 접합층 사이의 개구의 측벽의 길이를 증가시킬 수 있다. 예를 들어, 예를 들어, 비교 예에서는 상기 보호층의 상면과 금속접합층(IMC) 사이를 연결하는 개구의 측벽이 변곡부가 없는 구조를 가졌다. 이에 따라, 비교 예에서는 상기 보호층의 상면과 상기 금속접합층(IMC) 사이의 개구의 내벽의 거리를 증가시키기 위해서는 상기 제1 보호층의 두께를 증가시켜야만 했다.
이와 다르게, 실시 예에서는 상기 개구에 단차를 형성함으로써, 상기 제1 보호층의 두께 증가 없이, 상기 금속접합층(IMC)과 상기 제1 보호층의 상면 사이의 개구의 측벽의 길이를 증가시키고, 이에 따라 상기 금속접합층(IMC)의 물리적 신뢰성을 향상시킬 수 있다.
도 1은 비교 예에 따른 회로 기판을 나타낸 단면도이다.
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 3은 도 2의 제1 보호층이 제거된 상태의 회로 기판의 평면도이다.
도 4는 도 2의 회로 기판의 평면도이다.
도 5는 도 2의 일부 영역을 확대한 확대도이다.
도 6은 도 5의 회로 기판의 제1 변형 예를 나타낸 도면이다.
도 7은 도 5의 회로 기판의 제2 변형 예를 나타낸 도면이다.
도 8은 제2 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 9는 도 8의 일부 영역을 확대한 확대도이다.
도 10은 제3 실시 예에 따른 회로 기판의 일부 영역을 확대한 확대도이다.
도 11은 제4 실시 예에 따른 회로 기판의 일부 영역을 확대한 확대도이다.
도 12a는 제5 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 12b는 제6 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 12c는 제7 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 13은 제1 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 14a는 제2 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 14b는 제3 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 14c는 제4 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 15는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 16 내지 24는 도 2에 도시된 제1 실시 예의 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
도 25 내지 28은 도 10에 도시된 제3 실시 예의 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.
- 비교 예 -
도 1은 비교 예에 따른 회로 기판을 나타낸 단면도이다.
도 1을 참조하면, 비교 예의 회로 기판은 절연층(10)을 포함한다.
그리고, 절연층(10)의 상면에는 제1 회로 패턴(20)이 배치된다. 그리고, 상기 제1 회로 패턴(20)은 패드를 포함한다. 또한, 비교 예의 회로 기판은 절연층(10)을 관통하는 관통 전극을 포함한다. 상기 절연층(10)의 상면에는 상기 제1 회로 패턴(20)의 패드와 수직 방향으로 중첩되는 제1 개구(35)를 가지는 제1 보호층(30)이 배치된다.
이때, 상기 회로 기판은 반도체 소자나 외부 기판과 결합된다. 그리고, 상기 제1 회로 패턴(20)의 패드는 메인 보드와 결합되는 패드를 의미한다.
이에 따라, 상기 제1 회로 패턴(20)의 패드는 상대적으로 큰 폭을 가진다. 예를 들어, 상기 제1 회로 패턴(20)의 패드의 폭(w1)은 70㎛ 이상이다. 또한, 복수의 패드 중 서로 인접한 패드들 사이의 간격(w2)은 70㎛ 이상이다.
이때, 상기 패드가 상대적으로 큰 폭을 가지고 있기 때문에, 상기 제1 보호층(30)의 제1 개구(35)는 일반적으로 SMD 타입을 가지고 있다. 즉, 상기 제1 보호층(30)의 제1 개구(35)의 폭은 상기 패드의 폭보다 작다. 따라서, 상기 패드의 상면의 적어도 일부는 상기 제1 개구(35)와 수직으로 중첩되지 않으면서 상기 제1 보호층(30)으로 덮이게 된다.
한편, 최근 들어 회로 기판과 메인 보드 사이의 결합력에 이슈가 발생하고 있다. 따라서, 상기 메인 보드의 결합을 위해 상기 패드 상에 배치되는 접속 부재(예를 들어, 솔더 볼)의 사이즈가 커지고 있다.
그러나, 비교 예의 제1 보호층(30)의 제1 개구(35)의 폭은 상기 패드의 폭보다 작으며, 이에 따라 상기 접속 부재의 사이즈의 증가만으로는 상기 접속 부재와 패드 사이의 접촉 면적을 증가시키는데 한계가 있다. 이에 따라, 단순히 상기 접속 부재의 사이즈를 증가시키는 것만으로는 상기 회로 기판과 상기 메인 보드 사이의 결합력을 향상시키는데 한계가 있다.
이때, 상기 패드들 사이의 간격(w2)은 70㎛ 이상의 상대적으로 크다. 따라서, 서로 인접한 패드들 상에 배치되는 복수의 접속 부재의 회로 쇼트 문제는 상대적으로 낮을 수 있다. 한편, 상기 접속 부재의 사이즈가 점차 증가하고 있으며, 이에 따라 상기 제1 보호층(30)의 제1 개구(35) 내에 배치되는 접속 부재의 양도 증가하고 있다. 이에 의해, 상기 제1 보호층(30)의 제1 개구(35) 내에 접속 부재를 배치하는 경우, 상기 제1 보호층(30)의 제1 개구(35)의 외부로 넘치는 양도 증가하게 된다. 따라서, 상대적으로 큰 간격(w2)을 가지는 패드들 상에 배치된 접속 부재도 흘러넘치는 양의 증가로 인한 상호 연결되는 회로 쇼트 문제가 발생하고 있다.
나아가, 상기 제1 보호층(30)의 제1 개구(35)를 NSMD 타입으로 적용하는 경우, 상기 제1 보호층(30)이 상기 패드와 접촉하지 않음에 따라 상기 절연층(10)과 상기 패드 사이의 밀착력이 저하되는 문제가 있다.
또한, 비교 예의 회로 기판은 절연층(10) 아래에 배치된 제2 회로 패턴(40) 및 상기 절연층(10) 아래에 배치되고 상기 제2 회로 패턴(40)과 수직으로 중첩되는제2 개구(45)를 포함하는 제2 보호층(50)을 포함한다.
이때, 상기 제2 개구(45)도 상기 제1 개구(35)에 대응하게 SMD 타입을 가진다. 이에 따라, 비교 예에서는 접속 부재와 상기 제2 회로 패턴(40) 사이의 접속 면적이 감소하고 이에 따라 상기 접속 부재와 제2 회로 패턴(40) 사이의 밀착력이 감소하는 문제가 있다.
또한, 상기 제2 개구(45)가 NSMD 타입을 가지는 경우, 상기 절연층(10)과 상기 제2 회로 패턴(40) 사이의 밀착력이 감소할 수 있다. 더군다나, 상기 제2 회로 패턴(40)은 반도체 소자와 연결되는 패드이며, 이에 따라 미세 선폭 및 간격을 가지는 미세 패턴일 수 있다. 따라서, 상기 제2 개구(45)가 SMD 타입을 가지는 경우, 상기 접속 부재와의 접촉 면적이 확보되지 못하는 문제가 있으며, 상기 제2 개구(45)가 NSMD 타입을 가지는 경우, 상기 제2 보호층(50)에 의해 상기 제2 회로 패턴(40)이 지지되지 않음에 따라 상기 제2 회로 패턴(40)이 절연층(10)으로부터 박리되는 문제가 있다.
이하에서는, 상기와 같은 비교 예의 회로 기판이 가지는 문제를 해결할 수 있는 새로운 구조의 회로 기판을 제공하도록 한다.
-전자 디바이스 -
실시 예의 설명에 앞서, 실시 예의 반도체 패키지를 포함하는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 칩이 실장될 수 있다. 크게, 상기 반도체 패키지에는, 다양한 소자 또는 칩을 포함할 수 있다. 상기 소자 또는 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등을 포함할 수 있다.
또한, 상기 소자 또는 칩은 능동 소자 및 수동 소자를 포함할 수 있다.
상기 능동 소자는 신호 특성 중 비선형 부분을 적극적으로 이용한 소자를 의미한다. 그리고 수동 소자는 선형 및 비선형 신호 특성이 모두 존재하여도 비선형 신호 특성은 이용하지 않는 소자를 의미한다. 예를 들어, 능동 소자에는 트랜지스터, IC 반도체소자 등이 포함될 수 있으며, 상기 수동 소자에는 콘덴서, 저항 및 인덕터 등을 포함할 수 있다. 상기 수동 소자는 상기 능동 소자인 반도체 칩의 신호 처리 속도를 높이거나, 필터링 기능 등을 수행할 수 있다. 또한, 상기 칩은 와이파이(wi-fi)나 5G 통신 등에 이용 가능한 무선 통신 칩일 수 있다.
한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
이때, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
- 회로 기판 및 반도체 패키지 -
이하에서는 실시 예에 따른 회로 기판 및 반도체 패키지에 대해 설명한다.
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 단면도이다. 이하에서는, 도 2를 참조하여 제1 실시 예의 회로 기판의 전체적인 구조에 대해 설명한다.
도 2를 참조하면, 회로 기판(100)은 적어도 1개의 칩이 부착될 수 있도록 한다. 또한, 실시 예의 회로 기판(100)은 전자 디바이스의 메인 보드에 부착될 수 있도록 한다. 상기 메인보드는 전자 디바이스의 마더 보드를 의미할 수 있다. 상기 회로 기판(100)은 적어도 하나의 칩 및 마더보드와 연결되어 제1 패키지를 구성할 수 있다.
또한, 실시 예의 회로 기판(100)을 포함하는 제1 패키지는 제2 패키지와 결합할 수 있다. 상기 제2 패키지는 메모리 패키지일 수 있다. 일 실시 예에서, 상기 회로 기판(100)은 상기 제2 패키지의 메모리 기판과 결합할 수 있다. 다른 실시 예에서 상기 회로 기판은 상기 메모리 기판에 결합된 인터포저와 결합할 수 있다.
회로 기판(100)은 절연층(110)을 포함한다. 상기 절연층(110)은 복수의 층을 포함할 수 있다. 일 실시 예에서, 상기 절연층(110)은 3층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
일 실시 예에서, 회로 기판(100)은 코어 기판일 수 있다. 예를 들어, 회로 기판(100)은 코어층을 포함할 수 있다. 예를 들어, 실시 예의 회로 기판(100)의 절연층(110)은 강화 섬유를 포함하는 코어층에 대응하는 제3 절연층(113)을 포함할 수 있다.
회로 기판(100)은 제3 절연층(113)을 사이에 두고 이의 상부 및 하부에 각각 적어도 하나의 절연층이 적층된 구조를 가질 수 있다. 일 실시 예에서, 상기 제3 절연층(113)의 상부에 적층된 절연층과 하부에 적층된 절연층은 대칭 구조를 가질 수 있다. 다른 실시 예에서, 상기 제3 절연층(113)의 상부에 적층된 절연층과 하부에 적층된 절연층은 비대칭 구조를 가질 수 있다.
이하에서는 실시 예의 회로 기판(100)이 코어 기판이고, 이에 따라 상기 제3 절연층(113)이 코어층인 것으로 하여 설명한다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 다른 실시 예의 회로 기판(100)은 코어층을 포함하지 않는 코어리스 기판일 수 있다.
한편, 실시 예의 회로 기판의 구조적 특징은 보호층의 오픈 구조에 있다. 그리고, 이하에서 설명되는 보호층 및 회로층은 코어리스 기판에 적용될 수 있다. 나아가, 실시 예의 최외층의 회로층 중 적어도 하나는 절연층(110)의 표면에 매립된 ETS(Embedded Trace Substrate) 구조를 가질 수도 있을 것이다.
실시 예의 회로 기판(100)의 절연층(110)은 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)을 포함할 수 있다.
상기 제3 절연층(113)은 복수의 절연층 중 내측에 배치된 내층 절연층을 의미할 수 있다. 상기 제3 절연층(113)은 상기 제1 절연층(111)과 제2 절연층(112) 사이에 배치될 수 있다. 상기 제3 절연층(113)은 프리프레그를 포함할 수 있다. 상기 제3 절연층(113)은 강화 섬유를 포함할 수 있다.
상기 제1 절연층(111)은 상기 제3 절연층(113) 상에 배치될 수 있다. 예를 들어, 상기 제1 절연층(111)은 상기 제3 절연층(113)의 상면에 배치될 수 있다. 상기 제1 절연층(111)은 회로 기판(100)의 절연층(110)에서 제1 최외층의 절연층을 의미할 수 있다. 예를 들어, 상기 제1 절연층(111)은 회로 기판(100)의 절연층(110)에서 최상측에 배치된 절연층을 의미할 수 있다. 상기 제1 절연층(111)은 적어도 하나의 칩이 실장되는 실장 영역을 제공하거나, 제1 외부 기판이 결합되는 제1 결합 영역을 제공할 수 있다. 상기 제1 외부 기판은 전자 디바이스의 메인 보드일 수 있다.
상기 제2 절연층(112)은 상기 제3 절연층(113) 하에 배치될 수 있다. 상기 제2 절연층(112)은 회로 기판(100)의 절연층(110)에서 제2 최외층의 절연층을 의미할 수 있다. 예를 들어, 상기 제2 절연층(112)은 회로 기판(100)의 절연층(110)에서 최하측에 배치된 절연층을 의미할 수 있다. 상기 제2 절연층(112)은 적어도 하나의 칩이 실장되는 실장 영역을 제공하거나, 제2 외부 기판이 결합되는 제2 결합 영역을 제공할 수 있다. 상기 제2 외부 기판은 메모리 기판 또는 인터포저일 수 있다.
상기 제1 절연층(111) 및 제2 절연층(112)은 리지드(rigid) 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 제1 절연층(111) 및 제2 절연층(112)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 제1 절연층(111) 및 제2 절연층(112)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함할 수 있다. 또는, 상기 제1 절연층(111) 및 제2 절연층(112)은 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함할 수 있다. 또는 상기 제1 절연층(111) 및 제2 절연층(112)은 사파이어를 포함할 수 있다.
또한, 상기 제1 절연층(111) 및 제2 절연층(112)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 제1 절연층(111) 및 제2 절연층(112)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.
또한, 상기 제1 절연층(111) 및 제2 절연층(112)은 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 상기 제1 절연층(111) 및 제2 절연층(112)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지 내에 실리카, 알루미나 등의 무기 필러가 분산된 구조를 포함할 수 있다. 예를 들어, 상기 제1 절연층(111) 및 제2 절연층(112)은 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등을 포함할 수 있다.
상기 제1 절연층(111) 및 제2 절연층(112) 각각은 10㎛ 내지 60㎛의 범위의 두께를 가질 수 있다. 바람직하게, 상기 제1 절연층(111) 및 제2 절연층(112) 각각은 12㎛ 내지 50㎛의 범위의 두께를 가질 수 있다. 더욱 바람직하게, 상기 제1 절연층(111) 및 제2 절연층(112) 각각은 15㎛ 내지 40㎛의 두께를 가질 수 있다.
상기 제1 절연층(111) 또는 제2 절연층(112)의 두께가 10㎛ 미만이면, 회로 기판(100)에 포함된 회로층이 안정적으로 보호되지 않을 수 있다. 또한, 상기 제1 절연층(111) 또는 제2 절연층(112)의 두께가 60㎛를 초과하면, 상기 회로 기판(100)의 두께가 증가할 수 있고, 이에 의해 반도체 패키지의 두께가 증가할 수 있다. 또한, 상기 제1 절연층(111) 또는 제2 절연층(112)의 두께가 60㎛를 초과하면, 이에 대응하게 회로층의 두께 및 관통 전극의 두께가 증가할 수 있다. 그리고 상기 회로층의 두께 및 관통 전극의 두께가 증가하는 경우, 미세화 구현이 어려워 회로 집적도가 감소할 수 있다. 나아가, 신호 전송 거리가 증가하여 신호 전송 손실이 증가할 수 있다.
실시 예의 회로 기판(100)은 절연층(110)의 표면에 배치된 회로층을 포함한다.
예를 들어, 회로 기판(100)은 제1 절연층(111)의 상면에 배치된 제1 회로층(120)을 포함할 수 있다. 예를 들어, 회로 기판(100)은 제2 절연층(112)의 하면에 배치된 제2 회로층(130)을 포함할 수 있다. 또한, 회로 기판(100)은 제1 절연층(111)의 하면 및 제3 절연층(113)의 상면 사이에 배치된 제3 회로층(140)을 포함할 수 있다. 예를 들어, 회로 기판(100)은 제2 절연층(112)의 상면 및 제3 절연층(113)의 하면 사이에 배치된 제4 회로층(150)을 포함할 수 있다.
상기 제1 회로층(120), 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
상기 제1 회로층(120)은 회로 기판(100)의 제1 최외층에 배치된 회로층을 의미할 수 있다. 그리고, 제2 회로층(130)은 회로 기판(100)의 제2 최외층에 배치된 회로층을 의미할 수 있다.
상기 제1 회로층(120)은 제1 절연층(111) 상에 배치된 복수의 패드를 포함할 수 있다.
이때, 일 실시 예에서의 상기 제1 회로층(120)은 메인 보드와 연결되는 패드만을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제1 회로층(120)은 메인 보드와 연결되는 제1 패드 및 반도체 소자와 연결되는 제2 패드를 포함할 수 있다. 그리고, 상기 제1 회로층(120)에서의 상기 제1 패드 및 제2 패드는 서로 다른 폭을 가질 수 있다. 이하에서는 상기 제1 회로층(120)에서 메인 보드와 연결되는 패드를 중심으로 설명하기로 한다.
상기 제1 회로층(120)의 패드는 메인 보드와 연결될 수 있다. 따라서, 상기 제1 회로층(120)의 패드는 메인 보드에 구비된 전극에 대응하는 폭을 가질 수 있다. 예를 들어, 상기 제1 회로층(120)의 패드의 폭은 70㎛ 이상일 수 있다. 예를 들어, 상기 제1 회로층(120)의 패드의 폭은 80㎛ 이상일 수 있다. 예를 들어, 상기 제1 회로층(120)의 패드의 폭은 90㎛ 이상일 수 있다. 예를 들어, 상기 제1 회로층(120)의 패드의 폭은 100㎛ 이상일 수 있다.
한편, 상기 제2 회로층(120)의 패드는 상기 제1 회로층(120)의 패드보다 작은 폭을 가질 수 있다. 예를 들어, 상기 제2 회로층(120)의 패드의 폭은 25㎛ 내지 65㎛ 일 수 있다. 바람직하게, 제2 회로층(120)의 패드의 폭은 30㎛ 내지 60㎛일 수 있다. 더욱 바람직하게, 상기 제2 회로층(120)의 패드의 폭은 32㎛ 내지 55㎛일 수 있다.
상기 제2 회로층(120)의 패드의 폭이 25㎛ 미만이면, 반도체 소자와의 결합력이 저하될 수 있다. 상기 제2 회로층(120)의 폭이 25㎛ 미만이면, 상기 회로 기판에 실장되는 반도체 소자의 특성이 저하될 수 있다. 상기 제2 회로층(120)의 패드의 폭이 65㎛를 초과하면, 제한된 공간 내에 반도체 소자와 연결되는 모든 패드를 배치하기 어려울 수 있다. 예를 들어, 상기 제2 회로층(120)의 패드의 폭이 65㎛를 초과하면, 회로 집적도가 저하될 수 있다.
한편, 상기 제1 회로층(120)의 패드의 폭은 상기 제2 회로층(120)의 패드의 폭보다 클 수 있다. 바람직하게, 상기 제1 회로층(120)의 패드의 폭은 메인 보드에 구비된 전극의 폭에 대응할 수 있으나, 이에 한정되는 것은 아니다. 이에 대해서는 하기에서 더욱 상세히 설명하기로 한다.
한편, 상기 제1 회로층(120), 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 상기 제1 회로층(120), 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로층(120), 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
한편, 상기 제1 회로층(120) 및 제2 회로층(130)은 5㎛ 내지 30㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 회로층(120) 및 제2 회로층(130)은 6㎛ 내지 25㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로층(120) 및 제2 회로층(130)은 7㎛ 내지 20㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로층(120) 및 제2 회로층(130)의 두께가 5㎛ 미만이면 저항 증가 및 신호 전송 손실이 증가할 수 있다. 상기 제1 회로층(120) 및 제2 회로층(130)의 두께가 30㎛를 초과하는 경우에는 미세화가 어렵고, 이에 따른 회로 집적도가 감소할 수 있다.
실시 예의 회로 기판(100)은 관통 전극을 포함할 수 있다. 관통 전극은 절연층(110)을 관통할 수 있다.
예를 들어, 회로 기판(100)은 상기 제1 절연층(111)을 관통하는 제1 관통 전극(161)을 포함할 수 있다. 또한, 회로 기판(100)은 제2 절연층(112)을 관통하는 제2 관통 전극(162)을 포함할 수 있다. 또한, 회로 기판(100)은 제3 절연층(113)을 관통하는 제3 관통 전극(163)을 포함할 수 있다.
상기 제1 관통 전극(161), 제2 관통 전극(162) 및 제3 관통 전극(163)은 적어도 하나의 절연층을 관통하는 관통 홀 내에 배치될 수 있다. 예를 들어, 상기 제1 관통 전극(161), 제2 관통 전극(162) 및 제3 관통 전극(163)은 상기 관통 홀을 전도성 물질로 충진하여 형성할 수 있다.
상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀은 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 기계 가공 방식으로 형성될 수 있다. 또한, 상기 관통 홀은 UV나 CO2 레이저 방식을 사용할 수 있다. 또한, 상기 관통 홀은 미노실란, 케톤류 등을 포함하는 약품을 이용한 화학 가공 방식을 사용할 수 있다.
한편, 실시 예의 회로 기판(100)은 보호층을 포함한다.
구체적으로, 제1 절연층(111) 상에는 제1 보호층(170)이 배치될 수 있다.
상기 제1 보호층(170)은 개구(175)를 포함할 수 있다.
상기 제1 보호층(170)의 상기 개구(175)는 홈부로 정의될 수 있다. 예를 들어, 상기 제1 보호층(170)의 개구(175)는 상기 제1 보호층(170)을 비관통 할 수 있다. 바람직하게, 상기 제1 보호층(170)은 상면 및 하면을 포함할 수 있다. 그리고, 상기 제1 보호층(170)의 개구(175)의 바닥면은 상기 제1 보호층(170)의 하면보다 높게 위치할 수 있다. 예를 들어, 상기 제1 보호층(170)의 개구(175)는 상기 제1 보호층(170)의 상면에서 하면을 향하여 오목한 홈부라고도 할 수 있다.
상기 제1 보호층(170)의 개구(175)는 상기 제1 회로층(120)과 수직으로 중첩될 수 있다. 바람직하게, 상기 제1 보호층(170)의 개구(175)는 상기 제1 회로층(120)의 패드와 수직으로 중첩될 수 있다. 이때, 상기 제1 보호층(170)의 개구(175)는 상기 제1 회로층(120)의 패드보다 큰 폭을 가질 수 있다. 이에 따라, 상기 제1 회로층(120)의 패드의 상면은 상기 제1 보호층(170)으로 덮이지 않을 수 있다.
나아가, 상기 제1 보호층(170)의 개구(175)의 바닥면은 상기 제1 회로층(120)의 패드의 상면보다는 낮게 위치하면서 상기 제1 회로층(120)의 패드의 하면보다는 높게 위치할 수 있다.
따라서, 상기 제1 회로층(120)의 패드의 적어도 일부는 상기 제1 보호층(170)의 개구(175)와 수평으로 중첩될 수 있다. 이에 의해, 상기 제1 회로층(120)의 패드의 측면은 상기 제1 보호층(170)으로 덮이는 제1 부분을 포함할 수 있다. 또한, 상기 제1 보호층(170)의 패드의 측면은 상기 제1 보호층(170)의 개구(175)와 수평으로 중첩되면서 상기 제1 보호층(170)으로 덮이지 않는 제2 부분을 포함할 수 있다.
한편, 회로 기판(100)은 제2 절연층(112)의 하면에 배치된 제2 보호층(180)을 더 포함할 수 있다.
상기 제2 보호층(180)은 적어도 하나의 개구(185)를 포함할 수 있다. 예를 들어, 상기 제2 보호층(180)은 상기 제2 회로층(130)의 적어도 일부와 수직으로 중첩되는 개구(185)를 포함할 수 있다. 상기 제2 보호층(180)의 개구는 상기 제2 회로층(130) 중 칩과 연결되는 패드와 전체적 또는 부분적으로 수직으로 중첩될 수 있다.
예를 들어, 상기 제2 보호층(180)의 개구(185)는 SMD 타입을 가질 수 있다. 구체적으로, 상기 제2 보호층(180)의 개구(185)는 상기 제1 보호층(170)의 개구(175)와 다른 타입으로 구비될 수 있다.
이하에서는 상기 제1 보호층(170)의 개구(175)의 구조를 중심으로 설명될 수 있다.
한편, 상기 제1 보호층(170) 및 제2 보호층(180)은 절연성 물질을 포함할 수 있다. 상기 제1 보호층(170) 및 제2 보호층(180)은 절연층과 회로층의 표면을 보호하기 위해 도포된 후 가열하여 경화될 수 있는 다양한 물질을 포함할 수 있다.
상기 제1 보호층(170) 및 제2 보호층(180)은 유기 고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 상기 제1 보호층(170) 및 제2 보호층(180)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 상기 제1 보호층(170) 및 제2 보호층(180)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 상기 제1 보호층(170) 및 제2 보호층(180)은 포토 솔더 레지스트층, 커버레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.
상기 제1 보호층(170) 및 제2 보호층(180)의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(170) 및 제2 보호층(180)의 두께는 1㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 제1 보호층(170) 및 제2 보호층(180)의 두께는 5㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(170) 및 제2 보호층(180)의 두께가 20㎛를 초과하는 경우, 회로 기판 및 반도체 패키지의 전체적인 두께가 증가할 수 있다.
이때, 상기 제1 보호층(170)의 두께 및 제2 보호층(180)의 두께는 기준이 되는 회로층의 표면으로부터 해당 보호층의 돌출된 부분의 두께를 의미할 수 있다.
예를 들어, 상기 제1 보호층(170)의 두께는 상기 제1 회로층(120)의 상면으로부터 상기 제1 보호층(170)의 상면까지의 수직 거리를 의미할 수 있다. 예를 들어, 상기 제2 보호층(180)의 두께는 상기 제2 회로층(120)의 하면으로부터 상기 제2 보호층(180)의 하면까지의 수직 거리를 의미할 수 있다.
한편, 상기 제1 보호층(170)의 개구(175)를 통해 노출된 상기 제1 회로층(120)의 패드 상에는 표면 처리층이 배치될 수 있다. 상기 표면 처리층은 OSP(Organic Solderability Preservative) 층일 수 있다. 예를 들어, 표면 처리층은 상기 벤지미다졸(Benzimidazole)과 같은 유기물로 코팅된 유기 코팅층일 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 표면 처리층은 도금층일 수 있다. 예를 들어, 표면 처리층은 니켈(Ni) 도금층, 팔라듐(Pd) 도금층 및 금(Au) 도금층 중 적어도 하나 이상을 포함할 수 있다.
이하에서는 도 2에 도시된 회로 기판(100)의 일부 구성에 대해 구체적으로 설명한다.
도 3은 도 2의 제1 보호층이 제거된 상태의 회로 기판의 평면도이고, 도 4는 도 2의 회로 기판의 평면도이고, 도 5는 도 2의 일부 영역을 확대한 확대도이다.
도 3을 참조하면, 상기 제1 절연층(111) 상에는 제1 회로층(120)이 배치될 수 있다. 예를 들어, 상기 제1 절연층(111) 상에는 복수의 패드들을 포함하는 제1 회로층(120)이 배치될 수 있다.
상기 제1 회로층(120)의 패드들의 폭(W1)은 70㎛ 이상, 80㎛ 이상, 90㎛ 이상, 또는 100㎛ 이상일 수 있다.
예를 들어, 상기 제1 회로층(120)의 패드들의 폭(W1)은 70㎛ 내지 150㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1 회로층(120)의 패드들의 폭(W1)은 75㎛ 내지 145㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1 회로층(120)의 패드들의 폭(W1)은 80㎛ 내지 140㎛의 범위를 만족할 수 있다.
상기 제1 회로층(120)의 패드들의 폭(W1)이 70㎛ 미만이면, 상기 패드와 접속 부재 사이의 접촉 면적이 감소할 수 있다. 그리고, 상기 접속 면적이 감소하는 경우, 상기 접속 부재가 상기 패드로부터 분리되는 물리적 및/또는 전기적 신뢰성 문제가 발생할 수 있다. 또한, 상기 접속 면적이 감소하는 경우, 회로 기판과 메인 보드 사이의 결합력이 저하될 수 있다. 또한, 상기 제1 회로층(120)의 패드들의 폭(W1)이 70㎛ 미만이면, 상기 패드의 폭과 메인 보드의 전극 사이의 폭의 차이가 커질 수 있다. 그리고, 상기 폭의 차이가 커지는 경우, 이들 사이의 물리적 특성 및/또는 전기적 특성이 저하될 수 있다. 예를 들어, 상기 폭의 차이가 커지는 경우, 이를 통해 전달되는 전기적 신호의 전송 손실이 증가할 수 있다.
한편, 상기 제1 회로층(120)의 패드들의 폭(W1)이 150㎛을 초과하면, 이에 따른 회로 기판의 전체적인 평면 면적이 증가할 수 있다.
한편, 상기 제1 회로층(120)의 패드들은 평면 형상이 원형일 수 있다. 그리고 상기 제1 회로층(120)의 패드들의 평면 형상이 원형인 경우, 상기 폭(W1)은 상기 제1 회로층(120)의 패드의 직경을 의미할 수 있다.
다른 실시 예에서, 제1 회로층(120)의 패드들의 평면 형상은 정사각형 또는 직사각형일 수 있다. 그리고 상기 제1 회로층(120)의 패드들의 평면 형상이 정사각형 또는 직사각형인 경우, 상기 폭(W1)은 상기 제1 회로층(120)의 패드들이 폭 방향으로의 폭 및 길이 방향으로의 폭 중 작은 폭을 의미할 수 있다.
또 다른 실시 예에서, 상기 제1 회로층(120)의 패드들이 평면 형상은 타원형일 수 있다. 그리고, 상기 제1 회로층(120)의 패드들의 평면 형상이 타원형인 경우, 상기 폭(W1)은 타원 형상을 가지는 패드의 단축 방향으로의 직경을 의미할 수 있다.
한편, 상기 제1 회로층(120)의 복수의 패드들은 일정 간격(W2)을 가지고 이격될 수 있다. 상기 간격(W2)은 복수의 패드들 중 가장 인접한 패드들 사이의 이격 거리를 의미할 수 있다.
상기 제1 회로층(120)의 복수의 패드들 사이의 간격(W2)은 상기 제1 회로층(120)의 패드의 폭(W1)에 대응하는 범위를 가질 수 있다.
다른 실시 예에서, 상기 간격(W2)은 상기 제1 회로층(120)의 패드가 가지는 폭(W1)보다 작을 수 있다.
예를 들어, 상기 제1 회로층(120)의 복수의 패드들 사이의 간격(W2)은 패드의 폭(W1)의 20% 내지 90%의 범위를 만족할 수 있다. 바람직하게, 상기 제1 회로층(120)의 복수의 패드들 사이의 간격(W2)은 상기 패드의 폭(W1)의 23% 내지 88%의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제1 회로층(120)의 복수의 패드들 사이의 간격(W2)은 상기 패드의 폭(W1)의 25% 내지 85%의 범위를 만족할 수 있다.
상기 제1 회로층(120)의 복수의 패드들 사이의 간격(W2)이 상기 패드의 폭의 20% 미만이면, 회로 기판(100)을 제조하는 공정에서의 공정 능력에 따라 복수의 패드 사이가 서로 연결되는 회로 쇼트가 발생할 수 있고, 이에 의해 회로 기판(100)의 전기적 신뢰성이 저하될 수 있다. 또한, 상기 제1 회로층(120)의 복수의 패드들 사이의 간격(W2)이 상기 패드의 폭(W1)의 20% 미만이면, 복수의 패드들을 통해 전달되는 신호들 사이에 간섭이 발생할 수 있다. 그리고, 상기 간섭이 발생하는 경우, 신호 전송 손실이 증가하고, 이에 따라 신호 전송 특성이 저하될 수 있다.
한편, 상기 제1 회로층(120)의 복수의 패드들 사이의 간격(W2)이 상기 패드의 폭(W1)의 90%를 초과하면, 제한된 공간 내에 메인 보드와 연결되는 모든 패드를 배치하기 어려울 수 있다.
한편, 도 4를 참조하면, 상기 제1 보호층(170)은 상기 제1 절연층(111) 상에 전체적으로 배치될 수 있다. 예를 들어, 상기 제1 보호층(170)은 상기 제1 절연층(111)의 상면을 전체적으로 덮으며 배치될 수 있다.
나아가, 상기 제1 보호층(170)은 개구(175)를 포함할 수 있다. 상기 제1 보호층(170)의 개구(175)는 상기 제1 회로층(120)의 패드들과 수직으로 중첩될 수 있다. 예를 들어, 상기 제1 보호층(170)의 개구(175)는 상기 제1 회로층(120)의 패드의 폭(W1)보다 큰 폭을 가지는 영역을 포함할 수 있다. 이때, 제1 실시 예의 회로 기판의 제1 보호층(170)의 개구(175)는 단차를 가지지 않을 수 있다. 따라서, 제1 실시 예에서의 상기 제1 보호층(170)의 개구(175)는 전체 영역에서 상기 제1 회로층(120)의 패드의 폭(W1)보다 큰 폭을 가질 수 있다.
따라서, 상기 제1 회로층(120)의 패드의 상면은 상기 제1 보호층(170)과 접촉하지 않을 수 있다. 바람직하게, 상기 제1 회로층(120)의 패드는 전체적으로 상기 제1 보호층(170)의 개구(175)와 수직으로 중첩될 수 있다.
이를 통해, 실시 예는 상기 제1 회로층(120)의 패드 상에 배치되는 접속 부재와 상기 패드 사이의 접촉 면적을 향상시킬 수 있다. 즉, 비교 예에서는 상기 개구의 폭이 상기 패드의 폭보다 작았으며, 이에 따라 상기 패드와 접속 부재 사이의 접촉 면적은 상기 패드의 평면 면적보다 작았다.
이에 반하여, 제1 실시 예의 회로 기판에서의 패드와 접속 부재 사이의 접촉 면적은 상기 패드의 평면 면적 이상이다. 따라서, 실시 예는 상기 패드와 접속 부재 사이의 결합력을 향상시킬 수 있다. 이에 따라, 실시 예는 상기 접속 부재가 상기 패드로부터 분리되는 물리적 및/또는 전기적 신뢰성 문제를 해결할 수 있다. 따라서, 실시 예는 회로 기판의 제품 특성을 향상시킬 수 있다. 나아가, 실시 예는 상기 회로 기판 상에 결합되는 메인 보드와의 결합력을 향상시킬 수 있다.
한편, 상기 제1 보호층(170)의 개구(175)의 폭(W3)은 상기 제1 회로층(120)의 패드의 폭(W1)의 105% 내지 150%의 범위를 만족할 수 있다. 상기 제1 보호층(170)의 개구(175)의 폭(W3)은 상기 제1 회로층(120)의 패드의 폭(W1)의 110% 내지 145%의 범위를 만족할 수 있다. 상기 제1 보호층(170)의 개구(175)의 폭(W3)은 상기 제1 회로층(120)의 패드의 폭(W1)의 115% 내지 140%의 범위를 만족할 수 있다.
상기 제1 보호층(170)의 개구(175)의 폭(W3)이 상기 제1 회로층(120)의 패드의 폭(W1)의 105% 미만이면, 상기 패드와 상기 접속 부재 사이의 접촉 면적의 상승효과가 미비할 수 있다.
또한, 상기 제1 보호층(170)의 개구(175)의 폭(W3)이 상기 제1 회로층(120)의 패드의 폭(W1)의 150%를 초과하면, 이웃하는 패드들 상에 배치된 접속 부재들이 서로 전기적으로 연결되는 회로 쇼트 문제가 발생할 수 있다.
바람직하게, 상기 제1 보호층(170)의 개구(175)의 폭(W3)은 상기 제1 회로층(120)의 복수의 패드들 사이의 간격(W2)을 기준으로 결정될 수 있다.
도 5를 참조하면, 상기 제1 절연층(111) 상에는 제1 회로층(120)의 패드가 배치될 수 있다.
이때, 상기 제1 회로층(120)은 적어도 2층의 금속층으로 구성될 수 있다. 그리고 상기 제1 관통 전극(161)은 상기 제1 회로층(120)에 대응하는 2개의 금속층을 포함할 수 있다.
즉, 상기 제1 회로층(120)의 패드는 제1 금속층(120-1) 및 제2 금속층(120-2)을 포함할 수 있다.
나아가, 상기 제1 관통 전극(161)은 상기 제1 회로층(120)의 상기 제1 금속층(120-1)에 대응하는 제3 금속층(161-1) 및 상기 제2 금속층(120-2)에 대응하는 제4 금속층(161-2)을 포함할 수 있다.
이때, 상기 제1 금속층(120-1)과 상기 제3 금속층(161-1)은 실질적으로 1개의 층을 의미하며, 이를 배치 위치에 따라 구분한 것일 수 있다. 또한, 상기 제2 금속층(120-2)과 상기 제4 금속층(161-2)도 실질적으로 1개의 금속층을 의미하며, 이를 배치 위치에 따라 구분한 것일 수 있다.
또한, 상기 제1 금속층(120-1)은 실질적으로 2개의 층일 수 있다. 상기 제1 금속층(120-1)은 구리 호일(Cu foil) 상에 제3 금속층(161-1)과 동일한 금속층을 포함하는 2개의 금속층일 수 있다.
또한, 상기 제1 금속층(120-1)은 구리 호일(Cu foil)의 1개의 층일 수 있다.
이에 따라, 이하에서는 상기 제1 금속층(120-1) 및 제2 금속층(120-2)에 대해서만 설명하기로 한다.
상기 제1 회로층(120)의 제1 금속층(120-1)은 시드층일 수 있다. 상기 제1 회로층(120)의 제1 금속층(120-1)은 화학동도금층일 수 있다. 상기 제1 회로층(120)의 제1 금속층(120-1)은 동박층일 수 있다. 상기 제1 회로층(120)의 상기 제1 금속층(120-1)은 상기 동박층 및 화학동 도금층을 모두 포함할 수 있다.
상기 제1 회로층(120)의 상기 제1 금속층(120-1)의 두께는 1.0㎛ 내지 3.0㎛의 범위를 만족할 수 있다. 바람직하게, 상기 제1 회로층(120)의 상기 제1 금속층(120-1)의 두께는 1.2㎛ 내지 2.8㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제1 회로층(120)의 상기 제1 금속층(120-1)의 두께는 1.5㎛ 내지 2.5㎛의 범위를 만족할 수 있다.
상기 제1 회로층(120)의 상기 제1 금속층(120-1)의 두께가 1.0㎛ 미만이면, 상기 제1 회로층(120)의 제1 금속층(120-1)이 시드층으로 기능하지 못할 수 있다. 상기 제1 회로층(120)의 상기 제1 금속층(120-1)의 두께가 1.0㎛ 미만이면, 상기 제1 절연층(110)의 상면에 균일한 두께의 제1 금속층(120-1)을 형성하기 어려울 수 있다.
상기 제1 회로층(120)의 상기 제1 금속층(120-1)의 두께가 3.0㎛를 초과하면, 상기 제1 회로층(120)의 제1 금속층(120-1)을 형성하기 위한 공정 시간이 증가하고, 이에 따른 수율이 감소할 수 있다. 또한, 상기 제1 회로층(120)의 상기 제1 금속층(120-1)의 두께가 3.0㎛를 초과하면, 상기 제1 회로층(120)의 형성 공정에서의 상기 제1 금속층(120-1)의 에칭 시간이 증가할 수 있다. 또한, 상기 제1 회로층(120)의 상기 제1 금속층(120-1)의 두께가 3.0㎛를 초과하면, 상기 제1 회로층(120)의 제1 금속층(120-1)의 에칭 시에 상기 제1 회로층(120)의 제2 금속층(120-2)의 변형이 발생할 수 있다. 여기에서, 제1 회로 패턴층(120)의 제2 금속층(120-2)의 변형은 상기 제1 금속층(120-1)의 에칭 시에 상기 제2 금속층(120-2)의 측부도 함께 에칭됨에 따라, 상기 제2 금속층(120-2)의 상면의 폭과 하면의 폭의 차이가 커지는 것을 의미할 수 있다. 또한, 상기 제1 회로층(120)의 제1 금속층(120-1)의 두께가 3.0㎛를 초과하면, 상기 제1 금속층(120-1)의 에칭 공정에서의 에칭량이 증가하고, 이에 따라 상기 제1 금속층(120-1)의 측부 및 상기 제2 금속층(120-2)의 측부에 형성되는 패임(예를 들어, 언더 컷)의 깊이가 증가할 수 있다. 예를 들어, 상기 제1 금속층(120-1)의 에칭 공정에서의 에칭량이 증가하는 경우, 상기 제1 금속층(120-1)의 폭과 상기 제2 금속층(120-2)의 폭의 차이가 커질 수 있다. 그리고 상기 제1 금속층(120-1)의 폭과 상기 제2 금속층(120-2)의 폭의 차이가 커지는 경우, 신호 전송 손실이 증가함에 따른 전기적 특성이 저하될 수 있다. 또한, 상기 제1 금속층(120-1)의 폭과 상기 제2 금속층(120-2)의 폭의 차이가 커지는 경우, 전자 이동(electromigration)에 의해 수지상정(dendrite)이 형성될 수 있고, 이에 의해 제1 회로층(120)의 전기적 특성 및/또는 물리적 특성이 저하될 수 있다.
상기 제1 회로층(120)의 제2 금속층(120-2)은 상기 제1 금속층(120-1)을 시드층으로 전해 도금된 전해 도금층일 수 있다. 상기 제1 회로층(120)의 제2 금속층(120-2)은 상기 제1 금속층(120-1) 상에 일정 두께를 가지고 형성될 수 있다. 상기 제1 회로층(120)의 제2 금속층(120-2)은 상기 제1 회로층(120)의 제1 금속층(120-1)과 동일한 금속을 포함할 수 있으나, 이에 한정되는 것은 아니다. 일 예로, 상기 제1 회로층(120)의 상기 제1 금속층(120-1) 및 제2 금속층(120-2)은 각각 구리를 포함할 수 있다.
상기 제1 회로층(120)의 상기 제2 금속층(120-2)의 두께는 상기 제1 회로층(120)의 두께 범위에서 상기 제1 금속층(120-1)의 두께를 뺀 값에 대응할 수 있다. 그리고, 상기 제1 회로층(120)의 두께 범위는 상기에서 이미 설명하였으므로, 이에 대한 설명은 생략한다. 즉, 상기 제1 회로층(120)의 두께(T1)는 5㎛ 내지 30㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1 회로층(120)의 두께(T1)는 6㎛ 내지 25㎛의 범위를 만족할 수 있다. 상기 제1 회로층(120)의 두께(T1)는 7㎛ 내지 20㎛의 범위를 만족할 수 있다.
한편, 상기 제1 절연층(111) 상에는 제1 보호층(170)이 배치될 수 있다. 그리고 상기 제1 보호층(170)은 상기 제1 회로층(120)의 패드의 폭(W1)보다 큰 폭을 가지는 개구(175)를 포함할 수 있다. 이때, 상기 제1 보호층(170)은 상기 개구(175)의 측벽(175S) 및 상기 개구(175)의 바닥면(175B)을 포함할 수 있다.
이때, 상기 제1 회로층(120)의 패드의 측면으로부터 상기 제1 보호층(170)의 측벽(175S)은 일정 간격(W4)으로 이격될 수 있다. 이때, 상기 제1 회로층(120)의 패드의 측면의 둘레 방향을 따라, 상기 제1 회로층(120)의 패드의 측면과 상기 제1 보호층(170)의 개구(175)의 측벽(175S) 사이의 간격을 다를 수 있다. 그리고, 상기 간격(W4)은 상기 둘레 방향을 따라 가장 멀리 이격된 부분의 간격을 의미할 수 있다.
상기 제1 회로층(120)의 패드의 측면으로부터 상기 제1 보호층(170)의 측벽(175S) 사이의 간격(W4)은 상기 제1 회로층(120)의 복수의 패드들 사이의 간격(W2)을 기준으로 결정될 수 있다. 바람직하게, 상기 제1 회로층(120)의 패드의 측면으로부터 상기 제1 보호층(170)의 측벽(175S) 사이의 간격(W4)은 상기 제1 회로층(120)의 복수의 패드들 사이의 간격(W2)의 5% 내지 45%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 회로층(120)의 패드의 측면으로부터 상기 제1 보호층(170)의 측벽(175S) 사이의 간격(W4)은 상기 제1 회로층(120)의 복수의 패드들 사이의 간격(W2)의 8% 내지 40%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 회로층(120)의 패드의 측면으로부터 상기 제1 보호층(170)의 측벽(175S) 사이의 간격(W4)은 상기 제1 회로층(120)의 복수의 패드들 사이의 간격(W2)의 10% 내지 35%의 범위를 만족할 수 있다.
상기 제1 회로층(120)의 패드의 측면으로부터 상기 제1 보호층(170)의 측벽(175S) 사이의 간격(W4)이 상기 제1 회로층(120)의 복수의 패드들 사이의 간격(W2)의 5% 미만이면, 실시 예에 따른 패드와 접속 부재 사이의 접촉 면적 상승 효과가 미비할 수 있다.
또한, 상기 제1 회로층(120)의 패드의 측면으로부터 상기 제1 보호층(170)의 측벽(175S) 사이의 간격(W4)이 상기 제1 회로층(120)의 복수의 패드들 사이의 간격(W2)의 45%를 초과하면, 이웃하는 패드들 상에 배치된 접속 부재가 서로 전기적으로 연결됨에 따른 회로 쇼트 문제가 발생할 수 있다.
한편, 상기 제1 보호층(170)의 개구(175)의 바닥면(175B)은 상기 제1 회로층(120)의 패드의 상면보다 낮게 위치할 수 있다. 또한, 상기 제1 보호층(170)의 상기 개구(175)의 바닥면(175B)은 상기 제1 회로층(120)의 패드의 하면보다 높게 위치할 수 있다.
이에 따라, 상기 개구(175)의 바닥면(175B)을 기준으로 상기 제1 회로층(120)의 패드의 측면의 일부분은 상기 제1 보호층(170)에 의해 덮일 수 있고, 나머지 일부분은 상기 제1 보호층(170)으로 덮이지 않을 수 있다. 바람직하게, 상기 패드의 측면의 나머지 일부분은 상기 제1 보호층(170)의 상기 개구(175)와 수평으로 중첩될 수 있다.
한편, 상기 제1 보호층(170)의 상기 개구(175)의 바닥면(175B)으로부터 상기 제1 보호층(170)의 하면 사이의 수직 거리(T2)는 상기 제1 회로층(120)의 패드의 두께(T1)를 기준으로 결정될 수 있다. 예를 들어, 상기 제1 보호층(170)의 상기 개구(175)의 바닥면(175B)으로부터 상기 제1 보호층(170)의 하면 사이의 수직 거리(T2)는 상기 제1 회로층(120)의 패드의 두께(T1)의 20% 내지 90%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 보호층(170)의 상기 개구(175)의 바닥면(175B)으로부터 상기 제1 보호층(170)의 하면 사이의 수직 거리(T2)는 상기 제1 회로층(120)의 패드의 두께(T1)의 25% 내지 85%의 범위를 만족할 수 있다. 예를 들어, 상기 제1 보호층(170)의 상기 개구(175)의 바닥면(175B)으로부터 상기 제1 보호층(170)의 하면 사이의 수직 거리(T2)는 상기 제1 회로층(120)의 패드의 두께(T1)의 30% 내지 80%의 범위를 만족할 수 있다.
예를 들어, 상기 제1 보호층(170)의 상기 개구(175)의 바닥면(175B)으로부터 상기 제1 보호층(170)의 하면 사이의 수직 거리(T2)가 상기 제1 회로층(120)의 패드의 두께(T1)의 20% 미만이면, 상기 제1 보호층(170)으로 덮이는 상기 제1 회로층(120)의 패드의 측면의 면적이 감소할 수 있다. 이에 의해, 상기 제1 회로층(120)의 패드와 상기 제1 절연층(111) 사이의 결합력이 저하될 수 있다. 또한, 상기 제1 보호층(170)의 상기 개구(175)의 바닥면(175B)으로부터 상기 제1 보호층(170)의 하면 사이의 수직 거리(T2)가 상기 제1 회로층(120)의 패드의 두께(T1)의 90%를 초과하면, 상기 개구(175)를 형성하는 공정에서의 공정 오차로 인해, 상기 제1 회로층(120)의 패드의 상면이 상기 제1 보호층(170)으로 덮이는 신뢰성 문제가 발생할 수 있다.
상기와 같이, 실시 예는 상기 제1 회로층(120)의 패드 상에 배치되는 접속 부재와 상기 패드 사이의 접촉 면적을 향상시킬 수 있다. 즉, 비교 예에서는 상기 개구의 폭이 상기 패드의 폭보다 작았으며, 이에 따라 상기 패드와 접속 부재 사이의 접촉 면적은 상기 패드의 평면 면적보다 작았다.
이에 반하여, 제1 실시 예의 회로 기판에서의 패드와 접속 부재 사이의 접촉 면적은 상기 패드의 평면 면적 이상이다. 따라서, 실시 예는 상기 패드와 접속 부재 사이의 결합력을 향상시킬 수 있다. 이에 따라, 실시 예는 상기 접속 부재가 상기 패드로부터 분리되는 물리적 및/또는 전기적 신뢰성 문제를 해결할 수 있다. 따라서, 실시 예는 회로 기판의 제품 특성을 향상시킬 수 있다. 나아가, 실시 예는 상기 회로 기판 상에 결합되는 메인 보드와의 결합력을 향상시킬 수 있다.
도 6은 도 5의 회로 기판의 제1 변형 예를 나타낸 도면이고, 도 7은 도 5의 회로 기판의 제2 변형 예를 나타낸 도면이다.
도 6을 참조하면, 상기 제1 보호층(170)은 상기 개구(175)를 포함하면서, 삭이 개구(175)의 측벽(175S) 및 바닥면(175B)을 포함할 수 있다.
그리고, 상기 제1 보호층(170)은 상기 측벽(175S)과 상기 바닥면(175B) 사이에 구비되는 패임부(175U)를 포함할 수 있다. 이때, 상기 패임부(175U)는 상기 측벽(175S)과 상기 바닥면(175B) 사이에서 상기 제1 보호층(170)의 내측을 향하여 오목하게 구비될 수 있다. 나아가, 실시 예는 상기 제1 보호층(170)의 상기 바닥면(175B)의 높이를 제어하는 것에 의해 상기 패임부(175U)의 사이즈를 최소화할 수 있다. 즉, 상기 제1 보호층(170)의 상기 개구(175)의 바닥면(175B)으로부터 상기 제1 보호층(170)의 하면 사이의 수직 거리(T2)는 상기 제1 회로층(120)의 패드의 두께(T1)의 20% 내지 90%의 범위, 25% 내지 85%의 범위, 또는 30% 내지 80%의 범위를 만족할 수 있다. 이를 통해, 실시 예는 상기 제1 보호층(170)의 측벽(175S)으로부터 상기 패임부(175U)의 최내측면사이의 수평 거리를 최소화할 수 있다.
한편, 도 7을 참조하면, 실시 예는 씨닝(thinning) 공정을 통해 상기 제1 보호층(170)에 개구(175)를 형성할 수 있다. 그리고, 상기 제1 보호층(170)의 개구(175)가 씨닝 공정에 의해 형성되는 것에 의해, 실시 예는 상기 개구(175)의 상기 바닥면(175B)의 높이를 용이하게 조절 가능하다. 예를 들어, 종래에는 노광 및 현상 공정을 통해 개구가 형성되며, 이에 의해 형성된 개구의 바닥면의 높이 조절이 불가능하였다. 이에 반하여, 실시 예는 씨닝 공정에 의해 상기 개구(175)가 형성되는 것에 의해 상기 바닥면(175B)의 높이를 용이하게 조절할 수 있다.
따라서, 상기 제1 보호층(170)의 개구(175)의 측벽은 경사를 가질 수 있다. 예를 들어, 상기 제1 보호층(170)은 상기 개구(175)의 측벽(175S)과 상기 바닥면(175B) 사이에 구비되며, 일정 경사각을 가지는 경사벽(175IS)을 포함할 수 있다. 이때, 상기 경사벽(175IS)은 상기 측벽(175S)에서 상기 바닥면(175B)을 향할수록 상기 제1 회로층(120)의 패드에 인접할 수 있다. 따라서, 실시 예는 접속 부재를 배치하는 공정에서의 접속 부재의 흐름성을 향상시킬 수 있고, 이에 따른 패드와 접속 부재 사이의 결합력을 향상시킬 수 있다.
도 8은 제2 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 9는 도 8의 일부 영역을 확대한 확대도이다.
도 8 및 도 9를 참조하면, 제2 실시 예의 회로 기판은 도 2의 회로 기판 대비 제1 보호층에 구비되는 개구가 단차를 가진다는 점에서 상이할 수 있다. 이하에서는 도 2의 회로 기판과 실질적으로 동일한 부분에 대해서는 이의 설명을 생략하기로 한다.
제2 실시 예의 회로 기판(100A)은 제1 절연층(111) 상에 배치되고 개구(175A)를 포함하는 제1 보호층(170A)을 포함할 수 있다.
상기 제1 보호층(170A)의 상기 개구(175A)는 단차를 가질 수 있다. 이때, 상기 개구(175A)가 단차를 가진다는 것은 상기 제1 보호층(170A)의 개구(175A)의 폭이 수직 방향으로 갈수록 변화하는 영역을 포함한다는 것을 의미할 수 있다.
예를 들어, 상기 제1 보호층(170A)의 개구(175A)는 복수의 파트로 구분될 수 있다. 그리고, 상기 제1 보호층(170A)의 개구(175A) 중 적어도 일부는 상기 제1 회로층(120)의 패드의 폭보다 큰 폭을 가질 수 있다.
상기 제1 보호층(170A)의 상기 개구(175A)는 제1 파트(175A1) 및 제2 파트(175A2)를 포함할 수 있다.
구체적으로, 상기 제1 보호층(170A)의 개구(175A)는 상기 제1 보호층(170A)의 상면에 인접한 제1 파트(175A1)를 포함할 수 있다. 그리고, 상기 제1 보호층(170A)의 상기 제1 파트(175A1)의 폭은 상기 제1 회로층(120)의 패드의 폭보다 클 수 있다.
또한, 상기 제1 보호층(170A)의 개구(175A)는 상기 제1 파트(175A1)보다 상기 제1 회로층(120)의 패드에 인접한 제2 파트(175A2)를 포함할 수 있다. 이때, 상기 제1 보호층(170A)의 상기 개구(175A)의 상기 제2 파트(175A2)는 상기 제1 회로층(120)의 패드의 폭보다 작은 폭을 가질 수 있다.
따라서, 상기 제1 보호층(170A)은 상기 제1 회로층(120)의 패드의 상면의 적어도 일부를 덮을 수 있다. 다만, 제2 실시 예에서는 상기 제1 보호층(170A)의 개구(175A)가 상기 제1 회로층(120)의 패드의 상면의 일부는 덮으면서 단차를 가지도록 할 수 있다. 따라서, 실시 예는 상기 제1 보호층(170A)이 상기 패드의 일부를 덮음에 따라 상기 제1 절연층(111)과 상기 제1 회로층(120)의 패드 사이의 결합력을 향상시킬 수 있다. 나아가, 실시 예는 상기 제1 보호층(170A)의 개구(175A)가 단차를 가짐에 따라 상기 패드 상에 배치되는 접속 부재가 흘러 넘치는 것을 차단할 수 있다. 이를 통해, 실시 예는 이웃하는 패드 상에 배치된 접속 부재가 서로 전기적으로 연결됨에 따른 회로 쇼트 문제를 해결할 수 있다.
한편, 상기 제1 보호층(170A)은 상기 개구(175A)의 상기 제1 파트(175A1)의 제1 측벽(175A1S)을 포함할 수 있다. 또한, 상기 제1 보호층(170A)은 상기 개구(175A)의 상기 제2 파트(175A2)의 제2 측벽(175A2S)을 포함할 수 있다. 또한, 상기 제1 보호층(170A)은 상기 제1 측벽(175A1S)과 제2 측벽(175A2S) 사이를 연결하는 단차부(175A1B)를 포함할 수 있다. 그리고, 상기 단차부(175A1B)의 높이는 상기 패드의 상면보다 높게 위치할 수 있다. 예를 들어, 제1 보호층(170A)의 하면으로부터 상기 단차부(175A1B)까지의 높이(T3)는 상기 패드의 상면보다 높게 위치할 수 있다. 이때, 상기 제1 보호층(170A)의 하면으로부터 상기 단차부(175A1B)까지의 높이(T3)는 상기 제1 회로층(120)의 패드의 두께(T1)의 110% 내지 140%의 범위, 또는 112% 내지 135%, 또는 115% 내지 130%의 범위를 만족할 수 있다. 상기 단차부(175A1B)는 상기 제1 개구(175A)의 제1 파트(175A1)의 바닥면이라고도 할 수 있다.
상기 제1 보호층(170A)의 하면으로부터 상기 단차부(175A1B)까지의 높이(T3)가 상기 제1 회로층(120)의 패드의 두께(T1)의 110% 미만이면, 상기 제1 보호층(170A)에 개구(175A)를 형성하는 공정에서의 공정 오차로 인해, 상기 제1 회로층(120)의 패드의 상면이 제1 보호층(170A)으로 덮이지 않는 문제가 발생할 수 있다.
상기 제1 보호층(170A)의 하면으로부터 상기 단차부(175A1B)까지의 높이(T3)가 상기 제1 회로층(120)의 패드의 두께(T1)의 140%를 초과하면, 상기 개구(175A)에 배치된 접속 부재의 흘러 넘침의 차단 정도가 감소할 수 있거나, 상기 차단 정도를 향상시키기 위하여 상기 제1 보호층(170A)의 전체 두께가 증가할 수 있다.
또한, 실시 예는 상기 보호층의 개구가 단차를 가질 수 있다. 이때, 상기 보호층의 개구에는 솔더와 같은 접속 부재가 배치된다. 이때, 상기 접속 부재가 상기 패드 상에 배치되는 경우, 상기 접속 부재와 패드 사이에는 금속 접합층이 형성될 수 있다. 이때, 실시 예는 상기 보호층의 개구가 단차를 가지도록 함으로써, 상기제1 보호층의 상면과 상기 금속 접합층 사이의 개구의 측벽의 길이를 증가시킬 수 있다. 예를 들어, 예를 들어, 비교 예에서는 상기 보호층의 상면과 금속접합층(IMC) 사이를 연결하는 개구의 측벽이 변곡부가 없는 구조를 가졌다. 이에 따라, 비교 예에서는 상기 보호층의 상면과 상기 금속접합층(IMC) 사이의 개구의 내벽의 거리를 증가시키기 위해서는 상기 보호층의 두께를 증가시켜야만 했다.
이와 다르게, 실시 예에서는 상기 개구에 단차를 형성함으로써, 상기 제1 보호층의 두께 증가 없이, 상기 금속접합층(IMC)과 상기 제1 보호층의 상면 사이의 개구의 측벽의 길이를 증가시키고, 이에 따라 상기 금속접합층(IMC)의 물리적 신뢰성을 향상시킬 수 있다.
도 10은 제3 실시 예에 따른 회로 기판의 일부 영역을 확대한 확대도이다.
도 10을 참조하면, 제3 실시 예의 회로 기판은 도 2의 회로 기판 대비 제1 보호층에 구비되는 개구가 단차를 가진다는 점에서 상이할 수 있다. 이하에서는 도 2의 회로 기판과 실질적으로 동일한 부분에 대해서는 이의 설명을 생략하기로 한다.
제3 실시 예의 회로 기판(100A)은 제1 절연층(111) 상에 배치되고 개구(175B)를 포함하는 제1 보호층(170B)을 포함할 수 있다.
상기 제1 보호층(170B)의 상기 개구(175B)는 단차를 가질 수 있다. 이때, 상기 개구(175B)가 단차를 가진다는 것은 상기 제1 보호층(170B)의 개구(175B)의 폭이 수직 방향으로 갈수록 변화하는 영역을 포함한다는 것을 의미할 수 있다.
예를 들어, 상기 제1 보호층(170B)의 개구(175B)는 복수의 파트로 구분될 수 있다. 그리고, 상기 제1 보호층(170B)의 개구(175B) 중 적어도 일부는 상기 제1 회로층(120)의 패드의 폭보다 큰 폭을 가질 수 있다.
상기 제1 보호층(170B)의 상기 개구(175B)는 제1 파트(175B1) 및 제2 파트(175B2)를 포함할 수 있다.
구체적으로, 상기 제1 보호층(170B)의 개구(175B)는 상기 제1 보호층(170B)의 상면에 인접한 제1 파트(175B1)를 포함할 수 있다. 그리고, 상기 제1 보호층(170B)의 상기 제1 파트(175B1)의 폭은 상기 제1 회로층(120)의 패드의 폭보다 클 수 있다.
또한, 상기 제1 보호층(170B)의 개구(175B)는 상기 제1 파트(175B1)보다 상기 제1 회로층(120)의 패드에 인접한 제2 파트(175B2)를 포함할 수 있다. 이때, 상기 제1 보호층(170B)의 상기 개구(175B)의 상기 제2 파트(175B2)는 상기 제1 회로층(120)의 패드의 폭보다 큰 폭을 가질 수 있다.
따라서, 상기 제1 보호층(170B)은 상기 제1 회로층(120)의 패드의 상면을 전체적으로 오픈할 수 있다.
한편, 상기 제1 보호층(170B)은 상기 개구(175B)의 상기 제1 파트(175B1)의 제1 측벽(175B1S)을 포함할 수 있다. 또한, 상기 제1 보호층(170B)은 상기 개구(175B)의 상기 제2 파트(175B2)의 제2 측벽(175B2S)을 포함할 수 있다. 또한, 상기 제1 보호층(170B)은 상기 제1 측벽(175B1S)과 연결되는 상기 개구(175B)의 제1 파트(175B1)의 제1 바닥면(175B1B)을 포함할 수 있다. 그리고, 상기 제1 바닥면(175B1B)은 상기 제1 회로층(120)의 패드의 상면보다 높게 위치할 수 있다.
또한, 상기 제1 보호층(170B)은 상기 제2 측벽(175B2S)과 연결되는 상기 개구(175B)의 제2 파트(175B2)의 제2 바닥면(175B2B)을 포함할 수 있다. 그리고, 상기 제2 바닥면(175B2B)은 상기 제1 회로층(120)의 패드의 상면보다 낮게 위치하면서 상기 패드의 하면보다 높게 위치할 수 있다.
도 11은 제4 실시 예에 따른 회로 기판의 일부 영역을 확대한 확대도이다.
도 11을 참조하면, 제4 실시 예의 회로 기판은 도 2의 회로 기판 대비 제1 보호층에 구비되는 개구가 단차를 가진다는 점에서 상이할 수 있다. 이하에서는 도 2의 회로 기판과 실질적으로 동일한 부분에 대해서는 이의 설명을 생략하기로 한다.
제4 실시 예의 회로 기판(100A)은 제1 절연층(111) 상에 배치되고 개구(175B)를 포함하는 제1 보호층(170C)을 포함할 수 있다.
상기 제1 보호층(170C)의 상기 개구(175C)는 단차를 가질 수 있다. 이때, 상기 개구(175C)가 단차를 가진다는 것은 상기 제1 보호층(170C)의 개구(175C)의 폭이 수직 방향으로 갈수록 변화하는 영역을 포함한다는 것을 의미할 수 있다.
예를 들어, 상기 제1 보호층(170C)의 개구(175C)는 복수의 파트로 구분될 수 있다. 그리고, 상기 제1 보호층(170C)의 개구(175C) 중 적어도 일부는 상기 제1 회로층(120)의 패드의 폭보다 큰 폭을 가질 수 있다.
이때, 상기 제1 보호층(170C)은 복수의 층으로 구성될 수 있다. 예를 들어, 상기 제1 보호층(170C)은 제1층(170C1) 및 제2층(170C2)을 포함할 수 있다. 그리고, 상기 개구(175C)는 제1 보호층(170C)의 상기 제1층(170C1) 및 상기 제2층(170C2)에 단차를 가지고 구비될 수 있다.
상기 제1 보호층(170C)의 상기 개구(175C)는 제1 파트(175C1) 및 제2 파트(175C2)를 포함할 수 있다.
구체적으로, 상기 제1 보호층(170C)의 개구(175C)는 상기 제1 보호층(170C)의 상면에 인접한 제1 파트(175C1)를 포함할 수 있다. 구체적으로, 상기 제1 보호층(170C)의 개구(175C)는 상기 제1 보호층(170C)의 제2층(170C2)에 구비된 제1 파트(175C1)를 포함할 수 있다.
그리고, 상기 제1 보호층(170C)의 상기 제1 파트(175C1)의 폭은 상기 제1 회로층(120)의 패드의 폭보다 클 수 있다.
또한, 상기 제1 보호층(170C)의 개구(175C)는 상기 제1층(170C1)에 구비된 제2 파트(175C2)를 포함할 수 있다. 이때, 상기 제1 보호층(170B)의 제1층(170C1)에 구비된 상기 개구(175C)의 상기 제2 파트(175C2)는 상기 제1 회로층(120)의 패드의 폭보다 큰 폭을 가질 수 있다.
도 12a는 제5 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 12b는 제6 실시 예에 따른 회로 기판을 나타낸 단면도이며, 도 12c는 제7 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 12a를 참조하면, 제5 실시 예의 회로 기판(100A)은 도 2의 회로 기판 대비 제2 보호층에 구비된 개구에 차이가 있을 수 있다.
예를 들어, 제1 실시 예의 제2 보호층(180)에 구비된 개구(185)는 상기 제2 회로층(130)의 폭보다 작은 폭을 가졌다. 즉, 제1 실시 예의 제2 보호층(180)에 구비된 개구(185)는 SMD 타입으로 제공되었다.
제5 실시 예의 회로 기판(100A)은 제1 보호층(170)에 구비된 개구(175)에 대응하는 형상을 가질 수 있다.
구체적으로, 회로 기판(100A)은 제2 보호층(180A)을 포함할 수 있다. 상기 제2 보호층(180A)은 개구(185A)를 포함할 수 있다. 상기 개구(185A)는 제3 회로층(130)의 패드의 폭보다 큰 폭을 가질 수 있다.
이때, 상기 제2 보호층(180A)의 개구(185A)는 상기 제3 회로층(130)의 패드보다 큰 폭을 가지면서 상기 제3 회로층(130)의 측면의 적어도 일부를 감쌀 수 있다. 예를 들어, 상기 제2 보호층(180A)은 제3 회로층(130)의 측면의 적어도 일부와 직접 접촉할 수 있다. 그리고, 상기 제2 보호층(180A)은 상기 제3 회로층(130)의 측면의 나머지 일부와 접촉하지 않지 개구(185A)를 포함할 수 있다. 상기 개구(185A)는 상기 제3 회로층(130)의 상기 측면의 나머지 일부와 수평으로 중첩되면서 상기 제3 회로층(130)의 하면과 수직으로 중첩될 수 있다.
도 12b를 참조하면, 제6 실시 예의 보호층에는 서로 다른 타입의 복수의 개구가 혼합된 구조를 가질 수 있다.
예를 들어, 제6 실시 예의 회로 기판(100B)은 제1 보호층(170B)을 포함할 수 있다. 상기 제1 보호층(170B)은 개구를 포함할 수 있다. 이때, 제1 보호층(170B)의 개구는 서로 다른 타입의 복수의 개구를 포함할 수 있다.
예를 들어, 제1 보호층(170B)은 제1 개구(175B1) 및 제2 개구(175B2)를 포함할 수 있다. 상기 제1 개구(175B1)는 제1 실시 예에서 설명한 개구(175)에 대응할 수 있다. 상기 제2 개구(175B2)는 상기 제1 개구(175B1)와 다른 타입을 가질 수 있다. 예를 들어, 상기 제2 개구(175B2)는 상기 제1 회로층(120)의 패드의 폭보다 작은 폭을 가질 수 있다. 즉, 상기 제2 개구(175B2)는 SMD 타입을 가질 수 있다.
이때, 제1 보호층(170B)의 개구는 서로 다른 타입의 제1 개구(175B1) 및 제2 개구(175B2)가 혼합된 구조를 가질 수 있다.
상기 제1 개구(175B1) 및 제2 개구(175B2)는 상기 회로 기판에서 서로 다른 위치에 제공될 수 있다. 바람직하게, 상기 제1 개구(175B1)는 제1 보호층(170B)의 내측 영역에 구비될 수 있다. 그리고, 상기 제2 개구(175B2)는 상기 제1 보호층(170B)의 측면에 인접한 외측 영역에 구비될 수 있다.
즉, 실시 예는 상기 제1 보호층(170B)의 측면에 인접한 외측 영역 또는 가장자리 영역에는 제2 개구(175B2)가 구비되도록 하고, 내측 영역에는 제1 개구(175B1)가 구비되도록 한다. 이를 통해, 실시 예는 회로 기판의 외측에서 발생하는 휨 문제를 해결할 수 있다. 예를 들어, 실시 예는 상기 제1 보호층(170B)의 외측 영역에 구비된 제2 개구(175B2)의 폭이 내측 영역에 구비된 제1 개구(175B1)의 폭보다 작도록 한다. 이에 따라 상기 제1 보호층(170B)은 외측 영역에서의 면적이 내측 영역에서의 면적보다 클 수 있다. 이를 통해 실시 예는 상기 회로 기판에서 발생하는 휨 문제를 해결할 수 있다.
예를 들어, 상기 회로 기판에 발생하는 휨의 방향에 따라 상기 제2 개구(175B2)는 SMD 타입으로 제공될 수 있다. 예를 들어, 회로 기판이 제1 수직 방향으로 휘어지는 경우, 상기 제2 개구(175B2)는 SMD 타입을 가질 수 있다.
나아가, 제2 보호층(180B)에도 제1 개구(185B1) 및 제2 개구(185B2)를 포함할 수 있다. 상기 제2 보호층(180B)의 제1 개구(185B1)는 상기 제1 보호층(170B)의 제1 개구(175B1)에 대응하는 타입일 수 있다. 또한, 상기 제2 보호층(180B)의 제2 개구(185B2)는 상기 제1 보호층(170B)의 제2 개구(175B2)에 대응하는 타입일 수 있다.
한편, 도 12c를 참조하면, 제7 실시 예의 회로 기판(100C)은 제1 보호층(170C)을 포함할 수 있다. 상기 제1 보호층(170C)은 개구를 포함할 수 있다. 이때, 제1 보호층(170C)의 개구는 서로 다른 타입의 복수의 개구를 포함할 수 있다.
예를 들어, 제1 보호층(170C)은 제1 개구(175C1) 및 제2 개구(175C2)를 포함할 수 있다. 상기 제1 개구(175C1)는 제1 실시 예에서 설명한 개구(175)에 대응할 수 있다. 상기 제2 개구(175C2)는 상기 제1 개구(175C1)와 다른 타입을 가질 수 있다. 예를 들어, 상기 제2 개구(175C2)는 상기 제1 회로층(120)의 패드의 폭보다 큰 폭을 가질 수 있다. 상기 제2 개구(175C2)는 상기 제1 회로층(120)의 패드와 접촉하지 않을 수 있다. 즉, 상기 제2 개구(175C2)는 NSMD 타입을 가질 수 있다.
이때, 제1 보호층(170C)의 개구는 서로 다른 타입의 제1 개구(175C1) 및 제2 개구(175C2)가 혼합된 구조를 가질 수 있다.
즉, 상기 회로 기판에 발생하는 휨의 방향에 따라 상기 제2 개구(175B2)는 NSMD 타입으로 제공될 수 있다.
예를 들어, 상기 회로 기판이 제1 수직 방향과 반대되는 제2 수직 방향으로 휘어지는 경우, 상기 제1 보호층(170C)에 구비된 제2 개구(175C2)는 SMD 타입이 아닌 NSMD 타입을 가질 수 있다.
나아가, 제2 보호층(180C)에도 제1 개구(185C1) 및 제2 개구(185C2)를 포함할 수 있다. 상기 제2 보호층(180C)의 제1 개구(185C1)는 상기 제1 보호층(170C)의 제1 개구(175C1)에 대응하는 타입일 수 있다. 또한, 상기 제2 보호층(180C)의 제2 개구(185C2)는 상기 제1 보호층(170C)의 제2 개구(175C2)에 대응하는 타입일 수 있다.
한편, 상기 제1 보호층에 구비된 개구는 도 2의 개구 이외에도 SMD 타입의 개구 및 NSMD 타입의 개구를 더 포함할 수 있다. 예를 들어, 제1 보호층에는 도 12b에 도시된 제1 개구(175B1) 및 제2 개구(175B2)와 함께, 도 12c의 제2 개구(175C2)가 더 구비될 수 있다.
그리고, 제2 보호층에 구비된 개구는 도 12b에 도시된 제1 개구(185B1) 및 제2 개구(185B2)와 함께, 도 12c의 제2 개구(185C2)가 더 구비될 수 있다.
한편, 실시 예의 제1 보호층과 제2 보호층은 이상에서 설명한 실시 예 중 서로 다른 실시 예의 조합에 의한 개구를 가질 수 있다. 예를 들어, 제1 보호층에는 제1 실시 예의 회로 기판의 개구를 포함할 수 있고, 제2 보호층에는 제5 실시 예의 개구를 포함할 수 있다.
이하에서는 실시 예에 따른 반도체 패키지에 대해 설명하기로 한다.
도 13은 제1 실시 예에 따른 반도체 패키지를 나타낸 도면이고, 도 14a는 제2 실시 예에 따른 반도체 패키지를 나타낸 도면이며, 도 14b는 제3 실시 예에 따른 반도체 패키지를 나타낸 도면이고, 도 14c는 제4 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 13을 참조하면, 반도체 패키지는 도 2의 회로 기판(100)을 포함한다. 제1 실시 예의 반도체 패키지는, 회로 기판(100) 상에 복수의 칩 및 제1 외부 기판이 결합된 구조를 가질 수 있다. 이때, 제1 실시 예의 반도체 패키지에서의 상기 복수의 칩은 상기 회로 기판(100)의 하부에만 실장될 수 있다.
또한, 도 14a 및 내지 14c를 참조하면, 반도체 패키지는 회로 기판의 상부에 칩이 더 실장된 구조를 가질 수 있다.
도 13 및 도 14a를 참조하면, 반도체 패키지는 제1 회로층(120)의 일부 패드 상에 배치된 제1 접속부(310)를 포함할 수 있다. 상기 제1 접속부(310)는 육면체 형상을 가질 수 있다. 예를 들어, 상기 제1 접속부(310)의 단면은 사각형 형상을 포함할 수 있다. 상기 제1 접속부(310)의 단면은 직사각형 또는 정사각형을 포함할 수 있다. 예를 들어, 상기 제1 접속부(310)는 구형 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(310)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(310)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 상기 제1 접속부(310)의 단면 형상은 일측면에서 평면이고, 다른 일측면에서 곡면일 수 있다. 상기 제1 접속부(310)는 솔더 볼일 수 있으나, 이에 한정되는 것은 아니다.
반도체 패키지는 상기 제1 접속부(310) 상에 배치된 제1 칩(320)을 포함할 수 있다. 상기 제1 칩(320)은 단자(325)를 포함할 수 있다. 상기 제1 칩(320)의 단자(325)는 상기 제1 접속부(310)를 통해 상기 제1 회로층(120)의 패드와 전기적으로 연결될 수 있다.
반도체 패키지는 제2 회로층(130)의 제1 그룹의 패드 하에 배치된 제2 접속부(330)를 포함할 수 있다. 그리고, 상기 제2 접속부(330)에는 제2 칩(340)이 실장될 수 있다. 상기 제2 칩(340)은 단자(345)를 포함할 수 있다. 상기 제2 칩(340)의 단자(345)는 상기 제2 접속부(330)를 통해 상기 제1 그룹의 패드와 전기적으로 연결될 수 있다.
반도체 패키지는 제2 회로층(130)의 제2 그룹의 패드 하에 배치된 제3 접속부(350)를 포함할 수 있다. 그리고, 상기 제3 접속부(350)에는 제3 칩(360)이 실장될 수 있다. 상기 제3 칩(360)은 단자(365)를 포함할 수 있다. 상기 제3 칩(360)의 단자(365)는 상기 제3 접속부(350)를 통해 상기 제2 그룹의 패드와 전기적으로 연결될 수 있다.
반도체 패키지는 제2 회로층(130)의 제3 그룹의 패드 하에 배치된 제4 접속부(370)를 포함할 수 있다. 그리고, 상기 제4 접속부(370)에는 제4 칩(380)이 실장될 수 있다. 상기 제4 칩(380)은 단자(385)를 포함할 수 있다. 상기 제4 칩(380)의 단자(385)는 상기 제4 접속부(370)를 통해 상기 제3 그룹의 패드와 전기적으로 연결될 수 있다.
상기 제1 칩(320), 제2 칩(340), 제3 칩(360) 및 제4 칩(380) 중 적어도 하나는 로직 칩을 포함할 수 있다. 예를 들어, 상기 제1 칩(320), 제2 칩(340), 제3 칩(360) 및 제4 칩(380) 중 적어도 하나는 애플리케이션 프로세서 칩을 포함할 수 있다. 예를 들어, 상기 제1 칩(320), 제2 칩(340), 제3 칩(360) 및 제4 칩(380) 중 적어도 하나는 아날로그-디지털 컨버터 또는 ASIC(application-specific IC)을 포함할 수 있다. 예를 들어, 상기 제1 칩(320), 제2 칩(340), 제3 칩(360) 및 제4 칩(380) 중 적어도 하나는 메모리 칩을 포함할 수 있다. 상기 메모리 칩은 HBM 등의 스택 메모리일 수 있다. 예를 들어, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등을 포함할 수 있다. 또한, 상기 제1 칩(320), 제2 칩(340), 제3 칩(360) 및 제4 칩(380) 중 적어도 하나는 구동 IC 칩(Drive IC chip), 다이오드 칩, 전원 IC 칩, 터치 센서 IC 칩, MLCC(Multi layer ceramic condenser) 칩, BGA(Ball Grid Array) 칩, 칩 콘덴서 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 제1 칩(320), 제2 칩(340), 제3 칩(360) 및 제4 칩(380) 중 적어도 하나는 능동 소자일 수 있고, 적어도 다른 하나는 수동 소자일 수 있다.
또한, 반도체 패키지는 접속 부재(210)를 포함할 수 있다. 상기 접속 부재(210)는 상기 제1 회로층(120)의 패드 상에 배치될 수 있다.
반도체 패키지는 상기 접속 부재(210) 상에 배치된 제1 외부 기판(220)을 포함할 수 있다. 상기 제1 외부 기판(220)은 메인보드일 수 있다. 예를 들어, 상기 제1 외부 기판(220)은 전자 디바이스의 마더 보드일 수 있다. 상기 제1 회로 기판(220)의 전극(225)은 접속 부재(210)를 통해 상기 제1 회로층(120)과 연결될 수 있다.
상기 제1 외부 기판(220)은 제3 보호층(230)을 포함할 수 있다. 상기 제3 보호층(230)은 상기 제1 외부 기판(220)에 구비된 전극(225)의 하면의 적어도 일부를 오픈하는 개구를 포함할 수 있다.
상기 제3 보호층(230)에 구비된 개구는 SMD 타입을 가질 수 있다. 상기 제3 보호층(230)에 구비된 개구의 폭(W5)은 상기 제1 보호층(170)에 구비된 개구의 폭(W3)과 다를 수 있다. 바람직하게, 상기 제3 보호층(230)에 구비된 개구의 폭(W5)은 상기 제1 보호층(230)에 구비된 개구의 폭(W3)보다 클 수 있다. 예를 들어, 상기 제3 보호층(230)에 구비된 개구의 폭(W5)은 상기 제1 보호층(230)에 구비된 개구의 폭(W5)의 110% 내지 160%의 범위, 115% 내지 155%의 범위, 또는 120% 내지 150%의 범위를 만족할 수 있다. 이를 통해, 실시 예는 제1 외부 기판(220)과 상기 회로 기판을 접합하는 상기 접속 부재(210)가 상기 제1 외부 기판(220)과 상기 회로 기판 사이에 안정적으로 배치될 수 있도록 한다. 예를 들어, 실시 예는 상기 접속 부재(210)의 크랙 발생을 최소화할 수 있다. 나아가, 실시 예는 상기 접속 부재(210)의 확산 또는 퍼짐으로 인해 복수의 접속 부재(210) 사이가 서로 연결되는 단락 문제를 해결할 수 있다.
즉, 상기 반도체 패키지는 제1 보호층(170), 제2 보호층(180) 및 제3 보호층(230)을 포함하며, 각각의 보호층에는 개구를 포함한다. 그리고, 제1 보호층(230)에 구비된 개구는 제1 타입을 가지고, 상기 제2 보호층(180) 및 제3 보호층(230)에 구비된 개구는 상기 제1 타입과 다른 SMD 타입의 제2 타입을 가질 수 있다.
반도체 패키지는 제1 몰딩층(390)을 포함할 수 있다.
상기 제1 몰딩층(390)은 상기 제1 칩(320) 및 상기 접속 부재(210)를 몰딩할 수 있다.
반도체 패키지는 제2 몰딩층(395)을 포함할 수 있다.
상기 제2 몰딩층(395)은 상기 제2 절연층(112)의 하면에 배치될 수 있다. 상기 제2 몰딩층(395)은 상기 제2 칩(340), 제3 칩(360) 및 제4 칩(380)을 몰딩할 수 있다.
상기 제1 몰딩층(390) 및 제2 몰딩층(395)은 EMC(Epoxy Mold Compound)일 수 있으나, 이에 한정되는 것은 아니다.
이때, 상기 제1 몰딩층(390) 및 제2 몰딩층(395)은 방열 특성을 높이기 위해, 저유전율을 가질 수 있다. 예를 들어, 상기 제1 몰딩층(390) 및 제2 몰딩층(395)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 상기 제1 몰딩층(390) 및 제2 몰딩층(395)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 상기 제1 몰딩층(390) 및 제2 몰딩층(395)의 유전율(Dk)은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 상기 제1 몰딩층(390) 및 제2 몰딩층(395)이 저유전율을 가지도록 하여, 상기 제1 내지 제4 칩(320, 340, 360, 380)에서 발생하는 열의 효율적으로 외부로 방출할 수 있다.
도 14b를 참조하면, 제3 실시 예의 반도체 패키지는 도 14a의 제1 실시 예의 반도체 패키지 대비 제2 보호층에 구비되는 개구의 타입이 상이할 수 있다.
즉, 제3 실시 예의 반도체 패키지는 제2 보호층(180A)을 포함할 수 있다.
즉, 상기 제2 보호층(180A)은 칩이 실장되는 회로층과 수직으로 중첩되는 개구를 포함할 수 있다. 이때, 도 14a의 반도체 패키지에 구비된 제2 보호층의 개구는 SMD 타입을 가졌다.
이와 다르게, 제3 실시 예의 반도체 패키지에 구비된 제2 보호층(180A)은 상기 제1 보호층(170)에 구비된 개구와 동일한 타입을 가질 수 있다.
이를 통해, 실시 예는 제1 보호층(170)에 개구를 형성하는 공정에서, 이에 대응하게 상기 제2 보호층(180A)에 개구를 형성할 수 있다. 이를 통해, 실시 예는 제1 보호층(170) 및 제2 보호층(180A)을 동시에 가공하여 개구를 형성하는 것이 가능하며, 이에 따른 가공성을 향상시키면서 공정 간소화를 달성할 수 있다.
도 14c를 참조하면, 제4 실시 예의 반도체 패키지는 도 14a 및 도 14b 대비, 제1 보호층(170)에 구비된 개구 및 제2 보호층(180)에 구비된 개구의 형상이 다를 수 있다.
예를 들어, 상기 제1 보호층(170)에는 복수의 개구가 구비될 수 있다. 상기 복수의 개구는 제1 접속부(310)와 수직으로 중첩되는 제1 개구와, 상기 접속 부재(210)와 수직으로 중첩되는 제2 개구를 포함할 수 있다.
그리고, 상기 제1 보호층(170)의 상기 제1 개구는 상기 제1 접속부(310)가 배치되는 영역을 전체적으로 오픈할 수 있다. 예를 들어, 상기 제1 보호층(170)은 제1 칩(320)의 단자(325)와 연결되는 제1 회로층(120)의 복수의 패드를 전체적으로 오픈할 수 있다. 예를 들어, 상기 복수의 패드는 상기 제1 보호층(170)에 구비된 1개의 제1 개구를 통해 공통으로 오픈될 수 있다. 따라서, 상기 제1 칩(320)의 단자(325)와 연결되는 복수의 패드 및 상기 복수의 패드 사이의 절연층 영역은 하나의 제1 개구를 통해 공통으로 오픈될 수 있다.
한편, 상기 제1 보호층(170)의 제2 개구는 상기 설명된 바와 같은 제1 타입을 가질 수 있다.
또한, 제2 보호층(180)은 서로 다른 형상을 가진 복수의 개구를 포함할 수 있다.
예를 들어, 상기 제2 보호층(180)은 제1 타입의 제1 개구, 제2 타입의 제2 개구, 및 제3 타입의 제3 개구를 포함할 수 있다. 상기 제2 타입은 SMD 타입일 수 있고, 상기 제3 개구는 NSMD 타입일 수 있다. 그리고, 상기 제1 타입은 NSMD 타입을 가지면서 회로층의 측면의 일부가 제2 보호층(180)으로 덮이는 NSMD-like 타입일 수 있다.
즉, 실시 예는 실장되는 칩의 종류 및/또는 연결되는 외부 기판의 종류에 따라 이에 대응하는 보호층의 개구의 타입을 서로 다르게 적용할 수 있다. 이에 따라, 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 디자인 자유도를 향상시킬 수 있다.
도 15는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 15를 참조하면, 제5 실시 예에 따른 반도체 패키지는 제2 실시 예의 반도체 패키지에 제2 외부 기판(420)이 추가로 배치된 구조를 가질 수 있다.
이를 위해, 상기 회로층(120)의 제2 회로층(120)은 포스트 범프(135)를 포함할 수 있다. 그리고 포스트 범프(135)의 하면에는 제6 접속부(410)가 배치될 수 있다.
이를 위해, 상기 제2 몰딩층(395)은 상기 포스트 범프(135)의 하면을 오픈하는 오픈 영역을 포함할 수 있다.
상기 제6 접속부(410)에는 제2 외부 기판(4520)이 결합될 수 있다. 상기 제2 외부 기판(4520)은 메모리 패키지일 수 있다. 이를 위해, 상기 제2 외부 기판(420)은 메모리 칩(430)을 포함할 수 있다.
다만, 실시 예는 이에 한정되지 않으며, 상기 제2 외부 기판(420)은 상기 메모리 패키지와 상기 포스트 범프(135) 사이에 배치되는 인터포저일 수 있다.
이때, 상기 제5 실시 예의 제2 보호층(180)은 서로 다른 타입의 제1 개구 및 제2 개구를 포함할 수 있다. 예를 들어, 상기 제2 보호층(180)은 포스트 범프(135)가 배치되는 영역에 대응하는 제1 개구를 포함할 수 있다. 그리고, 상기 제2 보호층(180)의 상기 제1 개구는 SMD 타입을 가질 수 있다. 또한, 상기 제2 보호층(180)은 칩이 배치되는 영역에 대응하는 제2 개구를 포함할 수 있다. 그리고, 상기 제2 보호층(180)의 상기 제2 개구는 SMD 타입이 아닌, NSMD 타입 또는 NSMD-like 타입을 가질 수 있다.
- 회로 기판의 제조 방법 -
도 16 내지 24는 도 2에 도시된 제1 실시 예의 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다. 그리고, 도 25 내지 28은 도 10에 도시된 제3 실시 예의 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.
또한, 이하에서는 회로 기판에서, 제1 절연층(111)을 중심으로 이의 상측에 제1 회로층(120) 및 제1 보호층(170)을 형성하는 공정을 중심으로 설명한다.
도 16을 참조하면, 실시 예는 제1 절연층(111)을 준비한다. 바람직하게, 상기 제1 절연층(111)을 준비하는 단계는 상기 제3 절연층(113) 상에 제3 회로층(140)이 배치된 상태에서, 상기 제3 절연층(113) 상에 상기 제1 절연층(111)을 적층하는 공정을 의미할 수 있다. 다음으로, 실시 예는 상기 제1 절연층(111) 상에 제1 금속층(120-1)을 형성할 수 있다. 상기 제1 금속층(120-1)은 상기 제1 절연층(111) 상에 배치된 동박층을 의미할 수 있다. 이와 다르게, 상기 제1 금속층(120-1)은 상기 제1 절연층(111) 상에 무전해 도금을 진행하여 형성한 무전해 도금층일 수 있다. 예를 들어, 상기 제1 금속층(120-1)은 화학동도금층일 수 있다. 이와 다르게, 상기 제1 금속층(120-1)은 상기 동박층 및 상기 화학동도금층을 모두 포함할 수 있다.
다음으로, 도 17을 참조하면, 실시 예는 상기 제1 금속층(120-1) 상에 제1 마스크(M1)를 형성한다. 상기 제1 마스크(M1)는 제1 회로층(120)이 형성될 영역을 오픈하는 오픈 영역(OR1)을 포함할 수 있다.
다음으로, 도 18을 참조하면, 실시 예는 상기 제1 금속층(120-1)을 시드층으로 상기 제1 마스크(M1)의 오픈 영역(OR1)을 채우는 제2 금속층(120-2)을 형성한다.
다음으로, 도 19를 참조하면, 실시 예는 상기 제1 마스크(M1)를 제거하는 공정을 진행할 수 있다.
다음으로, 도 20을 참조하면, 실시 예는 상기 제1 금속층(120-1) 중 상기 제2 금속층(120-2)과 수직으로 중첩되지 않은 부분을 에칭으로 제거하는 공정을 진행할 수 있다.
다음으로, 도 21을 참조하면, 실시 예는 상기 제1 절연층(111) 상에 제1 레지스트층(170R)을 형성하는 공정을 진행할 수 있다. 상기 제1 레지스트층(170R)은 실시 예의 제1 보호층(170)에서 개구(175)가 형성되기 전의 층을 의미할 수 있다.
다음으로, 도 22를 참조하면, 실시 예는 상기 제1 레지스트층(170R)을 부분적으로 노광하는 공정을 진행할 수 있다. 이를 통해, 실시 예는 상기 제1 레지스트층(170R)을 부분적으로 경화하는 공정을 진행할 수 있다. 구체적으로, 실시 예는 상기 제1 레지스트층(170R)이 상기 노광에 의해 경화된 제1 영역(170R1) 및 경화되지 않은 제2 영역(170R2)을 포함하도록 할 수 있다.
다음으로, 도 23을 참조하면, 실시 예는 상기 경화되지 않은 제2 영역(170R2)을 씨닝하는 공정을 진행할 수 있다. 구체적으로, 실시 예는 상기 경화되지 않은 제2 영역(170R2)에 대해, 테트라메틸암모늄하이드록시드(TMAH) 또는 트리메틸-2-하이드록시에틸암모늄하이드록사이드(콜린) 등이 함유된 유기 알칼리성 화합물을 이용하여 씨닝 공정을 진행할 수 있다. 이때, 실시 예는 상기 제2 영역(170R2)을 전체적으로 제거하지 않을 수 있다. 구체적으로 실시 예는 상기 씨닝 공정을 통해 상기 제1 절연층(111) 상에 상기 제2 영역(170R2)의 적어도 일부가 잔존하도록 할 수 있다.
다음으로, 도 24를 참조하면, 실시 예는 씨닝 공정에 의해 상기 제2 영역(170R2)이 원하는 두께를 가지는 경우, 씨닝 공정을 종료하고, 이에 따라 상기 제거되지 않은 상기 제2 영역(170R2)을 경화하는 공정을 진행할 수 있다. 이를 통해, 실시 예는 개구(175)가 구비된 제1 보호층(170)을 제1 절연층(111) 상에 배치할 수 있다.
한편, 실시 예는 상기 씨닝 공정을 복수 회 진행하여, 상기 제1 보호층에 단차를 가지는 개구를 가지도록 할 수 있다.
구체적으로, 도 25를 참조하면, 실시 예는 1차 씨닝 공정을 진행하여 상기 제2 영역(170R2)에 개구(175B)의 제1 파트(175B1)를 형성하는 공정을 진행할 수 있다.
이후, 도 26을 참조하면, 실시 예는 상기 제2 영역(170R2)을 부분적으로 노광 및 경화하는 공정을 진행할 수 있다. 이를 통해, 상기 제2 영역(170R2)은 노광 및 경화된 제2-1 영역(170R21)과, 경화되지 않은 제2-2 영역(170R2-2)을 포함할 수 있다.
다음으로, 도 27을 참조하면, 실시 예는 상기 제2-2 영역(170R2-2)에 대한 2차 씨닝 공정을 진행하여 상기 제1 파트(175B1)와 연결되는 제2 파트(175B2)를 형성할 수 있다.
다음으로, 도 28을 참조하면 실시 예는 상기 제2-2 영역(170R2-2)이 원하는 두께로 씨닝된 경우, 상기 제2-2 영역(170R2-2)을 경화하는 공정을 진행할 수 있다. 이를 통해 실시 예는 단차를 가지는 개구(175B)가 구비된 제1 보호층(170C)을 제1 절연층(111) 상에 배치할 수 있다.
한편, 상술한 발명의 특징을 갖는 회로기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 회로기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 실시 예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시 예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (18)

  1. 제1 절연층;
    상기 제1 절연층의 일면 상에 배치되고, 메인 보드와 연결되는 제1 패드를 포함하는 제1 회로층;
    상기 제1 절연층의 상기 일면 상에 배치되고, 상기 제1 패드와 수직으로 중첩된 개구를 포함하는 제1 보호층;
    상기 제1 절연층의 타면 상에 배치되고, 반도체 소자와 연결되는 제2 패드를 포함하는 제2 회로층; 및
    상기 제1 절연층의 상기 타면 상에 배치되고, 상기 제2 패드와 수직으로 중첩된 개구를 포함하는 제2 보호층을 포함하고,
    상기 제1 보호층의 개구는,
    상기 제1 패드의 폭보다 큰 폭을 가지는 영역을 포함하고,
    상기 제1 패드의 측면의 적어도 일부는 상기 제1 보호층으로 덮이는,
    회로 기판.
  2. 제1항에 있어서,
    상기 제1 회로층은 복수의 제1 패드를 포함하고,
    상기 복수의 제1 패드의 각각의 폭은 70㎛ 내지 150㎛의 범위를 만족하고,
    상기 복수의 제1 패드들 사이의 간격은 상기 제1 패드의 폭의 20% 내지 90%의 범위를 만족하는,
    회로 기판.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 보호층의 개구의 상기 영역의 폭은 상기 제1 패드의 폭의 105% 내지 150%의 범위를 만족하는,
    회로 기판.
  4. 제2항에 있어서,
    상기 제1 보호층은,
    상기 개구의 측벽 및 상기 측벽과 연결되는 상기 개구의 바닥면을 포함하고,
    상기 바닥면은,
    상기 제1 패드의 상면보다 낮게 위치하면서, 상기 제1 패드의 하면보다 높게 위치하는,
    회로 기판.
  5. 제4항에 있어서,
    상기 제1 보호층은,
    상기 측벽과 상기 바닥면 사이에 구비되고, 상기 제1 보호층의 내측을 향하여 오목한 패임부를 포함하는,
    회로 기판.
  6. 제4항에 있어서,
    상기 제1 보호층은,
    상기 측벽과 상기 바닥면 사이에 구비되고, 상기 측벽에서 상기 바닥면을 향할수록 상기 제1 패드에 인접하게 기울어진 경사벽을 포함하는,
    회로 기판.
  7. 제4항에 있어서,
    상기 제1 보호층의 하면에서 상기 바닥면까지의 수직 거리는,
    상기 제1 패드의 두께의 20% 내지 90%의 범위를 만족하는,
    회로 기판.
  8. 제4항에 있어서,
    상기 제1 패드의 측면으로부터 상기 제1 보호층의 상기 개구의 측벽 사이의 수평 거리는,
    상기 복수의 제1 패드 사이의 간격의 5% 내지 45%의 범위를 만족하는,
    회로 기판.
  9. 제1항에 있어서,
    상기 제1 보호층의 상기 개구는 단차를 가지는,
    회로 기판.
  10. 제9항에 있어서,
    상기 제1 보호층의 상기 개구는,
    상기 제1 보호층의 상면에 인접하고 상기 제1 패드의 폭보다 큰 폭을 가지는 제1 파트와,
    상기 제1 파트 하에 구비되고, 상기 제1 패드의 폭보다 작은 폭을 가지는 제2 파트를 포함하는,
    회로 기판.
  11. 제9항에 있어서,
    상기 제1 보호층의 상기 개구는,
    상기 제1 보호층의 상면에 인접하고 상기 제1 패드의 폭보다 큰 폭을 가지는 제1 파트와,
    상기 제1 파트 하에 구비되고, 상기 제1 패드의 폭보다 크면서 상기 제1 파트의 폭보다 작은 폭을 가지는 제2 파트를 포함하는,
    회로 기판.
  12. 제10항 또는 제11항에 있어서,
    상기 제1 파트와 상기 제2 파트 사이의 단차 부분은 상기 제1 패드의 상면보다 높게 위치한,
    회로 기판.
  13. 제12항에 있어서,
    상기 제1 보호층의 하면으로부터 상기 단차 부분까지의 수직 거리는,
    상기 제1 패드의 두께의 110% 내지 140%의 범위를 만족하는,
    회로 기판.
  14. 제11항에 있어서,
    상기 제1 보호층은,
    상기 제1 절연층 상에 배치된 제1층; 및
    상기 제1층 상에 배치된 제2층을 포함하고,
    상기 개구의 상기 제1 파트는 상기 제1 보호층의 상기 제1층에 구비되고,
    상기 개구의 상기 제2 파트는 상기 제1 보호층의 상기 제2층에 구비되는,
    회로 기판.
  15. 제14항에 있어서,
    상기 제1 보호층의 상기 제1층의 두께는 상기 제1 패드의 두께보다 크고,
    상기 제1 보호층의 상기 제1층의 상면은 상기 제1 패드의 상면보다 높게 위치하는,
    회로 기판.
  16. 절연층;
    상기 절연층의 일면 상에 배치되고 제1 패드를 포함하는 제1 회로층; 및
    상기 절연층의 일면 상에 배치되고, 상기 제1 패드와 수직으로 중첩되면서 단차를 구비한 개구를 포함하는 제1 보호층;
    상기 절연층의 타면 상에 배치되고, 제2 패드를 포함하는 제2 회로층;
    상기 절연층의 타면 상에 배치되고, 상기 제2 패드와 수직으로 중첩된 개구를 포함하는 제2 보호층;
    상기 제1 보호층의 상기 개구를 채우면서 상기 제1 패드 상에 배치된 제1 접속 부재;
    상기 제1 접속 부재 상에 배치된 메인 보드;
    상기 제2 보호층의 상기 개구를 채우면서 상기 제2 패드 상에 배치된 제2 접속 부재; 및
    상기 제2 접속 부재 상에 배치된 반도체 소자를 포함하고,
    상기 제1 보호층의 개구는,
    상기 제1 보호층의 상면에 인접하고, 상기 제1 패드의 폭보다 큰 폭을 가지는 제1 파트와,
    상기 제1 파트 하에 구비되고, 상기 제1 파트의 폭보다 작은 폭을 가지는 제2 파트를 포함하고,
    상기 제1 패드의 측면의 적어도 일부는 상기 제1 보호층으로 덮이는,
    반도체 패키지.
  17. 제16항에 있어서,
    상기 제1 회로층 상에 구비된 적어도 하나의 반도체 소자를 더 포함하는,
    반도체 패키지.
  18. 제16항에 있어서,
    상기 제1 회로층의 상기 제1 패드의 폭은,
    상기 제2 회로층의 상기 제2 패드의 폭보다 큰,
    반도체 패키지.
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