KR20230168753A - 회로 기판 및 이를 포함하는 반도체 패키지 - Google Patents

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KR20230168753A
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이기한
김상일
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엘지이노텍 주식회사
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Abstract

실시 예에 따른 회로 기판은 절연층; 상기 절연층 상에 배치되고, 패드를 포함하는 제1 회로 패턴층; 및 상기 절연층 상에 배치되고, 상기 패드의 상면과 수직으로 중첩되는 오픈 영역을 포함하는 제1 보호층을 포함하고, 상기 제1 보호층의 상기 오픈 영역의 폭은 30㎛ 이하이고, 상기 제1 보호층의 상면의 표면 거칠기는, 상기 제1 보호층의 상기 오픈 영역의 내측면의 표면 거칠기와 다르다.

Description

회로 기판 및 이를 포함하는 반도체 패키지{CIRCUIT BOARD AND SEMICONDUCTOR PACKAGE HAVING THE SAME}
실시 예는 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
일반적으로, 인쇄회로기판(PCB : Printed Circuit Board)은 절연층과 도체층이 교대로 적층된 적층 구조체이고, 도체층은 패터닝에 의해 회로 패턴으로 형성될 수 있다.
이와 같은 인쇄회로기판은 적층체의 최외측에 형성된 회로를 보호하고, 도체층의 산화를 방지함과 아울러 인쇄회로기판 상에 실장되는 칩 또는 다른 기판과의 전기적 접속시 절연 역할을 하는 솔더 레지스트(SR)가 구비된다.
통상의 솔더 레지스트는 솔더 또는 범프 등의 접속수단이 결합되어 전기적 연결 통로가 되는 오픈 영역(SRO: Solder Resist Opening)이 형성되고, 솔더 레지스트의 오픈 영역은 인쇄회로기판이 고성능, 고밀도화됨에 따라 I/O(Input/Output) 성능이 향상됨에 의해서 더 많은 수의 오픈 영역이 요구되며, 이에 의해서 오픈 영역의 작은 범프 피치(bump pitch)가 요구된다. 이때, 오픈 영역의 범프 피치는 솔더 레지스트 오픈 영역의 범프 피치는 인접한 오픈 영역 간의 센터 거리를 의미한다
한편, 상기 솔더 레지스트의 오픈 영역(SRO)은 SMD(Solder Mask Defined type) 타입과, NSMD(Non-Solder Mask Defined Type) 타입을 포함한다.
상기 SMD 타입은 상기 오픈 영역(SRO)의 폭이, 상기 오픈 영역(SRO)을 통해 노출되는 패드의 폭보다 작은 것을 특징으로 하며, 이에 따라 SMD 타입에서 패드의 상면의 적어도 일부는 상기 솔더 레지스트에 의해 덮이게 된다.
또한 NSMD 타입은 상기 오픈 영역(SRO)의 폭이 상기 오픈 영역(SRO)을 통해 노출되는 패드의 폭보다 큰 것을 특징으로 하여, 이에 따라, 상기 NSMD 타입에서, 상기 솔더 레지스트는 상기 패드와 일정 간격 이격되어 배치되며, 이에 따라 상기 패드의 상면 및 측면이 모두 노출되는 구조를 가진다.
그러나, 상기 SMD 타입의 경우, 메인 보드에 반도체 패키지가 결합된 후, 솔더볼의 결합력에 대한 솔더볼 조인트 신뢰성(Solder ball Joint Reliability) 테스트시 상기 오픈 영역(SRO)을 통해 노출된 패드로부터 상기 솔더 볼이 분리되는 문제점이 있다. 또한, NSMD 타입의 경우, 솔더 볼이 배치되는 패드가 기판으로부터 분리되는 문제점이 있다. 이에 따라, 종래에는 하나의 회로 기판에 SMD 타입과 NSMD 타입을 적절히 조합하여 적용하고 있다.
그러나, 종래의 SMD 타입과 NSMD 타입의 오픈 영역(SRO)을 포함하는 회로 기판의 경우, 솔더 레지스트층을 노광하는 과정에서, 상기 솔더 레지스트층의 노광 영역의 하부 영역까지 충분히 광이 전달되지 못하고, 이에 따라 상기 노광 영역의 하부 영역이 충분히 경화되지 못하는 문제가 있다. 그리고, 상기 노광 영역의 하부 영역이 충분히 경화되지 못한 상태에서 현상 공정을 진행하는 경우, 상기 노광 영역의 하부 영역이 함께 제거되는 언더 컷(undercut)이 발생하는 문제가 있다. 나아가, 상기 솔더 레지스트층의 두께가 증가할수록 상기 언더컷의 폭은 더욱 커지며, 이에 따른 회로 기판의 신뢰성이 저하되는 문제가 있다.
또한, 상기 솔더 레지스트층을 노광하여 오픈 영역을 형성하는 경우, 상기 솔더 레지스트층의 노광 해상도에 따라 상기 오픈 영역의 사이즈가 결정된다. 그러나, 상기 솔더 레지스트층에 형성 가능한 오픈 영역의 사이즈는 일반 해상도의 경우 70㎛ 정도이며, 고해상도의 경우 50㎛까지 형성 가능하다.
그러나, 기술 발전으로 데이터 처리량이 급격하게 증가하는 추세이다. 이에 대응하게, 반도체 패키지에 실장되는 반도체 소자의 단자 수가 증가하고 있다. 따라서, 상기 언더컷을 제거하면서, 상기 솔더 레지스트층에 형성 가능한 오픈 영역의 사이즈를 줄일 수 있는 새로운 구조가 요구된다.
실시 예는 보호층에 형성 가능한 오픈 영역의 사이즈를 줄일 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 보호층에 오픈 영역의 측벽에 형성되는 언더컷을 제거할 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 보호층의 오픈 영역의 센터와 패드의 센터 사이의 공차(SRR: Solder Resist Registration)를 줄일 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 전기적 및 기계적 특성이 향상된 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 몰딩층과의 접합력을 향상시킬 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 절연층; 상기 절연층 상에 배치되고, 패드를 포함하는 제1 회로 패턴층; 및 상기 절연층 상에 배치되고, 상기 패드의 상면과 수직으로 중첩되는 오픈 영역을 포함하는 제1 보호층을 포함하고, 상기 제1 보호층의 상기 오픈 영역의 폭은 30㎛ 이하이고, 상기 제1 보호층의 상면의 표면 거칠기는, 상기 제1 보호층의 상기 오픈 영역의 내측면의 표면 거칠기와 다르다.
또한, 상기 제1 보호층의 상기 오픈 영역의 폭은 10㎛ 내지 30㎛의 범위를 만족한다.
상기 제1 보호층의 상기 상면의 표면 거칠기는, 상기 제1 보호층의 상기 오픈 영역의 내측면의 표면 거칠기보다 크다.
또한, 상기 제1 보호층은 레진 및 상기 레진 내에 분산된 필러를 포함하고, 상기 필러는 상기 제1 보호층의 상면을 통해 노출된다.
또한, 상기 패드는 제1 패드를 포함하고, 상기 오픈 영역은 상기 제1 패드와 수직으로 부분적으로 중첩되는 제1 오픈 영역을 포함하며, 상기 제1 오픈 영역의 폭은 상기 제1 패드의 폭보다 작고, 상기 제1 오픈 영역의 폭은 10㎛ 내지 30㎛의 범위를 만족한다.
또한, 상기 패드는 제2 패드를 포함하고, 상기 오픈 영역은 상기 제2 패드와 수직으로 전체적으로 중첩되는 제2 오픈 영역을 포함하며, 상기 제2 오픈 영역의 폭은 상기 제2 패드의 폭보다 크고, 상기 제2 오픈 영역의 폭은 10㎛ 내지 30㎛의 범위를 만족한다.
또한, 상기 오픈 영역의 내측면은, 상기 제1 보호층의 상면에서 상기 제1 보호층의 하면을 향하여 상기 오픈 영역의 폭이 감소하는 경사를 가진다.
또한, 상기 오픈 영역의 내측면은 상기 폭이 유지되거나, 상기 폭이 증가하는 경사를 포함하지 않는다.
또한, 상기 오픈 영역의 내측면은, 상기 제1 보호층의 상면에서 상기 제1 보호층의 하면을 향하여 상기 오픈 영역의 폭이 증가하는 경사를 가진다.
또한, 상기 오픈 영역의 두께 방향으로의 최대 폭과 최소 폭의 차이는, 3㎛ 이하이다.
또한, 상기 오픈 영역의 센터와 상기 패드의 센터 사이의 공차는 10㎛ 이하이다.
또한, 상기 제1 보호층은, 광 개시제를 포함하지 않는 솔더 레지스트를 포함한다.
또한, 상기 제1 보호층은, 열경화성 수지 또는 열가소성 수지에 실리카 또는 알루미나의 무기 필러가 배치되고, 유리 섬유를 포함하지 않는 절연 물질을 포함한다.
한편, 실시 예에 따른 반도체 패키지는 절연층; 상기 절연층 상에 배치되고, 패드를 포함하는 제1 회로 패턴층; 상기 절연층 상에 배치되고, 상기 패드의 상면과 수직으로 중첩되는 오픈 영역을 포함하는 제1 보호층; 상기 제1 보호층의 상기 오픈 영역과 수직으로 중첩된 상기 패드 상에 배치된 접속부; 및 상기 접속부 상에 실장된 반도체 소자를 포함하고, 상기 제1 보호층의 상기 오픈 영역의 폭은 10㎛ 내지 30㎛의 범위를 만족하고, 상기 제1 보호층의 상기 상면의 표면 거칠기는, 상기 제1 보호층의 상기 오픈 영역의 내측면의 표면 거칠기보다 크며, 상기 제1 보호층은 레진 및 상기 레진 내에 분산된 필러를 포함하고, 상기 필러는 상기 제1 보호층의 상면을 통해 노출된다.
또한, 상기 반도체 패키지는 상기 제1 보호층의 상면을 통해 노출된 상기 필러를 덮으며 배치되고, 상기 반도체 소자를 몰딩하는 몰딩층을 더 포함한다.
실시 예는 절연층, 상기 절연층 상에 배치된 패드 및 상기 절연층 상에 배치되고 상기 패드와 수직으로 중첩되는 오픈 영역을 포함하는 보호층을 포함한다.
이때, 실시 예의 상기 보호층의 오픈 영역의 폭은 30㎛ 이하를 가진다. 예를 들어, 실시 예의 보호층의 오픈 영역의 폭은 10㎛ 내지 30㎛의 범위, 12㎛ 내지 28㎛의 범위 또는 13㎛ 내지 25㎛의 범위를 만족할 수 있다. 이를 통해 실시 예에서는
나아가, 실시 예의 상기 보호층의 오픈 영역은 두께 방향으로 갈수록 폭의 변화가 거의 없다. 예를 들어, 실시 예의 오픈 영역의 두께 방향으로의 전체 영역에서, 최대 폭을 가지는 영역과 최소 폭을 가지는 영역의 폭의 차이가 3㎛ 이하, 2.5㎛ 이하, 2㎛ 이하, 1.5㎛ 이하, 1㎛ 이하 또는 0.5㎛ 이하일 수 있다. 즉, 실시 예에서는 상기 보호층의 오픈 영역의 내측면의 하단에서의 언더컷을 제거하거나, 상기 언더컷의 수평 거리를 비교 예 대비 현저하게 감소시킬 수 있다.
이는, 상기 보호층의 오픈 영역이 상기 보호층을 노광 및 현상하는 것에 의해 형성되는 것이 아니라, 별도의 레지스트 패턴을 이용하기 때문이다. 즉, 실시 예는 감광성 필름을 이용하여 레지스트 패턴을 형성한 상태에서 상기 보호층을 배치한다. 따라서, 상기 보호층에는 상기 레지스트 패턴에 대응하는 오픈 영역이 형성될 수 있다. 이때, 감광성 필름은 내부에 필러를 포함하지 않는다. 이에 따라, 일반적으로 상기 감광성 필름을 노광 및 현상하여 형성되는 레지스트 패턴의 최소 사이즈는 필러를 포함하는 솔더 레지스트를 노광 및 현상하여 형성되는 레지스트 패턴보다 작다.
이에 따라, 실시 예는 솔더 레지스트와 같은 보호층 자체를 노광 및 현상하는 것이 아니라, 상대적으로 미세 패턴 구현이 가능한 감광성 필름을 노광 및 현상하여 레지스트 패턴을 형성한다. 그리고, 실시 예는 상기 레지스트 패턴을 이용하여 상기 보호층에 오픈 영역을 형성한다. 따라서, 실시 예는 상기 보호층에 형성되는 오픈 영역의 사이즈를 비교 예보다 줄일 수 있고, 이에 의해 회로 집적도를 향상시킬 수 있다.
나아가, 실시 예는 상기 보호층을 노광 및 현상하지 않기 때문에, 상기 보호층의 오픈 영역의 내측면에 형성되는 언더 컷을 제거할 수 있다. 이를 통해 실시 예는 회로 패턴층의 이격 간격을 더욱 줄일 수 있다.
한편, 실시 예는 상기 레지스트 패턴이 배치된 상태에서, 상기 보호층의 두께가 상기 레지스트 패턴의 두께보다 크도록 한 후에 이를 씨닝하는 공정을 진행한다. 즉, 실시 예는 씨닝 공정을 통해 보호층이 목표 두께를 가지도록 할 수 있다. 이때, 상기 씨닝(thinning) 공정을 진행하지 않고, 상기 보호층이 목표 두께를 가지도록 도포하는 공정을 진행할 수도 있다. 그러나 상기 씨닝 공정을 진행하지 않는 경우, 상기 보호층의 두께 편차가 커지고, 이에 따른 보호층의 평탄도가 저하되는 문제가 있다.
이에 반하여, 실시 예는 상기 씨닝 공정을 진행하기 때문에, 상기 보호층의 평탄도를 향상시킬 수 있다. 이를 통해 실시 예는 회로 기판 및 반도체 패키지의 전체적인 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.
또한, 실시 예의 보호층의 상면은 상기 씨닝 공정에 의해 전체적으로 필러가 노출될 수 있다. 그리고, 상기 노출된 필러는 상기 보호층의 상면의 표면 거칠기를 증가시킨다. 이를 통해 실시 예는 회로 기판에 반도체 소자를 실장한 이후의 몰딩 공정에서 상기 보호층과 상기 몰딩층 사이의 접합 면적을 증가시킬 수 있고, 이에 의해 접합력을 향상시킬 수 있다. 이를 통해 실시 예는 제품 신뢰성을 더욱 향상시킬 수 있다.
한편, 실시 예는 상기 보호층을 노광 및 현상하지 않기 때문에, 상기 보호층에 광 개시제가 포함되지 않아도 된다. 예를 들어, 일반적인 솔더 레지스트에는 노광 및 현상을 위한 광 개시제가 포함되어 있다. 이때, 상기 광 개시제는 회로 기판의 물리적 특성 및 전기적 특성을 저하시키는 요인으로 작용한다. 이때, 실시 예는 보호층에 광 개시제가 포함되지 않음에 따라 회로 기판의 물리적 특성 및 전기적 특성을 향상시킬 수 있다.
나아가, 실시 예는 상기 보호층에서의 광 개시제가 포함되지 않음에 따라 보호층으로 사용 가능한 절연층의 종류를 확대할 수 있고, 나아가 보호층 개발에 필요한 단가를 감소시킬 수 있다.
나아가, 실시 예는 보호층의 오픈 영역의 센터와 패드의 센서 사이의 공차를 비교 예 대비 현저히 줄일 수 있다. 이를 통해 실시 예는 반도체 소자의 실장성을 향상시킬 수 있고, 이를 통해 회로 기판 및 반도체 패키지의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.
도 1은 비교 예에 따른 회로 기판을 나타낸 단면도이다.
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 3는 도 2의 회로 패턴층을 보다 구체적으로 나타낸 단면도이다.
도 4는 도 3의 제1 보호층의 상면을 나타낸 주사 전자 현미경 이미지이다.
도 5는 도 3의 제1 보호층의 오픈 영역의 측벽을 나타낸 주사 전자 현미경 이미지이다.
도 6은 실시 예의 제1 보호층의 오픈 영역을 형성하는데 사용되는 레지스트 패턴을 나타낸 도면이다.
도 7은 비교 예에 따른 공차(SRR: Solder Resist Registration)를 설명하기 위한 평면도이다.
도 8은 제1 실시 예에 따른 공차를 설명하기 위한 도면이다.
도 9는 제2 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 10은 제3 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 11은 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 12 내지 도 19는 실시 예에 따른 회로 기판의 제조 방법을 제조 공정 순으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.
- 비교 예 -
실시 예의 설명에 앞서, 본원의 실시 예의 회로 기판과 비교되는 비교 예에 대해 설명하기로 한다.
도 1은 비교 예에 따른 회로 기판을 나타낸 단면도이다.
도 1을 참조하면, 비교 예의 회로 기판은 절연층(10), 회로 패턴층, 및 보호층(30)을 포함한다.
상기 회로 패턴층은 절연층(10)의 상면에 배치된다.
상기 회로 패턴층은 상호 이격되는 복수의 회로 패턴을 포함한다. 상기 회로 패턴은 패드 및 트레이스를 포함한다.
예를 들어, 회로 패턴층은 제1 패드(21), 제2 패드(22) 및 트레이스(23)를 포함한다.
상기 보호층(30)은 복수의 오픈 영역을 포함한다.
예를 들어, 상기 보호층(30)은 상기 제1 패드(21)와 수직으로 중첩되는 제1 오픈 영역(31)을 포함한다.
상기 제1 오픈 영역(31)은 상기 제1 패드(21)의 상면을 부분적으로 오픈한다. 예를 들어, 상기 제1 오픈 영역(31)은 SMD 타입의 오픈 영역이다.
상기 제1 오픈 영역(31)의 폭(w1)은 상기 보호층(30)의 노광 해상도(예를 들어, 고해상도)에 따라 최소 50㎛를 초과한다. 구체적으로, 상기 제1 오픈 영역(31)의 폭(w1)은 상기 보호층(30)의 노광 해상도(예를 들어, 일반 해상도)에 따라 최소 70㎛를 초과한다. 따라서, 상기 제1 오픈 영역(31)과 수직으로 중첩되는 제1 패드(21)의 폭은 상기 제1 오픈 영역(31)의 폭(w1)보다 큰 70㎛를 초과한다. 예를 들어, 상기 제1 패드(21)의 폭은 상기 제1 오픈 영역(31)의 폭(w1)보다 큰 90㎛를 초과한다. 이는, 상기 제1 오픈 영역(31)을 형성하는 공정에서의 공정 편차를 고려한 것이다.
상기와 같이, 상기 제1 오픈 영역(31)은 최소 50㎛ 초과, 또는 70㎛를 초과하며, 이에 따라 상기 제1 패드(21)의 폭은 70㎛를 초과 또는 90㎛를 초과한다. 이에 따라 비교 예는 복수의 제1 패드 사이의 간격을 줄이는데 한계가 있다. 즉, 비교 예는 제1 오픈 영역(31)의 폭(w1)을 미세화하는데 한계가 있고, 나아가 상기 제1 패드(21)의 폭을 미세화하는데 한계가 있다.
상기 보호층(30)은 제2 패드(22)와 수직으로 중첩되는 제2 오픈 영역(32)을 포함한다. 상기 제2 오픈 영역(32)은 상기 제2 패드(22)의 상면을 전체적으로 오픈한다. 즉, 상기 제2 오픈 영역(32)은 NSMD 타입의 오픈 영역이다.
상기 제2 오픈 영역(32)의 폭(w2)은 상기 보호층(30)의 노광 해상도에 따라 50㎛ 또는 70㎛를 초과한다. 즉, 보호층(30)은 상기 제2 오픈 영역(32)의 폭(w2)을 미세화하는데 한계가 있다.
나아가, 보호층(30)은 노광 및 경화 공정을 진행하여 상기 제1 오픈 영역(31) 및 제2 오픈 영역(32)을 형성한다. 이때, 상기 보호층(30)을 노광 및 경화하는 공정에서, 상기 보호층(30)의 하부 영역의 완전 경화가 이루어지지 않는 문제가 있다. 그리고 상기 완전 경화가 이루어지지 않는 경우, 상기 제2 오픈 영역(32)을 형성하는 공정에서, 상기 제2 오픈 영역(32)의 측벽의 하부 영역에 언더 컷(33)이 형성되는 문제를 가진다.
이때, 비교 예의 상기 언더 컷(33)의 수평 거리(w3)는 15㎛ 초과 또는 20㎛를 초과한다. 상기 언더 컷(33)의 수평 거리(w3)는 상기 제2 오픈 영역(32)의 측벽의 하부 영역에서, 최내측단에서부터 최외측단 사이의 수평 거리를 의미한다.
이때, 상기 회로 패턴층은 제2 패드(22)에 인접하게 배치된 트레이스(23)를 포함한다. 그리고 비교 예는 상기 트레이스(23)를 배치함에 있어 상기 언더 컷(33)의 수평 거리(w3)를 고려해야 한다. 즉, 비교 예는 상기 언더 컷(33)의 수평 거리(w3)를 고려하지 않는 경우, 상기 언더 컷(33)을 통해 상기 트레이스(23)의 측부가 노출될 수 있다. 이 경우, 상기 제2 패드(22) 상에 배치되는 솔더 볼이 상기 언더 컷(33)으로 확산되고, 이에 따라 상기 트레이스(23)와 접촉하는 회로 쇼트 문제가 발생한다. 따라서, 비교 예에서는 상기 제2 오픈 영역(32)이 가지는 폭(w2) 및 상기 언더 컷(33)의 수평 거리(w3)를 고려하여 상기 제2 패드(22)와 상기 트레이스(23)의 이격 간격을 결정한다. 따라서, 비교 예에서는 상기 이격 간격이 증가하고, 이에 따른 회로 집적도가 저하되는 문제를 가진다.
또한, 최근 전기/전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 기판에 더 많은 수의 반도체 소자를 부착하기 위한 기술들이 연구되고 있으며, 이에 따라 회로 패턴의 미세화가 요구되고 있다. 비교 예의 회로 기판을 이용한 반도체 패키지의 경우, 상기 보호층(30)에 형성 가능한 오픈 영역의 최소 폭의 한계 및 상기 언더 컷의 수평 거리를 고려해야 하며, 이에 의해 상기 회로 패턴을 미세화하는데 한계가 있다.
나아가, 최근 들어 애플리케이션 프로세서(AP: Application Processor)와 같은 로직 칩에서 처리되는 기능이 증가하고 있다. 이에 의해 하나의 로직 칩에서 모든 기능을 구현하기 어려워지고 있다. 따라서, 회로 기판에는 복수의 로직 칩을 실장하기 위한 공간이 요구된다. 그러나, 비교 예의 회로 기판을 이용해서는 제한된 공간 내에 서로 다른 기능을 하는 복수의 로직 칩을 실장하는데 어려움이 있다.
실시 예는 이러한 문제점을 해결하기 위한 것으로, 보호층에 형성 가능한 오픈 영역의 폭을 비교 예 대비 현저하게 줄일 수 있도록 한다. 또한, 실시 예는 보호층의 오픈 영역의 측벽에 형성되는 언더 컷의 수평 거리를 최소화하거나, 상기 언더 컷을 제거할 수 있도록 한다. 나아가, 실시 예는 상기 보호층의 오픈 영역의 센터와 패드의 센터 사이의 공차(SRR: Solder Resist Registration)를 줄일 수 있도록 한다. 또한, 실시 예는 전기적 및 기계적 특성을 향상시키면서, 몰딩층과의 접합력을 향상시킬 수 있도록 한다.
-전자 디바이스 -
실시 예의 설명에 앞서, 실시 예의 반도체 패키지를 포함하는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 반도체 소자가 실장될 수 있다.
상기 반도체 소자는 능동소자 및/또는 수동소자를 포함할 수 있다. 능동소자는 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC) 형태의 반도체칩일 수 있다. 반도체칩은 로직 칩, 메모리칩 등일 수 있다. 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 AP 이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다.
메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
또한, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
- 회로 기판 -
이하에서는 실시 예의 회로 기판에 대해 설명하기로 한다.
회로 기판은 반도체 소자 또는 칩이 실장되기 이전의 기판을 의미한다.
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 3는 도 2의 회로 패턴층을 보다 구체적으로 나타낸 단면도이며, 도 4는 도 3의 제1 보호층의 상면을 나타낸 주사 전자 현미경 이미지이고, 도 5는 도 3의 제1 보호층의 오픈 영역의 측벽을 나타낸 주사 전자 현미경 이미지이며, 도 6은 실시 예의 제1 보호층의 오픈 영역을 형성하는데 사용되는 레지스트 패턴을 나타낸 도면이다.
이하에서는 도 2 내지 도 6을 참조하여 제1 실시 예에 따른 회로 기판에 대해 구체적으로 설명한다.
제1 실시 예의 회로 기판은 적어도 1개의 반도체 소자를 실장할 수 있는 실장 공간을 제공한다.
예를 들어, 제1 실시 예의 회로 기판은 1개의 반도체 소자를 실장하기 위한 실장 공간을 제공할 수 있고, 이와 다르게 2개 이상의 반도체 소자를 실장하기 위한 복수의 실장 공간을 제공할 수 있다.
또한, 제1 실시 예의 회로 기판에는 1개의 로직 칩이 실장될 수 있다. 또한, 제1 실시 예의 회로 기판에는 서로 다른 종류의 적어도 2개의 로직 칩이 실장될 수 있다. 또한, 제1 실시 예의 회로 기판에는 적어도 1개의 로직 칩 및 적어도 1개의 메모리 칩이 실장될 수 있다.
제1 실시 예의 회로 기판(100)은 절연층(110)을 포함한다. 상기 절연층(110)은 1층 이상의 층수를 가질 수 있다. 바람직하게, 상기 절연층(110)은 다층 구조를 가질 수 있다. 이때, 도면상에는 상기 절연층(110)이 1층으로 구성되는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 상기 절연층(110)은 수직 방향으로 적층 구조를 가지는 복수의 절연층을 포함할 수 있다.
이하에서는 설명의 편의를 위해 상기 절연층(110)을 1개의 층으로 도시하여 설명한다.
상기 절연층(110)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다.
일 예로, 상기 절연층(110)은 프리프레그를 포함할 수 있다. 예를 들어, 상기 절연층(110)은 수지에 유리 섬유가 함침된 프리프레그일 수 있다. 상기 수지는 에폭시 수지일 수 있으나, 이에 한정되는 것은 아니다.
또한, 상기 절연층(110)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함할 수 있다. 예를 들어, 상기 절연층(110)은 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함할 수 있다. 예를 들어, 절연층(110)은 사파이어를 포함할 수 있다. 예를 들어, 상기 절연층(110)은 광등방성 필름을 포함할 수 있다. 예를 들어, 상기 절연층(110)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA)를 포함할 수 있다. 예를 들어, 상기 절연층(110)은 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 상기 절연층(110)은 열경화성 수지 또는 열가소성 수지에 실리카 또는 알루미나의 무기필러가 배치된 구조를 가질 수 있다. 예를 들어, 상기 절연층(110)은 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다. 예를 들어, 상기 절연층(110)은 RCC(Resin coated copper)를 포함할 수 있다.
상기 절연층(110)은 10㎛ 내지 60㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 절연층(110)이 복수의 층을 포함하는 경우, 상기 복수의 층이 각각의 두께는 10㎛ 내지 60㎛의 범위를 만족할 수 있다. 바람직하게, 상기 절연층(110)은 15㎛ 내지 55㎛의 범위의 두께를 만족할 수 있다. 더욱 바람직하게, 상기 절연층(110)은 18㎛ 내지 52㎛의 범위의 두께를 만족할 수 있다.
상기 절연층(110)의 두께는 두께 방향으로 상호 인접하게 배치된 복수의 회로 패턴층 사이의 수직 거리를 의미할 수 있다. 예를 들어, 절연층(110)의 두께는 제1 회로 패턴층 및 제2 회로 패턴층(130) 사이의 수직 거리를 의미할 수 있다. 예를 들어, 절연층(110)의 두께는 상기 제1 회로 패턴층(120)의 하면과 제2 회로 패턴층(130)의 상면 사이의 수직 거리를 의미할 수 있다.
상기 절연층(110)의 두께가 10㎛ 미만이면, 회로 기판(100)의 휨 특성이 저하될 수 있다. 예를 들어, 상기 절연층(110)의 두께가 10㎛ 미만이면, 상기 절연층(110)의 표면에 배치된 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)이 안정적으로 보호되지 못하고, 이에 따른 전기적 신뢰성 및/또는 물리적 신뢰성 문제가 발생할 수 있다. 또한, 상기 절연층(110)의 두께가 10㎛ 미만이면, 상기 절연층(110) 상에 상기 제1 회로 패턴층(120) 또는 제2 회로 패턴층(130)을 형성하는 공정에서의 공정성이 저하될 수 있다.
또한, 상기 절연층(110)의 두께가 60㎛를 초과하면, 상기 회로 기판(100)의 전체적인 두께가 증가하고, 이에 따른 반도체 패키지의 두께가 증가할 수 있다. 또한, 상기 절연층(110)의 두께가 60㎛를 초과하면, 상기 제1 회로 패턴층 및/또는 제2 회로 패턴층(130)의 미세화가 어려울 수 있다. 예를 들어, 상기 절연층(110)의 두께가 60㎛를 초과하면, 상기 제1 회로 패턴층 및/또는 제2 회로 패턴층(130)의 폭 및 인접한 패턴 사이의 간격을 12㎛ 이하, 10㎛ 이하, 8㎛ 이하 또는 6㎛ 이하로 형성하기 어려울 수 있다. 그리고, 상기 제1 회로 패턴층 및/또는 제2 회로 패턴층(130)의 미세화가 어려우면, 회로 집적도가 저하되고, 이에 따라 신호 전송 거리가 증가하여 신호 전송 손실이 증가할 수 있다.
제1 실시 예의 회로 기판(100)은 절연층(110) 상에 배치된 회로 패턴층을 포함한다.
예를 들어, 제1 실시 예의 회로 기판(100)은 절연층(110)의 상면에 배치된 제1 회로 패턴층(120)을 포함한다. 또한, 회로 기판(100)은 절연층(110)의 하면에 배치된 제2 회로 패턴층(130)을 포함한다.
상기 제1 회로 패턴층(120)은 위치 또는 기능에 따라 복수의 회로 패턴으로 구분될 수 있다. 예를 들어, 상기 제1 회로 패턴층(120)은 제1 패드(120-1) 및 제2 패드(120-2)를 포함할 수 있다. 상기 제1 패드(120-1) 및 제2 패드(120-2) 중 적어도 하나는 반도체 소자의 실장 영역에 대응하게 형성될 수 있다. 예를 들어, 상기 제1 패드(120-1) 및 제2 패드(120-2) 중 적어도 하나는 반도체 소자의 단자와 연결되는 실장 패드를 의미할 수 있다. 이와 다르게, 상기 제1 패드(120-1) 및 제2 패드(120-2) 중 적어도 하나는 외부 기판과 결합되는 단자 패드를 의미할 수 있다. 예를 들어, 상기 제1 패드(120-1) 및 제2 패드(120-2) 중 적어도 하나는 인터포져 또는 전자 디바이스의 메인 보드와 결합되는 단자 패드를 의미할 수 있다.
이때, 최근 반도체 소자에서 제공되는 기능의 증가에 따라 상기 반도체 소자에 구비되는 단자의 개수 또는 실장되는 반도체 소자의 개수가 증가하고 있다.
따라서, 상기 제1 회로 패턴층(120)의 제1 패드(120-1) 및 제2 패드(120-2)의 미세화가 요구된다. 그러나, 비교 예에서는 상기 보호층의 오픈 영역의 사이즈 한계 및 언더컷에 의해 상기 제1 회로 패턴층(120)을 미세화하는데 한계가 있었다. 이때, 실시 예는 보호층의 오픈 영역의 사이즈 및 상기 언더 컷의 수평 거리를 최소화하여 상기 제1 회로 패턴층(120)을 미세화할 수 있도록 한다. 이는 이하에서 설명되는 보호층에서의 오픈 영역의 형성 방법에 의해 달성될 수 있다.
한편, 회로 기판(100)의 절연층(110)이 복수의 층을 포함하는 경우, 상기 제1 회로 패턴층(120)은 절연층(110)의 복수의 층 중 최상측에 배치된 절연층의 상면에 배치될 수 있고, 상기 제2 회로 패턴층(130)은 절연층(110)의 복수의 층 중 최하측에 배치된 절연층의 하면에 배치될 수 있다. 예를 들어, 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)은 외층 회로 패턴층을 나타낸 것일 수 있으나, 이에 한정되지 않는다.
한편, 상기 절연층(110)이 복수의 층을 포함하는 경우, 상기 복수의 층 사이에는 추가적인 내층 회로 패턴층이 배치될 수 있을 것이다.
상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)은 각각 복수의 층 구조를 가질 수 있다.
상기 제1 회로 패턴층(120)은 제1 금속층(121) 및 제2 금속층(122)을 포함할 수 있다. 즉, 제1 회로 패턴층(120)의 제1 패드(120-1) 및 제2 패드(120-2) 각각은 제1 금속층(121) 및 제2 금속층(122)을 포함할 수 있다.
상기 제1 회로 패턴층(120)의 제1 금속층(121)은 상기 절연층(110)의 상면에 배치될 수 있다. 예를 들어, 상기 제1 회로 패턴층(120)의 제1 금속층(121)은 상기 절연층(110)의 상면 위로 돌출될 수 있다.
상기 제1 회로 패턴층(120)의 제1 금속층(121)은 무전해 도금 방식에 의해 형성될 수 있다. 일 예로, 상기 제1 금속층(121)은 화학동도금 방식에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제1 금속층(121)은 스퍼터링 방식에 의해 형성될 수도 있을 것이다.
상기 제1 회로 패턴층(120)의 제1 금속층(121)의 두께는 0.2㎛ 내지 3.0㎛의 범위를 만족할 수 있다. 바람직하게, 상기 제1 회로 패턴층(120)의 제1 금속층(121)의 두께는 0.3㎛ 내지 2.8㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제1 회로 패턴층(120)의 제1 금속층(121)의 두께는 0.5㎛ 내지 2.5㎛의 범위를 만족할 수 있다.
상기 제1 회로 패턴층(120)의 제1 금속층(121)의 두께가 0.2㎛ 미만이면, 상기 제1 회로 패턴층(120)의 제1 금속층(121)이 시드층으로 기능하지 못할 수 있다. 상기 제1 회로 패턴층(120)의 제1 금속층(121)의 두께가 0.2㎛ 미만이면, 상기 절연층(110)의 상면에 균일한 두께의 제1 금속층(121)을 형성하기 어려울 수 있다.
상기 제1 회로 패턴층(120)의 제1 금속층(121)의 두께가 3.0㎛를 초과하면, 상기 제1 회로 패턴층(120)의 제1 금속층(121)을 형성하기 위한 공정 시간이 증가하고, 이에 따른 수율이 감소할 수 있다. 또한, 상기 제1 회로 패턴층(120)의 제1 금속층(121)의 두께가 3.0㎛를 초과하면, 상기 제1 회로 패턴층(120)의 형성 공정에서의 상기 제1 금속층(121)의 에칭 시간이 증가할 수 있다. 또한, 상기 제1 회로 패턴층(120)의 제1 금속층(121)의 두께가 3.0㎛를 초과하면, 상기 제1 회로 패턴층(120)의 제1 금속층(121)의 에칭 시에 상기 제1 회로 패턴층(120)의 제2 금속층(122)의 변형이 발생할 수 있다. 여기에서, 제1 회로 패턴층(120)의 제2 금속층(122)의 변형은 상기 제1 금속층(121)의 에칭 시에 상기 제2 금속층(122)의 측부도 함께 에칭됨에 따라, 상기 제2 금속층(122)의 상면의 폭과 하면의 폭의 차이가 커지는 것을 의미할 수 있다. 예를 들어, 상기 제1 회로 패턴층(120)의 제2 금속층(122)의 변형은 상기 제2 금속층(122)의 수직 단면의 형상이 사각형에서 사다리꼴 형상으로 변화되는 것을 의미할 수 있다.
또한, 상기 제1 회로 패턴층(120)의 제1 금속층(121)의 두께가 3.0㎛를 초과하면, 상기 제1 금속층(121)의 에칭 공정에서의 에칭량이 증가하고, 이에 따라 상기 제1 금속층(121)의 측부 및 상기 제2 금속층(122)의 측부에 형성되는 패임(예를 들어, 언더 컷)의 깊이가 증가할 수 있다. 예를 들어, 상기 제1 금속층(121)의 에칭 공정에서의 에칭량이 증가하는 경우, 상기 제1 금속층(121)의 폭과 상기 제2 금속층(122)의 폭의 차이가 커질 수 있다. 그리고 상기 제1 금속층(121)의 폭과 상기 제2 금속층(122)의 폭의 차이가 커지는 경우, 신호 전송 손실이 증가함에 따른 전기적 특성이 저하될 수 있다. 또한, 상기 제1 금속층(121)의 폭과 상기 제2 금속층(122)의 폭의 차이가 커지는 경우, 전자 이동(electromigration)에 의해 수지상정(dendrite)이 형성될 수 있고, 이에 의해 제1 회로 패턴층(120)의 전기적 특성 및/또는 물리적 특성이 저하될 수 있다.
상기 제1 회로 패턴층(120)의 제2 금속층(122)은 상기 제1 금속층(121)을 시드층으로 전해 도금된 전해 도금층일 수 있다. 상기 제1 회로 패턴층(120)의 제2 금속층(122)은 상기 제1 금속층(121) 상에 일정 두께를 가지고 형성될 수 있다. 상기 제1 회로 패턴층(120)의 제2 금속층(122)은 상기 제1 회로 패턴층(120)의 제1 금속층(121)과 동일한 금속을 포함할 수 있으나, 이에 한정되는 것은 아니다. 일 예로, 상기 제1 회로 패턴층(120)의 상기 제1 금속층(121) 및 제2 금속층(122)은 각각 구리를 포함할 수 있다.
상기 제1 회로 패턴층(120)의 제2 금속층(122)의 두께는 상기 제1 회로 패턴층(120)의 제1 금속층(121)의 두께보다 클 수 있다.
상기 제1 회로 패턴층(120)의 제2 금속층(122)의 두께는 3.5㎛ 내지 25㎛의 범위를 만족할 수 있다. 바람직하게, 상기 제1 회로 패턴층(120)의 제2 금속층(122)의 두께는 4.0㎛ 내지 23㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제1 회로 패턴층(120)의 제2 금속층(122)의 두께는 4.5㎛ 내지 22㎛의 범위를 만족할 수 있다.
상기 제1 회로 패턴층(120)의 제2 금속층(122)의 두께가 3.5㎛ 미만이면, 상기 제1 금속층(121)의 에칭 공정에서 상기 제2 금속층(122)의 에칭도 함께 진행될 수 있다. 상기 제1 회로 패턴층(120)의 제2 금속층(122)의 두께가 3.5㎛ 미만이면, 상기 제1 회로 패턴층을 통해 전송되는 신호의 허용 전류가 감소하고, 이에 따른 전기적 특성이 저하될 수 있다. 상기 제1 회로 패턴층(120)의 제2 금속층(122)의 두께가 25㎛를 초과하면, 상기 제1 회로 패턴층(120)의 미세화가 어려울 수 있다. 예를 들어, 상기 제1 회로 패턴층(120)의 제2 금속층(122)의 두께가 25㎛를 초과하면, 상기 제1 회로 패턴층(120)을 구성하는 패턴들의 폭 및 간격이 요구 조건을 만족하지 못할 수 있다. 이에 의해, 회로 집적도가 감소하거나, 회로 기판 및 반도체 패키지의 부피가 증가할 수 있다.
한편, 제1 실시 예의 회로 기판(100)의 상기 제2 회로 패턴층(130)은 상기 제1 회로 패턴층(120)에 대응하게, 제1 금속층(131) 및 제2 금속층(132)을 포함할 수 있다. 제1 실시 예의 회로 기판(100)의 제2 회로 패턴층(130)의 제1 금속층(131)은 상기 제1 회로 패턴층(120)의 제1 금속층(121)에 대응한다. 또한, 제1 실시 예의 회로 기판(100)의 제2 회로 패턴층(130)의 제2 금속층(132)은 상기 제1 회로 패턴층(120)의 제2 금속층(122)에 대응한다. 이에 따라, 제1 실시 예의 회로 기판(100)의 제2 회로 패턴층(120)은 상기 설명한 제1 회로 패턴층(120)의 특징을 그대로 포함할 수 있다. 따라서 제1 실시 예의 상기 제2 회로 패턴층(130)에 대한 구체적인 설명은 생략한다.
제1 실시 예의 회로 기판(100)은 관통 전극(140)을 포함할 수 있다. 상기 관통 전극(140)은 상기 절연층(110)을 관통할 수 있다. 바람직하게, 상기 관통 전극(140)은 상기 제1 회로 패턴층(120)과 제2 회로 패턴층(130) 사이를 전기적으로 연결하도록 상기 절연층(110)을 관통할 수 있다. 이때, 회로 기판(100)이 복수의 층 구조를 가지는 경우, 상기 관통 전극(140)은 수직 방향으로 이격되면서, 서로 이웃하는 회로 패턴층 사이를 전기적으로 연결할 수 있다.
상기 관통 전극(140)은 상기 절연층(110)을 관통하는 관통 홀 내부를 전도성 물질로 충진하여 형성할 수 있다.
상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있다. 또한, 상기 관통 홀이 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있다. 또한, 상기 관통 홀이 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용할 수 있다.
상기 관통 전극(140)은 복수의 금속층을 포함한다.
상기 관통 전극(140)은 제1 금속층(141) 및 제2 금속층(142)을 포함한다. 상기 관통 전극(140)의 제1 금속층(141)은 상기 제1 회로 패턴층(120)의 제1 금속층(141)에 대응할 수 있다. 또한, 상기 관통 전극(140)의 제2 금속층(142)은 상기 제1 회로 패턴층(120)의 제2 금속층(122)에 대응할 수 있다. 이에 따라, 상기 관통 전극(140)의 제1 금속층(141) 및 제2 금속층(142)에 대한 구체적인 설명은 생략한다.
한편, 상기에서는 실시 예의 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)이 SAP 공정으로 제조됨에 따라 제1 금속층 및 제2 금속층을 포함하는 것으로 설명하였으나, 이에 한정되지는 않는다.
예를 들어, 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)은 MSAP 공정으로 제조될 수 있다. 따라서, 제1 회로 패턴층(120) 및 제2 회로 패턴층(130) 각각은 제1 금속층과 절연층 사이에 제3 금속층이 추가로 배치될 수 있다. 상기 제3 금속층은 절연층의 적층 시에 부착되어 있던 동박층을 의미할 수 있으나, 이에 한정되는 것은 아니다.
한편, 제1 실시 예의 회로 기판(100)은 보호층을 포함할 수 있다.
예를 들어, 회로 기판(100)은 절연층(110) 상에 배치된 제1 보호층(150)을 포함할 수 있다. 예를 들어, 회로 기판(100)은 절연층(110) 하에 배치된 제2 보호층(160)을 포함할 수 있다.
상기 제1 보호층(150) 및 제2 보호층(160)은 레지스트(resist)층일 수 있다. 바람직하게, 상기 제1 보호층(150) 및 제2 보호층(160)은 유기 고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 상기 제1 보호층(150) 및 제2 보호층(160)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 상기 제1 보호층(150) 및 제2 보호층(160)은 수지, 경화제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다.
상기 제1 보호층(150) 및 제2 보호층(160)의 각각의 두께는 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)의 각각의 두께보다 클 수 있다.
다시 말해서, 상기 제1 보호층(150)의 두께는 상기 제1 회로 패턴층의 두께보다 클 수 있다. 또한, 상기 제2 보호층(160)의 두께는 상기 제2 회로 패턴층(130)의 두께보다 클 수 있다.
상기 제1 보호층(150)의 두께는 상기 제1 보호층(150)의 하면에서 상기 제1 보호층(150)의 상면까지의 수직 거리를 의미할 수 있다. 예를 들어, 상기 제1 보호층(150)은 상기 절연층(110)의 상면에 배치된다. 이에 따라, 상기 제1 보호층(150)의 두께는 상기 절연층(110)의 상면에서 상기 제1 보호층(150)의 상면까지의 수직 거리를 의미할 수 있다.
상기 제1 보호층(150)의 두께는 6.7㎛ 내지 35.0㎛의 범위를 만족할 수 있다. 바람직하게, 상기 제1 보호층(150)의 두께는 7.3㎛ 내지 32㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제1 보호층(150)의 두께는 8.0㎛ 내지 30㎛의 범위를 만족할 수 있다.
상기 제1 보호층(150)의 두께가 30㎛를 초과하면, 회로 기판의 두께 및 반도체 패키지의 두께가 증가할 수 있다. 또한, 상기 제1 보호층(150)의 두께가 6.7㎛ 미만이면, 상기 제1 회로 패턴층이 안정적으로 보호되지 않을 수 있고, 이에 의해 전기적 신뢰성 또는 물리적 신뢰성이 저하될 수 있다.
또한, 상기 제2 보호층(160)은 상기 제1 보호층(150)의 두께에 대응하는 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
한편, 상기 제1 보호층(150)은 적어도 하나의 오픈 영역을 포함한다. 또한, 상기 제2 보호층(160)은 적어도 하나의 오픈 영역을 포함한다. 이때, 실시 예의 제1 보호층(150) 및 제2 보호층(160)에 형성되는 오픈 영역의 폭은 비교 예의 오픈 영역의 폭보다 작을 수 있다. 이는, 상기 제1 보호층(150) 및 제2 보호층(160)을 노광 및 현상하는 것에 의해 상기 오픈 영역을 형성하는 것이 아니라, 별도의 레지스트 패턴을 이용하여 상기 제1 보호층(150) 및 제2 보호층(160)의 오픈 영역을 형성하는 것에 의해 달성될 수 있다.
이하에서는 상기 제1 보호층(150)에 형성되는 오픈 영역에 대해 구체적으로 설명하기로 한다. 다만, 이하에서는 제2 보호층(160)에 형성되는 오픈 영역에 대한 설명은 생략한다. 예를 들어, 제2 보호층(160)에 형성되는 오픈 영역은 이하에서 설명되는 제1 보호층(150)에 형성되는 오픈 영역에 대응하는 구조를 가질 수 있을 것이다.
제1 보호층(150)은 오픈 영역을 포함한다. 상기 오픈 영역은 상기 제1 보호층(150)의 상면 및 하면을 관통하는 관통 홀 형태일 수 있다.
상기 제1 보호층(150)은 제1 오픈 영역(151)을 포함한다. 예를 들어, 상기 제1 보호층(150)은 상기 제1 회로 패턴층(120)의 제1 패드(120-1)와 수직으로 중첩되는 제1 오픈 영역(151)을 포함할 수 있다.
이때, 상기 제1 보호층(150)의 제1 오픈 영역(151)은 상기 제1 패드(120-1)의 상면과 수직으로 부분적으로 중첩될 수 있다. 예를 들어, 상기 제1 보호층(150)의 제1 오픈 영역(151)은 SMD 타입의 오픈 영역일 수 있다.
즉, 상기 제1 보호층(150)의 제1 오픈 영역(151)의 폭(W1)은 상기 제1 패드(120-1)의 상면의 폭보다 작을 수 있다. 예를 들어, 상기 제1 보호층(150)은 상기 제1 패드(120-1)의 상면의 적어도 일부를 덮으면서, 상기 제1 패드(120-1)의 상면의 나머지 일부는 노출하는 제1 오픈 영역(151)을 포함할 수 있다.
이때, 제1 보호층(150)의 상기 제1 오픈 영역(151)의 폭(W1)은 30㎛ 이하일 수 있다. 바람직하게, 제1 보호층(150)의 상기 제1 오픈 영역(151)의 폭(W1)은 28㎛ 이하일 수 있다. 더욱 바람직하게, 제1 보호층(150)의 상기 제1 오픈 영역(151)의 폭(W1)은 25㎛ 이하일 수 있다.
예를 들어, 제1 보호층(150)의 상기 제1 오픈 영역(151)의 폭(W1)은 10㎛ 내지 30㎛의 범위를 만족할 수 있다. 바람직하게, 제1 보호층(150)의 상기 제1 오픈 영역(151)의 폭(W1)은 12㎛ 내지 28㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 제1 보호층(150)의 상기 제1 오픈 영역(151)의 폭(W1)은 13㎛ 내지 25㎛의 범위를 만족할 수 있다.
상기 제1 보호층(150)의 제1 오픈 영역(151)의 폭(W1)이 10㎛ 미만이면, 상기 제1 오픈 영역(151)에 배치되는 솔더 볼과 같은 접속부의 도포량이 줄어들고, 이에 의해 반도체 소자와의 접합력이 저하될 수 있다. 상기 제1 보호층(150)의 제1 오픈 영역(151)의 폭(W1)이 30㎛를 초과하면, 이에 대응하게 제1 패드(120-1)의 폭도 증가하고, 이에 따라 회로 집적도가 감소할 수 있다.
이때, 제1 실시 예에서의 상기 제1 보호층(150)의 제1 오픈 영역(151)은 상기 제1 보호층(150)의 상면에 인접한 영역에서 상기 제1 보호층(150)의 하면에 인접한 영역으로 갈수록 폭의 변화가 거의 없을 수 있다. 여기에서, 폭의 변화가 거의 없다는 것은, 상기 제1 오픈 영역(151)을 구성하는 제1 보호층(150)의 제1 내측면(151S)의 기울기가 수직에 가깝다는 것을 의미할 수 있다. 예를 들어, 상기 폭의 변화가 거의 없다는 것은, 상기 제1 오픈 영역(151)의 두께 방향으로의 전체 영역에서, 최대 폭을 가지는 영역과 최소 폭을 가지는 영역의 폭의 차이가 3㎛ 이하, 2.5㎛ 이하, 2㎛ 이하, 1.5㎛ 이하, 1㎛ 이하 또는 0.5㎛ 이하인 것을 의미할 수 있다.
즉, 제1 실시 예의 제1 보호층(150)의 제1 오픈 영역(151)은 상부 영역에서 하부 영역으로 갈수록 폭이 급격히 증가하는 영역을 포함하지 않는다. 다시 말해서, 제1 실시 예의 제1 보호층(150)의 제1 오픈 영역(151)의 제1 내측면(151S)의 하단에는 언더 컷을 포함하지 않는다.
이는, 상기 제1 보호층(150)의 제1 오픈 영역(151)이 상기 제1 보호층(150)을 노광 및 현상하는 것에 의해 형성되는 것이 아니라, 별도의 레지스트 패턴을 이용하기 때문이다. 즉, 제1 실시 예는 제1 보호층(150)을 형성하기 전에, 상기 제1 패드(120-1) 상에 상기 제1 오픈 영역(151)에 대응하는 제1 레지스트 패턴(DFR1-F, 도 6 참조)을 형성한다. 그리고 제1 실시 예는 상기 제1 레지스트 패턴(DFR1-F)이 배치된 상태에서 상기 제1 보호층(150)을 형성한다. 이에 따라 상기 제1 보호층(150)에는 상기 제1 레지스트 패턴(DFR1-F)에 대응하는 제1 오픈 영역(151)이 형성된다.
여기에서, 도 6을 참조하면, 상기 제1 레지스트 패턴(DFR1-F)은 감광성 필름을 이용하여 형성될 수 있다. 이에 따라 상기 제1 레지스트 패턴(DFR1-F)은 솔더 레지스트에 패턴을 형성하는 것 대비 미세한 패턴을 형성하는 것이 가능하다.
제1 실시 예는 우선적으로 상기 제1 레지스트 패턴(DFR1-F)이 배치된 상태에서 상기 제1 보호층(150)을 형성할 때, 상기 제1 보호층(150)이 상기 제1 레지스트 패턴(DFR1-F)을 전체적으로 덮도록 한다. 이후, 제1 실시 예는 상기 제1 보호층(150)을 씨닝(thinning)하는 공정을 진행하여, 상기 제1 보호층(150)의 두께를 목표 두께로 낮춘다. 이때, 상기 제1 레지스트 패턴(DFR1-F)이 배치된 상태에서, 상기 제1 보호층(150)이 상기 제1 레지스트 패턴(DFR1-F)을 덮지 않으면서 목표 두께를 가지도록 할 수도 있다. 즉, 상기 제1 레지스트 패턴(DFR1-F)이 배치된 상태에서 상기 씨닝(thinning) 공정을 진행하지 않고, 상기 제1 보호층(150)이 일정 두께를 가지도록 할 수도 있다. 그러나, 상기와 같이 진행하는 경우, 상기 제1 보호층(150)은 상기 제1 레지스트 패턴(DFR1-F)과 인접한 제1 영역 및 상기 제1 영역을 제외한 제2 영역에서의 두께 편차가 발생할 수 있다. 예를 들어, 상기와 같이 씨닝(thinning) 공정을 진행하지 않는 경우, 상기 제1 보호층(150)의 상면(150T)의 평탄도가 저하될 수 있다. 이에 따라, 실시 예는 상기 제1 보호층(150)이 일정 두께를 가지도록 한 상태에서 이를 목표 두께로 씨닝(thinning)하는 공정을 진행한다.
따라서, 제1 실시 예의 상기 제1 보호층(150)의 상면(150T)은 상기 제1 오픈 영역(151)의 제1 내측면(151S)의 표면 거칠기와는 다른 표면 거칠기를 가질 수 있다.
즉, 상기 제1 보호층(150)의 상면(150T)은 상기 씨닝(thinning) 공정에 의해 씨닝된 표면이다. 이에 반하여 상기 제1 보호층(150)의 상기 제1 오픈 영역(151)의 제1 내측면(151S)은 씨닝되지 않은 표면이다. 예를 들어, 상기 제1 보호층(150)의 상기 제1 오픈 영역(151)의 제1 내측면(151S)은 상기 제1 레지스트 패턴(DFR1-F)의 표면의 거칠기에 대응할 수 있다.
다시 말해서, 상기 제1 보호층(150)의 상면(150T)은 상기 제1 보호층(150)의 오픈 영역의 내측면(150S, 도 5 참조)의 거칠기와 다를 수 있다. 상기 오픈 영역의 내측면(150S)은 상기 제1 오픈 영역(151)의 제1 내측면(151S) 및 상기 제2 오픈 영역(152)의 제2 내측면(152S)을 포함할 수 있다.
상기 제1 보호층(150)의 상면(150T)의 표면 거칠기는 상기 제1 보호층(150)의 오픈 영역의 내측면의 표면 거칠기보다 클 수 있다.
즉, 도 4를 참조하면, 상기 제1 보호층(150)은 레진 및 상기 레진 내에 분산된 필러(150F)를 포함한다. 이때, 상기 제1 보호층(150)을 씨닝하는 경우, 상기 씨닝에 의해 상기 제1 보호층(150) 내에 배치된 필러(150F)가 상기 제1 보호층(150)의 상면(150T)으로 노출될 수 있다. 이와 다르게, 상기 제1 보호층(150)의 오픈 영역의 내측면(150S)에는 상기 필러(150F)가 노출되지 않거나, 상기 상면(150T)보다 적은 양의 필러가 노출될 수 있다. 따라서, 상기 제1 보호층(150)의 상면(150T)은 상기 필러(150F)에 의해 상기 제1 보호층(150)의 오픈 영역의 내측면보다 큰 표면 거칠기를 가질 수 있다.
한편, 상기 제1 보호층(150)의 상면(150T)에는 전체적으로 상기 필러(150F)가 노출될 수 있다. 즉, 실시 예는 상기 제1 보호층(150)의 표면의 전체 영역에서 씨닝을 진행한다. 이에 따라 상기 제1 보호층(150)의 상면(150T)의 전체 영역은 씨닝된 표면일 수 있다. 따라서, 상기 제1 보호층(150)의 상면(150T)에는 전체적으로 상기 필러(150F)가 노출될 수 있다. 그리고, 실시 예는 상기 제1 보호층(150)의 상면(150T)을 통해 노출될 필러(150F)를 통해 상기 제1 보호층(150)의 상면(150T)의 표면 거칠기를 증가시킬 수 있다. 이를 통해 실시 예는 회로 기판에 반도체 소자를 실장한 이후의 몰딩 공정에서 상기 제1 보호층(150)과 상기 몰딩층 사이의 접합 면적을 증가시킬 수 있고, 이에 의해 접합력을 향상시킬 수 있다.
한편, 상기 제1 보호층(150)은 제2 오픈 영역(152)을 포함한다. 예를 들어, 상기 제1 보호층(150)은 상기 제1 회로 패턴층(120)의 제2 패드(120-2)와 수직으로 중첩되는 제2 오픈 영역(152)을 포함할 수 있다.
이때, 상기 제1 보호층(150)의 제2 오픈 영역(152)은 상기 제2 패드(120-2)의 상면과 수직으로 전체적으로 중첩될 수 있다. 예를 들어, 상기 제1 보호층(150)의 제2 오픈 영역(152)은 NSMD 타입의 오픈 영역일 수 있다.
즉, 상기 제1 보호층(150)의 제2 오픈 영역(152)의 폭(W2)은 상기 제2 패드(120-2)의 상면의 폭보다 클 수 있다. 예를 들어, 상기 제1 보호층(150)은 상기 제2 패드(120-2)의 상면 및 내측면을 전체적으로 노출할 수 있다. 예를 들어, 상기 제1 보호층(150)의 상기 제2 오픈 영역(152)의 제2 내측면(152S)은 상기 제2 패드(120-2)와 접촉하지 않고 이격될 수 있다. 예를 들어, 상기 제2 패드(120-2)는 상기 제1 보호층(150)과 접촉하지 않을 수 있다.
이때, 제1 보호층(150)의 상기 제2 오픈 영역(152)의 폭(W2)은 30㎛ 이하일 수 있다. 바람직하게, 제1 보호층(150)의 상기 제2 오픈 영역(152)의 폭(W2)은 28㎛ 이하일 수 있다. 더욱 바람직하게, 제1 보호층(150)의 상기 제2 오픈 영역(152)의 폭(W2)은 25㎛ 이하일 수 있다.
예를 들어, 제1 보호층(150)의 상기 제2 오픈 영역(152)의 폭(W2)은 10㎛ 내지 30㎛의 범위를 만족할 수 있다. 바람직하게, 제1 보호층(150)의 상기 제2 오픈 영역(152)의 폭(W2)은 12㎛ 내지 28㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 제1 보호층(150)의 상기 제2 오픈 영역(152)의 폭(W2)은 13㎛ 내지 25㎛의 범위를 만족할 수 있다.
상기 제1 보호층(150)의 제2 오픈 영역(152)의 폭(W2)이 10㎛ 미만이면, 상기 제2 오픈 영역(152)에 배치되는 솔더 볼과 같은 접속부의 도포량이 줄어들고, 이에 의해 반도체 소자와의 접합력이 저하될 수 있다. 상기 제1 보호층(150)의 제2 오픈 영역(152)의 폭(W2)이 30㎛를 초과하면, 상기 제2 패드(120-2)와 인접한 회로 패턴(예를 들어, 트레이스)와의 이격 거리가 증가하고, 이에 따라 회로 집적도가 감소할 수 있다.
이때, 제1 실시 예에서의 상기 제1 보호층(150)의 제2 오픈 영역(152)은 상기 제1 보호층(150)의 상면에 인접한 영역에서 상기 제1 보호층(150)의 하면에 인접한 영역으로 갈수록 폭의 변화가 거의 없을 수 있다. 예를 들어, 상기 제2 오픈 영역(152)을 구성하는 제1 보호층(150)의 제2 내측면(152S)의 기울기는 수직에 가까울 수 있다. 예를 들어, 상기 제2 오픈 영역(152)은 두께 방향으로의 전체 영역에서, 최대 폭을 가지는 영역과 최소 폭을 가지는 영역의 폭의 차이가 3㎛ 이하, 2.5㎛ 이하, 2㎛ 이하, 1.5㎛ 이하, 1㎛ 이하 또는 0.5㎛ 이하일 수 있다.
즉, 제1 실시 예의 제1 보호층(150)의 제2 오픈 영역(152)은 상부 영역에서 하부 영역으로 갈수록 폭이 급격히 증가하는 영역을 포함하지 않는다. 다시 말해서, 제1 실시 예의 제1 보호층(150)의 제2 오픈 영역(152)의 제2 내측면(152S)의 하단에는 언더 컷을 포함하지 않는다.
즉, 제1 실시 예는 제1 보호층(150)을 형성하기 전에, 상기 제1 오픈 영역(151)에 대응하게 제2 오픈 영역(152)에도 레지스트 패턴(DFR1-F)을 형성할 수 있다. 이를 통해, 상기 제1 보호층(150)에는 상기 레지스트 패턴(DFR1-F)에 대응하게 상기 제2 오픈 영역(152)이 형성될 수 있다.
또한, 상기 제2 오픈 영역(152)의 제2 내측면(152S)도 씨닝이 이루어지지 않은 표면이다. 이에 따라 상기 제2 오픈 영역(152)의 제2 내측면(152S)의 표면 거칠기는 상기 제1 보호층(150)의 상면(150T)의 표면 거칠기보다 작을 수 있다.
상기와 같이 제1 실시 예에서의 제1 보호층(150)에는 오픈 영역이 포함된다. 이때, 상기 오픈 영역은 별도의 레지스트 패턴(DFR1-F)을 이용하여 제1 보호층(150)에 형성될 수 있다.
이때, 상기 레지스트 패턴(DFR1-F)은 감광성 필름(DFR:Dry Film Photoresist)일 수 있다. 이때, 감광성 필름은 내부에 필러를 포함하지 않는다. 이에 따라, 일반적으로 상기 감광성 필름을 노광 및 현상하여 형성되는 레지스트 패턴의 최소 사이즈는 필러를 포함하는 솔더 레지스트를 노광 및 현상하여 형성되는 레지스트 패턴보다 작다.
이에 따라, 실시 예는 솔더 레지스트와 같은 보호층 자체를 노광 및 현상하는 것이 아니라, 상대적으로 미세 패턴 구현이 가능한 감광성 필름을 노광 및 현상하여 레지스트 패턴을 형성한다. 그리고, 실시 예는 상기 레지스트 패턴을 이용하여 상기 제1 보호층(150)에 오픈 영역을 형성한다. 따라서, 실시 예는 상기 제1 보호층(150)에 형성되는 오픈 영역의 사이즈를 비교 예보다 줄일 수 있고, 이에 의해 회로 집적도를 향상시킬 수 있다.
이때, 실시 예는 상기 제1 보호층(150)을 노광 및 현상하지 않기 때문에, 상기 제1 보호층(150)에 광 개시제가 포함되지 않아도 된다. 예를 들어, 일반적인 솔더 레지스트에는 노광 및 현상을 위한 광 개시제가 포함되어 있다. 이때, 상기 광 개시제는 회로 기판의 물리적 특성 및 전기적 특성을 저하시키는 요인으로 작용한다.
여기에서, 실시 예는 상기 제1 보호층(150)을 노광 및 현상하지 않기 때문에, 상기 제1 보호층(150)에 광 개시제가 포함되지 않는다. 이에 따라, 실시 예는 상기 제1 보호층(150)에 광 개시제가 포함되지 않음에 따라 회로 기판의 물리적 특성 및 전기적 특성을 향상시킬 수 있다.
나아가, 실시 예는 상기 제1 보호층(150)에서의 광 개시제가 포함되지 않음에 따라 제1 보호층(150)으로 사용 가능한 절연층의 종류를 확대할 수 있고, 나아가 보호층 개발에 필요한 단가를 감소시킬 수 있다.
예를 들어, 실시 예의 제1 보호층(150)은 광 개시제가 없는 솔더 레지스트일 수 있다. 이와 다르게 실시 예의 제1 보호층(150)은 유리 섬유를 포함하지 않으면서, 열경화성 수지 또는 열가소성 수지에 실리카 또는 알루미나의 무기 필러가 배치된 절연층을 사용할 수 있다. 예를 들어, 제1 보호층(150)은 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다.
다만, 실시 예에 따라 일반적인 회로 기판에 이용되는 솔더 레지스트를 그대로 이용하여 본원의 제1 보호층(150) 및 제2 보호층(160)을 구현할 수도 있을 것이다. 예를 들어, 실시 예에 따라 상기 제1 보호층(150) 및 제2 보호층(160)은 광 개시제를 포함할 수도 있을 것이다.
도 7은 비교 예에 따른 공차(SRR: Solder Resist Registration)를 설명하기 위한 평면도이고, 도 8은 제1 실시 예에 따른 공차를 설명하기 위한 도면이다.
도 7의 (a)를 참조하면, 비교 예의 경우, 제1 패드(21)는 보호층(30)의 제1 오픈 영역(31)을 통해 노출되는 제1 부분(21a)과 상기 보호층(30)으로 덮이는 제2 부분(21b)을 포함한다. 이때, 비교 예에서는 상기 제1 오픈 영역(31)을 형성하기 위하여, 상기 보호층(30)을 노광 및 현상한다. 이때, 상기 보호층(30)은 노광 해상도가 DFR 대비 현저히 낮다. 이에 따라, 비교 예에서는 상기 제1 패드(21)의 센터(21C)와 상기 제1 오픈 영역(31)의 센터(31C)가 제1 공차(d1)만큼 틀어진 것을 확인할 수 있다. 구체적으로, 비교 예에서의 상기 제1 패드(21)의 센터(21C)와 상기 제1 오픈 영역(31)의 센터(31C) 사이의 제1 공차(d1)는 12.5㎛ 초과 또는 14㎛ 초과 또는 15㎛를 초과한다. 이에 따라, 비교 예에서는 상기 제1 오픈 영역(31)의 적어도 일부가 상기 제1 패드(21)와 수직으로 중첩되지 않는 얼라인 신뢰성 문제가 발생할 수 있다.
도 7의 (b)를 참조하면, 비교 예의 경우, 제2 패드(22)는 보호층(30)의 제2 오픈 영역(32)을 통해 전체적으로 노출된다. 이때, 비교 예에서는 상기 제2 오픈 영역(32)을 형성하기 위하여, 상기 보호층(30)을 노광 및 현상한다. 이때, 상기 보호층(30)은 노광 해상도가 DFR 대비 현저히 낮다. 이에 따라, 비교 예에서는 상기 제2 패드(22)의 센터(22C)와 상기 제2 오픈 영역(32)의 센터(32C)가 제2 공차(d2)만큼 틀어진 것을 확인할 수 있다. 구체적으로, 비교 예에서의 상기 제2 패드(22)의 센터(22C)와 상기 제2 오픈 영역(32)의 센터(32C) 사이의 제2 공차(d2)는 12.5㎛ 초과 또는 14㎛ 초과 또는 15㎛를 초과한다. 이에 따라, 비교 예에서는 상기 제2 패드(22)의 상면의 적어도 일부가 상기 보호층(30)에 의해 덮이는 얼라인 신뢰성 문제가 발생할 수 있다.
이에 반하여, 실시 예는 비교 예 대비 상기 공차를 현저히 줄일 수 있다.
예를 들어, 도 8의 (a)를 참조하면, 실시 예의 경우, 제1 패드(120-1)는 제1 보호층(150)의 제1 오픈 영역(151)을 통해 노출되는 제1 부분(120-1a)과 상기 제1 보호층(150)으로 덮이는 제2 부분(120-1b)을 포함한다. 이때, 실시 예에서는 상기 제1 오픈 영역(151)을 형성하기 위하여, 상기 제1 보호층(150)을 노광 및 현상하는 것이 아닌, DFR을 통해 형성된 레지스트 패턴(DFR1-F)을 이용한다. 이에 따라, 실시 예에서는 상기 제1 패드(120-1)의 센터(120-1C)와 상기 제1 오픈 영역(151)의 센터(151C)가 비교 예의 제1 공차(d1)보다 현저히 감소된 제3 공차(D1)만큼 틀어진 것을 확인할 수 있다. 구체적으로, 실시 예의 상기 제1 패드(120-1)의 센터(120-1C)와 상기 제1 오픈 영역(151)의 센터(151C) 사이의 제3 공차(D1)는 10㎛ 이하 또는 9㎛ 이하 또는 8㎛ 이하이다. 따라서, 실시 예는 상기 제1 오픈 영역(151)과 상기 제1 패드(120-1) 사이의 얼라인 정확도를 향상시킬 수 있다. 이를 통해 실시 예는 회로 기판의 전기적 신뢰성 및/또는 물리적 신뢰성을 더욱 향상시킬 수 있다.
또한, 도 8의 (b)를 참조하면, 실시 예의 경우, 제2 패드(120-2)는 제1 보호층(150)의 제2 오픈 영역(152)을 통해 전체적으로 노출된다. 이때, 실시 예에서는 상기 제2 오픈 영역(152)을 형성하기 위하여, 상기 제1 보호층(150)을 노광 및 현상하는 것이 아닌, DFR을 통해 형성된 레지스트 패턴(DFR1-F)을 이용한다. 이에 따라, 실시 예에서는 상기 제2 패드(120-2)의 센터(120-2C)와 상기 제2 오픈 영역(152)의 센터(152C)가 비교 예의 제2 공차(d2)보다 현저히 감소된 제4 공차(D2)만큼 틀어진 것을 확인할 수 있다. 구체적으로, 실시 예의 상기 제2 패드(120-2)의 센터(120-1C)와 상기 제2 오픈 영역(152)의 센터(152C) 사이의 제4 공차(D2)는 10㎛ 이하 또는 9㎛ 이하 또는 8㎛ 이하이다. 따라서, 실시 예는 상기 제2 오픈 영역(152)과 상기 제2 패드(120-2) 사이의 얼라인 정확도를 향상시킬 수 있다. 이를 통해 실시 예는 회로 기판의 전기적 신뢰성 및/또는 물리적 신뢰성을 더욱 향상시킬 수 있다.
실시 예는 절연층, 상기 절연층 상에 배치된 패드 및 상기 절연층 상에 배치되고 상기 패드와 수직으로 중첩되는 오픈 영역을 포함하는 보호층을 포함한다.
이때, 실시 예의 상기 보호층의 오픈 영역의 폭은 30㎛ 이하를 가진다. 예를 들어, 실시 예의 보호층의 오픈 영역의 폭은 10㎛ 내지 30㎛의 범위, 12㎛ 내지 28㎛의 범위 또는 13㎛ 내지 25㎛의 범위를 만족할 수 있다. 이를 통해 실시 예에서는
나아가, 실시 예의 상기 보호층의 오픈 영역은 두께 방향으로 갈수록 폭의 변화가 거의 없다. 예를 들어, 실시 예의 오픈 영역의 두께 방향으로의 전체 영역에서, 최대 폭을 가지는 영역과 최소 폭을 가지는 영역의 폭의 차이가 3㎛ 이하, 2.5㎛ 이하, 2㎛ 이하, 1.5㎛ 이하, 1㎛ 이하 또는 0.5㎛ 이하일 수 있다. 즉, 실시 예에서는 상기 보호층의 오픈 영역의 내측면의 하단에서의 언더컷을 제거하거나, 상기 언더컷의 수평 거리를 비교 예 대비 현저하게 감소시킬 수 있다.
이는, 상기 보호층의 오픈 영역이 상기 보호층을 노광 및 현상하는 것에 의해 형성되는 것이 아니라, 별도의 레지스트 패턴을 이용하기 때문이다. 즉, 실시 예는 감광성 필름을 이용하여 레지스트 패턴을 형성한 상태에서 상기 보호층을 배치한다. 따라서, 상기 보호층에는 상기 레지스트 패턴에 대응하는 오픈 영역이 형성될 수 있다. 이때, 감광성 필름은 내부에 필러를 포함하지 않는다. 이에 따라, 일반적으로 상기 감광성 필름을 노광 및 현상하여 형성되는 레지스트 패턴의 최소 사이즈는 필러를 포함하는 솔더 레지스트를 노광 및 현상하여 형성되는 레지스트 패턴보다 작다.
이에 따라, 실시 예는 솔더 레지스트와 같은 보호층 자체를 노광 및 현상하는 것이 아니라, 상대적으로 미세 패턴 구현이 가능한 감광성 필름을 노광 및 현상하여 레지스트 패턴을 형성한다. 그리고, 실시 예는 상기 레지스트 패턴을 이용하여 상기 보호층에 오픈 영역을 형성한다. 따라서, 실시 예는 상기 보호층에 형성되는 오픈 영역의 사이즈를 비교 예보다 줄일 수 있고, 이에 의해 회로 집적도를 향상시킬 수 있다.
나아가, 실시 예는 상기 보호층을 노광 및 현상하지 않기 때문에, 상기 보호층의 오픈 영역의 내측면에 형성되는 언더 컷을 제거할 수 있다. 이를 통해 실시 예는 회로 패턴층의 이격 간격을 더욱 줄일 수 있다.
한편, 실시 예는 상기 레지스트 패턴이 배치된 상태에서, 상기 보호층의 두께가 상기 레지스트 패턴의 두께보다 크도록 한 후에 이를 씨닝하는 공정을 진행한다. 즉, 실시 예는 씨닝 공정을 통해 보호층이 목표 두께를 가지도록 할 수 있다. 이때, 상기 씨닝(thinning) 공정을 진행하지 않고, 상기 보호층이 목표 두께를 가지도록 도포하는 공정을 진행할 수도 있다. 그러나 상기 씨닝 공정을 진행하지 않는 경우, 상기 보호층의 두께 편차가 커지고, 이에 따른 보호층의 평탄도가 저하되는 문제가 있다.
이에 반하여, 실시 예는 상기 씨닝 공정을 진행하기 때문에, 상기 보호층의 평탄도를 향상시킬 수 있다. 이를 통해 실시 예는 회로 기판 및 반도체 패키지의 전체적인 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.
또한, 실시 예의 보호층의 상면은 상기 씨닝 공정에 의해 전체적으로 필러가 노출될 수 있다. 그리고, 상기 노출된 필러는 상기 보호층의 상면의 표면 거칠기를 증가시킨다. 이를 통해 실시 예는 회로 기판에 반도체 소자를 실장한 이후의 몰딩 공정에서 상기 보호층과 상기 몰딩층 사이의 접합 면적을 증가시킬 수 있고, 이에 의해 접합력을 향상시킬 수 있다. 이를 통해 실시 예는 제품 신뢰성을 더욱 향상시킬 수 있다.
한편, 실시 예는 상기 보호층을 노광 및 현상하지 않기 때문에, 상기 보호층에 광 개시제가 포함되지 않아도 된다. 예를 들어, 일반적인 솔더 레지스트에는 노광 및 현상을 위한 광 개시제가 포함되어 있다. 이때, 상기 광 개시제는 회로 기판의 물리적 특성 및 전기적 특성을 저하시키는 요인으로 작용한다. 이때, 실시 예는 보호층에 광 개시제가 포함되지 않음에 따라 회로 기판의 물리적 특성 및 전기적 특성을 향상시킬 수 있다.
나아가, 실시 예는 상기 보호층에서의 광 개시제가 포함되지 않음에 따라 보호층으로 사용 가능한 절연층의 종류를 확대할 수 있고, 나아가 보호층 개발에 필요한 단가를 감소시킬 수 있다.
나아가, 실시 예는 보호층의 오픈 영역의 센터와 패드의 센서 사이의 공차를 비교 예 대비 현저히 줄일 수 있다. 이를 통해 실시 예는 반도체 소자의 실장성을 향상시킬 수 있고, 이를 통해 회로 기판 및 반도체 패키지의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.
도 9는 제2 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 9를 참조하여 제2 실시 예에 따른 회로 기판에 대해 설명하기로 한다.
제2 실시 예의 회로 기판은 절연층(210)을 포함한다.
또한, 제2 실시 예의 회로 기판은 절연층(210)의 상에 배치된 제1 회로 패턴층(220)을 포함한다. 또한, 제2 실시 예의 회로 기판은 절연층(210) 하에 배치된 제2 회로 패턴층(230)을 포함한다. 또한, 제2 실시 예의 회로 기판은 절연층(210)을 관통하는 관통 전극(240)을 포함한다. 또한, 제2 실시 예의 회로 기판은 절연층(210) 상에 배치되는 제1 보호층(250)을 포함한다. 또한, 제2 실시 예의 회로 기판은 절연층(210) 하에 배치되는 제2 보호층(260)을 포함한다.
상기 제1 회로 패턴층(220), 상기 제2 회로 패턴층(230) 및 상기 관통 전극(240)은 각각 제1 금속층(221, 231, 241) 및 제2 금속층(222, 232, 242)을 포함한다.
상기 제1 보호층(250) 및 제2 보호층(260)은 각각 적어도 하나의 오픈 영역을 포함한다.
이때, 제2 실시 예의 회로 기판은 제1 실시 예의 회로 기판 대비 제1 보호층(250) 및 제2 보호층(260)에 형성되는 오픈 영역에 차이가 있다.
이에 따라, 이하에서는 제1 보호층(250)에 형성되는 오픈 영역을 중심으로 설명한다.
제1 실시 예에서의 오픈 영역의 내측면은 절연층의 상면에 대해 실질적으로 수직한 경사를 가졌다.
이와 다르게, 제2 실시 예의 오픈 영역의 내측면은 절연층의 상면에 대해 경사를 가질 수 있다.
예를 들어, 제1 회로 패턴층(220)은 제1 패드(220-1) 및 제2 패드(220-2)를 포함한다. 그리고, 제1 보호층(250)은 상기 제1 패드(220-1)와 수직으로 중첩되는 제1 오픈 영역(251)을 포함한다. 또한, 상기 제1 보호층(250)은 상기 제2 패드(220-2)와 수직으로 중첩되는 제2 오픈 영역(252)을 포함한다.
이때, 상기 제1 오픈 영역(251) 및 제2 오픈 영역(252)의 기본적인 구조는 제1 실시 예와 동일하며, 이에 대한 상세한 설명은 생략한다.
상기 제1 오픈 영역(251)은 상기 제1 보호층(250)의 상면에서 하면으로 갈수록 폭이 변화할 수 있다. 예를 들어, 상기 제1 보호층(250)의 상기 제1 보호층(250)의 제1 내측면(251S)은 하측 방향을 향하여 폭이 감소하는 경사를 가질 수 있다. 즉, 제2 실시 예에서는 상기 제1 오픈 영역(251)을 형성하는데 사용되는 감광성 필름이 네거티브 타입이며, 상기 네거티브 타입의 감광성 필름을 이용하여 상기 레지스트 패턴(DFR1-F)을 형성할 수 있다. 이를 통해 상기 레지스트 패턴(DFR1-F)은 하측 방향을 향하여 폭이 감소하는 형상을 가질 수 있다. 그리고, 상기 레지스트 패턴(DFR1-F)에 의해 형성되는 상기 제1 보호층(250)의 제1 오픈 영역(251)의 제1 내측면(251S)은 하측 방향을 향하여 폭이 감소하는 경사를 가질 수 있다. 상기 네거티브 타입의 감광성 필름은 노광 및 현상 시에, 빛을 받지 않은 부분이 현상되어 제거되는 특성을 가진다.
이에 대응하게 상기 제1 보호층(250)의 제2 오픈 영역(252)의 제2 내측면(252S)도 하측 방향을 향하여 폭이 감소하는 경사를 가질 수 있다.
이때, 실시 예는 제1 내측면(251S) 및 제2 내측면(252S)에는 언더 컷이 포함되지 않는다. 이에 따라, 상기 제1 내측면(251S) 및 제2 내측면(252S) 각각은 상단에서 하단을 향하여 폭이 감소하는 경사를 가진다. 이때, 상기 제1 오픈 영역(251) 및 제2 오픈 영역(252)은 각각 상기 제1 내측면(251S) 및 제2 내측면(252S)의 상단에서 하단 방향으로 폭이 감소하는 경사만을 포함하며, 폭이 유지되는 경사나 폭이 증가하는 경사를 포함하지 않는다. 즉, 상기 폭이 유지되는 경사 또는 상기 폭이 증가하는 경사는 언더컷을 의미할 수 있다. 그리고, 실시 예는 언더 컷을 포함하지 않음에 따라 상기 제1 오픈 영역(251) 및 제2 오픈 영역(252)의 각각의 상기 제1 내측면(251S) 및 제2 내측면(252S)이 폭이 감소하는 경사만을 포함하며, 폭이 유지 또는 폭이 증가하는 경사를 포함하지 않을 수 있다.
이때, 실시 예는 상기와 같이 네거티브 타입의 감광성 필름을 사용하여 상기 제1 보호층(250)에 오픈 영역을 형성한다. 이를 통해, 실시 예는 상기 제1 보호층(250)에 오픈 영역을 형성한 이후에 상기 레지스트 패턴(DFR1-F)을 제거하는 과정에서, 상기 레지스트 패턴(DFR1-F)의 제거가 원활히 이루어지도록 할 수 있다. 이를 통해 실시 예는 상기 레지스트 패턴(DFR1-F)을 제거하는 공정에서 상기 제1 보호층(250)이 상기 절연층(210)으로부터 분리되는 문제를 해결할 수 있다.
도 10은 제3 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 10을 참조하여 제3 실시 예에 따른 회로 기판에 대해 설명하기로 한다.
제3 실시 예의 회로 기판은 절연층(310)을 포함한다.
또한, 제3 실시 예의 회로 기판은 절연층(310)의 상에 배치된 제1 회로 패턴층(320)을 포함한다. 또한, 제3 실시 예의 회로 기판은 절연층(310) 하에 배치된 제2 회로 패턴층(330)을 포함한다. 또한, 제3 실시 예의 회로 기판은 절연층(310)을 관통하는 관통 전극(340)을 포함한다. 또한, 제3 실시 예의 회로 기판은 절연층(310) 상에 배치되는 제1 보호층(350)을 포함한다. 또한, 제3 실시 예의 회로 기판은 절연층(310) 하에 배치되는 제2 보호층(360)을 포함한다.
상기 제1 회로 패턴층(320), 상기 제2 회로 패턴층(330) 및 상기 관통 전극(340)은 각각 제1 금속층(321, 331, 341) 및 제2 금속층(322, 332, 342)을 포함한다.
상기 제1 보호층(350) 및 제2 보호층(360)은 각각 적어도 하나의 오픈 영역을 포함한다.
이때, 제3 실시 예의 회로 기판은 제1 실시 예의 회로 기판 대비 제1 보호층(350) 및 제2 보호층(360)에 형성되는 오픈 영역에 차이가 있다.
이에 따라, 이하에서는 제1 보호층(350)에 형성되는 오픈 영역을 중심으로 설명한다.
제1 실시 예에서의 오픈 영역의 내측면은 절연층의 상면에 대해 실질적으로 수직한 경사를 가졌고, 제2 실시 예에서의 오픈 영역의 내측면은 하측 방향으로 갈수록 폭이 감소하는 경사를 가졌다.
이와 다르게, 제3 실시 예의 오픈 영역의 내측면은 하측 방향으로 갈수록 폭이 증가하는 경사를 가질 수 있다.
예를 들어, 제1 회로 패턴층(320)은 제1 패드(320-1) 및 제2 패드(320-2)를 포함한다. 그리고, 제1 보호층(350)은 상기 제1 패드(320-1)와 수직으로 중첩되는 제1 오픈 영역(351)을 포함한다. 또한, 상기 제1 보호층(350)은 상기 제2 패드(320-2)와 수직으로 중첩되는 제2 오픈 영역(352)을 포함한다.
이때, 상기 제1 오픈 영역(351) 및 제2 오픈 영역(352)의 기본적인 구조는 제1 실시 예와 동일하며, 이에 대한 상세한 설명은 생략한다.
상기 제1 오픈 영역(351)은 상기 제1 보호층(350)의 상면에서 하면으로 갈수록 폭이 변화할 수 있다. 예를 들어, 상기 제1 보호층(350)의 상기 제1 보호층(350)의 제1 내측면(351S)은 하측 방향을 향하여 폭이 증가하는 경사를 가질 수 있다. 즉, 제3 실시 예에서는 상기 제1 오픈 영역(351)을 형성하는데 사용되는 감광성 필름이 포지티브 타입이며, 상기 포지티브 타입의 감광성 필름을 이용하여 상기 레지스트 패턴(DFR1-F)을 형성할 수 있다. 이를 통해 상기 레지스트 패턴(DFR1-F)은 하측 방향을 향하여 폭이 증가하는 형상을 가질 수 있다. 그리고, 상기 레지스트 패턴(DFR1-F)에 의해 형성되는 상기 제1 보호층(350)의 제1 오픈 영역(351)의 제1 내측면(351S)은 하측 방향을 향하여 폭이 증가하는 경사를 가질 수 있다. 상기 포지티브 타입의 감광성 필름은 노광 및 현상 시에, 빛을 받은 부분이 현상되어 제거되는 특성을 가진다.
이에 대응하게 상기 제1 보호층(350)의 제2 오픈 영역(352)의 제2 내측면(352S)도 하측 방향을 향하여 폭이 감소하는 경사를 가질 수 있다. 이때, 제3 실시 예에서는 상기 오픈 영역의 폭이 하측 방향으로 갈수록 증가함에 따라, 상기 오픈 영역에 솔더 볼과 같은 접속부를 배치할 때, 상기 오픈 영역이 앵커 기능을 할 수 있다. 이를 통해 실시 예는 상기 접속부와의 접합성을 향상시킬 수 있다.
- 반도체 패키지 -
도 11은 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 11을 참조하면, 실시 예의 반도체 패키지는 도 2, 도 9 및 도 10에 도시된 회로 기판 중 어느 하나의 회로 기판을 포함할 수 있다. 또한, 상기 회로 기판은 다층 구조를 가질 수 있다.
실시 예의 반도체 패키지는 제1 접속부(410)를 포함한다. 즉, 회로 패턴의 회로 패턴층은 반도체 소자(420)의 실장 영역에 대응하게 배치된 패드들을 포함한다. 상기 패드는 제1 회로 패턴층의 제1 패드를 의미할 수 있고, 이와 다르게 제2 패드를 의미할 수 있다.
상기 제1 접속부(410)는 육면체 형상을 가질 수 있다. 상기 제1 접속부(410)의 단면은 사각형 형상을 포함할 수 있다. 상기 제1 접속부(410)의 단면은 직사각형 또는 정사각형을 포함할 수 있다. 예를 들어, 상기 제1 접속부(410)는 구형 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(410)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(410)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 상기 제1 접속부(410)의 단면 형상은 일측면에서 평면이고, 다른 일측면에서 곡면일 수 있다. 상기 제1 접속부(410)는 솔더 볼일 수 있으나, 이에 한정되는 것은 아니다.
실시 예의 반도체 패키지는 상기 제1 접속부(410) 상에 배치된 구성을 포함한다. 상기 제1 접속부(410) 상에 배치된 구성은 반도체 소자일 수 있고, 이와 다르게 인터포저일 수 있다. 이하에서는 상기 제1 접속부(410) 상에 배치된 구성이 반도체 소자(420)인 것으로 하여 설명한다.
상기 반도체 소자(420)는 로직 칩일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 반도체 소자(420)는 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어플리케이션 프로세서(AP) 칩일 수 있다. 상기 반도체 소자(420)는 하면에 단자(425)를 포함한다. 그리고, 상기 반도체 소자(420)의 단자(425)는 상기 제1 접속부(410)를 통해 상기 회로 기판의 회로 패턴층에 연결된다.
또한, 반도체 패키지는 언더필(430)을 포함할 수 있다. 상기 언더필(430)은 상기 회로 기판 상에서 상기 반도체 소자(420)의 주위를 덮으며 배치될 수 있다. 다만, 상기 언더필(430)은 선택적으로 생략될 수 있을 것이다. 예를 들어, 반도체 패키지는 상기 언더필(430)이 생략되면서, 상기 언더필(430)의 기능을 몰딩층(450)에서 수행할 수도 있을 것이다.
상기 반도체 패키지는 제2 접속부(440)를 포함할 수 있다. 상기 제2 접속부(440)는 상기 회로 기판의 회로 패턴층 상에 배치된다.
상기 제2 접속부(440)는 범프일 수 있다. 일 예로, 상기 제2 접속부(440)는 솔더 범프일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 접속부(440)는 포스트 범프일 수 있다. 예를 들어, 상기 제2 접속부(440)는 구리 포스트 및 상기 구리 포스트 상에 배치된 솔더 범프를 포함할 수 있다. 상기 제2 접속부(440)의 상면은 상기 반도체 소자(420)의 상면보다 높게 위치할 수 있다. 이를 통해, 상기 제2 접속부(440) 상에 배치되는 외부 기판(500)의 결합 공정에서 상기 반도체 소자(420)가 손상되는 것을 방지할 수 있다.
상기 반도체 패키지는 몰딩층(450)을 포함할 수 있다. 상기 몰딩층(450)은 상기 회로 기판 상에 배치된 구성들을 몰딩할 수 있다.
상기 몰딩층(450)은 EMC(Epoxy Mold Compound)일 수 있으나, 이에 한정되는 것은 아니다. 상기 몰딩층(450)은 저유전율을 가질 수 있다. 예를 들어, 상기 몰딩층(450)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 상기 몰딩층(450)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 상기 몰딩층(450)의 유전율(Dk)은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 상기 몰딩층(450)이 저유전율을 가지도록 하여, 상기 반도체 소자(420)에서 발생하는 열의 방열 특성을 높일 수 있다. 상기 몰딩층(450)은 개구를 포함할 수 있다. 예를 들어, 상기 몰딩층(450)은 상기 제2 접속부(440)의 상면과 수직 방향으로 중첩되는 개구를 포함할 수 있다.
반도체 패키지는 제3 접속부(460)를 포함한다.
상기 제3 접속부(460)는 상기 회로 기판의 최하측에 배치된 회로 패턴층 하에 배치될 수 있다. 상기 제3 접속부(460)는 실시 예의 반도체 패키지를 별도의 외부 기판(예를 들어, 전자 디바이스의 메인 보드)에 연결하기 위한 솔더일 수 있으나, 이에 한정되는 것은 아니다.
반도체 패키지는 외부 기판(500)을 포함한다. 상기 외부 기판(500)은 실시 예의 회로 기판과 결합되는 별도의 기판을 의미할 수 있다. 예를 들어, 상기 회로 기판에 배치된 반도체 소자(420)는 CPU나 GPU와 같은 로직 칩일 수 있고, 상기 외부 기판(500)은 상기 로직 칩과 연결되는 메모리 칩이 배치된 메모리 기판을 의미할 수 있다. 상기 외부 기판(500)은 메모리 칩에 대응하는 반도체 소자(420)가 배치된 메모리 기판과 상기 회로 기판 사이를 연결하는 인터포저일 수 있다.
상기 외부 기판(500)은 절연층(510), 회로층(520), 관통 전극(530), 상부 보호층(540) 및 하부 보호층(550)을 포함할 수 있다. 그리고, 상기 외부 기판(500)은 제4 접속부(560)를 포함할 수 있다. 상기 제4 접속부(560)는 상기 외부 기판(500) 과 상기 제3 접속부(440) 사이에 배치될 수 있다.
또한, 반도체 패키지는 제5 접속부(570)를 포함할 수 있다. 제5 접속부(570)는 상기 외부 기판(500) 상에 배치될 수 있다.
반도체 패키지는 반도체 소자(580)를 포함할 수 있다. 상기 반도체 소자(580)는 상기 제5 접속부(570)를 통해 상기 외부 기판(500) 상에 실장될 수 있다. 상기 반도체 소자(580)는 메모리 칩일 수 있으나, 이에 한정되는 것은 아니다. 상기 반도체 소자(580)의 단자(585)는 상기 제5 접속부(570)를 통해 상기 외부 기판(500)과 전기적으로 연결될 수 있다. 이때, 상기 반도체 소자(580)가 플립칩 방식으로 실장되는 것으로 도시하였으나, 이에 한정되는 않는다. 상기 반도체 소자(580)는 스택 메모리 칩일 수 있고, 이에 따라 별도의 와이어와 같은 연결부재를 통해 상기 외부 기판(500)과 전기적으로 연결될 수 있다.
-제조 방법-
이하에서는 실시 예에 따른 회로 기판의 제조 방법에 대해 설명하기로 한다.
도 12 내지 도 19는 실시 예에 따른 회로 기판의 제조 방법을 제조 공정 순으로 나타낸 단면도이다.
도 12를 참조하면, 실시 예에서는 절연층(110)을 준비한다.
이후, 실시 예는 상기 절연층(110)의 상면 및 하면을 관통하는 관통 홀(VH)을 형성한다.
다음으로, 도 13을 참조하면 실시 예는 상기 절연층(110) 상에 상기 관통 홀(VH)을 채우는 관통 전극(140)을 형성할 수 있다. 또한, 실시 예는 상기 절연층(110)의 상면에 제1 패드(120-1) 및 제2 패드(120-2)를 포함하는 제1 회로 패턴층(120)을 형성할 수 있다. 또한, 실시 예는 상기 절연층(120)의 하면에 제2 회로 패턴층(130)을 형성할 수 있다.
이후, 도 14를 참조하면, 실시 예는 상기 절연층(120)의 상에 제1 드라이 필름(DFR1)을 형성한다. 이때, 상기 제1 드라이 필름(DFR1)은 상기 제1 회로 패턴층(120)을 전체적으로 덮으며 배치될 수 있다.
또한, 실시 예는 상기 절연층(120) 아래에 제2 드라이 필름(DFR2)을 형성한다. 이때, 상기 제2 드라이 필름(DFR2)은 상기 제2 회로 패턴층(130)을 전체적으로 덮으며 배치될 수 있다.
다음으로, 도 15를 참조하면, 실시 예는 상기 제1 드라이 필름(DFR1)을 노광하여 경과하여, 제1 노광 패턴(ER1)을 형성하는 공정을 진행할 수 있다. 이때, 상기 제1 드라이 필름(DFR1)은 네거티브 타입일 수 있다. 이에 따라, 빛을 받지 않은 부분은 추후 현상에 의해 제거되며, 상기 빛을 받은 제1 노광 패턴(ER1)은 제거되지 않을 수 있다.
또한, 실시 예는 상기 제2 드라이 필름(DFR2)을 노광하여 경과하여, 제2 노광 패턴(ER2)을 형성하는 공정을 진행할 수 있다. 이때, 상기 제2 드라이 필름(DFR2)은 네거티브 타입일 수 있다. 이에 따라, 빛을 받지 않은 부분은 추후 현상에 의해 제거되며, 상기 빛을 받은 제2 노광 패턴(ER2)은 제거되지 않을 수 있다.
다음으로, 도 16을 참조하면, 실시 예는 상기 제1 드라이 필름(DFR1)에서 상기 제1 노광 패턴(ER1)을 제외한 영역을 제거하여, 제1 레지스트 패턴(DFR1-F)을 형성하는 공정을 진행할 수 있다. 이때, 상기 제1 레지스트 패턴(DFR1-F)은 상기 절연층(120) 상에서 제1 보호층(150)의 오픈 영역이 형성될 영역에 대응하게 형성될 수 있다.
또한, 실시 예는 상기 제2 드라이 필름(DFR2)에서 상기 제2 노광 패턴(ER2)을 제외한 영역을 제거하여, 제2 레지스트 패턴(DFR2-F)을 형성하는 공정을 진행할 수 있다. 이때, 상기 제2 레지스트 패턴(DFR2-F)은 상기 절연층(120) 상에서 제2 보호층(160)의 오픈 영역이 형성될 영역에 대응하게 형성될 수 있다.
다음으로, 도 17을 참조하면, 실시 예는 상기 절연층(120) 상에 상기 제1 레지스트 패턴(DFR1-F)을 덮는 제1 보호층(150R)을 형성할 수 있다. 또한, 실시 예는 상기 절연층(120) 아래에 제2 레지스트 패턴(DFR2-F)을 덮는 제2 보호층(160R)을 형성할 수 있다.
다음으로 도 18을 참조하면, 실시 예는 제1 보호층(150R)을 씨닝으로 제거하여, 상기 제1 보호층(150R)을 목표 두께로 줄이는 공정을 진행할 수 있다.
상기 씨닝 공정은 테트라메틸암모늄하이드록시드(TMAH) 또는 트리메틸-2-하이드록시에틸암모늄하이드록사이드(콜린) 등이 함유된 유기 알칼리성 화합물을 이용하여 진행될 수 있다.
또한, 실시 예는 제2 보호층(160R)을 씨닝으로 제거하여, 상기 제2 보호층(160R)을 목표 두께로 줄이는 공정을 진행할 수 있다.
다음으로, 도 19를 참조하면, 실시 예는 상기 제1 레지스트 패턴(DFR1-F) 및 제2 레지스트 패턴(DFR2-F)을 제거하는 공정을 진행할 수 있다. 이에 의해, 실시 예는 상기 제1 레지스트 패턴(DFR1-F) 및 제2 레지스트 패턴(DFR2-F)에 대응하게, 상기 제1 보호층(150) 및 제2 보호층(160)에 각각 오픈 영역이 형성될 수 있다.
한편, 상술한 발명의 특징을 갖는 회로기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 회로기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (15)

  1. 절연층;
    상기 절연층 상에 배치되고, 패드를 포함하는 제1 회로 패턴층; 및
    상기 절연층 상에 배치되고, 상기 패드의 상면과 수직으로 중첩되는 오픈 영역을 포함하는 제1 보호층을 포함하고,
    상기 제1 보호층의 상기 오픈 영역의 폭은 30㎛ 이하이고,
    상기 제1 보호층의 상면의 표면 거칠기는,
    상기 제1 보호층의 상기 오픈 영역의 내측면의 표면 거칠기와 다른,
    회로 기판.
  2. 제1항에 있어서,
    상기 제1 보호층의 상기 오픈 영역의 폭은 10㎛ 내지 30㎛의 범위를 만족하는,
    회로 기판.
  3. 제2항에 있어서,
    상기 제1 보호층의 상기 상면의 표면 거칠기는,
    상기 제1 보호층의 상기 오픈 영역의 내측면의 표면 거칠기보다 큰,
    회로 기판.
  4. 제3항에 있어서,
    상기 제1 보호층은 레진 및 상기 레진 내에 분산된 필러를 포함하고,
    상기 필러는 상기 제1 보호층의 상면을 통해 노출되는,
    회로 기판.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 패드는 제1 패드를 포함하고,
    상기 오픈 영역은 상기 제1 패드와 수직으로 부분적으로 중첩되는 제1 오픈 영역을 포함하며,
    상기 제1 오픈 영역의 폭은 상기 제1 패드의 폭보다 작고,
    상기 제1 오픈 영역의 폭은 10㎛ 내지 30㎛의 범위를 만족하는,
    회로 기판.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 패드는 제2 패드를 포함하고,
    상기 오픈 영역은 상기 제2 패드와 수직으로 전체적으로 중첩되는 제2 오픈 영역을 포함하며,
    상기 제2 오픈 영역의 폭은 상기 제2 패드의 폭보다 크고,
    상기 제2 오픈 영역의 폭은 10㎛ 내지 30㎛의 범위를 만족하는,
    회로 기판.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 오픈 영역의 내측면은,
    상기 제1 보호층의 상면에서 상기 제1 보호층의 하면을 향하여 상기 오픈 영역의 폭이 감소하는 경사를 가지는,
    회로 기판.
  8. 제7항에 있어서,
    상기 오픈 영역의 내측면은 상기 폭이 유지되거나, 상기 폭이 증가하는 경사를 포함하지 않는,
    회로 기판.
  9. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 오픈 영역의 내측면은,
    상기 제1 보호층의 상면에서 상기 제1 보호층의 하면을 향하여 상기 오픈 영역의 폭이 증가하는 경사를 가지는,
    회로 기판.
  10. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 오픈 영역의 두께 방향으로의 최대 폭과 최소 폭의 차이는, 3㎛ 이하인,
    회로 기판.
  11. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 오픈 영역의 센터와 상기 패드의 센터 사이의 공차는 10㎛ 이하인,
    회로 기판.
  12. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 보호층은, 광 개시제를 포함하지 않는 솔더 레지스트를 포함하는,
    회로 기판.
  13. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 보호층은, 열경화성 수지 또는 열가소성 수지에 실리카 또는 알루미나의 무기 필러가 배치되고, 유리 섬유를 포함하지 않는 절연 물질을 포함하는,
    회로 기판.
  14. 절연층;
    상기 절연층 상에 배치되고, 패드를 포함하는 제1 회로 패턴층;
    상기 절연층 상에 배치되고, 상기 패드의 상면과 수직으로 중첩되는 오픈 영역을 포함하는 제1 보호층;
    상기 제1 보호층의 상기 오픈 영역과 수직으로 중첩된 상기 패드 상에 배치된 접속부; 및
    상기 접속부 상에 실장된 반도체 소자를 포함하고,
    상기 제1 보호층의 상기 오픈 영역의 폭은 10㎛ 내지 30㎛의 범위를 만족하고,
    상기 제1 보호층의 상기 상면의 표면 거칠기는,
    상기 제1 보호층의 상기 오픈 영역의 내측면의 표면 거칠기보다 크며,
    상기 제1 보호층은 레진 및 상기 레진 내에 분산된 필러를 포함하고,
    상기 필러는 상기 제1 보호층의 상면을 통해 노출되는,
    반도체 패키지.
  15. 제14항에 있어서,
    상기 제1 보호층의 상면을 통해 노출된 상기 필러를 덮으며 배치되고, 상기 반도체 소자를 몰딩하는 몰딩층을 더 포함하는,
    반도체 패키지.
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