KR20240048190A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20240048190A
KR20240048190A KR1020220127668A KR20220127668A KR20240048190A KR 20240048190 A KR20240048190 A KR 20240048190A KR 1020220127668 A KR1020220127668 A KR 1020220127668A KR 20220127668 A KR20220127668 A KR 20220127668A KR 20240048190 A KR20240048190 A KR 20240048190A
Authority
KR
South Korea
Prior art keywords
insulating layer
semiconductor package
electrode
substrate
clause
Prior art date
Application number
KR1020220127668A
Other languages
English (en)
Inventor
정원석
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020220127668A priority Critical patent/KR20240048190A/ko
Priority to PCT/KR2023/015445 priority patent/WO2024076211A1/ko
Publication of KR20240048190A publication Critical patent/KR20240048190A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

실시 예에 따른 반도체 패키지는 제1 절연층; 상기 제1 절연층 상에 배치된 제2 절연층; 상기 제2 절연층 상에 배치된 제3 절연층; 상기 제3 절연층 내에 매립된 제4 절연층; 상기 제3 절연층 상에 배치된 제5 절연층을 포함하고, 상기 제1 절연층, 상기 제2 절연층 상기 제3 절연층, 상기 제4 절연층은 서로 다른 물질로 구비되고, 상기 제2 절연층과 상기 제5 절연층은 서로 같은 물질로 구비되고, 상기 제4 절연층의 상면과 상기 제3 절연층의 상면 사이의 수직 방향의 두께는 상기 제2 절연층의 수직 방향의 두께보다 작다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
실시 예는 반도체 패키지에 관한 것으로, 특히 기계적 신뢰성 및 전기적 신뢰성이 개선된 반도체 패키지에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 반도체 패키지 기판에 더 많은 수의 반도체 소자를 배치하기 위한 기술들이 제안 및 연구되고 있다. 다만, 일반적인 반도체 패키지는 하나의 반도체 소자가 탑재되는 것을 기본으로 하기 때문에 원하는 성능을 얻는데 한계가 있다.
이에 따라, 최근에는 복수의 기판을 이용하여 다수의 반도체 소자를 배치한 반도체 패키지가 제공되고 있다. 이러한 반도체 패키지는 복수의 반도체 소자가 기판상에서 상호 수평 방향 및/또는 수직 방향으로 연결되는 구조를 가진다. 이에 따라, 상기 반도체 패키지는 반도체 소자의 실장 면적을 효율적으로 사용하고, 반도체 소자 사이의 짧은 신호 전송 패스를 통해 고속 신호의 전송 가능한 장점이 있다.
이러한 장점으로 인해, 상기와 같은 반도체 패키지는 모바일 기기 등에 많이 적용되고 있다.
또한, 사물 인터넷(IoT:Internet of Things)을 제공하는 제품, 자율 주행차 및 고성능 서버 등에 적용되는 반도체 패키지는 고집적화 추세에 따라 반도체 소자의 개수 및/또는 각각의 반도체 소자의 사이즈가 커지거나, 반도체 소자의 기능적인 부분이 분할되면서 반도체 칩렛(Chiplet)으로 그 개념이 확장되고 있다.
이에 따라, 반도체 소자 및/또는 반도체 칩렛(Chiplet) 간 상호 통신이 중요해지고 있고, 이에 따라, 반도체 패키지의 기판과 반도체 소자 사이에 인터포저를 배치하는 추세이다.
인터포저는 반도체 소자 및/또는 반도체 칩렛(Chiplet) 간 상호 통신을 원활히 하거나, 또는 반도체 소자와 반도체 패키지 기판을 상호 연결하기 위해 반도체 소자에서 반도체 패키지로 향할수록 회로 패턴의 폭이나 너비를 점진적으로 증가시키는 재배선층의 기능을 함으로써, 반도체 소자의 회로 패턴에 비해 상대적으로 큰 회로 패턴을 갖는 반도체 패키지 기판과 반도체 소자 사이의 전기적 신호를 원활히 할 수 있는 기능을 할 수 있다.
인터포저는 복수의 반도체 소자 및/또는 반도체 칩렛(Chiplet)을 전체적으로 실장하기 위해 복수의 반도체 소자 및/또는 반도체 칩렛(Chiplet)의 전체 면적 이상의 면적을 가질 수도 있고, 또는 반도체 소자 및/또는 반도체 칩렛(Chiplet) 간 상호 연결을 위한 부분에만 배치될 수도 있다. 즉, 인터포저의 면적은 복수의 반도체 소자 및/또는 반도체 칩렛(Chiplet)의 개수가 증가함에 따라 같이 증가할 수도 있지만, 증가하지 않을 수도 있다. 그러나, 복수의 반도체 소자 및/또는 반도체 칩렛(Chiplet)의 개수가 증가함에 따라 상기 반도체 패키지의 기판의 면적은 증가하는 추세에 있다. 이에 따라, 반도체 패키지의 면적이 넓어질수록 상기 반도체 패키지가 더 크게 휘어지는 문제를 가진다.
한편, 반도체 패키지에 적용되는 패키지 기판 및/또는 인터포저에는 반도체 소자 및/또는 반도체 칩렛(Chiplet)과 연결되는 연결 부재가 구비된다. 상기 연결 부재는 복수의 반도체 소자 및/또는 반도체 칩렛(Chiplet) 사이를 수평적으로 연결하는 기능을 한다. 이에 따라, 상기 패키지 기판 및/또는 인터포저에는 상기 연결 부재가 매립될 수 있다. 이때, 상기 연결 부재는 무기물 브리지 및 유기물 브리지 중 어느 하나일 수 있다.
그리고 상기 연결 부재를 구성하는 무기물 및/또는 유기물은 상기 패키지 기판 및/또는 인터포저에 구비된 절연층과 다른 절연 물질을 포함할 수 있다. 이에 의해, 상기 패키지 기판 및/또는 인터포저와 상기 연결 부재의 열팽창 계수는 서로 다를 수 있다. 이로 인해, 상기 반도체 패키지에 열적 스트레스가 가해지는 경우, 상기 패키지 기판 및/또는 인터포저에 매립된 연결 부재에 상기 스트레스가 집중될 수 있다. 이로 인해, 상기 반도체 패키지에서 상기 연결 부재가 매립된 영역에서 크랙이 발생하는 문제가 있다.
실시 예는 새로운 구조의 반도체 패키지를 제공한다.
또한, 실시 예는 휨 특성이 개선된 반도체 패키지를 제공한다.
또한, 실시 예는 기판과 연결 부재 사이 간의 전기적 신뢰성 및 기계적 신뢰성이 향상된 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 반도체 패키지는 제1 절연층; 상기 제1 절연층 상에 배치된 제2 절연층; 상기 제2 절연층 상에 배치된 제3 절연층; 상기 제3 절연층 내에 매립된 제4 절연층; 상기 제3 절연층 상에 배치된 제5 절연층을 포함하고, 상기 제1 절연층, 상기 제2 절연층 상기 제3 절연층, 상기 제4 절연층은 서로 다른 물질로 구비되고, 상기 제2 절연층과 상기 제5 절연층은 서로 같은 물질로 구비되고, 상기 제4 절연층의 상면과 상기 제3 절연층의 상면 사이의 수직 방향의 두께는 상기 제2 절연층의 수직 방향의 두께보다 작다.
또한, 상기 제4 절연층의 하면과 상기 제3 절연층의 하면 사이의 수직 방향의 두께는 상기 제2 절연층의 수직 방향의 두께보다 작다.
또한, 상기 제2 절연층은 제1 수지층 및 상기 제1 수지층 내에 구비된 제1 강화 부재를 포함한다.
또한, 상기 제4 절연층은 제2 수지층 및 상기 제2 수지층 내에 구비된 제2 강화 부재를 포함하고, 상기 제1 강화 부재의 층수 또는 두께는 상기 제2 강화 부재의 층수 또는 두께와 다르다.
또한, 상기 제1 및 제2 강화 부재는 필러와 구분되는 유리 섬유 또는 강화 섬유를 포함한다.
또한, 상기 제1 강화 부재의 층수는 상기 제2 강화 부재의 층수보다 작다.
또한, 상기 제1 강화 부재의 단일 층의 두께는 상기 제2 강화 부재의 단일 층의 두께보다 작다.
또한, 상기 제3 절연층은 강화 부재를 구비하지 않는다.
또한, 상기 반도체 패키지는 상기 제2 절연층의 적어도 일부 영역을 관통하는 제1 전극부; 상기 제3 절연층의 적어도 일부 영역을 관통하는 제2 전극부; 및 상기 제4 절연층을 관통하는 제3 전극부를 포함한다.
또한, 상기 제1 전극부는 제1 패드부 및 제1 관통부를 포함하고, 상기 제1 관통부는 상기 제2 절연층의 하면에서 상기 제2 절연층의 상면을 향할수록 폭이 점진적으로 감소하는 경사를 가진다.
또한, 상기 제2 전극부는 제2 패드부 및 제2 관통부를 포함하고, 상기 제2 관통부는 상기 제3 절연층의 하면에서 상기 제4 절연층의 하면을 향할수록 폭이 점진적으로 감소하는 경사를 가지며, 상기 제1 관통부의 경사는 상기 제2 관통부의 경사와 다르다.
또한, 상기 제3 전극부는 제3 패드부 및 제3 관통부를 포함하고, 상기 제3 관통부는, 상기 제4 절연층의 상면에 인접하고 상기 제4 절연층의 하면을 향할수록 폭이 점진적으로 감소하는 제1 경사; 및 상기 제4 절연층의 하면에 인접하고 상기 제4 절연층의 상면을 향할수록 폭이 점진적으로 감소하는 제2 경사를 포함한다.
또한, 상기 제1 관통부의 수직 방향의 두께는 상기 제2 관통부의 수직 방향의 두께보다 크고 상기 제3 관통부의 수직 방향의 두께보다 작으며, 상기 제2 관통부의 수직 방향의 두께는 상기 제1 및 제3 관통부 각각의 수직 방향의 두께보다 작고, 상기 제3 관통부의 수직 방향의 두께는 상기 제1 및 제2 관통부 각각의 수직 방향의 두께보다 크다.
또한, 상기 제1 관통부 및 제3 관통부 각각은 강화 부재와 수평으로 중첩되는 오목부를 구비하고, 상기 제2 관통부는 상기 강화 부재와 수평으로 중첩된 오목부를 구비하지 않는다.
또한, 상기 제1 관통부에 구비된 오목부의 개수 또는 단일 오목부의 수직 방향의 두께는 상기 제3 관통부에 구비된 오목부의 개수 또는 단일 오목부의 수직 방향의 두께보다 작다.
또한, 상기 제4 절연층은 상기 제4 절연층의 상면 및 하면을 관통하는 관통 홀을 구비하고, 상기 관통 홀에 인접한 상기 제4 절연층의 상면에 배치된 제1 더미 전극; 및 상기 관통 홀에 인접한 상기 제4 절연층의 하면에 배치된 제2 더미 전극을 포함한다.
또한, 상기 제1 더미 전극의 측면 및 상기 제2 더미 전극의 측면 중 적어도 하나는, 상기 제4 절연층의 상기 관통 홀의 측벽과 동일 평면 상에 배치된다.
또한, 상기 제1 더미 전극의 측면, 상기 제2 더미 전극의 측면 및 상기 제4 절연층의 상기 관통 홀의 측벽은 동일 평면 상에 배치된다.
또한, 상기 제1 더미 전극의 측면과 상기 제2 더미 전극의 측면은 수직 방향을 따라 서로 어긋난다.
또한, 상기 관통 홀의 상부 폭과 하부 폭은 서로 다르다.
또한, 상기 반도체 패키지는 상기 관통 홀 내에 배치된 연결 부재를 포함한다.
또한, 상기 연결 부재는 반도체 능동 소자, 반도체 수동 소자, 무기물 브리지 및 유기물 브리지 중 어느 하나이다.
또한, 상기 제1 더미 전극의 상면은 상기 연결 부재의 단자의 상면과 단차를 가진다.
또한, 상기 연결 부재의 단자의 상면은 상기 제1 더미 전극의 상면보다 높게 위치하고, 상기 단차의 수직 거리는 8㎛ 이하이다.
실시 예의 반도체 패키지는 제1 절연층과, 상기 제1 절연층 상에 배치된 제2 절연층과, 상기 제2 절연층 상에 배치된 제3 절연층과, 상기 제3 절연층 내에 매립된 제4 절연층과, 상기 제3 절연층 상에 배치된 제5 절연층을 포함하고, 상기 제1 절연층, 상기 제2 절연층 상기 제3 절연층, 상기 제4 절연층은 서로 다른 물질로 구비되고, 상기 제2 절연층과 상기 제5 절연층은 서로 같은 물질로 구비되고, 상기 제4 절연층의 상면과 상기 제3 절연층의 상면 사이의 수직 방향의 두께는 상기 제2 절연층의 수직 방향의 두께보다 작을 수 있다. 이를 통해 실시 예는 상기 제3 절연층을 이용하여 상기 반도체 패키지가 특정 방향으로 휘어지는 것을 방지하면서 상기 반도체 패키지를 박형화할 수 있다.
구체적으로, 상기 제3 절연층은 상대적으로 낮은 영률을 가질 수 있고, 이를 통해 반도체 패키지에 작용하는 휨 발생을 억제하는 기능을 할 수 있고, 나아가 반도체 패키지에 인가되는 충격을 흡수하면서 상기 반도체 패키지가 특정 방향으로 크게 휘어지는 것을 방지하는 기능을 할 수 있다. 이를 통해, 실시 예는 상기 반도체 패키지가 특정 방향으로 크게 휘어짐에 따른 동작 특성 저하 문제를 해결할 수 있고, 나아가 상기 충격에 의해 상기 제3 절연층 내에 배치된 연결 부재가 손상되는 것을 해결할 수 있다. 또한, 실시 예는 상기 제3 절연층을 이용하여 상기 연결 부재와 연결되는 전극부를 배치할 수 있고, 이를 통해 상기 전극부와 상기 연결 부재 사이의 정렬성을 향상시킬 수 있다.
또한, 상기 제4 절연층은 관통 홀을 포함할 수 있고, 상기 연결 부재는 상기 관통 홀 내에 구비될 수 있다. 그리고, 상기 제4 절연층의 상면에는 제1 더미 전극이 구비되고 상기 제4 절연층의 하면에는 제2 더미 전극이 구비될 수 있다. 상기 제1 더미 전극 및 제2 더미 전극 중 적어도 하나의 측면은 상기 관통 홀의 측벽과 동일 평면 상에 위치할 수 있다. 상기 제1 및 제2 더미 전극은 상기 관통 홀을 레이저 공정을 형성하는데 사용되는 전극일 수 있다. 그리고, 실시 예는 상기 제1 및 제2 더미 전극을 이용하여 상기 관통 홀의 상부 폭과 하부 폭이 실질적으로 동일하도록 할 수 있고, 이를 통해 상기 상부 폭과 하부 폭의 차이만큼 커지는 데드 영역의 면적을 줄일 수 있다. 이에 따라 실시 예는 반도체 패키지를 박형화할 수 있다.
또한, 실시 예는 상기 제1 더미 전극과 제2 더미 전극이 수직 방향을 따라 어긋나게 위치하도록 하여 상기 관통 홀의 형상을 변경할 수 있다. 이를 통해 실시 예는 상기 연결 부재의 형상에 따라 상기 관통 홀의 형상을 자유롭게 변경 가능하며, 이에 따른 디자인 자유도를 향상시킬 수 있다.
또한, 실시 예는 상기 연결 부재의 단자의 상면과 상기 제1 더미 전극의 상면이 단차를 가질 수 있고, 상기 단차가 일정 수준 이하를 유지하도록 관리한다. 이를 통해, 실시 예는 전극부와 상기 단자 사이의 연결 정렬도를 높일 수 있고, 나아가 상기 관통 홀을 절연 물질로 충진하는 공정에서 발생하는 보이드를 최소화할 수 있다.
도 1a는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1b는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1c는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1d는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1e는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1f는 제6 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1g는 제7 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 3은 도 2의 제1 전극부를 나타낸 단면도이다.
도 4는 도 2의 제2 전극부를 나타낸 단면도이다.
도 5는 도 2의 제3 전극부를 나타낸 단면도이다.
도 6은 실시 예에 따른 제3 전극부의 더미 전극을 나타낸 평면도이다.
도 7은 제1 실시 예에 따른 더미 전극 및 관통 홀을 나타낸 단면도이다.
도 8은 제2 실시 예에 따른 더미 전극 및 관통 홀을 나타낸 단면도이다.
도 9는 제3 실시 예에 따른 더미 전극 및 관통 홀을 나타낸 단면도이다.
도 10은 제1 실시 예에 따른 더미 전극과 연결 부재의 단자의 위치를 나타낸 단면도이다.
도 11은 제2 실시 예에 따른 더미 전극과 연결 부재의 단자의 위치를 나타낸 단면도이다.
도 12는 제2 실시 예에 따른 회로 기판을 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.
-전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 반도체 패키지가 적용되는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 반도체 소자가 실장될 수 있다.
상기 반도체 소자는 능동소자 및/또는 수동소자를 포함할 수 있다. 능동소자는 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC) 형태의 반도체칩일 수 있다. 반도체 소자는 로직 칩, 메모리칩 등일 수 있다. 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 애플리케이션 프로세서(AP) 칩이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다.
메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
또한, 상기 전자 디바이스는 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 차량, 고성능 서버, 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
이하에서는 실시 예에 따른 회로 기판을 포함하는 반도체 패키지에 대해 설명하기로 한다. 실시 예의 반도체 패키지는 추후 설명될 회로 기판을 포함한 다양한 패키지 구조를 가질 수 있다.
그리고 일 실시 예에서의 상기 회로 기판은 이하에서 설명되는 제1 기판일 수 있다.
또한, 다른 실시 예에서의 상기 회로 기판은 이하에서 설명되는 제2 기판일 수 있다.
도 1a는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1b는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1c는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1d는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1e는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1f는 제6 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1g는 제7 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1a를 참조하면, 제1 실시 예의 반도체 패키지는 제1 기판(1100), 제2 기판(1200) 및 반도체 소자(1300)를 포함할 수 있다.
상기 제1 기판(1100)은 패키지 기판을 의미할 수 있다.
예를 들어, 상기 제1 기판(1100)은 적어도 하나의 외부 기판이 결합되는 공간을 제공할 수 있다. 상기 외부 기판은 상기 제1 기판(1100) 상에 결합되는 제2 기판(1200)을 의미할 수 있다. 또한, 상기 외부 기판은 상기 제1 기판(1100)의 하부에 결합되는 전자 디바이스에 포함된 메인 보드를 의미할 수 있다.
또한, 도면상에 도시하지는 않았지만, 상기 제1 기판(1100)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다.
상기 제1 기판(1100)은 적어도 하나의 절연층 및, 상기 적어도 하나의 절연층에 배치된 전극부를 포함할 수 있다.
상기 제1 기판(1100) 상에는 제2 기판(1200)이 배치될 수 있다.
상기 제2 기판(1200)은 인터포저일 수 있다. 예를 들어, 상기 제2 기판(1200)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다. 상기 제2 기판(1200)은 상기 적어도 하나의 반도체 소자(1300)와 연결될 수 있다. 예를 들어, 제2 기판(1200)은 제1 반도체 소자(1310) 및 제2 반도체 소자(1320)가 실장되는 공간을 제공할 수 있다. 상기 제2 기판(1200)은 상기 제1 반도체 소자(1310)와 제2 반도체 소자(1320) 사이를 전기적으로 연결하면서, 상기 제1 및 제2 반도체 소자(1310, 1320)와 상기 제1 기판(1100) 사이를 전기적으로 연결할 수 있다. 즉, 상기 제2 기판(1200)은 복수의 반도체 소자 사이의 수평적 연결 기능 및 반도체 소자와 패키지 기판 사이의 수직적 연결 기능을 할 수 있다.
도 1a에서는 상기 제2 기판(1200) 상에 2개의 반도체 소자(1310, 1320)가 배치되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 기판(1200) 상에는 1개의 반도체 소자가 배치될 수 있고, 이와 다르게 3개 이상의 반도체 소자가 배치될 수 있다.
제2 기판(1200)은 상기 적어도 하나 이상의 반도체 소자(1300)와 상기 제1 기판(1100) 사이에 배치될 수 있다.
일 실시 예에서, 상기 제2 기판(1200)은 반도체 소자 기능을 하는 액티브 인터포저일 수 있다. 상기 제2 기판(1200)이 반도체 소자 기능을 하는 경우, 실시 예의 반도체 패키지는 상기 제1 기판(1100) 상에 수직 방향으로의 적층 구조를 가지고 복수의 로직 칩의 기능을 가질 수 있다. 로직 칩의 기능을 가질 수 있다는 것은, 능동 소자 및 수동 소자의 기능을 가질 수 있음을 의미할 수 있다. 능동 소자의 경우 수동 소자와 다르게 전류와 전압의 특성이 선형적이지 않을 수 있고, 액티브 인터포저의 경우 능동 소자의 기능을 가질 수 있다. 또한, 액티브 인터포저는 해당 로직 칩의 기능을 하면서, 이의 상부에 배치된 제2 로직 칩과 상기 제1 기판(1100) 사이의 신호 전달 기능을 수행할 수 있다.
다른 실시 예에 따르면, 상기 제2 기판(1200)은 패시브 인터포져일 수 있다. 예를 들어, 상기 제2 기판(1200)은 상기 반도체 소자(1300)와 상기 제1 기판(1100) 사이에서의 신호 중계 기능을 할 수 있고, 저항, 캐패시터, 인덕터 등의 패시브 소자 기능을 가질 수 있다. 예를 들어, 상기 반도체 소자(1300)는 5G, 사물인터넷(IOT, Internet of Things), 화질 증가, 통신 속도 증가 등의 이유로 단자의 개수가 점차 증가하고 있다. 즉 상기 반도체 소자(1300)에 구비되는 단자의 개수가 증가하고, 이에 의해 단자의 폭이나 복수의 단자들 사이의 간격이 감소하고 있다. 이때, 상기 제1 기판(1100)은 전자 디바이스의 메인 보드와 연결될 수 있다. 이에 따라, 상기 제1 기판(1100)에 구비된 전극들이 상기 반도체 소자(1300) 및 상기 메인 보드와 각각 연결되기 위한 폭 및 간격을 가지기 위해서는 상기 제1 기판(1100)의 두께가 증가하거나, 상기 제1 기판(1100)의 층 구조가 복잡해지는 문제가 있다. 따라서, 제1 실시 예는 상기 제1 기판(1100)과 상기 반도체 소자(1300)에 제2 기판(1200)을 배치할 수 있다. 그리고 상기 제2 기판(1200)은 상기 반도체 소자(1300)의 단자에 대응하는 미세 폭 및 간격을 가지는 전극을 포함할 수 있다.
상기 반도체 소자(1300)는 로직 칩, 메모리칩 등일 수 있다. 상기 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 AP 이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다. 그리고 상기 메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 제1 실시 예의 반도체 패키지는 접속부를 포함할 수 있다.
예를 들어, 반도체 패키지는 제1 기판(1100)과 상기 제2 기판(1200) 사이에 배치되는 제1 접속부(1410)를 포함할 수 있다. 상기 제1 접속부(1410)는 상기 제1 기판(1100)에 상기 제2 기판(1200)을 결합시키면서 이들 사이를 전기적으로 연결할 수 있다.
예를 들어, 반도체 패키지는 제2 기판(1200)과 반도체 소자(1300) 사이에 배치되는 제2 접속부(1420)를 포함할 수 있다. 상기 제2 접속부(1420)는 상기 제2 기판(1200) 상에 상기 반도체 소자(1300)를 결합시키면서 이들 사이를 전기적으로 연결할 수 있다.
반도체 패키지는 제1 기판(1100)의 하면에 배치된 제3 접속부(1430)를 포함할 수 있다. 상기 제3 접속부(1430)는 상기 제1 기판(1100)을 메인 보드에 결합시키면서, 이들 사이를 전기적으로 연결할 수 있다.
이때, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 와이어 본딩, 솔더 본딩, 메탈 간 다이렉트 본딩 중 적어도 하나의 본딩 방식을 이용하여 복수의 구성 요소 사이를 전기적으로 연결할 수 있다. 즉, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 복수의 구성 요소를 전기적으로 연결하는 기능을 갖기 때문에, 메탈 간 다이렉트 본딩을 이용할 경우 반도체 패키지는 솔더나 와이어가 아닌, 전기적으로 연결되는 부분으로 이해될 수 있다.
상기 와이어 본딩 방식은 금(Au) 등의 도선을 이용하여 복수의 구성 요소 사이를 전기적으로 연결하는 것을 의미할 수 있다. 또한, 상기 솔더 본딩 방식은 Sn, Ag, Cu 중 적어도 하나를 포함하는 물질을 이용하여 복수의 구성요소 사이를 전기적으로 연결할 수 있다. 또한, 메탈 간 다이렉트 본딩 방식은 솔더, 와이어, 전도성 접착제 등의 부재 없이, 복수의 구성 요소 사이에 열과 압력을 인가하여 재결정화하고, 이를 통해 복수의 구성요소 사이를 직접 결합시키는 것을 의미할 수 있다. 그리고 메탈 간 다이렉트 본딩 방식은 상기 제2 접속부(1420)에 의한 본딩 방식을 의미할 수 있다. 이 경우, 상기 제2 접속부(1420)는 상기 재결정화에 의해 복수의 구성요소 사이에 형성되는 금속층을 의미할 수 있다.
구체적으로, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 열 압착(Thermal Compression) 본딩 방식에 의해 복수의 구성을 서로 결합시킬 수 있다. 상기 열 압착 본딩 방식은 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)에 열과 압력을 가하여 복수의 구성 사이를 직접 결합시키는 방식을 의미할 수 있다.
이때, 상기 제1 기판(1100) 및 제2 기판(1200) 중 적어도 하나에서, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)가 배치되는 전극에는 해당 기판의 절연층으로부터 멀어지는 외측 방향으로 돌출된 돌출부가 구비될 수 있다. 상기 돌출부는 상기 제1 기판(1100) 또는 제2 기판(1200)에서 외측 방향을 향하여 돌출될 수 있다.
상기 돌출부는 범프(bump)라고 할 수 있다. 상기 돌출부는 포스트(post)라고도 할 수 있다. 상기 돌출부는 필라(pillar)라고도 할 수 있다. 바람직하게, 상기 돌출부는 제2 기판(1200)의 전극 중 상기 반도체 소자(1300)와의 결합을 위한 제2 접속부(1420)가 배치된 전극을 의미할 수 있다. 즉, 상기 반도체 소자(1300)의 단자들의 피치가 미세화되면서, 솔더 등의 전도성 접착제에 의해 상기 반도체 소자(1300)의 복수의 단자와 각각 연결되는 복수의 제2 접속부(1420) 간의 단락이 발생할 수 있다. 따라서, 실시 예는 상기 제2 접속부(1420)의 볼륨을 줄이기 위해 열 압착 본딩(Thermal Compression Bonding)을 진행할 수 있다. 이에 따라, 실시 예는, 정합도, 확산력, 및 솔더 등의 전도성 접착제와 돌출부 사이에 형성되는 금속간 화합물(Inter Metallic Compound, IMC)이 인터포저 및/또는 기판으로 확산되는 것을 방지하는 확산 방지력 확보를 위해 상기 제2 접속부(1420)가 배치되는 상기 제2 기판(1200)의 전극에 돌출부가 포함되도록 할 수 있다
한편, 도 1b를 참조하면, 제2 실시 예의 반도체 패키지는 상기 제2 기판(1200)에 연결 부재(1210)가 배치되는 점에서 제1 실시 예의 반도체 패키지와 차이를 가질 수 있다. 상기 연결 부재(1210)는 브리지 기판이라고 할 수 있다. 예를 들어, 상기 연결 부재(1210)는 재배선층을 포함할 수 있다. 연결 부재(1210)는 복수의 반도체 소자를 수평적으로 서로 전기적 연결을 하는 기능을 할 수 있다. 예시적으로, 일반적으로 반도체 소자가 가져야 할 면적이 너무 크기 때문에 상기 연결 부재(1210)는 재배선층을 포함할 수 있다. 반도체 패키지와 반도체 소자는 회로 패턴의 폭이나 너비 등이 서로 큰 차이를 가지기 때문에, 전기적 접속을 위한 회로 패턴의 완충 역할이 필요하다. 완충 역할은 반도체 패키지의 회로 패턴의 폭이나 너비 등의 크기와 반도체 소자의 회로 패턴의 폭이나 너비 등의 크기의 중간 크기를 갖도록 하는 것을 의미할 수 있고, 재배선층은 상기 완충 역할을 하는 기능을 포함할 수 있다.
일 실시 예에서, 연결 부재(1210)는 무기물 브리지일 수 있다. 예시적으로, 상기 무기물 브리지는 실리콘 브리지일 수 있다. 즉, 상기 연결 부재(1210)는 실리콘 기판과 상기 실리콘 기판 상에 배치되는 재배선층을 포함할 수 있다.
다른 실시 예에서, 상기 연결 부재(1210)는 유기 브리지일 수 있다. 예를 들어, 상기 연결 부재(1210)는 유기물을 포함할 수 있다. 예를 들어, 상기 연결 부재(1210)는 상기 실리콘 기판 대신에 유기물을 포함하는 유기 기판을 포함할 수 있다.
상기 연결 부재(1210)는 상기 제2 기판(1200) 내에 매립될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 연결 부재(1210)는 상기 제2 기판(1200) 상에 돌출되는 구조를 가지고 배치될 수 있다.
또한, 상기 제2 기판(1200)은 캐비티를 포함할 수 있고, 상기 연결 부재(1210)는 상기 제2 기판(1200)의 상기 캐비티 내에 배치될 수 있다.
상기 연결 부재(1210)는 상기 제2 기판(1200) 상에 배치되는 복수의 반도체 소자 사이를 수평적으로 연결할 수 있다.
도 1c를 참조하면, 제3 실시 예의 반도체 패키지는 제2 기판(1200) 및 반도체 소자(1300)를 포함할 수 있다. 이때, 제3 실시 예의 반도체 패키지는 제2 실시 예의 반도체 패키지 대비 제1 기판(1100)이 생략된 구조를 가질 수 있다.
즉, 제3 실시 예의 제2 기판(1200)은 인터포저 기능을 하면서 패키지 기판의 기능을 할 수 있다.
상기 제2 기판(1200)의 하면에 배치된 제1 접속부(1410)는 전자 디바이스의 메인 보드에 상기 제2 기판(1200)을 결합시킬 수 있다.
도 1d를 참조하면, 제4 실시 예의 반도체 패키지는 제1 기판(1100) 및 반도체 소자(1300)를 포함할 수 있다.
이때, 제4 실시 예의 반도체 패키지는 제2 실시 예의 반도체 패키지 대비 제2 기판(1200)이 생략된 구조를 가질 수 있다.
즉, 제4 실시 예의 제1 기판(1100)은 패키지 기판 기능을 하면서, 상기 반도체 소자(1300)와 메인 보드 사이를 연결하는 기능을 할 수 있다. 이를 위해, 제1 기판(1100)에는 복수의 반도체 소자 사이를 연결하기 위한 연결 부재(1110)를 포함할 수 있다. 상기 연결 부재(1110)는 복수의 반도체 소자 사이를 연결하는 무기물 브리지 또는 유기물 브리지일 수 있다.
도 1e를 참조하면, 제5 실시 예의 반도체 패키지는 제4 실시 예의 반도체 패키지 대비, 제3 반도체 소자(1330)를 더 포함할 수 있다.
이를 위해, 제1 기판(1100)의 하면에는 제4 접속부(1440)가 배치될 수 있다.
그리고, 상기 제4 접속부(1400)에는 제3 반도체 소자(1330)가 배치될 수 있다. 즉, 제5 실시 예의 반도체 패키지는 상측 및 하측에 각각 반도체 소자가 실장되는 구조를 가질 수 있다.
이때, 상기 제3 반도체 소자(1330)는 도 1c의 반도체 패키지에서, 제2 기판(1200)의 하면에 배치된 구조를 가질 수도 있을 것이다.
도 1f를 참조하면, 제6 실시 예의 반도체 패키지는 제1 기판(1100)을 포함할 수 있다. 상기 제1 기판(1100) 상에는 제1 반도체 소자(1310)가 배치될 수 있다. 이를 위해, 상기 제1 기판(1100)과 상기 제1 반도체 소자(1310) 사이에는 제1 접속부(1410)가 배치될 수 있다.
또한, 상기 제1 기판(1100)은 도전성 결합부(1450)를 포함할 수 있다. 상기 도전성 결합부(1450)는 상기 제1 기판(1100)에서 제2 반도체 소자(1320)를 향하여 더 돌출될 수 있다. 상기 도전성 결합부(1450)는 범프라고 할 수 있고, 이와 다르게 포스트라고도 할 수 있다. 상기 도전성 결합부(1450)는 상기 제1 기판(1100)의 최상측에 배치된 전극 상에 돌출된 구조를 가지고 배치될 수 있다.
상기 도전성 결합부(1450) 상에는 제2 반도체 소자(1320)가 배치될 수 있다. 이때, 상기 제2 반도체 소자(1320)는 상기 도전성 결합부(1450)를 통해 상기 제1 기판(1100)과 연결될 수 있다. 또한, 상기 제1 반도체 소자(1310)와 상기 제2 반도체 소자(1320) 상에는 제2 접속부(1420)가 배치될 수 있다.
이에 따라, 상기 제2 반도체 소자(1320)는 상기 제2 접속부(1420)를 통해 상기 제1 반도체 소자(1310)와 전기적으로 연결될 수 있다.
즉, 제2 반도체 소자(1320)는 도전성 결합부(1450)을 통해 제1 기판(1100)과 연결되면서, 상기 제2 접속부(1420)를 통해 상기 제1 반도체 소자(1310)와도 연결될 수 있다.
이때, 상기 제2 반도체 소자(1320)는 상기 도전성 결합부(1450)을 통해 전원신호 및/또는 전력을 공급받을 수 있다. 또한, 상기 제2 반도체 소자(1320)는 상기 제2 접속부(1420)를 통해 상기 제1 반도체 소자(1310)와 통신 신호를 주고받을 수 있다.
제6 실시 예의 반도체 패키지는 도전성 결합부(1450)를 통해 상기 제2 반도체 소자(1320)에 전원신호 및/또는 전력을 공급함으로써, 상기 제2 반도체 소자(1320)의 구동을 위한 충분한 전력의 제공이나, 전원 동작의 원활한 제어가 가능할 수 있다.
이에 따라, 실시 예는 상기 제2 반도체 소자(1320)의 구동 특성을 향상시킬 수 있다. 즉, 실시 예는 제2 반도체 소자(1320)에 제공되는 전력이 부족해지는 문제를 해결할 수 있다. 나아가, 실시 예는 상기 제2 반도체 소자(1320)의 전원 신호, 전력 및 통신 신호 중 적어도 하나가 상기 도전성 결합부(1450)와 제2 접속부(1420)를 통해 서로 다른 경로를 통해 제공되도록 할 수 있다. 이를 통해, 실시 예는 상기 전원 신호에 의해 상기 통신 신호의 손실이 발생하는 문제를 해결할 수 있다. 예를 들어, 실시 예는 전원 신호의 통신 신호 사이의 상호 간섭을 최소화할 수 있다.
한편, 제6 실시 예에서의 상기 제2 반도체 소자(1320)는 복수의 패키지 기판이 적층된 형태인 POP(Package On Package) 구조를 가지고 제1 기판(1100) 상에 배치될 수 있다. 예를 들어, 상기 제2 반도체 소자(1320)는 메모리 칩을 포함하는 메모리 패키지일 수 있다. 그리고 상기 메모리 패키지는 상기 도전성 결합부(1450) 상에 결합될 수 있다. 이때, 상기 메모리 패키지는 상기 제1 반도체 소자(1310)와는 연결되지 않을 수 있다.
한편, 제6 실시 예에서의 반도체 패키지는 몰딩 부재(1460)를 포함할 수 있다. 상기 몰딩 부재(1460)는 상기 제1 기판(1100)과 상기 제2 반도체 소자(1320) 사이에 배치될 수 있다. 예를 들어, 상기 몰딩 부재(1460)는 상기 제1 접속 부재(1410), 제2 접속 부재(1420), 제1 반도체 소자(1310) 및 도전성 결합부(1450)를 몰딩할 수 있다.
도 1g를 참조하면, 제7 실시 예의 반도체 패키지는 제1 기판(1100), 제1 접속부(1410), 제1 접속부(1410), 반도체 소자(1300) 및 제3 접속부(1430)를 포함할 수 있다.
이때, 제7 실시 예의 반도체 패키지는 제4 실시 예의 반도체 패키지 대비 연결 부재(1110)가 생략되면서 상기 제1 기판(1100)이 복수의 기판층을 포함하는 점에서 차이를 가질 수 있다.
상기 제1 기판(1100)은 복수의 기판층을 포함할 수 있다. 예를 들어, 제1 기판(1100)은 패키지 기판에 대응하는 제1 기판층(1100A)과 연결 부재에 대응되는 제2 기판층(1100B)을 포함할 수 있다.
다시 말해서, 제7 실시 예의 반도체 패키지는 도 1a에 개시된 제1 기판(패키지 기판, 1100)과 제2 기판(인터포저, 1200)가 일체로 형성된 제1 기판층(1100A) 및 제2 기판층(1100B)을 포함할 수 있다. 상기 제2 기판층(1100B)의 절연층의 물질은 제1 기판층(1100A)의 절연층의 물질과 다를 수 있다. 예를 들어, 제2 기판층(1100B)의 절연층의 물질은 광경화성 물질을 포함할 수 있다. 예를 들어, 상기 제2 기판층(1100B)은 PID(Photo Imageable Dielectric)일 수 있다. 그리고 상기 제2 기판층(1100B)은 광경화성 물질을 포함함에 따라 전극의 미세화가 가능할 수 있다. 따라서, 제7 실시 예는 제1 기판층(1100A) 상에 광 경화성 물질의 절연층을 순차적으로 적층하고, 상기 광 경화성 물질의 절연층 상에 미세화된 전극을 형성하는 것에 의해 제2 기판층(1100B)을 형성할 수 있다. 이를 통해 상기 제2 기판(1100B)은 미세화된 전극을 포함하는 재배선층 기능을 포함할 수 있고, 복수의 반도체 소자(1310, 1320)를 수평적으로 연결하는 기능을 포함할 수 있다.
실시 예의 회로 기판의 설명에 앞서, 이하에서 설명되는 기판은 이전의 반도체 패키지에 포함된 복수의 기판 중 어느 하나의 기판을 의미할 수 있다. 예를 들어, 이하에서 설명되는 회로 기판은 제1 내지 제7 실시 예의 반도체 패키지에 구비된 제1 기판(1100) 및 제2 기판(1200) 중 어느 하나를 의미할 수 있다.
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 3은 도 2의 제1 전극부를 나타낸 단면도이고, 도 4는 도 2의 제2 전극부를 나타낸 단면도이고, 도 5는 도 2의 제3 전극부를 나타낸 단면도이고, 도 6은 실시 예에 따른 제3 전극부의 더미 전극을 나타낸 평면도이고, 도 7은 제1 실시 예에 따른 더미 전극 및 관통 홀을 나타낸 단면도이고, 도 8은 제2 실시 예에 따른 더미 전극 및 관통 홀을 나타낸 단면도이며, 도 9는 제3 실시 예에 따른 더미 전극 및 관통 홀을 나타낸 단면도이고, 도 10은 제1 실시 예에 따른 더미 전극과 연결 부재의 단자의 위치를 나타낸 단면도이고, 도 11은 제2 실시 예에 따른 더미 전극과 연결 부재의 단자의 위치를 나타낸 단면도이며, 도 12는 제2 실시 예에 따른 회로 기판을 나타낸 단면도이고,
이하에서는 도 2 내지 12를 참조하여 실시 예에 따른 반도체 패키지에 대해 구체적으로 설명한다.
도 2를 참조하면, 반도체 패키지는 기판 및 상기 기판 내에 매립된 연결 부재(200)를 포함할 수 있다.
일 실시 예에서의 상기 연결 부재(200)는 상기 기판 상에 배치된 복수의 반도체 소자 사이를 수평적으로 연결하는 기능을 할 수 있다. 예를 들어, 상기 연결 부재(200)는 상기 복수의 반도체 소자 사이를 연결하기 위하여 고밀집도의 전극 패턴들을 포함할 수 있다. 이를 위한 일 실시 예에서의 상기 연결 부재(200)는 무기물 브리지일 수 있다. 상기 무기물 브리지는 실리콘 브리지를 포함할 수 있다. 또한, 다른 실시 예에서의 상기 연결 부재(200)는 유기물 브리지일 수 있다. 상기 유기물 브리지는 적어도 1층의 유기물 절연층 및 상기 유기물 절연층 상에 배치된 전극 패턴들을 포함할 수 있다.
다른 실시 예에서의 상기 연결 부재(200)는 반도체 소자를 의미할 수 있다. 예를 들어, 다른 실시 예에서의 상기 연결 부재(200)는 상기 기판 내에 매립된 반도체 소자를 의미할 수 있다. 상기 연결 부재(200)는 능동 소자 및/또는 수동 소자를 포함할 수 있다. 상기 능동소자는 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC) 형태의 반도체 소자를 의미할 수 있다. 예를 들어, 상기 반도체 소자는 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 애플리케이션 프로세서(AP) 소자이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다. 또한, 상기 연결 부재(200)는 집적 수동 소자(IPD: Integrated Passive Device)일 수 있다. 또한, 상기 연결 부재(200)는 적층 세라믹 콘덴서(MLCC, Multi Layer Ceramic Condenser, Multi Layer Ceramic Capacitor) 또는 Si 기반의 콘덴서일 수 있다.
상기 연결 부재(200)는 기판 내에 매립되고, 상기 기판에 포함된 전극부와 전기적으로 연결될 수 있다. 예를 들어, 연결 부재(200)는 단자를 포함할 수 있고, 상기 단자는 상기 기판의 전극부와 전기적으로 결합될 수 있다. 상기 단자는 유기물 브리지 및/또는 무기물 브리지에 구비된 전극 패턴을 의미할 수 있고, 반도체 소자에 구비된 전극 패턴을 의미할 수 있다.
상기 기판은 상기 연결 부재(200)의 수용 및 매립을 위한 공간을 제공할 수 있다. 상기 기판은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다.
상기 기판은 절연층 및 전극부를 포함할 수 있다. 상기 절연층은 복수의 층으로 구비될 수 있다. 그리고 전극부는 상기 절연층의 복수의 층에 각각 구비될 수 있다. 예를 들어, 상기 전극부는 상기 절연층의 복수의 층의 적어도 일부 영역을 관통하며 구비될 수 있다.
상기 절연층은 제1 절연층(111)을 포함할 수 있다.
상기 제1 절연층(111)은 기판에 구비된 절연층 중 최하측에 배치된 절연층을 의미할 수 있다. 상기 제1 절연층(111)은 상기 기판을 보호하는 기능을 할 수 있다. 따라서, 상기 제1 절연층(111)은 레지스트층 또는 보호층이라 할 수 있다.
상기 제1 절연층(111)은 유기 고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 제1 절연층(111)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 상기 제1 절연층(111)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 상기 제1 절연층(111)은 포토솔더 레지스트층, 커버-레이(cover-lay) 및 고분자 물질 중 어느 하나로 구비될 수도 있다.
예시적으로, 실시 예의 전극부 상에 솔더와 같은 도전성 접착 부재를 이용하여 반도체 소자 및/또는 외부 기판이 결합되는 경우, 상기 솔더와 상기 제1 절연층(111)은 서로 젖음성이 좋지 않고, 이에 의해 서로 인접한 복수의 솔더 사이가 서로 접촉함에 따라 발생하는 전기적 신뢰성 문제를 해결할 수 있다.
상기 제1 절연층(111)은 보강 부재를 포함하지 않을 수 있다. 상기 보강 부재는 강화 섬유 또는 유리 섬유라고도 할 수 있다.
상기 보강 부재는 필러와 구분될 수 있다. 예를 들어, 상기 보강 부재는 절연층 내에 수평 방향을 따라 연장된 유리 섬유 (Glass fiber) 물질을 의미할 수 있고, 서로 이격된 무기물 필러와 다른 의미를 가질 수 있다. 즉, 상기 보강 부재는 필러와 수평 방향을 따라 서로 다른 길이나 너비를 가질 수 있다. 예시적으로, 유리 섬유는 절연층의 폭 이상의 폭을 갖도록 연장될 수 있다. 여기에서, 상기 절연층의 폭 이상의 폭을 갖는 의미는 유리 섬유가 수평 방향으로 구부러진 형상을 가지고 배치될 수 있음을 의미할 수 있다. 상기 필러는 상기 보강 부재와 구분되며, 예시적으로 무기물 필러를 의미할 수 있다.
상기 제1 절연층(111)은 6㎛ 내지 20㎛의 범위의 수직 방향의 두께를 가질 수 있다. 바람직하게, 상기 제1 절연층(111)은 8㎛ 내지 18㎛의 수직 방향의 두께를 가질 수 있다. 상기 제1 절연층(111)은 10㎛ 내지 16㎛의 수직 방향의 두께를 가질 수 있다. 상기 제1 절연층(111)의 수직 방향의 두께는 상기 제1 절연층(111)과 가장 인접한 전극부의 하면으로부터 상기 제1 절연층(111)의 하면까지의 수직 거리를 의미할 수 있다. 예를 들어, 상기 제1 절연층(111)의 수직 방향의 두께는 상기 제1 절연층(111)과 접촉하는 제1 전극부(120)의 하면으로부터 상기 제1 절연층(111)의 하면까지의 수직 거리를 의미할 수 있다.
상기 제1 절연층(111)의 수직 방향의 두께가 20㎛ 초과인 경우, 반도체 패키지의 두께가 증가하여 박판화가 어려울 수 있고, 또는 제2 절연층(112), 제3 절연층(113) 및 제4 절연층(114)에 인가되는 응력이 커질 수 있다. 또한, 상기 제1 절연층(111)의 두께가 6㎛ 미만인 경우, 상기 기판 및/또는 전극부가 안정적으로 보호되기 어려울 수 있고, 이에 의해 전기적 신뢰성 또는 물리적 신뢰성이 저하될 수 있다.
상기 기판은 상기 제1 절연층(111) 상에 배치된 제2 절연층(112)을 포함할 수 있다.
상기 제2 절연층(112)은 상기 제1 절연층(111)과는 다른 절연물질을 포함할 수 있다. 상기 제2 절연층(112)은 강성을 가질 수 있다. 예를 들어, 상기 제2 절연층(112)은 보강 부재를 포함할 수 있다. 상기 제2 절연층(112)은 강화 섬유 및/또는 유리 섬유를 포함할 수 있다. 예시적으로, 상기 제2 절연층(112)은 보강 부재를 포함하는 프리프레그일 수 있으나, 이에 한정되는 것은 아니다.
상기 제2 절연층(112)은 상기 제1 절연층(111) 상에 적어도 1층 이상으로 구비될 수 있다. 상기 제2 절연층(112)이 복수의 층으로 구비되는 경우, 상기 제2 절연층(112)의 복수의 층 사이의 계면은 구분되지 않을 수 있다. 이 경우, 상기 제2 절연층(112)의 복수의 층 사이의 계면은 상기 제2 절연층(112)을 관통하는 제1 전극부(120)에 의해 구분될 수 있다. 예를 들어, 상기 제1 전극부(120)는 패드부(121) 및 관통부(122)를 포함할 수 있다. 그리고, 상기 패드부(121) 및 관통부(122)는 서로 다른 수평 방향으로의 폭 및/또는 서로 다른 수직 방향으로의 경사를 가질 수 있다. 그리고 상기 제2 절연층(112)이 서로 동일한 절연 물질의 복수의 층으로 구비된 경우, 상기 제1 전극부(120)의 패드부(121) 및 관통부(122)의 폭의 차이 또는 경사의 차이를 토대로 각층의 계면을 구분할 수 있다.
상기 제2 절연층(112)의 단일 층의 수직 방향의 두께는 15㎛ 내지 35㎛의 범위를 만족할 수 있다. 상기 제2 절연층(112)의 단일 층의 수직 방향의 두께는 17㎛ 내지 33㎛의 범위를 만족할 수 있다. 상기 제2 절연층(112)의 단일 층의 수직 방향의 두께는 20㎛ 내지 30㎛의 범위를 만족할 수 있다. 상기 제2 절연층(112)의 단일층의 수직 방향의 두께가 15㎛ 미만이면, 상기 제2 절연층(112)에 구비된 강화 섬유가 상기 제2 절연층(112)으로부터 노출될 수 있고, 상기 노출된 강화 섬유가 전극부와 접촉함에 따른 전기적 신뢰성 문제가 발생할 수 있다. 상기 제2 절연층(112)의 단일층의 수직 방향의 두께가 15㎛ 미만이면, 반도체 패키지의 강성이 저하되고, 이로 인해 상기 반도체 패키지가 특정 방향으로 크게 휘어지는 문제가 발생할 수 있다. 상기 제2 절연층(112)의 단일층의 수직 방향의 두께가 35㎛를 초과하면, 상기 반도체 패키지의 두께가 증가하여 박판화가 어려울 수 있고, 또는 이와 이웃하는 다른 절연층에 인가되는 응력이 커질 수 있다.
바람직하게, 상기 제2 절연층(112)의 단일층의 수직 방향의 두께는 상기 제1 절연층(111)의 수직 방향의 두께보다 클 수 있다. 이를 통해, 상기 제2 절연층(112)은 상기 제1 절연층(111)의 하측으로 응력이 인가되는 것을 방지할 수 있고, 이를 통해 반도체 패키지의 전체적인 기계적 신뢰성을 향상시킬 수 있다.
한편, 도 2에서의 제2 절연층(112)은 2층으로 구비된 것으로 도시하였으나, 이에 한정되는 것은 아니다. 상기 제2 절연층(112)은 1층으로 구비될 수 있고, 3층 이상으로 구비될 수도 있을 것이다.
상기 기판은 제2 절연층(112) 상에 배치된 제3 절연층(113)을 포함할 수 있다. 상기 제3 절연층(113)은 상기 제1 절연층(111) 및 제2 절연층(112)과는 다른 절연 물질을 포함할 수 있다.
상기 제3 절연층(113)은 강화 부재를 포함하지 않을 수 있다. 예를 들어, 제3 절연층(113)은 유리 섬유 및/또는 강화 섬유를 포함하지 않을 수 있다. 상기 제3 절연층(113)은 기판의 슬림화가 가능하고 가공성이 우수하며 전극부의 미세화가 가능한 보강 부재를 포함하지 않는 유기 물질을 포함할 수 있다. 예시적으로, 상기 제3 절연층(113)은 아지노모토사에서 출시하는 제품인 ABF(Ajinomoto Build-up Film)을 이용할 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제3 절연층(113)은 강화 부재를 포함하지 않는 RCC(Resin Coated Copper) 또는 PID(Photo Imagable Dielectric resin) 등을 포함할 수 있다.
상기 제3 절연층(113)은 반도체 패키지가 특정 방향으로 크게 휘어지는 것을 방지할 수 있다. 예를 들어, 상기 제3 절연층(113)의 영률(Young’s Modulus)은 상기 제2 절연층(112)의 영률보다 작을 수 있고, 이를 통해 상기 반도체 패키지가 휘어지는 것을 방지할 수 있다. 상기 제2 절연층(112)의 영률은 32GPa/R.T이고, 상기 제3 절연층(113)의 영률은 5.0GPa/R.T일 수 있다.
상기 제3 절연층(113)은 복수의 층으로 구비될 수 있다. 예를 들어, 상기 제3 절연층(113)은 제4 절연층(114)을 사이에 두고 복수의 층으로 구비될 수 있다. 이때, 상기 제3 절연층(113)의 복수의 층 사이에는 제4 절연층(114)이 구비되며, 이에 따라 상기 제3 절연층(113)의 복수의 층의 계면은 상기 제4 절연층(114)에 의해 구분될 수 있다.
상기 제3 절연층(113)은 제4 절연층(114) 하에 배치된 제1 영역과 상기 제4 절연층(114) 상에 배치된 제2 영역과 상기 제4 절연층(114)의 관통 홀(TH) 내에 배치된 제3 영역을 포함할 수 있다.
상기 제3 절연층(113)의 제1 영역 및 제2 영역의 각각의 수직 방향의 두께는 상기 제2 절연층(112)의 단일 층의 수직 방향의 두께보다 작으면서 상기 제1 절연층(111)의 수직 방향의 두께보다 클 수 있다. 예를 들어, 상기 제3 절연층(113)의 상면에서 상기 제4 절연층(114)의 상면까지의 수직 방향의 두께는 상기 제2 절연층(112)의 단일층의 수직 방향의 두께보다 작을 수 있다. 예를 들어, 상기 제3 절연층(113)의 하면에서 상기 제4 절연층(114)의 하면까지의 수직 방향의 두께는 상기 제2 절연층(112)의 단일층의 수직 방향의 두께보다 작을 수 있다. 즉, 실시 예는 아래에서 설명되는 범위로 상기 제3 절연층(113)의 두께를 제어할 수 있고, 이를 통해 반도체 패키지의 최적의 신뢰성이 달성될 수 있도록 한다.
예를 들어, 상기 제3 절연층(113)의 수직 방향의 두께는 10㎛ 내지 30㎛의 범위를 만족할 수 있다. 바람직하게, 상기 제3 절연층(113)의 수직 방향의 두께는 12㎛ 내지 28㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제3 절연층(113)의 수직 방향의 두께는 15㎛ 내지 25㎛의 범위를 만족할 수 있다.
상기 제3 절연층(113)의 수직 방향의 두께가 10㎛ 미만이면, 상기 제3 절연층(113)에 의해 나타나는 반도체 패키지의 휨 방지 효과가 미비할 수 있다. 예를 들어, 상기 제3 절연층(113)은 제4 절연층(114)과 제2 절연층(112) 사이에 구비되고, 반도체 패키지에 인가되는 충격을 흡수하면서 상기 반도체 패키지가 특정 방향으로 크게 휘어지는 것을 방지하는 기능을 할 수 있다. 또한, 상기 제3 절연층(113)은 연결 부재(200)를 덮으며 구비되고, 이를 통해 상기 연결 부재(200)에 충격이 가해지는 것을 방지할 수 있다. 이때, 상기 제3 절연층(113)의 수직 방향의 두께가 10㎛ 미만이면, 상기 충격 흡수 효과가 미비할 수 있고, 이에 따라 상기 반도체 패키지가 특정 방향으로 크게 휘어짐에 따른 동작 특성 저하 문제가 발생하거나, 상기 연결 부재(200)에 크랙이 발생하는 문제가 발생할 수 있다. 또한, 상기 제3 절연층(113)의 수직 방향의 두께가 30㎛를 초과하면, 상기 반도체 패키지의 두께가 증가하여 박판화가 어려울 수 있고, 또는 이와 이웃하는 다른 절연층에 인가되는 응력이 커질 수 있다.
상기 기판은 상기 제3 절연층(113) 내에 매립된 제4 절연층(114)을 포함할 수 있다. 예를 들어, 상기 제4 절연층(114)의 상부 및 하부에는 각각 상기 제3 절연층(113)이 구비될 수 있고, 이를 통해, 상기 제4 절연층(114)은 상기 제3 절연층(113) 내에 매립된 구조를 가질 수 있다.
상기 제4 절연층(114)은 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)과는 다른 절연 물질을 포함할 수 있다. 이때, 다른 절연 물질을 포함한다는 것은, 내부에 구비된 절연 물질의 종류가 다르거나, 상기 절연 물질이 가지는 폭 및/또는 두께가 다르다는 것을 의미할 수 있다.
상기 제4 절연층(114)은 보강 부재를 포함할 수 있다. 예를 들어, 상기 제4 절연층(114)은 강화 섬유 또는 유리 섬유를 포함할 수 있다. 이때, 상기 제4 절연층(114)의 보강 부재는 상기 제2 절연층(112)의 보강 부재와 동일한 종류의 강화 섬유 또는 유리 섬유일 수 있다.
다만, 상기 제4 절연층(114)에 구비된 보강 부재의 층수 및/또는 보강 부재의 두께는 상기 제2 절연층(112)에 구비된 보강 부재의 층수 및/또는 보강 부재의 두께와 다를 수 있다.
바람직하게, 상기 제4 절연층(114)에 구비된 보강 부재의 층수는 상기 제2 절연층(112)에 구비된 보강 부재의 층수보다 클 수 있다. 예를 들어, 상기 제2 절연층(112)에 구비된 보강 부재는 1층 또는 2층으로 적층된 구조를 가질 수 있다. 그리고, 상기 제4 절연층(114)에 구비된 보강 부재는 3층 내지 5층으로 적층된 구조를 가질 수 있다. 또한, 상기 제4 절연층(114)에 구비된 보강 부재의 수직 방향으로의 두께는 상기 제2 절연층(112)에 구비된 보강 부재의 수직 방향의 두께보다 클 수 있다. 이는, 상기 제4 절연층(114)은 반도체 패키지의 복수의 절연층의 적층 구조에서 중앙에 배치된 절연층이며, 이에 따라 상기 반도체 패키지의 뼈대 역할을 할 수 있다. 그리고, 상기 제4 절연층(114)이 일정 수준 이상의 강성을 가져야 반도체 패키지의 전체적인 강성이 증가할 수 있고, 이에 따라 반도체 패키지의 제조 공정에서 상기 제4 절연층(114)을 기준으로 이의 상부 및 하부에 각각 절연층 적층 및 전극부 형성 공정이 안정적으로 진행될 수 있다.
상기 제4 절연층(114)은 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)의 각각의 단일층의 수직 방향의 두께보다 클 수 있다.
예를 들어, 상기 제4 절연층(114)의 수직 방향의 두께는 50㎛ 내지 110㎛의 범위를 만족할 수 있다. 바람직하게, 상기 제4 절연층(114)의 수직 방향의 두께는 60㎛ 내지 100㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제4 절연층(114)의 수직 방향의 두께는 70㎛ 내지 90㎛의 범위를 만족할 수 있다. 상기 제4 절연층(114)의 수직 방향의 두께가 50㎛ 미만이면, 상기 제4 절연층(114)이 뼈대 역할을 충분히 수행하지 못할 수 있고, 이에 따라 반도체 패키지의 강성이 저하되어 제조 공정에서 문제가 발생할 수 있다. 예를 들어, 상기 제4 절연층(114)이 충분한 뼈대 역할을 하지 못하는 경우, 반도체 패키지의 휨이 발생할 수 있고, 상기 제4 절연층(114)의 상부 및 하부에서의 전극부가 정확한 위치에 형성되지 못하는 문제가 발생할 수 있다. 또한, 상기 제4 절연층(114)의 수직 방향의 두께가 110㎛를 초과하면, 반도체 패키지의 두께가 증가하여 박판화가 어려울 수 있다.
한편, 상기 제4 절연층(114)은 관통 홀(TH)을 포함할 수 있다. 상기 관통 홀(TH)은 상기 연결 부재(200)가 수용되는 수용부라고 할 수 있다. 상기 관통 홀(TH)의 수평 방향의 폭은 상기 연결 부재(200)의 수평 방향의 폭보다 클 수 있다. 예를 들어, 상기 제4 절연층(114)의 관통 홀(TH)의 내벽은 상기 연결 부재(200)의 측면과 일정 간격 이격될 수 있다. 이를 통해 상기 제4 절연층(114)은 상기 연결 부재(200)와 접촉하지 않을 수 있다. 상기 제4 절연층(114)의 상기 관통 홀(TH)에는 상기 연결 부재(200)가 배치되며, 이를 둘러싸고 상기 제3 절연층(113)이 구비될 수 있다.
상기 기판은 상기 제3 절연층(113) 상에 배치된 제5 절연층(115)을 포함할 수 있다. 상기 제5 절연층(115)은 상기 제2 절연층(112)과 동일한 절연 물질을 포함할 수 있다. 예를 들어, 상기 제2 절연층(112) 및 제5 절연층(115)을 서로 동일한 절연 물질을 포함하는 층일 수 있고, 이들은 상기 제3 절연층(113)을 사이에 두고 이의 상부 및 하부에 각각 구비될 수 있다. 상기 제5 절연층(115)이 가지는 특징은 상기 제2 절연층(112)이 가지는 특징에 대응될 수 있고, 이에 따라 이의 상세한 설명은 생략한다.
상기 기판은 제5 절연층(115) 상에 배치된 제6 절연층(116)을 포함할 수 있다. 상기 제6 절연층(116)은 상기 제1 절연층(111)과 동일한 절연물질을 포함할 수 있다. 상기 제6 절연층(116)이 가지는 특징은 상기 제1 절연층(111)이 가지는 특징에 대응할 수 있고, 이에 따라 이의 상세한 설명은 생략한다.
상기와 같이 실시 예의 기판의 절연층은 서로 다른 복수의 절연 물질을 포함하는 복수의 층으로 구비될 수 있다. 즉, 기판의 중앙에는 제4 절연층(114)이 구비될 수 있고, 상기 제4 절연층(114) 아래에는 제3 절연층(113), 제2 절연층(112) 및 제1 절연층(111)이 순차적으로 배치되고, 상기 제4 절연층(114) 상에는 제3 절연층(113), 제5 절연층(115) 및 제6 절연층(116)이 순차적으로 배치될 수 있다. 즉, 상기 기판은 상기 제4 절연층(114)을 기준으로 이의 상부 및 하부에 각각 서로 동일한 절연 물질이 대칭적으로 구비될 수 있다. 이를 토대로 실시 예는 상기 상하 대칭 구조를 가지는 절연층의 적층 구조에 의해 상기 기판이 휘어지는 것을 방지할 수 있다.
한편, 기판은 전극부를 포함한다. 상기 전극부는 상기 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115) 각각의 적어도 일부 영역을 관통하며 구비될 수 있다.
예를 들어, 상기 전극부는 상기 제2 절연층(112)의 적어도 일부 영역을 관통하는 제1 전극부(120), 제3 절연층(113)의 적어도 일부 영역을 관통하는 제2 전극부(130), 제4 절연층(114)의 적어도 일부 영역을 관통하는 제3 전극부(140), 제5 절연층(115)의 적어도 일부 영역을 관통하는 제4 전극부(160)를 포함할 수 있다.
상기 제1 전극부(120), 제2 전극부(130), 제3 전극부(140) 및 제4 전극부(160) 각각은 패드부 및 관통부를 포함할 수 있다. 상기 패드부는 각각의 절연층에서 수평 방향으로 신호를 전달하거나, 관통부와 연결되는 전극을 의미할 수 있다. 상기 관통부는 각각의 절연층의 적어도 일부 영역을 관통하며 이를 통해 서로 다른 층에 배치된 복수의 패드부 사이를 수직 방향으로 연결할 수 있다. 상기 관통부는 비아 전극이라 할 수 있다.
구체적으로, 도 3을 참조하면, 상기 제1 전극부(120)는 제1 패드부(121) 및 제1 관통부(122)를 포함할 수 있다.
상기 제1 전극부(120)의 제1 패드부(121)는 상기 제2 절연층(112)의 하면에 구비될 수 있다. 상기 제1 전극부(120)의 상기 제1 패드부(121)의 하면의 적어도 일부는 상기 제1 절연층(111)으로 덮일 수 있다. 또한, 상기 제1 절연층(111)은 적어도 하나의 개구부를 구비할 수 있고, 상기 제1 절연층(111)의 제1 패드부(121)의 적어도 일부는 상기 개구부와 수직으로 중첩될 수 있다.
상기 제1 전극부(120)는 상기 제2 절연층(112)의 적어도 일부 영역을 관통하며 상기 제1 패드부(121)에 연결된 제1 관통부(122)를 포함할 수 있다.
상기 제1 전극부(120)의 제1 관통부(122)는 경사를 가질 수 있다. 예를 들어, 상기 제1 전극부(120)의 제1 관통부(122)는 상기 제2 절연층(112)의 하면에서 상기 제2 절연층(112)의 상면을 향하여 폭이 점진적으로 감소하는 경사를 가질 수 있다. 예를 들어, 상기 제1 관통부(122)의 하면에 대한 상기 제1 관통부(122)의 측면의 내각은 예각일 수 있다. 상기 제1 전극부(120)의 상기 제1 관통부(122)의 수직 단면 형상은 사다리꼴 형상일 수 있다. 상기 제1 전극부(120)의 제1 관통부(122)의 상면은 상기 제1 관통부(122)의 하면보다 작은 수평 방향의 폭을 가질 수 있다.
상기 제1 전극부(120)의 상기 제1 관통부(122)의 외측벽(112S)은 울퉁불퉁한 부분을 포함할 수 있다. 바람직하게, 상기 제1 전극부(120)의 상기 제1 관통부(122)의 외측벽(112S)은 상기 제2 절연층(112)과 접촉할 수 있다. 상기 제2 절연층(112)은 수지층(112a) 및 강화 섬유(112b)를 포함할 수 있다.
상기 제1 관통부(122)의 상기 외측벽(112S)은 상기 수지층(112a)과 접촉하는 부분과, 상기 강화 섬유(112b)와 접촉하는 부분을 포함할 수 있다. 그리고 상기 제1 관통부(122)의 상기 강화 섬유(112b)와 접촉하는 부분은 상기 강화 섬유(112b)의 적어도 일부를 매립할 수 있다.
따라서, 상기 제1 관통부(122)의 상기 외측벽(112S)은 상기 제2 절연층(112)의 강화 섬유(112b)와 수평으로 중첩되면서 상기 강화 섬유(112b)가 배치되는 오목부(122CP)를 포함할 수 있다. 상기 제1 관통부(122)의 상기 외측벽(112S)에 구비된 오목부(122CP)는 상기 제2 절연층(112)의 상기 강화 섬유(112b)가 배치된 부분을 의미할 수 있다.
상기 제1 관통부(122)의 외측벽(112S)에 구비된 상기 오목부(122CP)의 수직 방향의 수직 길이는 상기 제2 절연층(112)에 구비된 강화 섬유(112b)의 두께에 대응할 수 있다. 또한, 상기 제1 관통부(122)의 외측벽(112S)에는 수직 방향으로 이격되며 복수 개의 오목부가 구비될 수 있다. 상기 복수의 오목부(122CP)의 개수는 상기 제2 절연층(112)에 구비된 강화 섬유(112b)의 층수에 대응할 수 있다. 예를 들어, 상기 제2 절연층(112)에는 1층 또는 2층의 강화 섬유(112b)가 구비될 수 있고, 상기 제1 전극부(120)의 제1 관통부(122)의 외측벽(112S)에는 1개 또는 2개의 오목부(122CP)가 구비될 수 있다. 한편, 상기 제1 관통부(122)의 상기 외측벽(112S)의 경사는 상기 오목부(122CP)에 대응하는 부분에서 변할 수 있다. 다만, 도면에는 도시하지 않았지만, 상기 제2 절연층(112)에는 상기 강화 섬유(112b) 이외에도 필러가 구비될 수 있다. 따라서, 상기 제1 전극부(120)의 상기 제1 관통부(122)의 외측벽(112S)은 상기 강화 섬유(112b)에 대응하는 오목부(122CP) 이외에 상기 필러에 대응하는 오목부 및/또는 볼록부를 더 포함할 수 있다.
한편, 도 4를 참조하면, 상기 제2 전극부(130)는 제2 패드부(131) 및 제2 관통부(132)를 포함할 수 있다.
상기 제2 전극부(130)의 제2 패드부(131)는 상기 제3 절연층(113)의 하면에 구비될 수 있다. 상기 제2 전극부(130)의 상기 제2 패드부(131)의 하면의 적어도 일부는 상기 제2 절연층(112)으로 덮일 수 있다.
상기 제2 전극부(130)는 상기 제3 절연층(113)의 적어도 일부 영역을 관통하며 상기 제2 패드부(122)에 연결된 제2 관통부(123)를 포함할 수 있다.
상기 제2 전극부(130)의 제2 관통부(132)는 경사를 가질 수 있다. 예를 들어, 상기 제2 전극부(130)의 제2 관통부(132)는 상기 제3 절연층(113)의 하면에서 상기 제3 절연층(113)의 상면을 향하여 폭이 점진적으로 감소하는 경사를 가질 수 있다. 예를 들어, 상기 제2 관통부(132)의 하면에 대한 상기 제2 관통부(132)의 측면의 내각은 예각일 수 있다. 상기 제2 전극부(130)의 상기 제2 관통부(132)의 수직 단면 형상은 사다리꼴 형상일 수 있다. 상기 제2 전극부(130)의 제2 관통부(132)의 상면은 상기 제2 관통부(132)의 하면보다 작은 수평 방향의 폭을 가질 수 있다.
상기 제2 전극부(130)의 상기 제2 관통부(132)는 상기 제1 전극부(120)의 상기 제1 관통부(122)와 동일한 방향으로 기울어질 수 있다.
다만, 상기 제2 전극부(130)의 상기 제2 관통부(132)의 경사는 상기 제1 전극부(120)의 상기 제1 관통부(122)의 경사와 다를 수 있다.
구체적으로, 상기 제2 전극부(130)의 제2 관통부(132)는 상기 강화 섬유를 구비하지 않은 상기 제3 절연층(113) 내에 구비될 수 있다. 이에 따라, 상기 제3 절연층(113)을 관통하는 관통 홀을 형성하는 경우, 상기 관통 홀의 상면 폭과 하면 폭의 차이는 거의 없을 수 있다.
따라서, 상기 제2 전극부(130)의 상기 제2 관통부(132)의 경사는 상기 제1 전극부(120)의 상기 제1 관통부(122)의 경사보다 클 수 있다. 예를 들어, 상기 제2 전극부(130)의 제2 관통부(132)의 하면에 대한 상기 제2 관통부(132)의 측면의 경사는 상기 제1 전극부(120)의 제1 관통부(122)의 하면에 대한 상기 제1 절연층(111)의 측면의 경사보다 클 수 있다. 또한, 상기 제2 전극부(130)의 제2 관통부(132)의 수평 방향의 폭은 상기 제1 전극부(120)의 제1 관통부(122)의 수평 방향의 폭보다 작을 수 있다. 이때, 상기 제2 전극부(130)는 상기 제4 절연층(114)에 매립된 연결 부재(200)와 연결되는 전극을 포함할 수 있다. 그리고 상기 연결 부재(200)는 미세한 단자들이 구비될 수 있다. 따라서, 실시 예는 상기 연결 부재(200)의 단자와 연결되는 전극부가 상기 제3 절연층(113)에 구비되도록 할 수 있다. 이를 통해, 실시 예는 상기 연결 부재(200)와 연결되는 제2 전극부(130)의 미세화가 가능하도록 하면서 상기 연결 부재(200)의 단자에 대응하는 영역에 정확히 위치하도록 할 수 있다. 나아가, 실시 예는 상기 제2 전극부(130)를 통해 상기 연결 부재(200)에서 전달되는 신호를 원활히 전달할 수 있고, 이를 통해 신호 전송 손실을 최소화하면서 이에 따른 전기적 특성을 향상시킬 수 있다.
한편, 상기 제2 전극부(130)의 제2 관통부(132)는 상기 제1 전극부(120)의 상기 제1 관통부(122)에 대응하는 오목부를 구비하지 않을 수 있다. 예를 들어, 상기 제2 전극부(130)의 상기 제2 관통부(132)는 수평 방향으로 중첩되는 강화 섬유와 중첩되지 않을 수 있다. 다만, 상기 제3 절연층(113)에는 필러가 구비될 수 있고, 상기 제2 관통부(132)의 외측면은 상기 필러와 접촉하는 오목부 및/또는 볼록부를 포함할 수 있다.
한편, 도 5를 참조하면, 상기 제4 절연층(114)에는 제3 전극부(140)가 구비될 수 있다. 상기 제3 전극부(140)는 제3 패드부(141) 및 제3 관통부(142)를 포함할 수 있다.
상기 제3 전극부(140)의 상기 제3 패드부(141)는 상기 제4 절연층(114)의 상면 및 하면에 각각 구비될 수 있다. 그리고, 상기 제3 전극부(140)의 상기 제3 관통부(142)는 상기 제3 절연층(113)의 상기 제3 패드부(141)와 연결되면서 상기 제4 절연층(114)을 관통할 수 있다.
상기 제3 전극부(140)의 상기 제3 관통부(142)는 복수의 경사를 포함할 수 있다.
상기 제3 전극부(140)의 상기 제3 관통부(142)는 상기 제4 절연층(114)의 상면에 인접하고 상기 제4 절연층(114)의 하면을 향할수록 폭이 점진적으로 감소하는 제1 경사(142S1)를 포함할 수 있다. 또한, 상기 제3 전극부(140)의 상기 제3 관통부(142)는 상기 제4 절연층(114)의 하면에 인접하고 상기 제4 절연층(114)의 상면을 향할수록 폭이 점진적으로 감소하는 제2 경사(142S2)를 포함할 수 있다. 상기 제1 경사(142S1) 및 제2 경사(142S2)는 서로 다를 수 있다. 예를 들어, 상기 제1 경사(142S1) 및 제2 경사(142S2)는 서로 다른 방향으로 기울어질 수 있다.
실시 예는 상기 제3 전극부(140)의 상기 제3 관통부(142)가 복수의 경사를 포함하도록 할 수 있다. 이를 통해, 실시 예는 상기 제3 전극부(140)의 상기 제3 관통부(142)가 상대적으로 큰 두께를 가지면서 상대적으로 큰 강화 섬유를 구비한 제4 절연층(114)을 용이하게 관통하도록 할 수 있다. 이를 통해 실시 예는 상기 제3 전극부(140)의 상기 제3 관통부(142)가 상기 제4 절연층(114)을 관통하지 않는 문제를 해결할 수 있고, 이에 따른 전기적 신뢰성을 향상시킬 수 있다.
한편, 상기 제4 절연층(114)은 수지층(114a) 및 강화 섬유(114b)를 포함할 수 있다. 그리고, 상기 제3 전극부(140)의 상기 제3 관통부(142)는 상기 제4 절연층(114)의 강화 섬유(114b)와 수평으로 중첩된 오목부(142CP)를 포함할 수 있다.
이때, 상기 제1 전극부(120)의 제1 관통부(122)에 구비된 오목부(122CP)는 상기 제3 전극부(140)의 상기 제3 관통부(142)에 구비된 오목부(142CP)와 다를 수 있다.
예를 들어, 상기 제3 전극부(140)의 상기 제3 관통부(142)에 구비된 오목부(142CP)의 수직 방향으로의 수직 길이 및/또는 상기 오목부(142CP)의 개수는 상기 제1 전극부(120)의 상기 제1 관통부(122)에 구비된 오목부(122CP)의 수직 방향의 수직 길이 및/또는 상기 오목부(122CP)의 개수와 다를 수 있다.
구체적으로, 상기 제3 전극부(140)의 상기 제3 관통부(142)에 구비된 오목부(142CP)의 수직 방향으로의 수직 길이는 상기 제1 전극부(120)의 상기 제1 관통부(122)에 구비된 오목부(122CP)의 수직 방향의 수직 길이보다 클 수 있다. 또한, 상기 제3 전극부(140)의 상기 제3 관통부(142)에 구비된 오목부(142CP)의 개수는 상기 제1 전극부(120)의 상기 제1 관통부(122)에 구비된 오목부(122CP)의 개수보다 클 수 있다.
한편, 제4 전극부(160)는 제4 패드부(161) 및 제4 관통부(162)를 포함할 수 있다. 제4 전극부(160)의 제4 패드부(161) 및 제4 관통부(162)는 상기 제1 전극부(120)의 제1 패드부(121) 및 제2 관통부(122)에 대응하는 구조를 가질 수 있다. 예를 들어, 제4 전극부(160)의 제4 패드부(161) 및 제4 관통부(162)는 상기 제1 전극부(120)의 제1 패드부(121) 및 제2 관통부(122)와 대칭 구조를 가질 수 있다.
또한, 기판은 돌출 전극부(170)를 포함할 수 있다. 상기 돌출 전극부(170)는 상기 제6 절연층(116) 상으로 돌출된 돌출부(171) 및 상기 제6 절연층(116)의 적어도 일부를 관통하는 관통부(172)를 포함할 수 있다.
상기 돌출 전극부(170)는 반도체 소자와 연결되는 포스트 범프일 수 있다.
즉, 기판 상에 결합되는 반도체 소자의 단자의 폭 및 단자들의 피치가 미세화됨에 따라, 솔더 등의 전도성 접착제에 의해 상기 반도체 소자를 실장하는 경우, 상기 전도성 접착제의 확산이 이루어질 수 있고, 이로 인해 복수의 전도성 접착제가 서로 연결되는 문제가 발생할 수 있다. 이를 통해, 실시 예는 상기 전도성 접착제의 볼륨을 줄이기 위해 열 압착 본딩(Thermal Compression Bonding)을 진행할 수 있다. 이때, 상기 돌출 전극부(170)가 기판에 구비되지 않는 경우, 상기 전도성 접착제의 볼륨을 줄이기 어려울 수 있다. 이는, 상기 전도성 접착제가 배치되는 전극의 높이가 제6 절연층(116)의 상면보다 낮게 위치하고, 이에 따라 상기 전극의 높이와 절연층의 높이 차이만큼 상기 전도성 접착제의 볼륨이 커지기 때문일 수 있다.
따라서, 실시 예는 상기 반도체 소자의 단자와의 정합도 및 상기 전도성 접착제와 전극부 사이에 형성되는 금속간 화합물(Inter Metallic Compound, IMC)이 기판으로 확산되는 것을 방지하는 확산 방지력 확보를 위해 돌출되는 구조의 돌출 전극부(170)를 구비할 수 있다.
한편, 기판은 더미 전극(150)을 포함할 수 있다. 상기 더미 전극(150)은 상기 제4 절연층(114)의 상면에 구비된 제1 더미 전극(151) 및 상기 제4 절연층(114)의 하면에 구비된 제2 더미 전극(152)을 포함할 수 있다.
도 6을 참조하면, 상기 더미 전극(150)은 제4 절연층(114)에 구비된 관통 홀(TH)의 주위를 둘러싸며 구비될 수 있다. 예를 들어, 상기 더미 전극(150)의 제1 더미 전극(151)은 상기 관통 홀(TH)의 상부 영역의 주위를 감싸며 구비될 수 있다. 또한, 상기 더미 전극(150)의 제2 더미 전극(152)은 상기 관통 홀(TH)의 하부 영역의 주위를 감싸며 구비될 수 있다.
상기 더미 전극(150)의 제1 더미 전극(151) 및 제2 더미 전극(152) 각각은 링 형상을 가질 수 있다. 상기 더미 전극(150)의 제1 더미 전극(151) 및 제2 더미 전극(152) 각각은 폐루프 형상을 가질 수 있다. 상기 더미 전극(150)의 제1 더미 전극(151) 및 제2 더미 전극(152) 각각은 상기 관통 홀(TH)의 평면 형상에 대응하는 형상을 가질 수 있다.
상기 더미 전극(150)은 제1 폭(W1)을 가질 수 있다. 상기 더미 전극(150)의 제1 폭(W1)은 80㎛ 내지 120㎛의 범위를 만족할 수 있다. 바람직하게, 상기 더미 전극(150)의 제1 폭(W1)은 85㎛ 내지 115㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 더미 전극(150)의 제1 폭(W1)은 90㎛ 내지 110㎛의 범위를 만족할 수 있다. 상기 더미 전극(150)의 제1 폭(W1)이 80㎛ 미만이면, 상기 관통 홀(TH)을 형성하는 공정에서 상기 제4 절연층(114)의 일부 영역의 손상이 발생할 수 있다. 또한, 상기 제4 절연층(114)의 일부 영역의 손상을 발생하지 않기 위해서는 상기 관통 홀(TH)을 형성하는 공정에서 레이저의 위치를 조절해야 하며, 이에 따라 상기 관통 홀(TH)의 내벽이 90도와 차이가 큰 경사를 가질 수 있다. 또한, 상기 더미 전극(150)의 제1 폭(W1)이 120㎛를 초과하면, 상기 제4 절연층(114)에서의 더미 영역이 증가하고, 이에 따른 반도체 패키지의 박형화가 어려울 수 있다.
한편, 상기 관통 홀(TH)의 폭은 상기 연결 부재(200)의 폭보다 클 수 있다. 바람직하게, 상기 관통 홀(TH)의 면적은 상기 연결 부재(200)의 면적보다 클 수 있다.
예를 들어, 상기 관통 홀(TH)의 측벽과 상기 연결 부재(200)의 측면 사이의 수평 거리(W2)는 75㎛ 내지 120㎛의 범위를 만족할 수 있다. 바람직하게, 상기 관통 홀(TH)의 측벽과 상기 연결 부재(200)의 측면 사이의 수평 거리(W2)는 75㎛ 내지 120㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 관통 홀(TH)의 측벽과 상기 연결 부재(200)의 측면 사이의 수평 거리(W2)는 75㎛ 내지 120㎛의 범위를 만족할 수 있다.
상기 관통 홀(TH)의 측벽과 상기 연결 부재(200)의 측면 사이의 수평 거리(W2)가 75㎛ 미만이면, 상기 연결 부재(200)를 매립하는 공정에서의 공정 오차로 인해 상기 연결 부재(200)가 상기 관통 홀(TH)의 측벽과 접촉할 수 있고, 이에 따른 상기 연결 부재(200)가 손상되는 문제가 발생할 수 있다. 또한, 상기 관통 홀(TH)의 측벽과 상기 연결 부재(200)의 측면 사이의 수평 거리(W2)가 120㎛를 초과하면, 상기 수평 거리만큼 증가하는 더미 영역이 증가하게 되고, 이에 따른 반도체 패키지의 박형화가 어려울 수 있다.
한편, 도 7을 참조하면, 상기 관통 홀(TH)의 측벽(114S)은 상기 제4 절연층(114)의 상면 또는 하면에 대해 수직할 수 있다. 이는, 상기 제4 절연층(114)에 구비된 제1 더미 전극(151) 및 제2 더미 전극(152)의 위치에 의한 것일 수 있다.
상기 제1 더미 전극(151)은 상기 관통 홀(TH)의 주위를 감싸는 측면(151S)을 포함할 수 있다. 또한, 상기 제2 더미 전극(152)은 상기 관통 홀(TH)의 주위를 감싸는 측면(152S)을 포함할 수 있다.
그리고 상기 제1 더미 전극(151)의 상기 측면(114S)은 상기 관통 홀(TH)의 측벽(114S)과 동일 평면 상에 위치할 수 있다. 또한, 상기 제2 더미 전극(152)의 상기 측면(152S)은 상기 관통 홀(TH)의 측벽(114S)과 동일 평면 상에 위치할 수 있다. 또한, 상기 제1 더미 전극(151)의 상기 측면(151S)은 상기 제2 더미 전극(152)의 상기 측면(152S)과 동일 평면 상에 위치할 수 있다.
다시 말해서, 상기 제1 더미 전극(151)과 상기 제2 더미 전극(152)의 각각의 측면은 수직으로 동일 평면에 위치할 수 있고, 이에 따라 상기 제4 절연층(114)에 구비되는 관통 홀(TH)의 내벽(114S)은 상기 제1 더미 전극(151) 및 제2 더미 전극(152)의 각각의 측면과 동일 평면에 위치할 수 있다. 이를 통해 실시 예는 상기 관통 홀(TH)의 상부 폭과 하부 폭이 실질적으로 동일할 수 있다. 따라서, 실시 예는 상기 관통 홀(TH)의 상부 폭과 하부 폭의 차이로 인해 발생하는 데드 존의 증가를 최소화할 수 있고, 이에 따라 반도체 패키지를 박형화할 수 있다.
한편, 실시 예는 연결 부재(200)의 형상이나 적용 디자인에 따라 상기 관통 홀(TH)의 측벽(114S)이 일정 경사를 가지도록 할 수 있다.
예를 들어, 도 8을 참조하면, 상기 제1 더미 전극(151)의 측면(151S)은 상기 제2 더미 전극(152)의 측면(152S)과 수직으로 어긋나게 배치될 수 있다. 상기 제1 더미 전극(151)의 측면(151S)은 상기 제2 더미 전극(152)의 측면(152S)보다 상기 연결 부재(200)에 더 인접하게 위치할 수 있다. 이를 통해, 상기 관통 홀(TH)의 측벽(114S)은 상기 제4 절연층(114)의 하면에서 상면을 향할수록 폭이 점진적으로 감소하는 경사를 가질 수 있다.
예를 들어, 도 9를 참조하면, 상기 제1 더미 전극(151)의 측면(151S)은 상기 제2 더미 전극(152)의 측면(152S)과 수직으로 어긋나게 배치될 수 있다. 상기 제1 더미 전극(151)의 측면(151S)은 상기 제2 더미 전극(152)의 측면(152S)보다 상기 연결 부재(200)로부터 더 멀리 이격될 수 있다. 이를 통해, 상기 관통 홀(TH)의 측벽(114S)은 상기 제4 절연층(114)의 하면에서 상면을 향할수록 폭이 점진적으로 증가하는 경사를 가질 수 있다.
한편, 이전 도면에서 도시된 바와 같이, 상기 제1 더미 전극(151)의 상면은 상기 연결 부재(200)의 단자(210)의 상면과 동일 평면 상에 위치할 수 있다. 다만, 상기 연결 부재(200)의 두께와 상기 제4 절연층(114)의 두께를 정확히 일치시키기 어렵고, 상기 단자(210)의 두께와 상기 제1 더미 전극(151)의 두께를 정확히 일치시키는 게 어려울 수 있다.
따라서, 실시 예는 상기 연결 부재(200)의 단자(210)의 상면과 상기 제1 더미 전극(151)의 상면은 단차를 가질 수 있다.
도 10을 참조하면, 상기 연결 부재(200)의 단자(210)의 상면은 상기 제1 더미 전극(151)의 상면보다 제1 높이(H1)만큼 높게 위치할 수 있다. 이때 상기 제1 높이(H1)는 상기 제1 더미 전극(151)의 수직 방향의 두께보다 작을 수 있다. 바람직하게, 상기 제1 높이(H1)는 8㎛ 이하일 수 있다. 더욱 바람직하게, 상기 제1 높이(H1)는 5㎛ 이하일 수 있다. 또한, 도 11을 참조하면, 상기 연결 부재(200)의 단자(210)의 상면은 상기 제1 더미 전극(151)의 상면보다 제1 높이(H1)만큼 낮게 위치할 수 있다. 이때 상기 제1 높이(H1)는 상기 제1 더미 전극(151)의 수직 방향의 두께보다 작을 수 있다. 바람직하게, 상기 제1 높이(H1)는 8㎛ 이하일 수 있다.
즉, 상기 연결 부재(200)의 단자(210)의 상면과 상기 제1 더미 전극(151)의 상면 사이의 단차가 8㎛보다 크면, 상기 제3 전극부(140)에서 상기 연결 부재(200)의 단자(210)와 연결되는 제1 전극들 및 상기 제1 전극들과 수평으로 중첩되는 제2 전극들이 균일한 높이를 가지도록 하기 어려울 수 있고, 이에 따라 반도체 패키지의 기계적 신뢰성 및 물리적 신뢰성이 저하될 수 있다.
다만, 실시 예에서, 상기 연결 부재(200)의 단자(210)의 상면이 상기 제1 더미 전극(151)의 상면보다 낮게 위치한 경우, 상기 제3 절연층(113)으로 상기 제4 절연층(114)의 관통 홀(TH)을 충진하는 공정에서 보이드가 발생할 수 있으며, 이에 따라 상기 연결 부재(200)의 단자(210)의 상면이 상기 제1 더미 전극(151)의 상면보다 높게 위치하도록 하여, 상기 보이드의 발생을 최소화하도록 한다.
한편, 도 12를 참조하면, 제2 실시 예의 회로 기판은 도 2의 회로 기판 대비 전극부의 구조가 상이할 수 있다.
예를 들어, 회로 기판은 제1 절연층(111), 제2 절연층(112), 제3 절연층(113), 제4 절연층(114), 제5 절연층(115) 및 제6 절연층(116)을 포함할 수 있다.
또한, 회로 기판은 상기 제4 절연층(114)에 구비된 관통 홀(TH) 내에 매립된 연결 부재(200)를 포함할 수 있다.
또한, 회로 기판은 제1 패드부(121) 및 제1 관통부(122)를 포함하는 제1 전극부(120)를 구비할 수 있다. 또한, 회로 기판은 제2 패드부(131) 및 제2 관통부(132)를 포함하는 제2 전극부(130)를 구비할 수 있다. 또한, 회로 기판은 제3 패드부(141) 및 제3 관통부(142)를 포함하는 제3 전극부(140)를 구비할 수 있다. 또한, 회로 기판은 제4 패드부(161) 및 제4 관통부(162)를 포함하는 제4 전극부(160)를 구비할 수 있다. 또한, 회로 기판은 제1 더미 전극(151) 및 제2 더미 전극(152)을 포함하는 더미 전극부(150)를 구비할 수 있다.
이때, 제2 실시 예의 전극부 중 서로 동일한 절연 물질을 포함하는 제2 절연층(112) 및 5 절연층(115)에 구비된 전극부들은 제1 실시 예의 전극부와 상이할 수 있다.
예를 들어, 회로 기판은 복수의 전극부 중 최외층에 구비된 제1 전극부(120) 및 제4 전극부(160)를 구비할 수 있다. 이때, 제1 실시 예의 제1 전극부(120)의 제1 패드부(121)는 제2 절연층(112)의 하면 아래로 돌출된 구조를 가질 수 있다. 또한, 제1 실시 예의 제4 전극부(160)의 제4 패드부(161)는 제5 절연층(115)의 상면 위로 돌출된 구조를 가질 수 있다.
이와 다르게, 제2 실시 예에서의 제1 전극부(120)의 제1 패드부(121)는 제2 절연층(112) 내에 매립된 구조를 가질 수 있다. 또한, 제2 실시 예의 제4 전극부(160)의 제4 패드부(161)는 제5 절연층(115) 내에 매립된 구조를 가질 수 있다.
여기에서 제1 패드부가 매립된 구조를 가진다는 것은 상기 제1 패드부(121)의 측면의 적어도 일부가 상기 제2 절연층(112)으로 덮인다는 것을 의미할 수 있다. 또한, 상기 제1 패드부가 매립된 구조를 가진다는 것은 상기 제1 패드부(121)의 상면이 상기 제2 절연층(112)의 하면보다 높게 위치한다는 것을 의미할 수 있다.
또한, 제4 패드부가 매립된 구조를 가진다는 것은 상기 제4 패드부(141)의 측면의 적어도 일부가 상기 제5 절연층(115)으로 덮인다는 것을 의미할 수 있다. 또한, 상기 제4 패드부가 매립된 구조를 가진다는 것은 상기 제4 패드부(151)의 하면이 상기 제5 절연층(115)의 상면보다 낮게 위치한다는 것을 의미할 수 있다.
이를 통해, 실시 예는 회로 기판의 최외층에 구비된 패드부가 절연층에 매립된 구조를 가지는 것에 의해, 상기 패드부가 무너지거나 박리되는 것을 방지할 수 있고, 이를 통해 상기 패드부를 더욱 미세화할 수 있다. 나아가, 실시 예는 상기 패드부가 절연층에 매립됨에 따라 상기 매립된 깊이만큼 회로 기판의 두께를 줄일 수 있고, 이를 통해 반도체 패키지의 박형화가 가능할 수 있다.
또한, 실시 예의 상기 각각의 전극부에 구비된 관통부는 동일 수직선 상에서 정렬되지 않고, 어긋나게 구비될 수 있다. 이를 통해 실시 예는 상기 관통부를 형성함에 있어 디자인 자유도를 향상시킬 수 있다.
한편, 도 12에서는 상기 제1 패드부(121)의 하면이 제2 절연층(112)의 하면과 동일 평면 상에 위치하는 것으로 도시하였으나, 이에 한정되는 것은 아니다.
예를 들어, 다른 실시 예에서의 상기 제1 패드부(121)의 하면은 상기 제2절연층(112)의 하면보다 낮게 위치할 수 있다. 또한, 다른 실시 예에서의 상기 제4 패드부(161)의 상면은 상기 제5 절연층(115)의 상면보다 높게 위치할 수 있다. 이 경우, 상기 제1 패드부(121)의 하면 및/또는 제4 패드부(161)의 상면에는 도전성 접착 부재가 배치될 수 있고, 이때의 상기 제1 패드부(121) 및 제4 패드부(161)가 제1 실시 예에서의 돌출 전극의 기능을 할 수 있다. 이를 통해 상기 도전성 접착 부재와의 정렬성을 향상시키면서 도전성 접착 부재의 확산을 방지할 수 있다.
또한, 또 다른 실시 예에서의 상기 제1 패드부(121)의 하면은 상기 제2절연층(112)의 하면보다 높게 위치할 수 있다. 또한, 다른 실시 예에서의 상기 제4 패드부(161)의 상면은 상기 제5 절연층(115)의 상면보다 낮게 위치할 수 있다. 이 실시 예의 경우, 상기 제1 패드부(121) 및/또는 제4 패드부(161)에 배치되는 도전성 접착 부재의 볼륨을 이전 실시 예 대비 더 증가시키면서 상기 도전성 접착 부재의 확산을 방지할 수 있으며, 이에 따른 반도체 소자와의 결합력을 더욱 향상시킬 수 있다.
실시 예의 반도체 패키지는 제1 절연층과, 상기 제1 절연층 상에 배치된 제2 절연층과, 상기 제2 절연층 상에 배치된 제3 절연층과, 상기 제3 절연층 내에 매립된 제4 절연층과, 상기 제3 절연층 상에 배치된 제5 절연층을 포함하고, 상기 제1 절연층, 상기 제2 절연층 상기 제3 절연층, 상기 제4 절연층은 서로 다른 물질로 구비되고, 상기 제2 절연층과 상기 제5 절연층은 서로 같은 물질로 구비되고, 상기 제4 절연층의 상면과 상기 제3 절연층의 상면 사이의 수직 방향의 두께는 상기 제2 절연층의 수직 방향의 두께보다 작을 수 있다. 이를 통해 실시 예는 상기 제3 절연층을 이용하여 상기 반도체 패키지가 특정 방향으로 휘어지는 것을 방지하면서 상기 반도체 패키지를 박형화할 수 있다.
구체적으로, 상기 제3 절연층은 상대적으로 낮은 영률을 가질 수 있고, 이를 통해 반도체 패키지에 작용하는 휨 발생을 억제하는 기능을 할 수 있고, 나아가 반도체 패키지에 인가되는 충격을 흡수하면서 상기 반도체 패키지가 특정 방향으로 크게 휘어지는 것을 방지하는 기능을 할 수 있다. 이를 통해, 실시 예는 상기 반도체 패키지가 특정 방향으로 크게 휘어짐에 따른 동작 특성 저하 문제를 해결할 수 있고, 나아가 상기 충격에 의해 상기 제3 절연층 내에 배치된 연결 부재가 손상되는 것을 해결할 수 있다. 또한, 실시 예는 상기 제3 절연층을 이용하여 상기 연결 부재와 연결되는 전극부를 배치할 수 있고, 이를 통해 상기 전극부와 상기 연결 부재 사이의 정렬성을 향상시킬 수 있다.
또한, 상기 제4 절연층은 관통 홀을 포함할 수 있고, 상기 연결 부재는 상기 관통 홀 내에 구비될 수 있다. 그리고, 상기 제4 절연층의 상면에는 제1 더미 전극이 구비되고 상기 제4 절연층의 하면에는 제2 더미 전극이 구비될 수 있다. 상기 제1 더미 전극 및 제2 더미 전극 중 적어도 하나의 측면은 상기 관통 홀의 측벽과 동일 평면 상에 위치할 수 있다. 상기 제1 및 제2 더미 전극은 상기 관통 홀을 레이저 공정을 형성하는데 사용되는 전극일 수 있다. 그리고, 실시 예는 상기 제1 및 제2 더미 전극을 이용하여 상기 관통 홀의 상부 폭과 하부 폭이 실질적으로 동일하도록 할 수 있고, 이를 통해 상기 상부 폭과 하부 폭의 차이만큼 커지는 데드 영역의 면적을 줄일 수 있다. 이에 따라 실시 예는 반도체 패키지를 박형화할 수 있다.
또한, 실시 예는 상기 제1 더미 전극과 제2 더미 전극이 수직 방향을 따라 어긋나게 위치하도록 하여 상기 관통 홀의 형상을 변경할 수 있다. 이를 통해 실시 예는 상기 연결 부재의 형상에 따라 상기 관통 홀의 형상을 자유롭게 변경 가능하며, 이에 따른 디자인 자유도를 향상시킬 수 있다.
또한, 실시 예는 상기 연결 부재의 단자의 상면과 상기 제1 더미 전극의 상면이 단차를 가질 수 있고, 상기 단차가 일정 수준 이하를 유지하도록 관리한다. 이를 통해, 실시 예는 전극부와 상기 단자 사이의 연결 정렬도를 높일 수 있고, 나아가 상기 관통 홀을 절연 물질로 충진하는 공정에서 발생하는 보이드를 최소화할 수 있다.
한편, 상술한 발명의 특징을 갖는 회로기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 회로기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (24)

  1. 제1 절연층;
    상기 제1 절연층 상에 배치된 제2 절연층;
    상기 제2 절연층 상에 배치된 제3 절연층;
    상기 제3 절연층 내에 매립된 제4 절연층;
    상기 제3 절연층 상에 배치된 제5 절연층을 포함하고,
    상기 제1 절연층, 상기 제2 절연층 상기 제3 절연층, 상기 제4 절연층은 서로 다른 물질로 구비되고,
    상기 제2 절연층과 상기 제5 절연층은 서로 같은 물질로 구비되고,
    상기 제4 절연층의 상면과 상기 제3 절연층의 상면 사이의 수직 방향의 두께는 상기 제2 절연층의 수직 방향의 두께보다 작은, 반도체 패키지.
  2. 제1항에 있어서,
    상기 제4 절연층의 하면과 상기 제3 절연층의 하면 사이의 수직 방향의 두께는 상기 제2 절연층의 수직 방향의 두께보다 작은, 반도체 패키지.
  3. 제1항에 있어서,
    상기 제2 절연층은 제1 수지층 및 상기 제1 수지층 내에 구비된 제1 강화 부재를 포함하는, 반도체 패키지.
  4. 제3항에 있어서,
    상기 제4 절연층은 제2 수지층 및 상기 제2 수지층 내에 구비된 제2 강화 부재를 포함하고,
    상기 제1 강화 부재의 층수 또는 두께는 상기 제2 강화 부재의 층수 또는 두께와 다른, 반도체 패키지.
  5. 제4항에 있어서,
    상기 제1 및 제2 강화 부재는 필러와 구분되는 유리 섬유 또는 강화 섬유를 포함하는 반도체 패키지.
  6. 제5항에 있어서,
    상기 제1 강화 부재의 층수는 상기 제2 강화 부재의 층수보다 작은, 반도체 패키지.
  7. 제5항에 있어서,
    상기 제1 강화 부재의 단일 층의 두께는 상기 제2 강화 부재의 단일 층의 두께보다 작은, 반도체 패키지.
  8. 제5항에 있어서,
    상기 제3 절연층은 강화 부재를 구비하지 않는, 반도체 패키지.
  9. 제8항에 있어서,
    상기 제2 절연층의 적어도 일부 영역을 관통하는 제1 전극부;
    상기 제3 절연층의 적어도 일부 영역을 관통하는 제2 전극부; 및
    상기 제4 절연층을 관통하는 제3 전극부를 포함하는, 반도체 패키지.
  10. 제9항에 있어서,
    상기 제1 전극부는 제1 패드부 및 제1 관통부를 포함하고,
    상기 제1 관통부는 상기 제2 절연층의 하면에서 상기 제2 절연층의 상면을 향할수록 폭이 점진적으로 감소하는 경사를 가지는 반도체 패키지.
  11. 제10항에 있어서,
    상기 제2 전극부는 제2 패드부 및 제2 관통부를 포함하고,
    상기 제2 관통부는 상기 제3 절연층의 하면에서 상기 제4 절연층의 하면을 향할수록 폭이 점진적으로 감소하는 경사를 가지며,
    상기 제1 관통부의 경사는 상기 제2 관통부의 경사와 다른, 반도체 패키지.
  12. 제11항에 있어서,
    상기 제3 전극부는 제3 패드부 및 제3 관통부를 포함하고,
    상기 제3 관통부는,
    상기 제4 절연층의 상면에 인접하고 상기 제4 절연층의 하면을 향할수록 폭이 점진적으로 감소하는 제1 경사; 및
    상기 제4 절연층의 하면에 인접하고 상기 제4 절연층의 상면을 향할수록 폭이 점진적으로 감소하는 제2 경사를 포함하는, 반도체 패키지.
  13. 제12항에 있어서,
    상기 제1 관통부의 수직 방향의 두께는 상기 제2 관통부의 수직 방향의 두께보다 크고 상기 제3 관통부의 수직 방향의 두께보다 작으며,
    상기 제2 관통부의 수직 방향의 두께는 상기 제1 및 제3 관통부 각각의 수직 방향의 두께보다 작고,
    상기 제3 관통부의 수직 방향의 두께는 상기 제1 및 제2 관통부 각각의 수직 방향의 두께보다 큰, 반도체 패키지.
  14. 제12항에 있어서,
    상기 제1 관통부 및 제3 관통부 각각은 강화 부재와 수평으로 중첩되는 오목부를 구비하고,
    상기 제2 관통부는 상기 강화 부재와 수평으로 중첩된 오목부를 구비하지 않는, 반도체 패키지.
  15. 제14항에 있어서,
    상기 제1 관통부에 구비된 오목부의 개수 또는 단일 오목부의 수직 방향의 두께는 상기 제3 관통부에 구비된 오목부의 개수 또는 단일 오목부의 수직 방향의 두께보다 작은 반도체 패키지.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서,
    상기 제4 절연층은 상기 제4 절연층의 상면 및 하면을 관통하는 관통 홀을 구비하고,
    상기 관통 홀에 인접한 상기 제4 절연층의 상면에 배치된 제1 더미 전극; 및
    상기 관통 홀에 인접한 상기 제4 절연층의 하면에 배치된 제2 더미 전극을 포함하는, 반도체 패키지.
  17. 제16항에 있어서,
    상기 제1 더미 전극의 측면 및 상기 제2 더미 전극의 측면 중 적어도 하나는, 상기 제4 절연층의 상기 관통 홀의 측벽과 동일 평면 상에 배치되는, 반도체 패키지.
  18. 제17항에 있어서,
    상기 제1 더미 전극의 측면, 상기 제2 더미 전극의 측면 및 상기 제4 절연층의 상기 관통 홀의 측벽은 동일 평면 상에 배치되는, 반도체 패키지.
  19. 제17항에 있어서,
    상기 제1 더미 전극의 측면과 상기 제2 더미 전극의 측면은 수직 방향을 따라 서로 어긋나는 반도체 패키지.
  20. 제18항에 있어서,
    상기 관통 홀의 상부 폭과 하부 폭은 서로 다른, 반도체 패키지.
  21. 제16항에 있어서,
    상기 관통 홀 내에 배치된 연결 부재를 포함하는, 반도체 패키지.
  22. 제21항에 있어서,
    상기 연결 부재는 반도체 능동 소자, 반도체 수동 소자, 무기물 브리지 및 유기물 브리지 중 어느 하나인, 반도체 패키지.
  23. 제16항에 있어서,
    상기 제1 더미 전극의 상면은 상기 연결 부재의 단자의 상면과 단차를 가지는, 반도체 패키지.
  24. 제23항에 있어서,
    상기 연결 부재의 단자의 상면은 상기 제1 더미 전극의 상면보다 높게 위치하고,
    상기 단차의 수직 거리는 8㎛ 이하인, 반도체 패키지.
KR1020220127668A 2022-10-06 2022-10-06 반도체 패키지 KR20240048190A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020220127668A KR20240048190A (ko) 2022-10-06 2022-10-06 반도체 패키지
PCT/KR2023/015445 WO2024076211A1 (ko) 2022-10-06 2023-10-06 회로 기판 및 이를 포함하는 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220127668A KR20240048190A (ko) 2022-10-06 2022-10-06 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20240048190A true KR20240048190A (ko) 2024-04-15

Family

ID=90608426

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220127668A KR20240048190A (ko) 2022-10-06 2022-10-06 반도체 패키지

Country Status (2)

Country Link
KR (1) KR20240048190A (ko)
WO (1) WO2024076211A1 (ko)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5293477B2 (ja) * 2005-04-19 2013-09-18 ルネサスエレクトロニクス株式会社 半導体装置
JP2010034199A (ja) * 2008-07-28 2010-02-12 Fujitsu Ltd プリント配線板
KR102442389B1 (ko) * 2015-02-10 2022-09-14 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR20160103270A (ko) * 2015-02-24 2016-09-01 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR20220085274A (ko) * 2020-12-15 2022-06-22 엘지이노텍 주식회사 회로기판 및 이의 제조 방법

Also Published As

Publication number Publication date
WO2024076211A1 (ko) 2024-04-11

Similar Documents

Publication Publication Date Title
US7170162B2 (en) Chip embedded package structure
US7586188B2 (en) Chip package and coreless package substrate thereof
US20210202425A1 (en) Semiconductor package using flip-chip technology
US11721673B2 (en) Semiconductor package having stacked semiconductor chips
US7884465B2 (en) Semiconductor package with passive elements embedded within a semiconductor chip
KR20240048190A (ko) 반도체 패키지
KR20240107839A (ko) 반도체 패키지
WO2020237630A1 (zh) 一种芯片封装结构以及电路结构
KR20240109856A (ko) 반도체 패키지
KR20240052442A (ko) 반도체 패키지
KR20240074528A (ko) 반도체 패키지
KR102674312B1 (ko) 반도체 패키지
KR20240045007A (ko) 반도체 패키지
KR20240093258A (ko) 반도체 패키지
KR20240044978A (ko) 반도체 패키지
KR20240044853A (ko) 반도체 패키지
KR20240044946A (ko) 반도체 패키지
KR20240116200A (ko) 회로 기판
KR20240045008A (ko) 반도체 패키지
KR20240113267A (ko) 반도체 패키지
US20240274520A1 (en) Semiconductor substrate and manufacturing method thereof
KR20240020914A (ko) 반도체 패키지
KR20240077905A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
US20220406722A1 (en) Wafer stacking structure and manufacturing method thereof
KR20240038354A (ko) 반도체 패키지