KR20240044978A - 반도체 패키지 - Google Patents

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KR20240044978A
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이수민
심우섭
유종현
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엘지이노텍 주식회사
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Abstract

실시 예에 따른 반도체 패키지는 절연층; 상기 절연층의 상면에서 일부 영역까지 관통하는 관통부를 포함하는 복수의 전극부; 및 상기 절연층 내에 매립된 연결 부재;를 포함하고, 상기 복수의 전극부는, 상기 연결 부재와 수직 방향으로 중첩되는 제1 관통부를 포함하는 제1 전극부와, 상기 연결 부재와 수직 방향으로 중첩되지 않는 제2 관통부를 포함하는 제2 전극부를 포함하고, 상기 제1 관통부의 사이즈는 상기 제2 관통부의 사이즈의 80% 내지 120%의 범위를 만족한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
실시 예는 반도체 패키지에 관한 것으로, 특히 반도체 소자와 연결되는 복수의 관통 전극의 높이 편차를 해결할 수 있는 반도체 패키지에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 반도체 패키지 기판에 더 많은 수의 반도체 소자를 배치하기 위한 기술들이 제안 및 연구되고 있다. 다만, 일반적인 반도체 패키지는 하나의 반도체 소자가 탑재되는 것을 기본으로 하기 때문에 원하는 성능을 얻는데 한계가 있다.
이에 따라, 최근에는 복수의 기판을 이용하여 다수의 반도체 소자를 배치한 반도체 패키지가 제공되고 있다. 이러한 반도체 패키지는 복수의 반도체 소자가 기판상에서 상호 수평 방향 및/또는 수직 방향으로 연결되는 구조를 가진다. 이에 따라, 상기 반도체 패키지는 반도체 소자의 실장 면적을 효율적으로 사용하고, 반도체 소자 사이의 짧은 신호 전송 패스를 통해 고속 신호의 전송 가능한 장점이 있다.
이러한 장점으로 인해, 상기와 같은 반도체 패키지는 모바일 기기 등에 많이 적용되고 있다.
또한, 사물 인터넷(IoT:Internet of Things)을 제공하는 제품, 자율 주행차 및 고성능 서버 등에 적용되는 반도체 패키지는 고집적화 추세에 따라 반도체 소자의 개수 및/또는 각각의 반도체 소자의 사이즈가 커지거나, 반도체 소자의 기능적인 부분이 분할되면서 반도체 칩렛(Chiplet)으로 그 개념이 확장되고 있다.
이에 따라, 반도체 소자 및/또는 반도체 칩렛(Chiplet) 간 상호 통신이 중요해지고 있고, 이에 따라, 반도체 패키지의 기판과 반도체 소자 사이에 인터포저를 배치하는 추세이다.
인터포저는 반도체 소자 및/또는 반도체 칩렛(Chiplet) 간 상호 통신을 원활히 하거나, 또는 반도체 소자와 반도체 패키지 기판을 상호 연결하기 위해 반도체 소자에서 반도체 패키지로 향할수록 회로 패턴의 폭이나 너비를 점진적으로 증가시키는 재배선층의 기능을 함으로써, 반도체 소자의 회로 패턴에 비해 상대적으로 큰 회로 패턴을 갖는 반도체 패키지 기판과 반도체 소자 사이의 전기적 신호를 원활히 할 수 있는 기능을 할 수 있다.
한편, 반도체 패키지에 적용되는 패키지 기판 및/또는 인터포저에는 반도체 소자 및/또는 반도체 칩렛(Chiplet)과 연결되는 연결 부재가 구비된다. 상기 연결 부재는 복수의 반도체 소자 및/또는 반도체 칩렛(Chiplet) 사이를 수평적으로 연결하는 기능을 한다. 이에 따라, 상기 패키지 기판 및/또는 인터포저에는 상기 연결 부재가 매립될 수 있다. 이때, 상기 패키지 기판 및/또는 상기 인터포저에는 상기 반도체 소자 및/또는 반도체 칩렛(Chiplet)과 연결되는 복수의 관통 전극이 구비된다. 상기 관통 전극은 상기 연결 부재와 수직 방향으로 중첩되는 제1 관통 전극과, 상기 연결 부재와 수직 방향으로 중첩되지 않으면서 제1 관통 전극과 수평 방향으로 중첩되는 제2 관통 전극을 포함한다.
이때, 상기 제1 관통 전극은 상기 연결 부재와 연결된다. 이에 따라, 상기 제1 관통 전극의 폭 및/또는 두께는 상기 연결 부재에 구비된 연결 전극의 폭 및 상기 연결 부재의 두께에 의해 결정될 수 있다. 따라서, 상기 제1 관통 전극과 상기 제2 관통 전극은 서로 다른 폭 및/또는 두께를 가질 수 있다.
이로 인해, 상기 패키지 기판 및/또는 인터포저에 구비된 제1 관통 전극 및 상기 제2 관통 전극은 서로 다른 높이를 가질 수 있다. 예를 들어, 상기 폭 및/또는 두께의 차이로 인해, 상기 제1 관통 전극의 높이와 상기 제2 관통 전극의 높이에 편차가 발생할 수 있다. 그리고, 상기 제1 및 제2 관통 전극의 높이 편차가 발생하는 경우, 상기 반도체 소자 및/또는 반도체 칩렛(Chiplet)가 안정적으로 실장되지 못하는 문제가 발생할 수 있고, 이에 의해 상기 반도체 소자 및/또는 반도체 칩렛(Chiplet)의 동작 특성이 저하되는 문제가 발생할 수 있다.
실시 예는 새로운 구조의 반도체 패키지를 제공한다.
또한, 실시 예는 기판 및 상기 기판에 매립된 연결 부재를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 반도체 소자와 연결되는 복수의 관통 전극들 사이의 높이 편차를 제어할 수 있는 반도체 패키지를 제공한다.
또한, 실시 예는 방열 특성이 향상된 반도체 패키지를 제공한다.
또한, 실시 예는 기판과 연결 부재 사이의 밀착력이 향상된 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 반도체 패키지는 절연층; 상기 절연층의 상면에서 일부 영역까지 관통하는 관통부를 포함하는 복수의 전극부; 및 상기 절연층 내에 매립된 연결 부재;를 포함하고, 상기 복수의 전극부는, 상기 연결 부재와 수직 방향으로 중첩되는 제1 관통부를 포함하는 제1 전극부와, 상기 연결 부재와 수직 방향으로 중첩되지 않는 제2 관통부를 포함하는 제2 전극부를 포함하고, 상기 제1 관통부의 사이즈는 상기 제2 관통부의 사이즈의 80% 내지 120%의 범위를 만족한다.
또한, 상기 제1 및 제2 관통부 각각은 복수 개 구비되고, 상기 복수의 제1 관통부 각각의 사이즈는 상기 복수의 제2 관통부 각각의 사이즈의 80% 내지 120%의 범위를 만족한다.
또한, 상기 복수 개의 제1 관통부는 상기 복수 개의 제2 관통부와 수평 방향으로 중첩된다.
또한, 상기 제1 관통부 및 상기 제2 관통부의 수직 방향의 두께는 서로 같고, 상기 제1 관통부 및 상기 제2 관통부의 수평 방향의 폭은 서로 같다.
또한, 상기 제1 관통부의 수직 방향의 두께는 상기 제2 관통부의 수직 방향의 두께보다 작고, 상기 제1 관통부의 수평 방향의 폭은 상기 제2 관통부의 수평 방향의 폭보다 크다.
또한, 상기 제1 관통부의 수직 방향의 두께는 상기 제2 관통부의 수직 방향의 두께보다 크고, 상기 제1 관통부의 수평 방향의 폭은 상기 제2 관통부의 수평 방향의 폭보다 작다.
또한, 상기 제1 관통부의 밀도 및 부피 중 적어도 하나는 상기 제2 관통부의 밀도 및 부피 중 적어도 하나의 80% 내지 120%의 범위를 만족한다.
또한, 상기 제1 전극부는 상기 제1 관통부 상에 배치되고 상기 절연층 상으로 돌출된 제1 돌출부를 포함하고, 상기 제2 전극부는 상기 제2 관통부 상에 배치되고, 상기 절연층 상으로 돌출된 제2 돌출부를 포함한다.
또한, 상기 제1 돌출부의 상면의 높이는 상기 제2 돌출부의 상면의 높이와 같다.
또한, 상기 제1 관통부의 수평 방향의 폭은 10㎛ 내지 40㎛의 범위를 만족한다.
또한, 상기 제1 및 제2 관통부 각각은 상면에서 하면을 향할수록 폭이 점진적으로 감소하는 경사를 가진다.
또한, 상기 제1 관통부 및 제2 관통부 각각은, 제1 금속층; 및 상기 제1 금속층 상에 배치되고, 상기 제1 금속층과 다른 금속 물질을 포함하는 제2 금속층을 포함한다.
또한, 상기 제1 및 제2 관통부 각각의 제1 금속층의 하면은 상기 절연층의 하면을 향하여 볼록한 부분을 포함한다.
또한, 상기 반도체 패키지는 상기 제1 및 제2 전극부 상에 배치된 제1 및 제2 반도체 소자를 더 포함하고, 상기 제1 전극부는 상기 제1 반도체 소자의 단자와 연결된 제1군의 제1 전극부 및 상기 제2 반도체 소자의 단자와 연결된 제2군의 제1전극부를 포함하고, 상기 제2 전극부는 상기 제1 반도체 소자의 단자와 연결된 제1군의 제2 전극부 및 상기 제2 반도체 소자의 단자와 연결된 제2군의 제2전극부를 포함한다.
또한, 상기 제1군 및 상기 제2군의 제2 전극부 중 적어도 하나의 제2 전극부의 제2 관통부는 단일 돌출부와 수직으로 중첩되며 수평으로 상호 이격된 복수의 서브 관통부를 포함한다.
또한, 상기 복수의 서브 관통부와 수직으로 중첩된 상기 단일 돌출부의 상면에는 상기 복수의 서브 관통부 각각을 향하여 오목한 부분을 포함한다.
실시 예는 반도체 소자와 연결되면서 절연층의 상면에서 일부 영역까지 관통하는 제1 및 제2 전극부의 높이 편차를 최소화할 수 있다.
구체적으로, 상기 제1 전극부는 연결 부재와 수직으로 중첩될 수 있고, 상기 제2 전극부는 상기 연결 부재와 수직으로 중첩되지 않으면서 상기 제1 전극부와 수평으로 중첩될 수 있다. 상기 제1 전극부는 절연층의 적어도 일부 영역을 관통하는 제1 관통부 및 상기 제1 관통부 상에 위치하고 상기 절연층 상에 돌출된 제1 돌출부를 포함할 수 있다. 상기 제2 전극부는 절연층의 적어도 일부 영역을 관통하는 제2 관통부 및 상기 제2 관통부 상에 위치하고 상기 절연층 상에 돌출된 제2 돌출부를 포함할 수 있다. 이때, 상기 제2 관통부의 사이즈는 상기 제1 관통부의 사이즈에 대응할 수 있다. 바람직하게, 상기 제2 관통부의 사이즈는 상기 제1 관통부의 사이즈의 80% 내지 120%의 범위를 만족할 수 있다. 실시 예는 상기 제1 관통부 및 상기 제2 관통부의 사이즈 차이로 인해 발생하는 상기 제1 전극부와 제2 전극부의 높이 편차를 최소화할 수 있고, 이를 통해 상기 제1 및 제2 전극부 상에 반도체 소자가 안정적으로 배치되도록 할 수 있다.
바람직하게, 상기 제1 관통부의 수직 방향의 두께는 상기 제2 관통부의 수직 방향의 두께와 동일할 수 있고, 상기 제1 관통부의 수평 방향의 폭은 상기 제2 관통부의 수평 방향의 폭과 동일할 수 있다.
또한, 상기 제1 관통부의 수직 방향의 두께는 상기 제2 관통부의 수직 방향의 두께보다 작을 수 있고, 상기 제1 관통부의 수평 방향의 폭은 상기 제2 관통부의 수평 방향의 폭보다 클 수 있다.
또한, 상기 제1 관통부의 수직 방향의 두께는 상기 제2 관통부의 수직 방향의 두께보다 클 수 있고, 상기 제1 관통부의 수평 방향의 폭은 상기 제2 관통부의 수평 방향의 폭보다 작을 수 있다.
이를 통해, 실시 예는 제1 전극부의 높이와 제2 전극부의 높이가 균일하도록 할 수 있다. 제1 및 제2 반도체 소자가 안정적으로 배치되도록 할 수 있다. 따라서, 실시 예는 상기 제1 및 제2 반도체 소자의 동작 특성을 향상시킬 수 있다. 나아가, 실시 예는 상기 제1 및 제2 반도체 소자의 동작이 원활히 이루어지도록 할 수 있고, 이를 통해 전자 제품이나 서버의 동작이 원활히 이루어지도록 할 수 있다.
또한, 실시 예는 제1 전극부와 제2 전극부가 동일한 높이를 가지도록 하여 상기 제1 전극부 및 제2 전극부의 두께 변화에 따라 발생하는 임피던스 변화를 방지할 수 있고, 이에 따른 전기적 신뢰성을 더욱 향상시킬 수 있다.
한편, 상기 제2 전극부의 제2 관통부는 하나의 제2 패드부와 공통으로 수직으로 중첩되는 복수의 서브 관통부를 포함할 수 있다. 그리고, 상기 복수의 서브 관통부 각각의 사이즈는 상기 제1 관통부의 사이즈에 대응할 수 있다. 따라서, 상기 제2 관통부가 복수의 서브 관통부를 포함하더라도 상기 제1 전극부와 제2 전극부가 균일한 높이를 가지도록 할 수 있다. 또한, 상기 복수의 서브 관통부와 수직으로 중첩되는 제2 돌출부의 상면에는 오목부가 구비될 수 있다. 그리고, 상기 제2 돌출부에 구비된 오목부에 솔더와 같은 전도성 접착 부재가 안정적으로 안착되도록 할 수 있다. 예를 들어, 상기 제2 돌출부의 오목부는 상기 솔더가 안착되는 안착 위치를 가이드하면서 상기 솔더의 이동을 방지하는 댐 기능을 할 수 있다. 나아가, 실시 예는 상기 복수의 서브 관통부를 통해 열이 전달되도록 하여, 반도체 패키지의 방열 특성을 향상시킬 수 있고, 나아가 반도체 패키지의 동작 특성을 향상시킬 수 있다.
나아가, 실시 예는 상기 제2 관통부가 복수의 서브 관통부를 포함함에 따라 상기 제2 관통부의 폭의 감소에 의해 발생하는 임피던스 변화를 방지할 수 있고, 이를 통해 상기 제1 및 제2 반도체 소자의 동작 특성을 향상시킬 수 있다. 나아가, 실시 예는 상기 제1 및 제2 반도체 소자의 동작이 원활히 이루어지도록 할 수 있고, 이를 통해 전자 제품이나 서버의 동작이 원활히 이루어지도록 할 수 있다.
도 1a는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1b는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1c는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1d는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1e는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 3은 도 2의 회로 기판을 상측에서 바라본 평면도이다.
도 4는 도 2의 제1 영역(R1)을 확대한 단면도이다.
도 5는 도 2의 제1 관통 전극 및 제2 관통 전극을 상세 층 구조를 나타낸 단면도이다.
도 6은 제2 실시 예에 따른 도 2의 제1 영역을 확대한 단면도이다.
도 7은 제3 실시 예에 따른 도 2의 제1 영역을 확대한 단면도이다.
도 8은 제4 실시 예에 따른 도 2의 제1 영역을 확대한 단면도이다.
도 9는 제5 실시 예에 따른 도 2의 제1 영역을 확대한 단면도이다.
도 10은 제6 실시 예에 따른 회로 기판을 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.
-전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 반도체 패키지가 적용되는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 반도체 소자가 실장될 수 있다.
상기 반도체 소자는 능동소자 및/또는 수동소자를 포함할 수 있다. 능동소자는 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC) 형태의 반도체칩일 수 있다. 반도체 소자는 로직 칩, 메모리칩 등일 수 있다. 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 애플리케이션 프로세서(AP) 칩이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다.
메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
또한, 상기 전자 디바이스는 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 차량, 고성능 서버, 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
이하에서는 실시 예에 따른 회로 기판을 포함하는 반도체 패키지에 대해 설명하기로 한다. 실시 예의 반도체 패키지는 추후 설명될 회로 기판을 포함한 다양한 패키지 구조를 가질 수 있다.
그리고 일 실시 예에서의 상기 회로 기판은 이하에서 설명되는 제1 기판일 수 있다.
또한, 다른 실시 예에서의 상기 회로 기판은 이하에서 설명되는 제2 기판일 수 있다.
도 1a는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1b는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1c는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1d는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1e는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1a를 참조하면, 제1 실시 예의 반도체 패키지는 제1 기판(1100), 제2 기판(1200) 및 반도체 소자(1300)를 포함할 수 있다.
상기 제1 기판(1100)은 패키지 기판을 의미할 수 있다.
예를 들어, 상기 제1 기판(1100)은 적어도 하나의 외부 기판이 결합되는 공간을 제공할 수 있다. 상기 외부 기판은 상기 제1 기판(1100) 상에 결합되는 제2 기판(1200)을 의미할 수 있다. 또한, 상기 외부 기판은 상기 제1 기판(1100)의 하부에 결합되는 전자 디바이스에 포함된 메인 보드를 의미할 수 있다.
또한, 도면상에 도시하지는 않았지만, 상기 제1 기판(1100)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다.
상기 제1 기판(1100)은 적어도 하나의 절연층 및, 상기 적어도 하나의 절연층에 배치된 전극부를 포함할 수 있다.
상기 제1 기판(1100) 상에는 제2 기판(1200)이 배치될 수 있다.
상기 제2 기판(1200)은 인터포저일 수 있다. 예를 들어, 상기 제2 기판(1200)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다. 상기 제2 기판(1200)은 상기 적어도 하나의 반도체 소자(1300)와 연결될 수 있다. 예를 들어, 제2 기판(1200)은 제1 반도체 소자(1310) 및 제2 반도체 소자(1320)가 실장되는 공간을 제공할 수 있다. 상기 제2 기판(1200)은 상기 제1 반도체 소자(1310)와 제2 반도체 소자(1320) 사이를 전기적으로 연결하면서, 상기 제1 및 제2 반도체 소자(1310, 1320)와 상기 제1 기판(1100) 사이를 전기적으로 연결할 수 있다. 즉, 상기 제2 기판(1200)은 복수의 반도체 소자 사이의 수평적 연결 기능 및 반도체 소자와 패키지 기판 사이의 수직적 연결 기능을 할 수 있다.
도 1a에서는 상기 제2 기판(1200) 상에 2개의 반도체 소자(1310, 1320)가 배치되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 기판(1200) 상에는 1개의 반도체 소자가 배치될 수 있고, 이와 다르게 3개 이상의 반도체 소자가 배치될 수 있다.
제2 기판(1200)은 상기 적어도 하나 이상의 반도체 소자(1300)와 상기 제1 기판(1100) 사이에 배치될 수 있다.
일 실시 예에서, 상기 제2 기판(1200)은 반도체 소자 기능을 하는 액티브 인터포저일 수 있다. 상기 제2 기판(1200)이 반도체 소자 기능을 하는 경우, 실시 예의 반도체 패키지는 상기 제1 기판(1100) 상에 수직 방향으로의 적층 구조를 가지고 복수의 로직 칩의 기능을 가질 수 있다. 로직 칩의 기능을 가질 수 있다는 것은, 능동 소자 및 수동 소자의 기능을 가질 수 있음을 의미할 수 있다. 능동 소자의 경우 수동 소자와 다르게 전류와 전압의 특성이 선형적이지 않을 수 있고, 액티브 인터포저의 경우 능동 소자의 기능을 가질 수 있다. 또한, 액티브 인터포저는 해당 로직 칩의 기능을 하면서, 이의 상부에 배치된 제2 로직 칩과 상기 제1 기판(1100) 사이의 신호 전달 기능을 수행할 수 있다.
다른 실시 예에 따르면, 상기 제2 기판(1200)은 패시브 인터포져일 수 있다. 예를 들어, 상기 제2 기판(1200)은 상기 반도체 소자(1300)와 상기 제1 기판(1100) 사이에서의 신호 중계 기능을 할 수 있고, 저항, 캐패시터, 인덕터 등의 패시브 소자 기능을 가질 수 있다. 예를 들어, 상기 반도체 소자(1300)는 5G, 사물인터넷(IOT, Internet of Things), 화질 증가, 통신 속도 증가 등의 이유로 단자의 개수가 점차 증가하고 있다. 즉 상기 반도체 소자(1300)에 구비되는 단자의 개수가 증가하고, 이에 의해 단자의 폭이나 복수의 단자들 사이의 간격이 감소하고 있다. 이때, 상기 제1 기판(1100)은 전자 디바이스의 메인 보드와 연결될 수 있다. 이에 따라, 상기 제1 기판(1100)에 구비된 전극들이 상기 반도체 소자(1300) 및 상기 메인 보드와 각각 연결되기 위한 폭 및 간격을 가지기 위해서는 상기 제1 기판(1100)의 두께가 증가하거나, 상기 제1 기판(1100)의 층 구조가 복잡해지는 문제가 있다. 따라서, 제1 실시 예는 상기 제1 기판(1100)과 상기 반도체 소자(1300)에 제2 기판(1200)을 배치할 수 있다. 그리고 상기 제2 기판(1200)은 상기 반도체 소자(1300)의 단자에 대응하는 미세 폭 및 간격을 가지는 전극을 포함할 수 있다.
상기 반도체 소자(1300)는 로직 칩, 메모리칩 등일 수 있다. 상기 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 AP 이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다. 그리고 상기 메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 제1 실시 예의 반도체 패키지는 접속부를 포함할 수 있다.
예를 들어, 반도체 패키지는 제1 기판(1100)과 상기 제2 기판(1200) 사이에 배치되는 제1 접속부(1410)를 포함할 수 있다. 상기 제1 접속부(1410)는 상기 제1 기판(1100)에 상기 제2 기판(1200)을 결합시키면서 이들 사이를 전기적으로 연결할 수 있다.
예를 들어, 반도체 패키지는 제2 기판(1200)과 반도체 소자(1300) 사이에 배치되는 제2 접속부(1420)를 포함할 수 있다. 상기 제2 접속부(1420)는 상기 제2 기판(1200) 상에 상기 반도체 소자(1300)를 결합시키면서 이들 사이를 전기적으로 연결할 수 있다.
반도체 패키지는 제1 기판(1100)의 하면에 배치된 제3 접속부(1430)를 포함할 수 있다. 상기 제3 접속부(1430)는 상기 제1 기판(1100)을 메인 보드에 결합시키면서, 이들 사이를 전기적으로 연결할 수 있다.
이때, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 와이어 본딩, 솔더 본딩, 메탈 간 다이렉트 본딩 중 적어도 하나의 본딩 방식을 이용하여 복수의 구성 요소 사이를 전기적으로 연결할 수 있다. 즉, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 복수의 구성 요소를 전기적으로 연결하는 기능을 갖기 때문에, 메탈 간 다이렉트 본딩을 이용할 경우 반도체 패키지는 솔더나 와이어가 아닌, 전기적으로 연결되는 부분으로 이해될 수 있다.
상기 와이어 본딩 방식은 금(Au) 등의 도선을 이용하여 복수의 구성 요소 사이를 전기적으로 연결하는 것을 의미할 수 있다. 또한, 상기 솔더 본딩 방식은 Sn, Ag, Cu 중 적어도 하나를 포함하는 물질을 이용하여 복수의 구성요소 사이를 전기적으로 연결할 수 있다. 또한, 메탈 간 다이렉트 본딩 방식은 솔더, 와이어, 전도성 접착제 등의 부재 없이, 복수의 구성 요소 사이에 열과 압력을 인가하여 재결정화하고, 이를 통해 복수의 구성요소 사이를 직접 결합시키는 것을 의미할 수 있다. 그리고 메탈 간 다이렉트 본딩 방식은 상기 제2 접속부(1420)에 의한 본딩 방식을 의미할 수 있다. 이 경우, 상기 제2 접속부(1420)는 상기 재결정화에 의해 복수의 구성요소 사이에 형성되는 금속층을 의미할 수 있다.
구체적으로, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 열 압착(Thermal Compression) 본딩 방식에 의해 복수의 구성을 서로 결합시킬 수 있다. 상기 열 압착 본딩 방식은 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)에 열과 압력을 가하여 복수의 구성 사이를 직접 결합시키는 방식을 의미할 수 있다.
이때, 상기 제1 기판(1100) 및 제2 기판(1200) 중 적어도 하나에서, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)가 배치되는 전극에는 해당 기판의 절연층으로부터 멀어지는 외측 방향으로 돌출된 돌출부가 구비될 수 있다. 상기 돌출부는 상기 제1 기판(1100) 또는 제2 기판(1200)에서 외측 방향을 향하여 돌출될 수 있다.
상기 돌출부는 범프(bump)라고 할 수 있다. 상기 돌출부는 포스트(post)라고도 할 수 있다. 상기 돌출부는 필라(pillar)라고도 할 수 있다. 바람직하게, 상기 돌출부는 제2 기판(1200)의 전극 중 상기 반도체 소자(1300)와의 결합을 위한 제2 접속부(1420)가 배치된 전극을 의미할 수 있다. 즉, 상기 반도체 소자(1300)의 단자들의 피치가 미세화되면서, 솔더 등의 전도성 접착제에 의해 상기 반도체 소자(1300)의 복수의 단자와 각각 연결되는 복수의 제2 접속부(1420) 간의 단락이 발생할 수 있다. 따라서, 실시 예는 상기 제2 접속부(1420)의 볼륨을 줄이기 위해 열 압착 본딩(Thermal Compression Bonding)을 진행할 수 있다. 이에 따라, 실시 예는, 정합도, 확산력, 및 솔더 등의 전도성 접착제와 돌출부 사이에 형성되는 금속간 화합물(Inter Metallic Compound, IMC)이 인터포저 및/또는 기판으로 확산되는 것을 방지하는 확산 방지력 확보를 위해 상기 제2 접속부(1420)가 배치되는 상기 제2 기판(1200)의 전극에 돌출부가 포함되도록 할 수 있다
또한, 상기 반도체 패키지는 연결 부재(1210)를 포함할 수 있다.
상기 연결 부재는 브리지 기판이라고 할 수 있다. 예를 들어, 상기 연결 부재(1210)는 재배선층을 포함할 수 있다. 연결 부재(1210)는 복수의 반도체 소자를 수평적으로 서로 전기적 연결을 하는 기능을 할 수 있다. 예시적으로, 일반적으로 반도체 소자가 가져야 할 면적이 너무 크기 때문에 상기 연결 부재(1210)는 재배선층을 포함할 수 있다. 반도체 패키지와 반도체 소자는 회로 패턴의 폭이나 너비 등이 서로 큰 차이를 가지기 때문에, 전기적 접속을 위한 회로 패턴의 완충 역할이 필요하다. 완충 역할은 반도체 패키지의 회로 패턴의 폭이나 너비 등의 크기와 반도체 소자의 회로 패턴의 폭이나 너비 등의 크기의 중간 크기를 갖도록 하는 것을 의미할 수 있고, 재배선층은 상기 완충 역할을 하는 기능을 포함할 수 있다.
일 실시 예에서, 연결 부재(1210)는 무기물 브리지일 수 있다. 일 예로, 상기 무기물 브리지는 실리콘 브리지를 포함할 수 있다. 즉, 상기 연결 부재(1210)는 실리콘 기판과 상기 실리콘 기판 상에 배치되는 재배선층을 포함할 수 있다.
다른 실시 예에서, 상기 연결 부재(1210)는 유기물 브리지일 수 있다. 예를 들어, 상기 연결 부재(1210)는 유기물을 포함할 수 있다. 예를 들어, 상기 연결 부재(1210)는 상기 실리콘 기판 대신에 유기물을 포함하는 유기 기판을 포함할 수 있다. 상기 연결 부재(1210)는 상기 제2 기판(1200) 내에 매립될 수 있다.
이를 위해, 상기 제2 기판(1200)은 캐비티를 포함할 수 있고, 상기 연결 부재(1210)는 상기 제2 기판(1200)의 상기 캐비티 내에 배치될 수 있다. 상기 연결 부재(1210)는 상기 제2 기판(1200) 상에 배치되는 복수의 반도체 소자 사이를 수평적으로 연결할 수 있다.
도 1b를 참조하면, 제2 실시 예의 반도체 패키지는 제2 기판(1200) 및 반도체 소자(1300)를 포함할 수 있다. 이때, 제2 실시 예의 반도체 패키지는 제1 실시 예의 반도체 패키지 대비 제1 기판(1100)이 생략된 구조를 가질 수 있다.
즉, 제2 실시 예의 제2 기판(1200)은 인터포저 기능을 하면서 패키지 기판의 기능을 할 수 있다.
상기 제2 기판(1200)의 하면에 배치된 제1 접속부(1410)는 전자 디바이스의 메인 보드에 상기 제2 기판(1200)을 결합시킬 수 있다.
도 1c를 참조하면, 제3 실시 예의 반도체 패키지는 제1 기판(1100) 및 반도체 소자(1300)를 포함할 수 있다.
이때, 제3 실시 예의 반도체 패키지는 제1 실시 예의 반도체 패키지 대비 제2 기판(1200)이 생략된 구조를 가질 수 있다.
즉, 제3 실시 예의 제1 기판(1100)은 패키지 기판 기능을 하면서, 상기 반도체 소자(1300)와 메인 보드 사이를 연결하는 기능을 할 수 있다. 이를 위해, 제1 기판(1100)에는 복수의 반도체 소자 사이를 연결하기 위한 연결 부재(1110)를 포함할 수 있다. 상기 연결 부재(1110)는 복수의 반도체 소자 사이를 연결하는 무기물 브리지 또는 유기물 브리지일 수 있다.
도 1d를 참조하면, 제4 실시 예의 반도체 패키지는 제3 실시 예의 반도체 패키지 대비, 제3 반도체 소자(1330)를 더 포함할 수 있다.
이를 위해, 제1 기판(1100)의 하면에는 제4 접속부(1440)가 배치될 수 있다.
그리고, 상기 제4 접속부(1400)에는 제3 반도체 소자(1330)가 배치될 수 있다. 즉, 제4 실시 예의 반도체 패키지는 상측 및 하측에 각각 반도체 소자가 실장되는 구조를 가질 수 있다.
이때, 상기 제3 반도체 소자(1330)는 도 1b의 반도체 패키지에서, 제2 기판(1200)의 하면에 배치된 구조를 가질 수도 있을 것이다.
도 1e를 참조하면, 제5 실시 예의 반도체 패키지는 제1 기판(1100)을 포함할 수 있다. 상기 제1 기판(1100) 상에는 제1 및 제2 반도체 소자(1310, 1320)가 배치될 수 있다. 이를 위해, 상기 제1 기판(1100)과 상기 제1 및 제2 반도체 소자(1310, 1320) 사이에는 제1 접속부(1410)가 배치될 수 있다.
그리고, 상기 제1 기판(1110)에는 연결 부재(1110)가 매립될 수 있다. 상기 연결 부재(1110)는 상기 제1 및 제2 반도체 소자(1310, 1320)를 수평적으로 연결할 수 있다.
또한, 상기 제1 기판(1100)은 도전성 결합부(1450)를 포함할 수 있다. 상기 도전성 결합부(1450)는 상기 제1 기판(1100)에서 제2 반도체 소자(1320)를 향하여 더 돌출될 수 있다. 상기 도전성 결합부(1450)는 범프라고 할 수 있고, 이와 다르게 포스트라고도 할 수 있다. 상기 도전성 결합부(1450)는 상기 제1 기판(1100)의 최상측에 배치된 전극 상에 돌출된 구조를 가지고 배치될 수 있다.
상기 도전성 결합부(1450) 상에는 제3 반도체 소자(1330)가 배치될 수 있다. 이때, 상기 제3 반도체 소자(1330)는 상기 도전성 결합부(1450)를 통해 상기 제1 기판(1100)과 연결될 수 있다. 또한, 상기 제1 및 제2 반도체 소자(1310, 1320)와 상기 제3 반도체 소자(1330) 사이에는 제2 접속부(1420)가 배치될 수 있다.
이에 따라, 상기 제3 반도체 소자(1330)는 상기 제2 접속부(1420)를 통해 상기 제1 및 제2 반도체 소자(1310, 1320)와 전기적으로 연결될 수 있다.
즉, 제3 반도체 소자(1330)는 도전성 결합부(1450)을 통해 제1 기판(1100)과 연결되면서, 상기 제2 접속부(1420)를 통해 상기 제1 및 제2 반도체 소자(1310, 1320)와도 연결될 수 있다.
이때, 상기 제3 반도체 소자(1330)는 상기 도전성 결합부(1450)을 통해 전원신호 및/또는 전력을 공급받을 수 있다. 또한, 상기 제3 반도체 소자(1330)는 상기 제2 접속부(1420)를 통해 상기 제1 및 제2 반도체 소자(1310, 1320)와 통신 신호를 주고받을 수 있다.
제5 실시 예의 반도체 패키지는 도전성 결합부(1450)를 통해 상기 제3 반도체 소자(1330)에 전원신호 및/또는 전력을 공급함으로써, 상기 제3 반도체 소자(1330)의 구동을 위한 충분한 전력의 제공이나, 전원 동작의 원활한 제어가 가능할 수 있다.
이에 따라, 실시 예는 상기 제3 반도체 소자(1330)의 구동 특성을 향상시킬 수 있다. 즉, 실시 예는 제3 반도체 소자(1330)에 제공되는 전력이 부족해지는 문제를 해결할 수 있다. 나아가, 실시 예는 상기 제3 반도체 소자(1330)의 전원 신호, 전력 및 통신 신호 중 적어도 하나가 상기 도전성 결합부(1450)와 제2 접속부(1420)를 통해 서로 다른 경로를 통해 제공되도록 할 수 있다. 이를 통해, 실시 예는 상기 전원 신호에 의해 상기 통신 신호의 손실이 발생하는 문제를 해결할 수 있다. 예를 들어, 실시 예는 전원 신호의 통신 신호 사이의 상호 간섭을 최소화할 수 있다.
한편, 제5 실시 예에서의 상기 제3 반도체 소자(1330)는 복수의 패키지 기판이 적층된 형태인 POP(Package On Package) 구조를 가지고 제1 기판(1100) 상에 배치될 수 있다. 예를 들어, 상기 제3 반도체 소자(1330)는 메모리 칩을 포함하는 메모리 패키지일 수 있다. 그리고 상기 메모리 패키지는 상기 도전성 결합부(1450) 상에 결합될 수 있다. 이때, 상기 메모리 패키지는 상기 제1 및 제2 반도체 소자(1310, 1320)와는 연결되지 않을 수 있다.
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 3은 도 2의 회로 기판을 상측에서 바라본 평면도이고, 도 4는 도 2의 제1 영역(R1)을 확대한 단면도이며, 도 5는 도 2의 제1 관통 전극 및 제2 관통 전극을 상세 층 구조를 나타낸 단면도이고, 도 6은 제2 실시 예에 따른 도 2의 제1 영역을 확대한 단면도이며, 도 7은 제3 실시 예에 따른 도 2의 제1 영역을 확대한 단면도이고, 도 8은 제4 실시 예에 따른 도 2의 제1 영역을 확대한 단면도이며, 도 9는 제5 실시 예에 따른 도 2의 제1 영역을 확대한 단면도이며, 도 10은 제6 실시 예에 따른 회로 기판을 나타낸 단면도이다.
이하에서는 도 2 내지 10을 참조하여 실시 예에 따른 반도체 패키지에 구비되는 회로 기판 및 상기 회로 기판에 매립된 연결 부재에 대해 설명하기로 한다.
도 2를 참조하면, 실시 예의 반도체 패키지는 기판(100) 및 상기 기판(100) 내에 매립된 연결 부재(200)를 포함할 수 있다. 상기 연결 부재(200)는 도 1a 내지 1e를 참조하여 설명한 바와 같이, 복수의 반도체 소자를 수평적으로 연결할 수 있고, 이를 위해 고밀집도의 전극 패턴들을 포함할 수 있다. 또한, 상기 연결 부재(200)는 무기물 브리지 및 유기물 브리지 중 적어도 하나를 포함할 수 있다.
상기 기판(100)은 상기 연결 부재(200)가 매립되는 공간을 제공할 수 있다. 또한, 상기 기판(100)은 복수의 반도체 소자가 실장되는 공간을 제공할 수 있다.
예를 들어, 상기 기판(100) 상에는 수평 방향으로 서로 이격되며 제1 및 제2 반도체 소자가 실장될 수 있다. 상기 제1 반도체 소자에 구비된 적어도 하나의 제1 단자와 상기 제2 반도체 소자에 구비된 적어도 하나의 제2 단자는 상기 연결 부재(200)를 통해 서로 전기적으로 연결될 수 있다. 예를 들어, 상기 제1 반도체 소자와 제2 반도체 소자는 상호 신호 교환이 필요할 수 있고, 상기 상호 신호 교환을 위한 단자들은 상기 연결 부재(200)와 전기적으로 연결될 수 있다.
이를 위한 상기 기판(100)은 절연층(110) 및 전극부를 포함할 수 있다.
상기 절연층(110)은 복수의 층을 포함할 수 있다. 상기 절연층(110)은 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)을 포함할 수 있다. 상기 제1 절연층(111)은 상기 절연 기판의 내층을 구성할 수 있다. 상기 제2 절연층(112)은 상기 제1 절연층(111) 상에 배치될 수 있다. 예를 들어, 상기 제2 절연층(112)은 상기 절연 기판의 최상측에 배치된 절연층을 의미할 수 있다. 제3 절연층(113)은 상기 제1 절연층(111) 아래에 배치될 수 있다. 예를 들어, 상기 제3 절연층(113)은 상기 절연 기판의 최하측에 배치된 절연층을 의미할 수 있다.
상기 기판의 상기 제1 절연층(111)은 적어도 1층 이상의 층 구조를 가질 수 있다. 바람직하게, 상기 기판의 제1 절연층(111)은 복수의 적층 구조를 가질 수 있다. 적층 구조는 전극부에 의해 구분될 수 있다. 예를 들어, 전극부는 제1 전극(EP1) 및 제2 전극(EP2)을 포함할 수 있다. 상기 제1 전극(EP1)은 패드 및/또는 트레이스를 의미할 수 있다. 상기 제2 전극(EP2)은 비아 전극을 의미할 수 있다. 상기 제1 전극(EP1) 및 제2 전극(EP2)은 서로 다른 폭 및/또는 서로 다른 수직 단면 형상을 가질 수 있다. 따라서, 상기 제1 전극(EP1)과 제2 전극(EP2)의 폭의 차이 및/또는 수직 단면 형상의 차이를 토대로 상기 적층 구조를 구분할 수 있다. 상술한 적층 구조를 통해 실시 예의 기판은 적어도 하나의 반도체 소자, 및/또는 제2 기판을 메인 보드와 전기적으로 효율적 연결할 수 있다.
이때, 도 2의 기판의 제1 절연층(111)은 4층 구조를 가지는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 상기 기판의 제1 절연층(111)은 3층 이하의 층수를 가질 수 있고, 5층 이상의 층수를 가질 수도 있을 것이다.
또한, 제1 절연층(111)이 복수의 층을 포함하는 경우, 상기 복수의 층 각각은 서로 동일한 절연 물질을 포함할 수 있다. 이 경우, 상기 제1 절연층(111)의 복수의 층 사이의 계면은 구분되지 않을 수 있고, 이에 따라 상기 제1 전극(EP1)과 제2 전극(EP2)을 토대로 적층 구조를 구분할 수 있다.
또한, 상기 제1 절연층(111)이 복수의 층을 포함하는 경우, 상기 복수의 층 중 적어도 하나의 층은 적어도 다른 하나의 층과 다른 절연 물질을 포함할 수 있다. 이 경우, 상기 서로 다른 절연 물질을 포함하는 복수의 층 사이의 계면은 구분될 수 있다.
한편, 상기 제1 절연층(111)의 복수의 층 중 적어도 하나의 층은 보강 부재를 포함할 수 있다. 일 실시 예에서 상기 보강 부재는 유리 섬유를 의미할 수 있다. 다른 실시 예에서 상기 보강 부재는 GCP(Glass Core Primer)를 의미할 수 있다. 또한, 다른 실시 예에서의 상기 제1 절연층(111)의 복수의 층은 유리 섬유 및/또는 GCP와 같은 보강 부재를 포함하지 않을 수 있다.
한편, 상기 제1 절연층(111) 내에는 연결 부재(200)가 매립될 수 있다. 예를 들어, 상기 제1 절연층(111)은 연결 부재(200)가 수용되는 관통 홀 형태의 수용부(110B)를 포함할 수 있다. 상기 연결 부재(200)는 상기 제1 절연층(111)의 수용부(110B)에 매립될 수 있다. 여기에서, 매립된다는 것은 상기 연결 부재(200)가 전체적으로 상기 제1 절연층(111)으로 덮인다는 것을 의미할 수 있다.
상기 기판의 절연층(110)은 제2 절연층(112) 및 제3 절연층(113)을 포함할 수 있다. 상기 기판의 제2 절연층(112) 및 제3 절연층(113)은 레지스트층일 수 있다. 예를 들어, 상기 기판의 제2 절연층(112)은 기판의 최상측에 배치된 제1 레지스트층일 수 있다. 또한, 상기 기판의 제3 절연층(113)은 기판의 최하측에 배치된 제2 레지스트층일 수 있다.
이때, 상기 기판의 제2 절연층(112)은 상기 기판의 제1 절연층(111)과 동일한 절연 물질을 포함할 수 있다. 예를 들어, 상기 기판의 제1 절연층(111)이 복수의 층으로 구성된 경우, 상기 복수의 층의 제1 절연층 중 상기 제2 절연층(112)에 가장 인접한 제1 절연층은 상기 제2 절연층(112)과 동일한 절연물질을 포함할 수 있다. 이 경우, 상기 기판의 제1 절연층(111)과 제2 절연층(112) 사이의 계면은 구분되지 않을 수 있다. 이에 대응하게 상기 기판의 제3 절연층(113)은 기판의 제1 절연층(111)과 동일한 절연물질을 포함할 수 있다.
상기 기판의 제2 절연층(112) 및 제3 절연층(113)은 상기 기판의 제1 절연층(111)의 상면 및 하면 각각을 보호하는 기능을 할 수 있다. 이에 따라, 상기 기판의 제2 절연층(112) 및 제3 절연층(113)은 보호층이라고 할 수 있다. 상기 기판의 제2 절연층(112) 및 제3 절연층(113)은 유기 고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 상기 기판의 제2 절연층(112) 및 제3 절연층(113)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 상기 기판의 제2 절연층(112) 및 제3 절연층(113)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 상기 기판의 제2 절연층(112) 및 제3 절연층(113)은 포토 솔더 레지스트층, 커버-레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.
상기 기판(100)은 전극부를 포함할 수 있다.
상기 전극부는 상기 절연층(110)의 적어도 일부 영역을 관통할 수 있다.
상기 전극부는 위치 및 기능에 따라 복수의 전극부를 포함할 수 있다.
상기 전극부는 제1 전극부(120)를 포함할 수 있다. 상기 제1 전극부(120)는 상기 절연층(110)의 상면에서 일부 영역까지 관통할 수 있다. 상기 제1 전극부(120)는 상기 연결 부재(200)와 수직으로 중첩될 수 있다. 상기 제1 전극부(120)는 상기 연결 부재(200)와 전기적으로 연결된 전극을 의미할 수 있다.
상기 제1 전극부(120)는 상기 절연층(110)의 적어도 일부 영역을 관통하면서 상기 절연층(110) 상에 돌출될 수 있다.
예를 들어, 상기 제1 전극부(120)는 상기 제2 절연층(112)의 상면에서 일부 영역까지 관통하는 제1 관통부(121)를 포함할 수 있다. 상기 제1 관통부(121)는 상기 제2 절연층(112)의 적어도 일부 영역을 관통하는 관통 전극일 수 있다. 상기 제1 관통부(121)는 상기 연결 부재(200)와 수직으로 중첩될 수 있다. 바람직하게, 상기 연결 부재(200)는 제1 연결 전극(210)을 포함할 수 있다. 상기 제1 연결 전극(210)은 상기 연결 부재(200)의 최외층에 구비된 패드일 수 있다.
상기 제1 전극부(120)는 상기 제1 관통부(121) 상에 구비되고 상기 제2 절연층(112) 상으로 돌출된 제1 돌출부(122)를 포함할 수 있다.
이때, 상기 제1 전극부(120)의 상기 제1 관통부(121) 및 상기 제1 돌출부(122)는 서로 일체로 형성된 하나의 전극일 수 있고, 이를 상기 제2 절연층(112)을 관통하는 부분과, 상기 제2 절연층(112) 상으로 돌출된 부분을 구분한 것일 수 있다.
한편, 기판(100)의 전극부는 제2 전극부(130)를 포함할 수 있다. 상기 제2 전극부(130)는 상기 절연층(110)의 상면에서 일부 영역까지 관통할 수 있다. 상기 제2 전극부(130)는 상기 제1 전극부(120)와 수평으로 중첩될 수 있다. 예를 들어, 상기 제2 전극부(130)는 상기 제1 전극부(120)와 동일층에 배치된 전극일 수 있다.
상기 제2 전극부(130)는 상기 연결 부재(200)와 수직으로 중첩되지 않을 수 있다. 즉, 상기 제2 전극부(130)는 상기 연결 부재(200)에 직접적으로 연결되지 않을 수 있다. 상기 제2 전극부(130)는 제1 전극부(120)와 수평으로 중첩되면서 상기 연결 부재(200)와 수직으로 중첩되지 않는 전극을 의미할 수 있다.
상기 제2 전극부(130)는 상기 절연층(110)의 상면에서 일부 영역까지 관통하면서 상기 절연층(110) 상에 돌출될 수 있다.
예를 들어, 상기 제2 전극부(130)는 상기 제2 절연층(112)의 상면에서 일부 영역까지 관통하는 제2 관통부(131)를 포함할 수 있다. 상기 제2 관통부(131)는 상기 제2 절연층(112)의 적어도 일부 영역을 관통하는 관통 전극일 수 있다. 상기 제2 관통부(131)는 상기 연결 부재(200)와 수직으로 중첩될 수 있다. 상기 제2 관통부(131)는 상기 연결 부재(200)의 제1 연결 전극(210)과 수직으로 중첩되지 않을 수 있다.
상기 제2 전극부(130)는 상기 제2 관통부(131) 상에 구비되고 상기 제2 절연층(112) 상으로 돌출된 제2 돌출부(132)를 포함할 수 있다.
이때, 상기 제2 전극부(130)의 상기 제2 관통부(131) 및 상기 제2 돌출부(132)는 서로 일체로 형성된 하나의 전극일 수 있고, 이를 상기 제2 절연층(112)을 관통하는 부분과, 상기 제2 절연층(112) 상으로 돌출된 부분을 구분한 것일 수 있다.
상기 제1 전극부(120) 및 제2 전극부(130)는 반도체 소자와 연결되는 포스트 범프일 수 있다.
즉, 기판 상에 결합되는 반도체 소자의 단자의 폭 및 단자들의 피치가 미세화됨에 따라, 솔더 등의 전도성 접착제에 의해 상기 반도체 소자를 실장하는 경우, 상기 전도성 접착제의 확산이 이루어질 수 있고, 이로 인해 복수의 전도성 접착제가 서로 연결되는 문제가 발생할 수 있다. 이를 통해, 실시 예는 상기 전도성 접착제의 볼륨을 줄이기 위해 열 압착 본딩(Thermal Compression Bonding)을 진행할 수 있다. 이때, 상기 기판(100)이 절연층(110) 상으로 돌출된 구조의 제1 전극부(120) 및 제2 전극부(130)를 포함하지 않는 경우, 상기 전도성 접착제의 볼륨을 줄이기 어려울 수 있다. 이는, 상기 전도성 접착제가 배치되는 전극의 높이가 절연층(110)의 높이보다 낮게 위치하고, 이에 따라 상기 전극의 높이와 절연층의 높이 차이만큼 상기 전도성 접착제의 볼륨이 커지기 때문일 수 있다.
따라서, 실시 예의 기판(100)은 상기 반도체 소자의 단자와의 정합도 및 상기 전도성 접착제와 전극부 사이에 형성되는 금속간 화합물(Inter Metallic Compound, IMC)이 기판으로 확산되는 것을 방지하는 확산 방지력 확보를 위해 돌출되는 구조의 제1 전극부(120) 및 제2 전극부(130)를 구비할 수 있다.
도 3을 참조하면, 상기 제1 전극부(120) 및 제2 전극부(130) 각각은 복수의 군으로 구분될 수 있다.
상기 제1 전극부(120)는 제1군의 제1 전극부(120A) 및 제2군의 제1 전극부(120B)를 포함할 수 있다. 상기 제1군의 제1 전극부(120A)는 상기 제1 반도체 소자와 수직 방향으로 중첩되는 전극부를 의미할 수 있다. 예를 들어, 상기 제1군의 제1 전극부(120A)는 상기 제1 반도체 소자와 연결되는 전극부를 의미할 수 있다. 상기 제2군의 제1 전극부(120B)는 상기 제2 반도체 소자와 수직 방향으로 중첩되는 전극부를 의미할 수 있다. 예를 들어, 상기 제2군의 제1 전극부(120B)는 상기 제2 반도체 소자와 연결되는 전극부를 의미할 수 있다.
상기 제2 전극부(130)는 제1군의 제2 전극부(130A) 및 제2군의 제2 전극부(130B)를 포함할 수 있다. 상기 제1군의 제2 전극부(130A)는 상기 제1군의 제1 전극부(120A)에 인접하게 배치될 수 있다. 예를 들어, 상기 제1군의 제2 전극부(130A)는 상기 제1군의 제1 전극부(120A)의 일측에 배치될 수 있다. 상기 제1군의 제2 전극부(130A)는 상기 제1 반도체 소자와 수직 방향을 중첩될 수 있다. 상기 제1군의 제2 전극부(130A)는 상기 제1 반도체 소자와 연결될 수 있다. 상기 제2군의 제2 전극부(130B)는 상기 제2군의 제1 전극부(120B)에 인접하게 배치될 수 있다. 예를 들어, 상기 제2군의 제2 전극부(130B)는 상기 제2군의 제1 전극부(120B)의 타측에 배치될 수 있다. 상기 제2군의 제2 전극부(130B)는 상기 제2 반도체 소자와 수직 방향을 중첩될 수 있다. 상기 제2군의 제2 전극부(130B)는 상기 제1 반도체 소자와 연결될 수 있다.
한편, 상기 제1 전극부(120)의 상면의 높이는 상기 제2 전극부(130)의 상면의 높이와 동일할 수 있다. 예를 들어, 상기 제1 전극부(120)의 제1 관통부(121)의 상면은 상기 제2 전극부(130)의 제2 관통부(131)의 상면과 동일 평면 상에 위치할 수 있다. 또한, 상기 제1 전극부(120)의 제1 돌출부(122)의 상면은 상기 제2 전극부(130)의 제2 돌출부(132)의 상면과 동일 평면 상에 위치할 수 있다.
이를 위해, 상기 제1 전극부(120)의 제1 관통부(121)의 사이즈는 상기 제2 전극부(130)의 제2 관통부(131)의 사이즈와 동일할 수 있다. 여기에서, 사이즈가 동일하다는 것은, 상기 제1 전극부(120)의 제1 관통부(121)의 사이즈와 상기 제2 전극부(130)의 제2 관통부(131)의 사이즈의 편차가 20% 이하, 15% 이하, 10% 이하, 또는 5% 이하인 것을 의미할 수 있다.
예를 들어, 상기 제1 전극부(120)의 제1 관통부(121)의 사이즈는 상기 제2 전극부(130)의 제2 관통부(131)의 사이즈의 80% 내지 120%의 범위를 만족할 수 있다. 바람직하게, 상기 제1 전극부(120)의 제1 관통부(121)의 사이즈는 상기 제2 전극부(130)의 제2 관통부(131)의 사이즈의 85% 내지 115%의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제1 전극부(120)의 제1 관통부(121)의 사이즈는 상기 제2 전극부(130)의 제2 관통부(131)의 사이즈의 90% 내지 110%의 범위를 만족할 수 있다.
상기 제1 전극부(120)의 제1 관통부(121)의 사이즈와 상기 제2 전극부(130)의 제2 관통부(131)의 사이즈의 편차가 20%를 초과하거나, 상기 제1 전극부(120)의 제1 관통부(121) 및 상기 제2 전극부(130)의 제2 관통부(131) 중 어느 하나의 사이즈가 다른 하나의 사이즈의 80% 미만 또는 120%를 초과하는 경우, 상기 제1 전극부(120) 및 제2 전극부(130) 상에 반도체 소자가 안정적으로 실장되지 못할 수 있다.
구체적으로, 상기 제1 관통부(121)와 제2 관통부(131)의 사이즈가 상기 범위를 벗어나는 경우, 상기 제1 관통부(121) 및 제2 관통부(131)를 도금하는 공정에서 도금 편차가 발생할 수 있다. 상기 제1 관통부(121) 및 제2 관통부(131) 각각은 상기 제2 절연층(112)의 적어도 일부 영역을 관통하는 제1 관통 홀 및 제2 관통 홀 각각의 내부를 전도성 물질로 충진하여 형성할 수 있다. 그리고, 상기 제1 관통 홀 및 제2 관통 홀의 사이즈의 차이가 상기 범위를 벗어나는 경우, 상기 제1 관통 홀에서의 도금량과 상기 제2 관통 홀에서의 도금량에 차이가 발생할 수 있다. 이로 인해, 상기 제1 관통부(121) 상에 배치된 제1 돌출부(122)의 상면의 높이와 상기 제2 관통부(131) 상에 배치된 제2 돌출부(132)의 상면의 높이의 편차가 발생할 수 있다. 예를 들어, 상대적으로 큰 사이즈를 가진 전극부의 돌출부는 상대적으로 작은 사이즈를 가진 전극부의 돌출부보다 낮은 높이를 가질 수 있다.
상기 제1 전극부(120) 및 제2 전극부(130)의 상면이 평탄하지 않고 높이 차이를 가지는 경우, 상기 제1 전극부(120) 및 제2 전극부(130) 상에 반도체 소자가 기울어진 상태로 결합되는 문제가 발생할 수 있다. 또한, 상기와 같은 높이 차이를 가지는 경우, 상대적으로 높게 위치한 돌출부는 반도체 소자와 전기적으로 연결될 수 있으나, 상대적으로 낮게 위치한 돌출부는 반도체 소자와 전기적으로 연결되지 못할 수 있다. 이와 반대로, 상대적으로 낮게 위치한 돌출부는 반도체 소자와 전기적으로 연결될 수 있으나, 상대적으로 높게 위치한 돌출부는 반도체 소자와 전기적으로 연결되지 못할 수 있다. 이를 통해 상기 반도체 소자의 동작이 원활히 이루어지지 못할 수 있고, 나아가 전자 제품 또는 서버의 동작이 원활히 이루어지지 못할 수 있다.
또한, 기판은 전극부들의 폭이나 두께를 조절하여 임피던스 매칭을 진행할 수 있다. 이때, 상기 제1 관통부(121) 및 제2 관통부(131)의 사이즈 차이에 따른 도금 편차로 인해 상기 제1 전극부(120) 및 제2 전극부(130)의 두께 차이가 발생하는 경우, 임피던스 매칭이 정상적으로 이루어지지 못할 수 있고, 임피던스 부매칭으로 인한 반도체 패키지의 전기적 신뢰성 문제가 발생할 수 있다.
따라서, 실시 예는 상기 제1 전극부(120)의 제1 관통부(121)의 사이즈와 제2 전극부(130)의 제2 관통부(131)의 사이즈의 차이가 상기 범위를 만족하도록 하고, 이를 통해 상기 제1 전극부(120)의 제1 돌출부(122)와 제2 전극부(130)의 제2 돌출부(132)의 높이 차이를 최소화하고, 나아가 상기 제1 돌출부(122)와 제2 돌출부(132)가 실질적으로 동일 높이를 가지도록 할 수 있다.
한편, 상기 제1 관통부(121)의 사이즈는 상기 제1 관통부(121)의 밀도 및/또는 부피를 의미할 수 있다. 또한, 상기 제2 관통부(131)의 사이즈는 상기 제2 관통부(131)의 밀도 및/또는 부피를 의미할 수 있다. 예를 들어, 상기 제1 관통부(121)의 수직 방향의 두께가 제2 관통부(131)의 수직 방향의 두께와 동일할 경우, 상기 제1 관통부(121)의 폭은 상기 제2 관통부(131)의 폭의 80% 내지 120%의 범위를 가질 수 있다. 예를 들어, 상기 제1 관통부(121)의 수직 방향의 두께가 제2 관통부(131)의 수직 방향의 두께보다 작을 경우, 상기 제1 관통부(121)의 폭은 상기 두께 차이만큼 상기 제2 관통부(131)의 폭보다 클 수 있다. 예를 들어, 상기 제1 관통부(121)의 수직 방향의 두께가 제2 관통부(131)의 수직 방향의 두께보다 클 경우, 상기 제1 관통부(121)의 폭은 상기 제2 관통부(131)의 폭보다 상기 두께 차이만큼 작을 수 있다.
일 실시 예에서, 상기 제1 관통부(121)의 수직 방향으로의 두께는 상기 제2 관통부(131)의 수직 방향으로의 두께와 동일할 수 있다. 상기 제2 관통부(131)의 수평 방향의 폭(W2)이 상기 제1 관통부(121)의 수평 방향의 폭(W1)의 80% 내지 120%의 범위를 가지도록 할 수 있다. 이를 통해, 실시 예는 상기 제1 관통부(121)와 제2 관통부(131)의 도금 편차를 없앨 수 있고, 이를 통해 상기 제1 전극부(120)의 제1 돌출부(122)와 제2 전극부(130)의 제2 돌출부(132)가 균일한 높이를 가지도록 할 수 있다.
한편, 상기 제1 관통부(121)의 폭(W1)은 상기 연결 부재(200)에 구비된 제1 연결 전극(210)의 폭에 의해 결정될 수 있다. 따라서, 상기 제1 관통부(121)의 폭(W1)을 변화시키기 어려울 수 있다. 따라서, 상기 제1 관통부(121)의 폭(W1)은 상기 연결 부재(200)의 제1 연결 전극(210)의 폭을 기준으로 결정할 수 있고, 이에 대응하도록 제2 관통부(131)의 폭(W2)을 조절할 수 있다.
예를 들어, 상기 제1 관통부(121)의 폭(W1)은 10㎛ 내지 40㎛의 범위를 만족할 수 있다. 바람직하게, 상기 제1 관통부(121)의 폭(W1)은 12㎛ 내지 35㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제1 관통부(121)의 폭(W1)은 15㎛ 내지 30㎛의 범위를 만족할 수 있다. 상기 제1 관통부(121)의 폭(W1)이 10㎛보다 작으면, 상기 제1 관통부(121)를 통해 전달되는 신호의 허용 전류가 감소할 수 있다. 또한, 상기 제1 관통부(121)의 폭(W1)이 10㎛보다 작으면, 상기 제1 관통부(121)의 저항이 증가할 수 있다. 또한, 상기 제1 관통부(121)의 폭(W1)이 40㎛보다 크면, 상기 연결 부재(200)와 수직으로 중첩되는 복수의 제1 관통부(121)를 모두 배치하기 어려울 수 있다.
한편, 상기 제1 관통부(121)의 폭(W1)의 범위는 상기 연결 부재(200)의 제1 연결 전극(210)의 폭을 기준으로 결정된 것이며, 이를 동일하거나 편차가 20% 이하를 가지도록 상기 제2 관통부(131)의 폭(W2)을 결정할 수 있다.
이때, 상기 제1 관통부(121)의 폭 및 제2 관통부(131)의 폭은 이에 대응하는 제2 절연층(112)을 관통하는 제1 및 제2 관통 홀의 폭에 대응할 수 있다. 이때, 상기 제1 및 제2 관통 홀은 노광 및 현상 공정을 통해 형성될 수 있다. 다른 실시 예에서 상기 제1 및 제2 관통 홀은 레이저 공정을 통해 형성될 수 있다.
구체적으로, 상기 노광 및 현상 공정을 통해 상기 제1 및 제2 관통 홀이 형성되는 경우, 상기 제1 및 제2 관통 홀의 폭은 노광 공정에서의 노광 해상도에 의해 결정될 수 있다. 다만, 일반적인 노광 공정 능력에서 최소로 형성할 수 있는 제1 및 제2 관통 홀의 폭은 50㎛ 정도이다. 이때, 실시 예의 제1 및 제2 관통 홀의 폭은 40㎛ 이하이며, 이에 따라 실시 예는 레이저 공정을 통해 상기 제1 관통부(121) 및 제2 관통부(131)를 형성하기 위한 제1 및 제2 관통 홀을 형성할 수 있다.
이에 따라, 상기 제1 및 제2 관통 홀은 두께 방향으로 폭이 변화하는 형상을 가질 수 있다. 이에 대응하게, 상기 제1 전극부(120)의 제1 관통부(121) 및 제2 전극부(130)의 제2 관통부(131)는 두께 방향으로 폭이 변화하는 형상을 가질 수 있다.
구체적으로, 상기 제1 관통부(121) 및 제2 관통부(131)는 상면에서 하면을 향하여 폭이 점진적으로 감소하는 경사를 가질 수 있다. 이때의 상기 제1 관통부(121)의 폭(W1) 및 제2 관통부(131)의 폭(W2)은 두께 방향으로의 전체 영역에서 가장 큰 폭을 가지는 영역의 폭을 의미할 수 있다.
이에 따라, 상기 제1 관통부(121) 및 제2 관통부(131) 각각의 하면의 폭은 상면의 폭보다 작은 폭을 가질 수 있다.
한편, 도 4를 참조하면, 전극부는 상기 연결 부재(200)와 상기 제1 전극부(120) 사이에 배치된 제3 전극부(140)를 더 포함할 수 있다. 상기 제3 전극부(140)는 상기 연결 부재(200)의 제1 연결 전극(210)과 상기 제1 전극부(120) 사이를 전기적으로 연결할 수 있다.
또한, 상기 전극부는 상기 제3 전극부(140)와 수평 방향으로 중첩되며, 상기 연결 부재(200)와 수직으로 중첩되지 않는 제4 전극부(150)를 포함할 수 있다. 상기 제4 전극부(150)는 상기 제2 전극부(130) 아래에 배치되어 상기 제4 전극부(150)와 상기 기판(100)의 내부 전극들을 연결할 수 있다.
이때, 상기 제1 관통부(121)와 제2 관통부(131)가 상기와 같은 두께 방향으로의 폭의 차이를 가짐에 따라, 상기 제1 관통부(121)와 상기 제3 전극부(140) 간의 결합력 및/또는 상기 제2 관통부(131)와 상기 제4 전극부(150) 간의 결합력이 저하될 수 있다. 즉, 상기 제1 관통부(121)와 상기 제3 전극부(140) 사이의 접촉 면적이 감소함에 따라 다양한 요인(예를 들어, 열적 스트레스)으로 인해 상기 제3 전극부(140)와 접촉하는 제1 관통부(121)의 하부 영역에 크랙이 발생할 수 있다. 또한, 상기 제2 관통부(131)와 상기 제4 전극부(150) 사이의 접촉 면적이 감소함에 따라 다양한 요인(예를 들어, 열적 스트레스)으로 인해 상기 제4 전극부(150)와 접촉하는 제2 관통부(131)의 하부 영역에 크랙이 발생할 수 있다.
따라서, 도 5와 같이 상기 제1 전극부(120)의 제1 관통부(121) 및 상기 제2 전극부(130)의 제2 관통부(131) 각각은 복수의 금속층을 포함할 수 있다.
예를 들어, 도 5의 (a)를 참조하면, 상기 제1 관통부(121)는 상기 제3 전극부(140) 상에 배치되는 제1 금속층(121-1)을 포함할 수 있다. 또한, 상기 제1 관통부(121)는 상기 제1 금속층(121-1) 상에 배치되는 제2 금속층(121-2)을 포함할 수 있다. 이때, 상기 제1 금속층(121-1)과 제2 금속층(121-2)은 서로 다른 금속물질을 포함할 수 있다.
바람직하게, 상기 제1 금속층(121-1)은 니켈을 포함할 수 있다. 그리고, 상기 제2 금속층(121-2)은 구리를 포함할 수 있다. 상기 제1 금속층(121-1)은 상기 제2 금속층(121-2)과 상기 제3 전극부(140) 사이의 결합력을 향상시킬 수 있다. 예를 들어, 상기 제3 전극부(140) 상에 상기 제2 금속층(121-2)을 바로 배치하는 경우, 상기 제3 전극부(140)의 산화가 발생할 수 있고, 이로 인해 상기 제3 전극부(140)와 상기 제2 금속층(121-2) 사이의 결합력이 저하될 수 있다. 따라서, 상기 제1 금속층(121-1)은 상기 제3 전극부(140)의 산화를 방지하면서 상기 제2 금속층(121-2)과 상기 제3 전극부(140) 사이의 결합력을 향상시키는 기능을 할 수 있다. 또한, 상기 제1 금속층(121-1)은 열적 스트레스에 의한 상기 제2 절연층(112)의 수축 및 팽창에 따라 상기 제1 관통부(121)가 상기 제3 전극부(140)로부터 박리되는 것을 해결할 수 있다.
구체적으로, 상기 제1 금속층(121-1)이 니켈을 포함하는 경우, 상기 제3 전극부(140)와 상기 제1 전극부(120)의 제1 관통부(121) 사이의 밀착력을 향상시킬 수 있다. 또한, 추후 솔더 등의 물질을 통해 상기 제1 전극부(120)와 전기적 결합을 이루는 경우, 상기 솔더가 확산되어 금속간 결합부(Inter-metallic Compound)를 형성할 수 있으며, 상기 금속간 결합부는 기계적, 전기적 신뢰성이 좋지 않은 문제가 있다. 특히, 상기 제2 금속층(121-2)이 구리로 이루어지는 경우 금속간 결합부가 형성되는 문제가 더 악화될 수 있는데, 니켈이 배치되는 경우 솔더의 확산을 방지하여 금속간 결합부가 형성되는 것을 방지할 수 있어, 반도체 패키지의 전기적, 기계적 신뢰성을 개선할 수 있다.
이때, 상기 제3 전극부(140)는 크레비스(140C)를 포함할 수 있다. 예를 들어, 상기 제3 전극부(140)의 상면에는 상기 제1 관통부(121)와 수직으로 중첩되면서 상기 제3 전극부(140)의 하면을 향하여 오목한 크레비스(140C)를 포함할 수 있다. 상기 크레비스(140C)는 상기 제1 관통부(121)의 제1 금속층(121-1)으로 채워질 수 있다. 이를 통해 상기 제3 전극부(140)와 상기 제1 관통부(121) 사이의 접촉 면적을 증가시킬 수 있고, 이에 따른 결합력을 더욱 향상시킬 수 있다.
또한, 도 5의 (b)를 참조하면 상기 제2 전극부(130)의 제2 관통부(131)도 제1 금속층(133-1) 및 제2 금속층(133-2)을 포함할 수 있다. 상기 제2 관통부(131)의 제1 금속층(133-1)은 상기 제4 전극부(150) 상에 배치될 수 있다. 또한, 상기 제2 전극부(130)의 제2 금속층(133-2)은 상기 제1 금속층(133-1) 상에 배치될 수 있다. 상기 제4 전극부(150)의 상면에는 크레비스(150C)가 구비될 수 있고, 상기 제2 관통부(131)의 제1 금속층(133-1)은 상기 제4 전극부(150)의 크레비스(150C)를 채우며 구비될 수 있다.
한편, 상기 제1 전극부(120)와 연결된 제3 전극부(140)는 제1 연장부(141) 및 제1 패드부(142)를 포함할 수 있다. 상기 제3 전극부(140)의 제1 연장부(141)는 상기 연결 부재(200)의 제1 연결 전극(210)과 연결될 수 있다. 상기 제3 전극부(140)의 제1 패드부(142)는 상기 제1 연장부(141)와 상기 제1 전극부(120)의 제1 관통부(121) 사이에 배치될 수 있고, 이들 사이를 연결할 수 있다.
한편, 상기 제2 전극부(130)와 연결된 제4 전극부(150)는 제2 연장부(151) 및 제2 패드부(152)를 포함할 수 있다. 상기 제4 전극부(150)의 제2 연장부(151)는 상기 기판에 구비된 제2 연결 전극(160)과 연결될 수 있다. 상기 제2 연결 전극(160)은 상기 제1 연결 전극(210) 및/또는 상기 연결 부재(200)와 수평으로 중첩될 수 있다. 상기 제4 전극부(150)의 제2 패드부(152)는 상기 제2 연장부(151)와 상기 제2 전극부(130)의 제2 관통부(131) 사이에 배치될 수 있고, 이들 사이를 연결할 수 있다.
상기 연결 부재(200)의 제1 연결 전극(210)은 복수의 전극 파트를 포함할 수 있다. 예를 들어, 상기 제1 연결 전극(210)은 상기 연결 부재(200) 상에 배치되는 제1 전극 파트(211)를 포함할 수 있다. 상기 제1 전극 파트(211)는 상기 연결 부재(200)에 구비된 복수의 전극 파트 중 최상측에 배치된 전극 파트를 의미할 수 있다.
또한, 상기 연결 부재(200)의 제1 연결 전극(210)은 상기 제1 전극 파트(211) 상에 배치되는 제2 전극 파트(212)를 포함할 수 있다. 상기 제2 전극 파트(212)는 상기 제1 전극 파트(211) 상에 일정 높이를 가지도록 돌출될 수 있다. 상기 제2 전극 파트(212)는 포스트라고 할 수 있다. 상기 제2 전극 파트(212)는 상기 연결 부재(200) 상의 상기 제1 전극 파트(211)와 상기 제3 전극부(140) 사이의 정렬성을 향상시키기 위해 구비될 수 있다. 예를 들어, 제2 전극 파트(212)는 상기 제1 전극 파트(211) 상에 일정 높이를 가지고 배치될 수 있고, 이를 통해 상기 제1 전극 파트(211)와 복수의 상기 제1 관통부(121)가 수직 방향으로 정렬될 수 있도록 한다.
이때, 상기 연결 부재(200)의 제1 연결 전극(210)과 상기 제2 연결 전극(160)은 서로 다른 높이를 가질 수 있다.
예를 들어, 상기 절연층(110)에 구비된 수용부(110B)의 깊이와 상기 연결 부재(200)의 두께에 차이가 있을 수 있고, 상기 두께 차이에 대응하게 상기 연결 부재(200)의 제1 연결 전극(210)이 상기 제2 연결 전극(160)보다 높게 또는 낮게 위치할 수 있다.
이에 따라, 상기 제3 전극부(140)의 상면의 높이와 제4 전극부(150)의 상면의 높이에 차이가 발생할 수 있다.
예를 들어, 도 4에 도시된 바와 같이 상기 연결 부재(200)의 제1 연결 전극(210)의 상면은 상기 제2 연결 전극(160)의 상면보다 높게 위치할 수 있다. 이 경우, 상기 제3 전극부(140)의 상면은 상기 제4 전극부(150)의 상면보다 높게 위치할 수 있다. 이 경우, 상기 제1 전극부(120)의 제1 관통부(121)의 폭과 제2 전극부(130)의 제2 관통부(131)의 폭을 동일하게 할 경우, 상기 제1 전극부(120)의 상면이 상기 제2 전극부(130)의 상면보다 높게 위치할 수 있다. 이에 따라, 실시 예는 상기 제1 관통부(121)의 폭(W1)보다 상기 제2 관통부(131)의 폭(W2)이 작도록 한다. 예를 들어, 상기 제3 전극부(140)의 상면과 제4 전극부(150)의 상면의 높이 차이만큼 상기 제1 관통부(121)의 폭(W1)이 상기 제2 관통부(131)의 폭(W2)보다 크도록 한다. 이를 통해, 실시 예는 상기 폭에 차이를 두어 상기 제1 관통부(121)의 두께가 상기 제2 관통부(131)의 두께보다 작도록 할 수 있고, 이를 통해 상기 제1 전극부(120)의 제1 돌출부(122)의 상면의 높이가 상기 제2 전극부(130)의 제2 돌출부(132)의 상면의 높이와 동일하도록 할 수 있다.
한편, 도 6에 도시된 바와 같이 상기 연결 부재(200)의 제1 연결 전극(210)의 상면은 상기 제2 연결 전극(160)의 상면보다 낮게 위치할 수 있다. 예를 들어, 상기 제1 연결 전극(210)은 제1 전극파트만을 포함할 수 있다.
이 경우, 상기 제3 전극부(140)의 상면은 상기 제4 전극부(150)의 상면보다 낮게 위치할 수 있다. 이 경우, 상기 제1 전극부(120)의 제1 관통부(121)의 폭과 제2 전극부(130)의 제2 관통부(131)의 폭을 동일하게 할 경우, 상기 제1 전극부(120)의 상면이 상기 제2 전극부(130)의 상면보다 낮게 위치할 수 있다. 이에 따라, 실시 예는 상기 제1 관통부(121)의 폭(W1)보다 상기 제2 관통부(131)의 폭(W2)이 크도록 한다. 예를 들어, 상기 제3 전극부(140)의 상면과 제4 전극부(150)의 상면의 높이 차이만큼 상기 제1 관통부(121)의 폭(W1)이 상기 제2 관통부(131)의 폭(W2)보다 작도록 한다. 이를 통해, 실시 예는 상기 폭에 차이를 두어 상기 제1 관통부(121)의 두께가 상기 제2 관통부(131)의 두께보다 크도록 할 수 있고, 이를 통해 상기 제1 전극부(120)의 제1 돌출부(122)의 상면의 높이가 상기 제2 전극부(130)의 제2 돌출부(132)의 상면의 높이와 동일하도록 할 수 있다.
한편, 도 7에 도시된 바와 같이, 상기 연결 부재(200)의 제1 연결 전극(210)의 상면은 상기 제2 연결 전극(160)의 상면과 동일 평면 상에 위치할 수 있다. 그리고, 상기 제3 전극부(140)와 제4 전극부(150)의 사이즈는 동일할 수 있고, 이에 따라 상기 제3 전극부(140)의 상면의 높이와 제4 전극부(150)의 상면의 높이는 동일할 수 있다. 이 경우, 상기 제1 관통부(121)의 두께와 제2 관통부(131)의 두께는 동일할 수 있고, 나아가 상기 제1 관통부(121)의 폭과 제2 관통부(131)의 폭은 동일할 수 있다.
한편, 도 8에 도시된 바와 같이, 제2 전극부(130) 중 적어도 복수의 서브 관통부를 포함할 수 있다.
구체적으로, 이상에서 설명된 제1 전극부(120)는 서로 이격되며 복수 개 구비될 수 있고, 제2 전극부(130)도 서로 이격되며 복수 개 구비될 수 있다. 또한, 상기 복수 개의 제1 전극부 각각의 제1 관통부의 사이즈는 상기 복수 개의 제2 전극부 각각의 제2 관통부의 사이즈에 대응할 수 있다.
한편, 상기 복수의 제2 전극부(130) 중 적어도 하나는 하나의 제2 돌출부(132)에 공통 연결된 복수의 서브 전극을 포함할 수 있다.
구체적으로, 상기 제2 전극부(130)는 제1 반도체 소자와 연결된 제1군의 제2 전극부(130A)와 제2 반도체 소자와 연결되는 제2군의 제2 전극부(130B)를 포함할 수 있다. 또한, 상기 제1군의 제2 전극부들 및 제2군의 제2전극부들 중 적어도 하나의 제2 전극부는 하나의 제2 돌출부(132)와 수직으로 중첩된 복수의 서브 관통부를 포함할 수 있다.
구체적으로, 상기 제2 관통부(131)는 상기 제1 관통부(121)와 동일한 사이즈를 가지기 위해 기존의 관통부의 사이즈보다 감소할 수 있다. 그리고 상기 제2 관통부(131)의 사이즈가 감소하는 경우, 이에 따른 신호의 허용 전류가 감소할 수 있다. 또한, 상기 제2 관통부(131)의 사이즈가 감소하는 경우, 상기 제2 관통부(131)와 상기 절연층(110) 사이의 접촉 면적이 감소하고, 이에 따라 상기 제2 관통부(131)와 상기 절연층(110) 사이의 밀착력이 감소할 수 있다. 또한, 상기 제2 관통부(131)의 폭이 감소하는 경우, 상기 제2 관통부(131)를 통해 전달되는 열의 전달특성이 저하되고, 이에 따른 방열 특성이 저하될 수 있다. 또한, 상기 제2 관통부(131)의 사이즈가 감소하는 경우, 이에 대응하게 임피던스 매칭 상태가 틀어지는 문제가 발생할 수 있고, 이에 의해 기판에 구비된 다른 전극부들의 디자인을 변경하여 임피던스 매칭을 진행해야 할 수 있다.
따라서, 실시 예는 상기 제2 관통부(131)가 복수의 서브 관통부를 구비하도록 하고, 이를 통해 열 전달 특성을 향상시켜 방열 효과를 증가시키고, 이에 따른 임피던스 매칭 상태를 유지시킬 수 있도록 한다.
예를 들어, 상기 복수의 제2 전극부(130) 중 적어도 하나는 제2 돌출부(132) 및 상기 제2 돌출부(132)에 수직으로 중첩되면서 상호 수평으로 이격된 복수의 제1 서브 관통부(131a) 및 제2 서브 관통부(131b)를 포함할 수 있다.
상기 제1 서브 관통부(131a) 및 제2 서브 관통부(131b)는 하나의 제2 돌출부(132)에 공통 연결될 수 있다. 예를 들어, 상기 제1 서브 관통부(131a) 및 제2 서브 관통부(131b)는 하나의 제2 돌출부(132)와 각각 수직으로 중첩될 수 있다.
또한, 상기 제1 서브 관통부(131a) 및 상기 제2 서브 관통부(131b)는 서로 동일한 두께 및 폭을 가질 수 있다. 예를 들어, 상기 제1 서브 관통부(131a) 및 제2 서브 관통부(131b)는 서로 동일한 부피를 가질 수 있다. 바람직하게, 상기 제1 서브 관통부(131a) 및 제2 서브 관통부(131b)는 서로 동일한 사이즈를 가질 수 있다.
또한, 상기 제1 서브 관통부(131a)는 상기 제1 관통부(121)와 동일한 사이즈를 가질 수 있다. 또한, 상기 제2 서브 관통부(131b)는 상기 제1 관통부(121)와 동일한 부피를 가질 수 있다. 또한, 상기 제1 서브 관통부(131a)는 상기 제1 관통부(121)와 동일한 사이즈를 가질 수 있다. 이를 통해, 실시 예는 상기 제2 전극부(130)의 제2 관통부(131)가 제1 서브 관통부(131a) 및 제2 서브 관통부(131b)를 포함하더라도, 상기 제1 전극부(120)와 제2 전극부(130)가 균일한 높이를 가지도록 할 수 있다.
다만, 상기 제2 돌출부(132)의 상면은 단차를 가질 수 있다. 예를 들어, 상기 제2 돌출부(132)는 복수의 서브 관통부와 수직으로 중첩됨에 따라 단차를 가질 수 있다. 예를 들어, 상기 제2 돌출부(132)는 복수의 관통부와 수직으로 중첩되는 영역에 구비된 딤플 영역을 포함할 수 있다. 예를 들어, 상기 제2 돌출부(132)는 상기 제1 서브 관통부(131a)와 수직으로 중첩되는 영역 및 상기 제2 서브 관통부(131b)와 수직으로 중첩되는 영역에 각각 오목부(CP)가 구비될 수 있다.
상기 오목부(CP)는 상기 제2 돌출부(134) 상에 솔더와 같은 전도성 접착 부재가 안정적으로 안착되도록 할 수 있다. 예를 들어, 상기 오목부(CP)는 상기 솔더가 안착되면서 상기 솔더의 이동을 방지하는 댐 기능을 할 수 있다.
한편, 도 9에 도시된 바와 같이, 상기 방열 특성 향상 및/또는 임피던스 매칭을 위하여, 상기 제2 전극부(130)가 아닌 제4 전극부(150)가 복수의 서브 연장부를 포함하도록 할 수 있다.
예를 들어, 복수의 제4 전극부(150) 중 적어도 하나는 하나의 제2 패드부(152)와 수직으로 중첩되면서 서로 수평으로 이격된 제1 서브 연장부(141a) 및 제2 서브 연장부(141b)를 포함할 수 있다. 그리고, 상기 제4 전극부(150)의 제1 서브 연장부(141a) 및 제2 서브 연장부(141b)는 방열 특성을 향상시키면서, 상기 제2 관통부(131)의 폭의 감소에 대응하게 변하는 임피던스 매칭 상태에 대한 정확도를 향상시킬 수 있다.
나아가, 상기 제2 패드부(152)의 상면에는 상기 제1 서브 연장부(141a) 및 제2 서브 연장부(141b)와 수직으로 중첩된 오목부(CP2)를 포함할 수 있다. 그리고 상기 오목부(CP2)는 상기 제2 절연층(112)과의 접촉 면적을 증가시키는 기능을 할 수 있고, 이를 통해 상기 제2 절연층(112)이 박리되는 것을 방지할 수 있다.
나아가, 상기 오목부(CP2)는 도 5를 참조하여 설명한 제4 전극부(150)의 크레비스(150C)로 기능할 수 있고, 이를 통해 상기 크레비스(150C)를 형성하기 위한 별도의 공정을 생략할 수 있다.
한편, 도 10 참조하면, 상기 연결 부재(200)는 상기 제1 절연층(110)에 구비된 수용부에 배치될 수 있다. 이때, 상기 수용부는 상기 제1 절연층(110)의 적어도 일부의 층에 구비될 수 있다. 상기 수용부는 관통 홀 형태가 아닌 리세스 형태일 수 있다. 이에 따라 상기 리세스 상에는 접착 부재(170)가 구비될 수 있다.
상기 접착 부재(170) 상기 연결 부재(200)가 상기 절연층(110)에 견고히 고정될 수 있도록 할 수 있다. 상기 접착 부재(170)는 상기 연결 부재(200)와 다른 폭을 가질 수 있다. 또한, 접착 부재(170)는 상기 연결 부재(200)의 폭보다 클 수 있다. 이를 통해, 반도체 패키지의 동작 환경에서 가해지는 다양한 데미지로부터 상기 연결 부재(200)가 박리되는 것을 방지할 수 있다.
실시 예는 반도체 소자와 연결되면서 절연층의 상면에서 일부 영역까지 관통하는 제1 및 제2 전극부의 높이 편차를 최소화할 수 있다.
구체적으로, 상기 제1 전극부는 연결 부재와 수직으로 중첩될 수 있고, 상기 제2 전극부는 상기 연결 부재와 수직으로 중첩되지 않으면서 상기 제1 전극부와 수평으로 중첩될 수 있다. 상기 제1 전극부는 절연층의 적어도 일부 영역을 관통하는 제1 관통부 및 상기 제1 관통부 상에 위치하고 상기 절연층 상에 돌출된 제1 돌출부를 포함할 수 있다. 상기 제2 전극부는 절연층의 적어도 일부 영역을 관통하는 제2 관통부 및 상기 제2 관통부 상에 위치하고 상기 절연층 상에 돌출된 제2 돌출부를 포함할 수 있다. 이때, 상기 제2 관통부의 사이즈는 상기 제1 관통부의 사이즈에 대응할 수 있다. 바람직하게, 상기 제2 관통부의 사이즈는 상기 제1 관통부의 사이즈의 80% 내지 120%의 범위를 만족할 수 있다. 실시 예는 상기 제1 관통부 및 상기 제2 관통부의 사이즈 차이로 인해 발생하는 상기 제1 전극부와 제2 전극부의 높이 편차를 최소화할 수 있고, 이를 통해 상기 제1 및 제2 전극부 상에 반도체 소자가 안정적으로 배치되도록 할 수 있다.
바람직하게, 상기 제1 관통부의 수직 방향의 두께는 상기 제2 관통부의 수직 방향의 두께와 동일할 수 있고, 상기 제1 관통부의 수평 방향의 폭은 상기 제2 관통부의 수평 방향의 폭과 동일할 수 있다.
또한, 상기 제1 관통부의 수직 방향의 두께는 상기 제2 관통부의 수직 방향의 두께보다 작을 수 있고, 상기 제1 관통부의 수평 방향의 폭은 상기 제2 관통부의 수평 방향의 폭보다 클 수 있다.
또한, 상기 제1 관통부의 수직 방향의 두께는 상기 제2 관통부의 수직 방향의 두께보다 클 수 있고, 상기 제1 관통부의 수평 방향의 폭은 상기 제2 관통부의 수평 방향의 폭보다 작을 수 있다.
이를 통해, 실시 예는 제1 전극부의 높이와 제2 전극부의 높이가 균일하도록 할 수 있다. 제1 및 제2 반도체 소자가 안정적으로 배치되도록 할 수 있다. 따라서, 실시 예는 상기 제1 및 제2 반도체 소자의 동작 특성을 향상시킬 수 있다. 나아가, 실시 예는 상기 제1 및 제2 반도체 소자의 동작이 원활히 이루어지도록 할 수 있고, 이를 통해 전자 제품이나 서버의 동작이 원활히 이루어지도록 할 수 있다.
또한, 실시 예는 제1 전극부와 제2 전극부가 동일한 높이를 가지도록 하여 상기 제1 전극부 및 제2 전극부의 두께 변화에 따라 발생하는 임피던스 변화를 방지할 수 있고, 이에 따른 전기적 신뢰성을 더욱 향상시킬 수 있다.
한편, 상기 제2 전극부의 제2 관통부는 하나의 제2 패드부와 공통으로 수직으로 중첩되는 복수의 서브 관통부를 포함할 수 있다. 그리고, 상기 복수의 서브 관통부 각각의 사이즈는 상기 제1 관통부의 사이즈에 대응할 수 있다. 따라서, 상기 제2 관통부가 복수의 서브 관통부를 포함하더라도 상기 제1 전극부와 제2 전극부가 균일한 높이를 가지도록 할 수 있다. 또한, 상기 복수의 서브 관통부와 수직으로 중첩되는 제2 돌출부의 상면에는 오목부가 구비될 수 있다. 그리고, 상기 제2 돌출부에 구비된 오목부에 솔더와 같은 전도성 접착 부재가 안정적으로 안착되도록 할 수 있다. 예를 들어, 상기 제2 돌출부의 오목부는 상기 솔더가 안착되는 안착 위치를 가이드하면서 상기 솔더의 이동을 방지하는 댐 기능을 할 수 있다. 나아가, 실시 예는 상기 복수의 서브 관통부를 통해 열이 전달되도록 하여, 반도체 패키지의 방열 특성을 향상시킬 수 있고, 나아가 반도체 패키지의 동작 특성을 향상시킬 수 있다.
나아가, 실시 예는 상기 제2 관통부가 복수의 서브 관통부를 포함함에 따라 상기 제2 관통부의 폭의 감소에 의해 발생하는 임피던스 변화를 방지할 수 있고, 이를 통해 상기 제1 및 제2 반도체 소자의 동작 특성을 향상시킬 수 있다. 나아가, 실시 예는 상기 제1 및 제2 반도체 소자의 동작이 원활히 이루어지도록 할 수 있고, 이를 통해 전자 제품이나 서버의 동작이 원활히 이루어지도록 할 수 있다.
한편, 상술한 발명의 특징을 갖는 회로기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 회로기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (17)

  1. 절연층;
    상기 절연층의 상면에서 일부 영역까지 관통하는 관통부를 포함하는 복수의 전극부; 및
    상기 절연층 내에 매립된 연결 부재;를 포함하고,
    상기 복수의 전극부는,
    상기 연결 부재와 수직 방향으로 중첩되는 제1 관통부를 포함하는 제1 전극부와,
    상기 연결 부재와 수직 방향으로 중첩되지 않는 제2 관통부를 포함하는 제2 전극부를 포함하고,
    상기 제1 관통부의 사이즈는 상기 제2 관통부의 사이즈의 80% 내지 120%의 범위를 만족하는, 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 및 제2 관통부 각각은 복수 개 구비되고,
    상기 복수의 제1 관통부 각각의 사이즈는 상기 복수의 제2 관통부 각각의 사이즈의 80% 내지 120%의 범위를 만족하는, 반도체 패키지.
  3. 제2항에 있어서,
    상기 복수 개의 제1 관통부는 상기 복수 개의 제2 관통부와 수평 방향으로 중첩되는, 반도체 패키지.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 관통부 및 상기 제2 관통부의 수직 방향의 두께는 서로 같고,
    상기 제1 관통부 및 상기 제2 관통부의 수평 방향의 폭은 서로 같은, 반도체 패키지.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 관통부의 수직 방향의 두께는 상기 제2 관통부의 수직 방향의 두께보다 작고,
    상기 제1 관통부의 수평 방향의 폭은 상기 제2 관통부의 수평 방향의 폭보다 큰, 반도체 패키지.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 관통부의 수직 방향의 두께는 상기 제2 관통부의 수직 방향의 두께보다 크고,
    상기 제1 관통부의 수평 방향의 폭은 상기 제2 관통부의 수평 방향의 폭보다 작은, 반도체 패키지.
  7. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 관통부의 밀도 및 부피 중 적어도 하나는 상기 제2 관통부의 밀도 및 부피 중 적어도 하나의 80% 내지 120%의 범위를 만족하는, 반도체 패키지.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 전극부는 상기 제1 관통부 상에 배치되고 상기 절연층 상으로 돌출된 제1 돌출부를 포함하고,
    상기 제2 전극부는 상기 제2 관통부 상에 배치되고, 상기 절연층 상으로 돌출된 제2 돌출부를 포함하는, 반도체 패키지.
  9. 제8항에 있어서,
    상기 제1 돌출부의 상면의 높이는 상기 제2 돌출부의 상면의 높이와 같은, 반도체 패키지.
  10. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 관통부의 수평 방향의 폭은 10㎛ 내지 40㎛의 범위를 만족하는, 반도체 패키지.
  11. 제10항에 있어서,
    상기 제1 및 제2 관통부 각각은 상면에서 하면을 향할수록 폭이 점진적으로 감소하는 경사를 가지는, 반도체 패키지.
  12. 제1항에 있어서,
    상기 제1 관통부 및 제2 관통부 각각은,
    제1 금속층; 및
    상기 제1 금속층 상에 배치되고, 상기 제1 금속층과 다른 금속 물질을 포함하는 제2 금속층을 포함하는, 반도체 패키지.
  13. 제12항에 있어서,
    상기 제1 및 제2 관통부 각각의 제1 금속층의 하면은 상기 절연층의 하면을 향하여 볼록한 부분을 포함하는, 반도체 패키지.
  14. 제8항에 있어서,
    상기 제1 및 제2 전극부 상에 배치된 제1 및 제2 반도체 소자를 더 포함하고,
    상기 제1 전극부는 상기 제1 반도체 소자의 단자와 연결된 제1군의 제1 전극부 및 상기 제2 반도체 소자의 단자와 연결된 제2군의 제1전극부를 포함하고,
    상기 제2 전극부는 상기 제1 반도체 소자의 단자와 연결된 제1군의 제2 전극부 및 상기 제2 반도체 소자의 단자와 연결된 제2군의 제2전극부를 포함하는,
    반도체 패키지.
  15. 제14항에 있어서,
    상기 제1군 및 상기 제2군의 제2 전극부 중 적어도 하나의 제2 전극부의 제2 관통부는 단일 돌출부와 수직으로 중첩되며 수평으로 상호 이격된 복수의 서브 관통부를 포함하는,
  16. 제15항에 있어서,
    상기 복수의 서브 관통부와 수직으로 중첩된 상기 단일 돌출부의 상면에는 상기 복수의 서브 관통부 각각을 향하여 오목한 부분을 포함하는,
  17. 제14항에 기재된 반도체 패키지;를 포함하고,
    상기 반도체 패키지는 상기 절연층의 하면에 배치된 제3 전극부를 더 포함하고,
    상기 제3 전극부에 결합된 외부 기판 또는 메인 보드를 더 포함하는,
    전자 디바이스.
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