WO2024076211A1 - 회로 기판 및 이를 포함하는 반도체 패키지 - Google Patents

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circuit board
electrode
semiconductor package
semiconductor
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정원석
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엘지이노텍 주식회사
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Definitions

  • the embodiment relates to a circuit board, and particularly to a circuit board with improved mechanical and electrical reliability and a semiconductor package including the same.
  • a semiconductor package in which a plurality of semiconductor elements are arranged using a plurality of circuit boards.
  • Such a semiconductor package has a structure in which a plurality of semiconductor devices are connected to each other in the horizontal and/or vertical directions on a circuit board. Accordingly, the semiconductor package has the advantage of efficiently using the mounting area of the semiconductor device and enabling high-speed signal transmission through a short signal transmission path between the semiconductor devices.
  • the above semiconductor package is widely applied to mobile devices, etc.
  • semiconductor packages applied to products that provide the Internet of Things (IoT), self-driving cars, and high-performance servers have increased the number of semiconductor devices and/or the size of each semiconductor device due to the trend of high integration.
  • IoT Internet of Things
  • high-performance servers have increased the number of semiconductor devices and/or the size of each semiconductor device due to the trend of high integration.
  • the functional parts of devices are divided, the concept is expanding to semiconductor chiplets.
  • the interposer gradually increases the width or width of the circuit pattern from the semiconductor device to the semiconductor package in order to facilitate mutual communication between semiconductor devices and/or semiconductor chiplets, or to interconnect semiconductor devices and semiconductor package circuit boards. By functioning as a redistribution layer that increases the power, it can function to facilitate electrical signals between the semiconductor device and a semiconductor package circuit board with a circuit pattern that is relatively large compared to the circuit pattern of the semiconductor device.
  • the interposer may have an area greater than or equal to the total area of a plurality of semiconductor devices and/or semiconductor chiplets in order to mount a plurality of semiconductor devices and/or semiconductor chiplets as a whole, or may be used to mount a plurality of semiconductor devices and/or semiconductor chiplets. (Chiplet) It may be placed only in the part for interconnection. That is, the area of the interposer may increase as the number of semiconductor devices and/or semiconductor chiplets increases, but may not increase. However, as the number of semiconductor devices and/or semiconductor chiplets increases, the area of the circuit board of the semiconductor package tends to increase. Accordingly, as the area of the semiconductor package increases, there is a problem that the semiconductor package is bent more greatly.
  • a package circuit board and/or an interposer applied to a semiconductor package is provided with a connection member connected to a semiconductor element and/or a semiconductor chiplet.
  • the connecting member functions to horizontally connect a plurality of semiconductor devices and/or semiconductor chiplets.
  • the connection member may be embedded in the package circuit board and/or the interposer.
  • the connecting member may be either an inorganic bridge or an organic bridge.
  • the inorganic and/or organic materials constituting the connecting member may include an insulating material different from the insulating layer provided in the package circuit board and/or the interposer. Accordingly, the thermal expansion coefficients of the package circuit board and/or interposer and the connecting member may be different from each other. For this reason, when thermal stress is applied to the semiconductor package, the stress may be concentrated on the connection member embedded in the package circuit board and/or the interposer. Because of this, there is a problem that cracks occur in the area where the connecting member is buried in the semiconductor package.
  • Embodiments provide a circuit board with a new structure and a semiconductor package including the same.
  • the embodiment provides a circuit board with improved bending characteristics and a semiconductor package including the same.
  • the embodiment provides a circuit board with improved electrical and mechanical reliability with connection members and a semiconductor package including the same.
  • a semiconductor package includes a first insulating layer; a second insulating layer disposed on the first insulating layer; a third insulating layer disposed on the second insulating layer; a fourth insulating layer embedded in the third insulating layer; and a fifth insulating layer disposed on the third insulating layer, wherein the first insulating layer, the second insulating layer, the third insulating layer, and the fourth insulating layer are made of different materials, and the second insulating layer
  • the insulating layer and the fifth insulating layer are made of the same material, and the vertical thickness between the top surface of the fourth insulating layer and the third insulating layer is smaller than the vertical thickness of the second insulating layer.
  • the vertical thickness between the lower surface of the fourth insulating layer and the lower surface of the third insulating layer is smaller than the vertical thickness of the second insulating layer.
  • the second insulating layer includes a first resin layer and a first reinforcing member provided in the first resin layer.
  • the fourth insulating layer includes a second resin layer and a second reinforcing member provided in the second resin layer, and the number of layers or thickness of the first reinforcing member is different from the number of layers or thickness of the second reinforcing member.
  • first and second reinforcing members include glass fibers or reinforcing fibers that are distinct from the filler.
  • the number of layers of the first reinforcing member is smaller than the number of layers of the second reinforcing member.
  • the thickness of the single layer of the first reinforcing member is smaller than the thickness of the single layer of the second reinforcing member.
  • the third insulating layer does not include a reinforcing member.
  • the semiconductor package may include a first electrode portion penetrating at least a portion of the second insulating layer; a second electrode portion penetrating at least a portion of the third insulating layer; and a third electrode portion penetrating the fourth insulating layer.
  • the first electrode portion includes a first pad portion and a first penetrating portion, and the first penetrating portion has an inclination whose width gradually decreases from the lower surface of the second insulating layer toward the upper surface of the second insulating layer.
  • the second electrode portion includes a second pad portion and a second penetrating portion, and the second penetrating portion has a slope whose width gradually decreases from the lower surface of the third insulating layer toward the lower surface of the fourth insulating layer. and the inclination of the first penetrating portion is different from the inclination of the second penetrating portion.
  • the third electrode portion includes a third pad portion and a third penetrating portion, and the third penetrating portion is adjacent to the upper surface of the fourth insulating layer and has a width that gradually decreases toward the lower surface of the fourth insulating layer. a first slope; and a second slope adjacent to the lower surface of the fourth insulating layer and whose width gradually decreases toward the upper surface of the fourth insulating layer.
  • the vertical thickness of the first penetration part is greater than the vertical thickness of the second penetration part and smaller than the vertical thickness of the third penetration part, and the vertical thickness of the second penetration part is greater than the vertical thickness of the second penetration part. It is smaller than the vertical thickness of each of the third penetration parts, and the vertical thickness of the third penetration part is greater than the vertical thickness of each of the first and second penetration parts.
  • each of the first and third penetrating parts includes a concave portion that overlaps horizontally with the reinforcing member, and the second penetrating portion does not include a concave portion that horizontally overlaps the reinforcing member.
  • the number of concave portions provided in the first penetrating portion or the vertical thickness of the single concave portion is smaller than the number of concave portions provided in the third penetrating portion or the vertical thickness of the single concave portion.
  • the fourth insulating layer includes a through hole penetrating the upper and lower surfaces of the fourth insulating layer, and a first dummy electrode disposed on the upper surface of the fourth insulating layer adjacent to the through hole. and a second dummy electrode disposed on the lower surface of the fourth insulating layer adjacent to the through hole.
  • At least one of the side surface of the first dummy electrode and the side surface of the second dummy electrode is disposed on the same plane as a side wall of the through hole of the fourth insulating layer.
  • a side surface of the first dummy electrode, a side surface of the second dummy electrode, and a side wall of the through hole of the fourth insulating layer are disposed on the same plane.
  • the side surfaces of the first dummy electrode and the side surfaces of the second dummy electrode are offset from each other along the vertical direction.
  • the upper and lower widths of the through holes are different from each other.
  • the semiconductor package includes a connection member disposed within the through hole.
  • the connecting member is one of a semiconductor active device, a semiconductor passive device, an inorganic bridge, and an organic bridge.
  • the top surface of the first dummy electrode has a step difference from the top surface of the terminal of the connecting member.
  • the upper surface of the terminal of the connecting member is located higher than the upper surface of the first dummy electrode, and the vertical distance of the step is 8 ⁇ m or less.
  • the semiconductor package of the embodiment includes a first insulating layer, a second insulating layer disposed on the first insulating layer, a third insulating layer disposed on the second insulating layer, and a third insulating layer buried in the third insulating layer. It includes four insulating layers and a fifth insulating layer disposed on the third insulating layer, wherein the first insulating layer, the second insulating layer, the third insulating layer, and the fourth insulating layer are made of different materials.
  • the second insulating layer and the fifth insulating layer are made of the same material, and the thickness in the vertical direction between the upper surface of the fourth insulating layer and the upper surface of the third insulating layer is the vertical thickness of the second insulating layer. It may be smaller than the thickness in that direction. Through this, the embodiment can reduce the thickness of the semiconductor package while preventing the semiconductor package from bending in a specific direction using the third insulating layer.
  • the third insulating layer may have a relatively low Young's modulus, thereby functioning to suppress the occurrence of bending acting on the semiconductor package, and further, absorbing shock applied to the semiconductor package to ensure that the semiconductor package is It can function to prevent significant bending in a specific direction.
  • the embodiment can solve the problem of deterioration of operating characteristics due to the semiconductor package being greatly bent in a specific direction, and further solve the problem of damage to the connecting member disposed in the third insulating layer due to the impact.
  • the embodiment may use the third insulating layer to arrange an electrode portion connected to the connecting member, thereby improving alignment between the electrode portion and the connecting member.
  • the fourth insulating layer may include a through hole, and the connecting member may be provided within the through hole. Additionally, a first dummy electrode may be provided on the upper surface of the fourth insulating layer and a second dummy electrode may be provided on the lower surface of the fourth insulating layer. A side surface of at least one of the first dummy electrode and the second dummy electrode may be positioned on the same plane as a sidewall of the through hole. The first and second dummy electrodes may be electrodes used to form the through hole through a laser process.
  • the upper and lower widths of the through hole can be made substantially the same by using the first and second dummy electrodes, and through this, the area of the dead area is increased by the difference between the upper and lower widths. It can be reduced. Accordingly, the embodiment can reduce the thickness of the semiconductor package.
  • the shape of the through hole may be changed by positioning the first dummy electrode and the second dummy electrode misaligned along the vertical direction.
  • the embodiment can freely change the shape of the through hole according to the shape of the connecting member, thereby improving design freedom.
  • the top surface of the terminal of the connecting member and the top surface of the first dummy electrode may have a step, and the step is managed to be maintained below a certain level.
  • the embodiment can increase the connection alignment between the electrode portion and the terminal, and further minimize voids generated in the process of filling the through hole with an insulating material.
  • FIG. 1A is a cross-sectional view showing a semiconductor package according to a first embodiment.
  • FIG. 1B is a cross-sectional view showing a semiconductor package according to a second embodiment.
  • Figure 1C is a cross-sectional view showing a semiconductor package according to a third embodiment.
  • Figure 1D is a cross-sectional view showing a semiconductor package according to a fourth embodiment.
  • Figure 1e is a cross-sectional view showing a semiconductor package according to a fifth embodiment.
  • Figure 1f is a cross-sectional view showing a semiconductor package according to a sixth embodiment.
  • Figure 1g is a cross-sectional view showing a semiconductor package according to a seventh embodiment.
  • Figure 2 is a cross-sectional view showing a circuit board according to the first embodiment.
  • FIG. 3 is a cross-sectional view showing the first electrode portion of FIG. 2.
  • FIG. 4 is a cross-sectional view showing the second electrode portion of FIG. 2.
  • FIG. 5 is a cross-sectional view showing the third electrode portion of FIG. 2.
  • Figure 6 is a plan view showing a dummy electrode of the third electrode unit according to an embodiment.
  • Figure 7 is a cross-sectional view showing a dummy electrode and a through hole according to the first embodiment.
  • Figure 8 is a cross-sectional view showing a dummy electrode and a through hole according to the second embodiment.
  • Figure 9 is a cross-sectional view showing a dummy electrode and a through hole according to the third embodiment.
  • Figure 10 is a cross-sectional view showing the positions of terminals of a dummy electrode and a connection member according to the first embodiment.
  • Figure 11 is a cross-sectional view showing the positions of terminals of a dummy electrode and a connection member according to a second embodiment.
  • Figure 12 is a cross-sectional view showing a circuit board according to a second embodiment.
  • the electronic device includes a main board (not shown).
  • the main board may be physically and/or electrically connected to various components.
  • the main board may be connected to the semiconductor package of the embodiment.
  • Various semiconductor devices may be mounted on the semiconductor package.
  • the semiconductor device may include active devices and/or passive devices. Active devices may be semiconductor chips in the form of integrated circuits (ICs) in which hundreds to millions of devices are integrated into one chip.
  • Semiconductor devices may be logic chips, memory chips, etc.
  • the logic chip may be a central processor (CPU), a graphics processor (GPU), or the like.
  • the logic chip is an application processor (AP) chip that includes at least one of a central processor (CPU), graphics processor (GPU), digital signal processor, cryptographic processor, microprocessor, microcontroller, or an analog-digital chip. It could be a converter, an application-specific IC (ASIC), or a set of chips containing a specific combination of the ones listed so far.
  • AP application processor
  • the memory chip may be a stack memory such as HBM. Additionally, the memory chip may include memory chips such as volatile memory (eg, DRAM), non-volatile memory (eg, ROM), and flash memory.
  • volatile memory eg, DRAM
  • non-volatile memory eg, ROM
  • flash memory e.g., NAND
  • Chip Scale Package (CSP), Flip Chip-Chip Scale Package (FC-CSP), Flip Chip Ball Grid Array (FC-BGA), Package On Package (POP), and SIP ( System In Package), but is not limited to this.
  • CSP Chip Scale Package
  • FC-CSP Flip Chip-Chip Scale Package
  • FC-BGA Flip Chip Ball Grid Array
  • POP Package On Package
  • SIP System In Package
  • the electronic devices include smart phones, personal digital assistants, digital video cameras, digital still cameras, vehicles, high-performance servers, and network systems. ), computer, monitor, tablet, laptop, netbook, television, video game, smart watch, automotive It may be, etc. However, it is not limited to this, and of course, it can be any other electronic device that processes data.
  • the semiconductor package of the embodiment may have various package structures including a circuit board, which will be described later.
  • the circuit board may be a first circuit board described below.
  • the circuit board may be a second circuit board described below.
  • FIG. 1A is a cross-sectional view showing a semiconductor package according to a first embodiment
  • FIG. 1B is a cross-sectional view showing a semiconductor package according to a second embodiment
  • FIG. 1C is a cross-sectional view showing a semiconductor package according to a third embodiment
  • FIG. 1D is a cross-sectional view showing a semiconductor package according to a fourth embodiment
  • FIG. 1E is a cross-sectional view showing a semiconductor package according to a fifth embodiment
  • FIG. 1F is a cross-sectional view showing a semiconductor package according to a sixth embodiment
  • FIG. 1G is a cross-sectional view showing a semiconductor package according to a sixth embodiment.
  • This is a cross-sectional view showing a semiconductor package according to Example 7.
  • the semiconductor package of the first embodiment may include a first circuit board 1100, a second circuit board 1200, and a semiconductor device 1300.
  • the first circuit board 1100 may refer to a package circuit board.
  • the first circuit board 1100 may provide a space where at least one external circuit board is coupled.
  • the external circuit board may refer to a second circuit board 1200 coupled to the first circuit board 1100.
  • the external circuit board may refer to a main board included in an electronic device coupled to the lower part of the first circuit board 1100.
  • the first circuit board 1100 may provide a space in which at least one semiconductor device is mounted.
  • the first circuit board 1100 may include at least one insulating layer and an electrode portion disposed on the at least one insulating layer.
  • a second circuit board 1200 may be placed on the first circuit board 1100.
  • the second circuit board 1200 may be an interposer.
  • the second circuit board 1200 may provide a space in which at least one semiconductor device is mounted.
  • the second circuit board 1200 may be connected to the at least one semiconductor device 1300.
  • the second circuit board 1200 may provide a space where the first semiconductor device 1310 and the second semiconductor device 1320 are mounted.
  • the second circuit board 1200 electrically connects the first semiconductor device 1310 and the second semiconductor device 1320, and connects the first and second semiconductor devices 1310 and 1320 with the first circuit.
  • the substrates 1100 may be electrically connected. That is, the second circuit board 1200 can function as a horizontal connection between a plurality of semiconductor devices and a vertical connection function between the semiconductor devices and the package circuit board.
  • FIG. 1A two semiconductor devices 1310 and 1320 are shown disposed on the second circuit board 1200, but the present invention is not limited thereto.
  • one semiconductor device may be disposed on the second circuit board 1200, and alternatively, three or more semiconductor devices may be disposed on the second circuit board 1200.
  • the second circuit board 1200 may be disposed between the at least one semiconductor device 1300 and the first circuit board 1100.
  • the second circuit board 1200 may be an active interposer that functions as a semiconductor device.
  • the semiconductor package of the embodiment may have a vertical stack structure on the first circuit board 1100 and function as a plurality of logic chips. Being able to have the functions of a logic chip may mean having the functions of an active element and a passive element. In the case of active devices, unlike passive devices, the current and voltage characteristics may not be linear, and in the case of active interposers, they may have the function of active devices.
  • the active interposer may function as a corresponding logic chip and perform a signal transmission function between the first circuit board 1100 and a second logic chip disposed on top of the active interposer.
  • the second circuit board 1200 may be a passive interposer.
  • the second circuit board 1200 may function as a signal relay between the semiconductor device 1300 and the first circuit board 1100, and may function as a passive element such as a resistor, capacitor, and inductor. You can have it.
  • the number of terminals of the semiconductor device 1300 is gradually increasing due to 5G, Internet of Things (IOT), increased image quality, increased communication speed, etc. That is, the number of terminals provided in the semiconductor device 1300 increases, and as a result, the width of the terminal or the gap between a plurality of terminals is reduced.
  • the first circuit board 1100 may be connected to the main board of the electronic device.
  • the second circuit board 1200 may be placed on the first circuit board 1100 and the semiconductor device 1300. And the second circuit board 1200 may include electrodes having a fine width and spacing corresponding to the terminals of the semiconductor device 1300.
  • the semiconductor device 1300 may be a logic chip, a memory chip, or the like.
  • the logic chip may be a central processor (CPU), a graphics processor (GPU), or the like.
  • the logic chip is an AP that includes at least one of a central processor (CPU), a graphics processor (GPU), a digital signal processor, a cryptographic processor, a microprocessor, and a microcontroller, or an analog-to-digital converter, an ASIC (application -specific IC), etc., or it may be a chip set containing a specific combination of those listed so far.
  • the memory chip may be a stack memory such as HBM.
  • the memory chip may include memory chips such as volatile memory (eg, DRAM), non-volatile memory (eg, ROM), and flash memory.
  • the semiconductor package of the first embodiment may include a connection part.
  • the semiconductor package may include a first connection portion 1410 disposed between the first circuit board 1100 and the second circuit board 1200.
  • the first connection part 1410 may connect the second circuit board 1200 to the first circuit board 1100 and electrically connect them.
  • the semiconductor package may include a second connection portion 1420 disposed between the second circuit board 1200 and the semiconductor device 1300.
  • the second connection part 1420 may couple the semiconductor device 1300 to the second circuit board 1200 and electrically connect them.
  • the semiconductor package may include a third connection portion 1430 disposed on the lower surface of the first circuit board 1100.
  • the third connection part 1430 can connect the first circuit board 1100 to the main board and electrically connect them.
  • the first connection part 1410, the second connection part 1420, and the third connection part 1430 electrically connect a plurality of components using at least one bonding method among wire bonding, solder bonding, and direct metal-to-metal bonding. You can connect with . That is, because the first connection part 1410, the second connection part 1420, and the third connection part 1430 have the function of electrically connecting a plurality of components, when direct bonding between metals is used, the semiconductor package is solder or It can be understood as an electrically connected part rather than a wire.
  • the wire bonding method may mean electrically connecting a plurality of components using conductors such as gold (Au). Additionally, the solder bonding method can electrically connect a plurality of components using a material containing at least one of Sn, Ag, and Cu.
  • the direct bonding method between metals may mean recrystallization by applying heat and pressure between a plurality of components without the absence of solder, wire, conductive adhesive, etc., thereby directly bonding the plurality of components. .
  • the direct bonding method between metals may refer to a bonding method using the second connection part 1420. In this case, the second connection portion 1420 may refer to a metal layer formed between a plurality of components through recrystallization.
  • first connection part 1410, the second connection part 1420, and the third connection part 1430 may be connected to a plurality of components using a thermal compression bonding method.
  • the thermocompression bonding method may refer to a method of directly bonding a plurality of components by applying heat and pressure to the first connection part 1410, the second connection part 1420, and the third connection part 1430.
  • the electrodes on which the first connection part 1410, the second connection part 1420, and the third connection part 1430 are disposed are corresponding to A protrusion may be provided that protrudes in an outward direction away from the insulating layer of the circuit board.
  • the protrusion may protrude outward from the first circuit board 1100 or the second circuit board 1200.
  • the protrusion may be referred to as a bump.
  • the protrusion may also be referred to as a post.
  • the protrusion may also be referred to as a pillar.
  • the protrusion may refer to an electrode of the second circuit board 1200 on which the second connection portion 1420 for coupling to the semiconductor device 1300 is disposed. That is, as the pitch of the terminals of the semiconductor device 1300 becomes finer, a short circuit may occur between the plurality of second connection portions 1420 respectively connected to the plurality of terminals of the semiconductor device 1300 by conductive adhesive such as solder. there is. Therefore, in the embodiment, thermal compression bonding may be performed to reduce the volume of the second connection portion 1420.
  • embodiments provide diffusion prevention that prevents the intermetallic compound (IMC) formed between a conductive adhesive such as solder and a protrusion from diffusing into the interposer and/or the circuit board.
  • IMC intermetallic compound
  • the electrode of the second circuit board 1200 on which the second connection part 1420 is disposed may include a protrusion.
  • the semiconductor package of the second embodiment may differ from the semiconductor package of the first embodiment in that the connection member 1210 is disposed on the second circuit board 1200.
  • the connecting member 1210 may be referred to as a bridge circuit board.
  • the connecting member 1210 may include a redistribution layer.
  • the connection member 1210 may function to electrically connect a plurality of semiconductor devices to each other horizontally.
  • the connection member 1210 may include a redistribution layer. Since the semiconductor package and the semiconductor device have a large difference in the width or width of the circuit pattern, a buffering role of the circuit pattern for electrical connection is required.
  • the buffering role may mean having an intermediate size between the width or width of the circuit pattern of the semiconductor package and the width or width of the circuit pattern of the semiconductor device, and the redistribution layer has the buffering function. It can be included.
  • the connecting member 1210 may be an inorganic bridge.
  • the inorganic bridge may be a silicon bridge. That is, the connecting member 1210 may include a silicon circuit board and a redistribution layer disposed on the silicon circuit board.
  • the connecting member 1210 may be an organic bridge.
  • the connecting member 1210 may include an organic material.
  • the connecting member 1210 may include an organic circuit board containing an organic material instead of the silicon circuit board.
  • the connecting member 1210 may be embedded in the second circuit board 1200, but is not limited thereto.
  • the connecting member 1210 may be disposed on the second circuit board 1200 to have a protruding structure.
  • the second circuit board 1200 may include a cavity, and the connecting member 1210 may be disposed within the cavity of the second circuit board 1200.
  • the connecting member 1210 may horizontally connect a plurality of semiconductor devices disposed on the second circuit board 1200.
  • the semiconductor package of the third embodiment may include a second circuit board 1200 and a semiconductor device 1300. At this time, the semiconductor package of the third embodiment may have a structure in which the first circuit board 1100 is omitted compared to the semiconductor package of the second embodiment.
  • the second circuit board 1200 of the third embodiment can function as an interposer and a package circuit board.
  • the first connection portion 1410 disposed on the lower surface of the second circuit board 1200 may couple the second circuit board 1200 to the main board of the electronic device.
  • the semiconductor package of the fourth embodiment may include a first circuit board 1100 and a semiconductor device 1300.
  • the semiconductor package of the fourth embodiment may have a structure in which the second circuit board 1200 is omitted compared to the semiconductor package of the second embodiment.
  • the first circuit board 1100 of the fourth embodiment may function as a package circuit board and connect the semiconductor device 1300 and the main board.
  • the first circuit board 1100 may include a connecting member 1110 for connecting a plurality of semiconductor devices.
  • the connecting member 1110 may be an inorganic bridge or an organic bridge that connects a plurality of semiconductor devices.
  • the semiconductor package of the fifth embodiment may further include a third semiconductor device 1330 compared to the semiconductor package of the fourth embodiment.
  • a fourth connection portion 1440 may be disposed on the lower surface of the first circuit board 1100.
  • a third semiconductor device 1330 may be disposed on the fourth connection portion 1400. That is, the semiconductor package of the fifth embodiment may have a structure in which semiconductor devices are mounted on the upper and lower sides, respectively.
  • the third semiconductor device 1330 may have a structure disposed on the lower surface of the second circuit board 1200 in the semiconductor package of FIG. 1C.
  • the semiconductor package of the sixth embodiment may include a first circuit board 1100.
  • a first semiconductor device 1310 may be disposed on the first circuit board 1100.
  • a first connection portion 1410 may be disposed between the first circuit board 1100 and the first semiconductor device 1310.
  • the first circuit board 1100 may include a conductive coupling portion 1450.
  • the conductive coupling portion 1450 may protrude further from the first circuit board 1100 toward the second semiconductor device 1320.
  • the conductive coupling portion 1450 may be referred to as a bump or, alternatively, may be referred to as a post.
  • the conductive coupling portion 1450 may be disposed to have a protruding structure on the electrode disposed on the uppermost side of the first circuit board 1100.
  • a second semiconductor device 1320 may be disposed on the conductive coupling portion 1450. At this time, the second semiconductor device 1320 may be connected to the first circuit board 1100 through the conductive coupling portion 1450. Additionally, a second connection portion 1420 may be disposed on the first semiconductor device 1310 and the second semiconductor device 1320.
  • the second semiconductor device 1320 may be electrically connected to the first semiconductor device 1310 through the second connection portion 1420.
  • the second semiconductor device 1320 is connected to the first circuit board 1100 through the conductive coupling portion 1450, and can also be connected to the first semiconductor device 1310 through the second connection portion 1420. .
  • the second semiconductor device 1320 may receive a power signal and/or power through the conductive coupling portion 1450. Additionally, the second semiconductor device 1320 may exchange communication signals with the first semiconductor device 1310 through the second connection unit 1420.
  • the semiconductor package of the sixth embodiment provides sufficient power for driving the second semiconductor device 1320 by supplying a power signal and/or power to the second semiconductor device 1320 through the conductive coupling portion 1450.
  • smooth control of power operation may be possible.
  • the embodiment can improve the driving characteristics of the second semiconductor device 1320. That is, the embodiment can solve the problem of insufficient power provided to the second semiconductor device 1320. Furthermore, the embodiment may allow at least one of the power signal, power, and communication signal of the second semiconductor device 1320 to be provided through different paths through the conductive coupling portion 1450 and the second connection portion 1420. there is. Through this, the embodiment can solve the problem of loss of the communication signal caused by the power signal. For example, embodiments may minimize mutual interference between power signals and communication signals.
  • the second semiconductor device 1320 in the sixth embodiment may have a POP (Package On Package) structure in which a plurality of package circuit boards are stacked and may be disposed on the first circuit board 1100.
  • the second semiconductor device 1320 may be a memory package including a memory chip.
  • the memory package may be coupled to the conductive coupling portion 1450. At this time, the memory package may not be connected to the first semiconductor device 1310.
  • the semiconductor package in the sixth embodiment may include a molding member 1460.
  • the molding member 1460 may be disposed between the first circuit board 1100 and the second semiconductor device 1320.
  • the molding member 1460 may mold the first connection member 1410, the second connection member 1420, the first semiconductor device 1310, and the conductive coupling portion 1450.
  • the semiconductor package of the seventh embodiment may include a first circuit board 1100, a first connection part 1410, a first connection part 1410, a semiconductor element 1300, and a third connection part 1430. You can.
  • the semiconductor package of the seventh embodiment may differ from the semiconductor package of the fourth embodiment in that the connecting member 1110 is omitted and the first circuit board 1100 includes a plurality of circuit board layers.
  • the first circuit board 1100 may include a plurality of circuit board layers.
  • the first circuit board 1100 may include a first circuit board layer 1100A corresponding to a package circuit board and a second circuit board layer 1100B corresponding to a connecting member.
  • the semiconductor package of the seventh embodiment includes a first circuit board layer (1100A) and a first circuit board layer (1100A) in which the first circuit board (package circuit board, 1100) and the second circuit board (interposer, 1200) shown in FIG. 1A are integrally formed. It may include two circuit board layers (1100B).
  • the material of the insulating layer of the second circuit board layer 1100B may be different from the material of the insulating layer of the first circuit board layer 1100A.
  • the material of the insulating layer of the second circuit board layer 1100B may include a photocurable material.
  • the second circuit board layer 1100B may be a photo imageable dielectric (PID).
  • a second circuit board is formed by sequentially laminating an insulating layer of a photo-curable material on the first circuit board layer 1100A and forming a micronized electrode on the insulating layer of the photo-curable material.
  • a layer 1100B may be formed.
  • the second circuit board 1100B may include a redistribution layer function including miniaturized electrodes and may include a function of horizontally connecting a plurality of semiconductor devices 1310 and 1320.
  • the circuit board described below may refer to any one circuit board among a plurality of circuit boards included in a previous semiconductor package.
  • the circuit board described below may mean any one of the first circuit board 1100 and the second circuit board 1200 provided in the semiconductor packages of the first to seventh embodiments.
  • FIG. 2 is a cross-sectional view showing a circuit board according to the first embodiment
  • FIG. 3 is a cross-sectional view showing the first electrode portion of FIG. 2
  • FIG. 4 is a cross-sectional view showing the second electrode portion of FIG. 2
  • FIG. 5 is a cross-sectional view showing the second electrode portion of FIG. 2.
  • FIG. 6 is a cross-sectional view showing a third electrode portion
  • FIG. 6 is a plan view showing a dummy electrode of the third electrode portion according to an embodiment
  • FIG. 7 is a cross-sectional view showing a dummy electrode and a through hole according to a first embodiment
  • FIG. 8 is a second FIG.
  • FIG. 9 is a cross-sectional view showing a dummy electrode and a through-hole according to the third embodiment
  • FIG. 10 is a cross-sectional view showing a dummy electrode and a through-hole according to the first embodiment.
  • FIG. FIG. 11 is a cross-sectional view showing the positions of the terminals of the dummy electrode and the connecting member according to the second embodiment
  • FIG. 12 is a cross-sectional view showing the circuit board according to the second embodiment.
  • a semiconductor package may include a circuit board and a connection member 200 embedded in the circuit board.
  • the connecting member 200 in one embodiment may function to horizontally connect a plurality of semiconductor devices disposed on the circuit board.
  • the connecting member 200 may include high-density electrode patterns to connect the plurality of semiconductor devices.
  • the connecting member 200 in one embodiment may be an inorganic bridge.
  • the inorganic bridge may include a silicon bridge.
  • the connecting member 200 in another embodiment may be an organic bridge.
  • the organic bridge may include at least one layer of an organic insulating layer and electrode patterns disposed on the organic insulating layer.
  • the connecting member 200 in another embodiment may refer to a semiconductor device.
  • the connecting member 200 in another embodiment may refer to a semiconductor device embedded in the circuit board.
  • the connecting member 200 may include active elements and/or passive elements.
  • the active device may refer to a semiconductor device in the form of an integrated circuit (IC) in which hundreds to millions of devices are integrated into one chip.
  • the semiconductor device is an application processor (AP) device including at least one of a central processor (CPU), graphics processor (GPU), digital signal processor, encryption processor, microprocessor, and microcontroller, or an analog- It could be a digital converter, an application-specific IC (ASIC), or a set of chips containing a specific combination of the ones listed so far.
  • the connection member 200 may be an integrated passive device (IPD).
  • the connecting member 200 may be a multilayer ceramic condenser (MLCC) or a Si-based condenser.
  • the connecting member 200 may be embedded in a circuit board and electrically connected to an electrode part included in the circuit board.
  • the connection member 200 may include a terminal, and the terminal may be electrically coupled to an electrode portion of the circuit board.
  • the terminal may refer to an electrode pattern provided in an organic bridge and/or an inorganic bridge, and may refer to an electrode pattern provided in a semiconductor device.
  • the circuit board may provide a space for receiving and embedding the connecting member 200.
  • the circuit board may provide a space in which at least one semiconductor device is mounted.
  • the circuit board may include an insulating layer and an electrode portion.
  • the insulating layer may be provided as a plurality of layers.
  • the electrode portion may be provided in each of the plurality of layers of the insulating layer.
  • the electrode unit may be provided to penetrate at least a portion of the plurality of layers of the insulating layer.
  • the insulating layer may include a first insulating layer 111.
  • the first insulating layer 111 may refer to an insulating layer disposed on the lowest side among the insulating layers provided on the circuit board.
  • the first insulating layer 111 may function to protect the circuit board. Accordingly, the first insulating layer 111 may be referred to as a resist layer or a protective layer.
  • the first insulating layer 111 may be a solder resist layer containing an organic polymer material.
  • the first insulating layer 111 may include an epoxy acrylate-based resin.
  • the first insulating layer 111 may include resin, curing agent, photoinitiator, pigment, solvent, filler, additive, acrylic monomer, etc.
  • the embodiment is not limited to this, and the first insulating layer 111 may be provided with any one of a photo solder resist layer, a cover-lay, and a polymer material.
  • solder and the first insulating layer 111 have poor wettability with each other, This can solve the electrical reliability problem that occurs when a plurality of adjacent solders come into contact with each other.
  • the first insulating layer 111 may not include a reinforcing member.
  • the reinforcing member may also be referred to as reinforcing fiber or glass fiber.
  • the reinforcing member can be distinguished from the filler.
  • the reinforcing member may refer to a glass fiber material extending along the horizontal direction within the insulating layer, and may have a different meaning from inorganic fillers spaced apart from each other. That is, the reinforcing member may have different lengths or widths along the horizontal direction with the pillar.
  • the glass fibers may be extended to have a width greater than or equal to the width of the insulating layer.
  • having a width greater than the width of the insulating layer may mean that the glass fibers can be arranged in a bent shape in the horizontal direction.
  • the filler is distinguished from the reinforcing member and may exemplarily mean an inorganic filler.
  • the first insulating layer 111 may have a vertical thickness ranging from 6 ⁇ m to 20 ⁇ m. Preferably, the first insulating layer 111 may have a vertical thickness of 8 ⁇ m to 18 ⁇ m. The first insulating layer 111 may have a vertical thickness of 10 ⁇ m to 16 ⁇ m. The vertical thickness of the first insulating layer 111 may mean the vertical distance from the lower surface of the electrode portion closest to the first insulating layer 111 to the lower surface of the first insulating layer 111. For example, the vertical thickness of the first insulating layer 111 extends from the lower surface of the first electrode portion 120 in contact with the first insulating layer 111 to the lower surface of the first insulating layer 111. It can mean the vertical distance of .
  • the thickness of the semiconductor package may increase and thinning may be difficult, or the second insulating layer 112, the third insulating layer 113, and The stress applied to the fourth insulating layer 114 may increase. Additionally, when the thickness of the first insulating layer 111 is less than 6 ⁇ m, it may be difficult to stably protect the circuit board and/or the electrode portion, which may reduce electrical or physical reliability.
  • the circuit board may include a second insulating layer 112 disposed on the first insulating layer 111.
  • the second insulating layer 112 may include an insulating material different from the first insulating layer 111.
  • the second insulating layer 112 may have rigidity.
  • the second insulating layer 112 may include a reinforcing member.
  • the second insulating layer 112 may include reinforcing fibers and/or glass fibers.
  • the second insulating layer 112 may be a prepreg including a reinforcing member, but is not limited thereto.
  • the second insulating layer 112 may be provided as at least one layer on the first insulating layer 111.
  • the interface between the plurality of layers of the second insulating layer 112 may not be distinguished.
  • the interface between the plurality of layers of the second insulating layer 112 may be separated by the first electrode portion 120 penetrating the second insulating layer 112.
  • the first electrode portion 120 may include a pad portion 121 and a penetration portion 122. Additionally, the pad portion 121 and the penetrating portion 122 may have different horizontal widths and/or different vertical inclinations.
  • the second insulating layer 112 is provided with a plurality of layers of the same insulating material, the difference in width or inclination of the pad portion 121 and the penetration portion 122 of the first electrode portion 120 Based on the differences, the interface of each layer can be distinguished.
  • the vertical thickness of the single layer of the second insulating layer 112 may be within the range of 15 ⁇ m to 35 ⁇ m.
  • the vertical thickness of the single layer of the second insulating layer 112 may be within the range of 17 ⁇ m to 33 ⁇ m.
  • the vertical thickness of the single layer of the second insulating layer 112 may be within the range of 20 ⁇ m to 30 ⁇ m. If the vertical thickness of the single layer of the second insulating layer 112 is less than 15 ⁇ m, the reinforcing fibers provided in the second insulating layer 112 may be exposed from the second insulating layer 112, Electrical reliability problems may occur as the exposed reinforcing fibers come into contact with the electrode portion.
  • the vertical thickness of the single layer of the second insulating layer 112 is less than 15 ⁇ m, the rigidity of the semiconductor package is reduced, which may cause the semiconductor package to be greatly bent in a specific direction. If the vertical thickness of the single layer of the second insulating layer 112 exceeds 35 ⁇ m, the thickness of the semiconductor package may increase, making thinning difficult, or the stress applied to other insulating layers adjacent to it may increase. You can.
  • the vertical thickness of the single layer of the second insulating layer 112 may be greater than the vertical thickness of the first insulating layer 111.
  • the second insulating layer 112 can prevent stress from being applied to the lower side of the first insulating layer 111, thereby improving the overall mechanical reliability of the semiconductor package.
  • the second insulating layer 112 in FIG. 2 is shown as having two layers, but is not limited thereto.
  • the second insulating layer 112 may be provided as one layer, or may be provided as three or more layers.
  • the circuit board may include a third insulating layer 113 disposed on the second insulating layer 112.
  • the third insulating layer 113 may include an insulating material different from the first insulating layer 111 and the second insulating layer 112.
  • the third insulating layer 113 may not include a reinforcing member.
  • the third insulating layer 113 may not include glass fibers and/or reinforcing fibers.
  • the third insulating layer 113 may include an organic material that does not include a reinforcing member that enables slimming of the circuit board, excellent processability, and miniaturization of the electrode portion.
  • the third insulating layer 113 may use Ajinomoto Build-up Film (ABF), a product released by Ajinomoto.
  • ABSF Ajinomoto Build-up Film
  • the embodiment is not limited to this, and the third insulating layer 113 may include RCC (Resin Coated Copper) or PID (Photo Imagable Dielectric Resin) that does not include a reinforcing member.
  • the third insulating layer 113 can prevent the semiconductor package from being greatly bent in a specific direction.
  • the Young's Modulus of the third insulating layer 113 may be smaller than the Young's Modulus of the second insulating layer 112, thereby preventing the semiconductor package from bending.
  • the Young's modulus of the second insulating layer 112 may be 32 GPa/R.T
  • the Young's modulus of the third insulating layer 113 may be 5.0 GPa/R.T.
  • the third insulating layer 113 may be comprised of multiple layers.
  • the third insulating layer 113 may be provided as a plurality of layers with the fourth insulating layer 114 interposed therebetween.
  • a fourth insulating layer 114 is provided between the plurality of layers of the third insulating layer 113, and accordingly, the interface between the plurality of layers of the third insulating layer 113 is the fourth insulating layer ( 114).
  • the third insulating layer 113 includes a first region disposed under the fourth insulating layer 114, a second region disposed on the fourth insulating layer 114, and a through hole of the fourth insulating layer 114. It may include a third region disposed within (TH).
  • each of the first and second regions of the third insulating layer 113 is smaller than the vertical thickness of the single layer of the second insulating layer 112, and the first insulating layer 111 ) may be larger than the thickness in the vertical direction.
  • the vertical thickness from the top surface of the third insulating layer 113 to the top surface of the fourth insulating layer 114 may be smaller than the vertical thickness of the single layer of the second insulating layer 112. You can.
  • the vertical thickness from the lower surface of the third insulating layer 113 to the lower surface of the fourth insulating layer 114 may be smaller than the vertical thickness of the single layer of the second insulating layer 112. You can. That is, the embodiment can control the thickness of the third insulating layer 113 within the range described below, thereby achieving optimal reliability of the semiconductor package.
  • the vertical thickness of the third insulating layer 113 may be within the range of 10 ⁇ m to 30 ⁇ m.
  • the vertical thickness of the third insulating layer 113 may be within the range of 12 ⁇ m to 28 ⁇ m. More preferably, the vertical thickness of the third insulating layer 113 may be within the range of 15 ⁇ m to 25 ⁇ m.
  • the effect of the third insulating layer 113 to prevent bending of the semiconductor package may be insufficient.
  • the third insulating layer 113 is provided between the fourth insulating layer 114 and the second insulating layer 112, and absorbs the shock applied to the semiconductor package, allowing the semiconductor package to move largely in a specific direction. It can function to prevent bending.
  • the third insulating layer 113 is provided to cover the connecting member 200, thereby preventing impact from being applied to the connecting member 200.
  • the vertical thickness of the third insulating layer 113 is less than 10 ⁇ m, the shock absorption effect may be insufficient, and as a result, the semiconductor package is greatly bent in a specific direction, causing a problem of deterioration of operating characteristics. Alternatively, a problem of cracks occurring in the connecting member 200 may occur. In addition, if the vertical thickness of the third insulating layer 113 exceeds 30 ⁇ m, the thickness of the semiconductor package may increase, making thinning difficult, or the stress applied to other insulating layers adjacent to it may increase. there is.
  • the circuit board may include a fourth insulating layer 114 embedded in the third insulating layer 113.
  • the third insulating layer 113 may be provided on the upper and lower portions of the fourth insulating layer 114, respectively, and through this, the fourth insulating layer 114 may be formed by the third insulating layer ( 113) may have a structure embedded within it.
  • the fourth insulating layer 114 may include an insulating material different from the first insulating layer 111, the second insulating layer 112, and the third insulating layer 113. At this time, including other insulating materials may mean that the types of insulating materials provided inside are different, or that the insulating materials have different widths and/or thicknesses.
  • the fourth insulating layer 114 may include a reinforcing member.
  • the fourth insulating layer 114 may include reinforcing fibers or glass fibers.
  • the reinforcing member of the fourth insulating layer 114 may be the same type of reinforcing fiber or glass fiber as the reinforcing member of the second insulating layer 112.
  • the number of layers and/or the thickness of the reinforcing member provided in the fourth insulating layer 114 may be different from the number of layers and/or the thickness of the reinforcing member provided in the second insulating layer 112. there is.
  • the number of layers of the reinforcing member provided in the fourth insulating layer 114 may be greater than the number of layers of the reinforcing member provided in the second insulating layer 112.
  • the reinforcing member provided in the second insulating layer 112 may have a one-layer or two-layer laminated structure.
  • the reinforcing member provided in the fourth insulating layer 114 may have a structure in which three to five layers are stacked.
  • the vertical thickness of the reinforcing member provided in the fourth insulating layer 114 may be greater than the vertical thickness of the reinforcing member provided in the second insulating layer 112.
  • the fourth insulating layer 114 is an insulating layer disposed at the center of a stacked structure of a plurality of insulating layers of a semiconductor package, and thus can serve as a skeleton of the semiconductor package.
  • the overall rigidity of the semiconductor package can be increased when the fourth insulating layer 114 has a rigidity above a certain level. Accordingly, in the manufacturing process of the semiconductor package, the upper and lower portions of the fourth insulating layer 114 are used as reference. The insulating layer stacking and electrode forming processes on the lower part can proceed stably.
  • the fourth insulating layer 114 may be larger than the vertical thickness of each single layer of the first insulating layer 111, the second insulating layer 112, and the third insulating layer 113.
  • the vertical thickness of the fourth insulating layer 114 may be within the range of 50 ⁇ m to 110 ⁇ m.
  • the vertical thickness of the fourth insulating layer 114 may be within the range of 60 ⁇ m to 100 ⁇ m. More preferably, the vertical thickness of the fourth insulating layer 114 may be within the range of 70 ⁇ m to 90 ⁇ m. If the vertical thickness of the fourth insulating layer 114 is less than 50 ⁇ m, the fourth insulating layer 114 may not sufficiently perform the role of the framework, and as a result, the rigidity of the semiconductor package is reduced, causing damage during the manufacturing process. Problems may arise.
  • the semiconductor package may be bent, and the electrode portions at the top and bottom of the fourth insulating layer 114 are not formed at accurate positions. Problems may arise that prevent this from happening. Additionally, if the vertical thickness of the fourth insulating layer 114 exceeds 110 ⁇ m, the thickness of the semiconductor package increases, making thinning difficult.
  • the fourth insulating layer 114 may include a through hole (TH).
  • the through hole TH can be said to be a receiving portion in which the connecting member 200 is accommodated.
  • the horizontal width of the through hole TH may be larger than the horizontal width of the connecting member 200.
  • the inner wall of the through hole TH of the fourth insulating layer 114 may be spaced apart from the side of the connecting member 200 by a certain distance. Through this, the fourth insulating layer 114 may not contact the connecting member 200.
  • the connecting member 200 may be disposed in the through hole TH of the fourth insulating layer 114, and the third insulating layer 113 may be provided surrounding it.
  • the circuit board may include a fifth insulating layer 115 disposed on the third insulating layer 113.
  • the fifth insulating layer 115 may include the same insulating material as the second insulating layer 112.
  • the second insulating layer 112 and the fifth insulating layer 115 may be layers containing the same insulating material, and they are located on top and bottom of the third insulating layer 113 with the third insulating layer 113 interposed therebetween. Each can be provided.
  • the characteristics of the fifth insulating layer 115 may correspond to the characteristics of the second insulating layer 112, and therefore detailed description thereof will be omitted.
  • the circuit board may include a sixth insulating layer 116 disposed on the fifth insulating layer 115.
  • the sixth insulating layer 116 may include the same insulating material as the first insulating layer 111.
  • the characteristics of the sixth insulating layer 116 may correspond to the characteristics of the first insulating layer 111, and therefore detailed description thereof will be omitted.
  • the insulating layer of the circuit board of the embodiment may be provided as a plurality of layers including a plurality of different insulating materials. That is, a fourth insulating layer 114 may be provided in the center of the circuit board, and a third insulating layer 113, a second insulating layer 112, and a first insulating layer are provided below the fourth insulating layer 114. 111 may be sequentially disposed, and a third insulating layer 113, a fifth insulating layer 115, and a sixth insulating layer 116 may be sequentially disposed on the fourth insulating layer 114. That is, the circuit board may be symmetrically provided with the same insulating material on top and bottom of the fourth insulating layer 114, respectively. Based on this, the embodiment can prevent the circuit board from bending by using a stacked structure of insulating layers having a vertically symmetrical structure.
  • the circuit board includes electrode portions.
  • the electrode unit may be provided to penetrate at least a portion of each of the second insulating layer 112, third insulating layer 113, fourth insulating layer 114, and fifth insulating layer 115.
  • the electrode unit includes a first electrode unit 120 penetrating at least a partial area of the second insulating layer 112, and a second electrode unit 130 penetrating at least a partial area of the third insulating layer 113. ), a third electrode portion 140 penetrating at least a portion of the fourth insulating layer 114, and a fourth electrode portion 160 penetrating at least a portion of the fifth insulating layer 115. .
  • Each of the first electrode unit 120, the second electrode unit 130, the third electrode unit 140, and the fourth electrode unit 160 may include a pad portion and a penetration portion.
  • the pad portion may transmit signals in the horizontal direction in each insulating layer, or may refer to an electrode connected to a penetration portion.
  • the penetrating portion penetrates at least a portion of each insulating layer and can connect a plurality of pad portions arranged in different layers in a vertical direction.
  • the penetrating portion may be referred to as a via electrode.
  • the first electrode portion 120 may include a first pad portion 121 and a first penetration portion 122.
  • the first pad portion 121 of the first electrode portion 120 may be provided on the lower surface of the second insulating layer 112. At least a portion of the lower surface of the first pad portion 121 of the first electrode portion 120 may be covered with the first insulating layer 111. Additionally, the first insulating layer 111 may have at least one opening, and at least a portion of the first pad portion 121 of the first insulating layer 111 may vertically overlap the opening. .
  • the first electrode portion 120 may include a first penetrating portion 122 that penetrates at least a portion of the second insulating layer 112 and is connected to the first pad portion 121 .
  • the first penetration portion 122 of the first electrode portion 120 may have an inclination.
  • the first penetration portion 122 of the first electrode portion 120 has a width that gradually decreases from the lower surface of the second insulating layer 112 toward the upper surface of the second insulating layer 112. It can have a slope.
  • the inner angle of the side of the first penetrating part 122 with respect to the lower surface of the first penetrating part 122 may be an acute angle.
  • the vertical cross-sectional shape of the first penetration portion 122 of the first electrode portion 120 may be trapezoidal.
  • the upper surface of the first penetration part 122 of the first electrode unit 120 may have a horizontal width smaller than the lower surface of the first penetration part 122.
  • the outer wall 112S of the first penetration portion 122 of the first electrode portion 120 may include an uneven portion.
  • the outer wall 112S of the first penetration portion 122 of the first electrode portion 120 may contact the second insulating layer 112.
  • the second insulating layer 112 may include a resin layer 112a and reinforcing fibers 112b.
  • the outer wall 112S of the first penetrating portion 122 may include a portion in contact with the resin layer 112a and a portion in contact with the reinforcing fiber 112b. And the portion of the first penetration portion 122 that is in contact with the reinforcing fibers 112b may bury at least a portion of the reinforcing fibers 112b.
  • the outer wall 112S of the first penetrating portion 122 horizontally overlaps the reinforcing fibers 112b of the second insulating layer 112 and has a concave portion 122CP in which the reinforcing fibers 112b are disposed.
  • the concave portion 122CP provided in the outer wall 112S of the first penetrating portion 122 may refer to a portion where the reinforcing fibers 112b of the second insulating layer 112 are disposed.
  • the vertical length of the concave portion 122CP provided on the outer wall 112S of the first penetrating portion 122 may correspond to the thickness of the reinforcing fiber 112b provided in the second insulating layer 112. there is. Additionally, the outer wall 112S of the first penetrating portion 122 may be provided with a plurality of concave portions spaced apart in the vertical direction. The number of the plurality of concave portions 122CP may correspond to the number of layers of reinforcing fibers 112b provided in the second insulating layer 112.
  • the second insulating layer 112 may be provided with one or two layers of reinforcing fibers 112b, and the outer wall 112S of the first penetration portion 122 of the first electrode portion 120 ) may be provided with one or two concave portions (122CP). Meanwhile, the inclination of the outer wall 112S of the first penetrating portion 122 may change in a portion corresponding to the concave portion 122CP.
  • the second insulating layer 112 may be provided with a filler in addition to the reinforcing fibers 112b.
  • the outer wall 112S of the first penetration portion 122 of the first electrode portion 120 has a concave portion corresponding to the filler in addition to the concave portion 122CP corresponding to the reinforcing fiber 112b and/or It may further include a convex portion.
  • the second electrode portion 130 may include a second pad portion 131 and a second penetration portion 132.
  • the second pad portion 131 of the second electrode portion 130 may be provided on the lower surface of the third insulating layer 113. At least a portion of the lower surface of the second pad portion 131 of the second electrode portion 130 may be covered with the second insulating layer 112.
  • the second electrode portion 130 may include a second penetrating portion 123 that penetrates at least a portion of the third insulating layer 113 and is connected to the second pad portion 122 .
  • the second penetration portion 132 of the second electrode portion 130 may have an inclination.
  • the second penetration portion 132 of the second electrode portion 130 has a width that gradually decreases from the lower surface of the third insulating layer 113 toward the upper surface of the third insulating layer 113. It can have a slope.
  • the inner angle of the side surface of the second penetrating part 132 with respect to the lower surface of the second penetrating part 132 may be an acute angle.
  • the vertical cross-sectional shape of the second penetration portion 132 of the second electrode portion 130 may be trapezoidal.
  • the upper surface of the second penetration part 132 of the second electrode unit 130 may have a horizontal width smaller than the lower surface of the second penetration part 132.
  • the second penetrating portion 132 of the second electrode portion 130 may be inclined in the same direction as the first penetrating portion 122 of the first electrode portion 120.
  • the inclination of the second through portion 132 of the second electrode portion 130 may be different from the inclination of the first through portion 122 of the first electrode portion 120.
  • the second penetration portion 132 of the second electrode portion 130 may be provided in the third insulating layer 113 without the reinforcing fiber. Accordingly, when forming a through hole penetrating the third insulating layer 113, there may be little difference between the upper and lower widths of the through hole.
  • the slope of the second penetration part 132 of the second electrode part 130 may be greater than the slope of the first penetration part 122 of the first electrode part 120.
  • the slope of the side of the second penetration part 132 with respect to the lower surface of the second penetration part 132 of the second electrode part 130 is the slope of the side surface of the second penetration part 132 of the first electrode part 120. It may be greater than the slope of the side of the first insulating layer 111 with respect to the lower surface of (122).
  • the horizontal width of the second penetration part 132 of the second electrode part 130 may be smaller than the horizontal width of the first penetration part 122 of the first electrode part 120.
  • the second electrode unit 130 may include an electrode connected to the connection member 200 embedded in the fourth insulating layer 114.
  • the connecting member 200 may be provided with fine terminals. Accordingly, the embodiment may allow the electrode portion connected to the terminal of the connecting member 200 to be provided in the third insulating layer 113. Through this, the embodiment enables miniaturization of the second electrode portion 130 connected to the connecting member 200 and allows it to be accurately located in the area corresponding to the terminal of the connecting member 200. Furthermore, the embodiment can smoothly transmit signals transmitted from the connecting member 200 through the second electrode portion 130, thereby minimizing signal transmission loss and improving electrical characteristics accordingly.
  • the second penetrating portion 132 of the second electrode portion 130 may not have a concave portion corresponding to the first penetrating portion 122 of the first electrode portion 120.
  • the second penetration portion 132 of the second electrode portion 130 may not overlap with the reinforcing fibers that overlap in the horizontal direction.
  • the third insulating layer 113 may be provided with a filler, and the outer surface of the second penetrating part 132 may include a concave portion and/or a convex portion that contacts the filler.
  • the fourth insulating layer 114 may be provided with a third electrode portion 140.
  • the third electrode portion 140 may include a third pad portion 141 and a third penetration portion 142.
  • the third pad portion 141 of the third electrode portion 140 may be provided on the upper and lower surfaces of the fourth insulating layer 114, respectively. And, the third penetration part 142 of the third electrode part 140 is connected to the third pad part 141 of the third insulating layer 113 and penetrates the fourth insulating layer 114. can do.
  • the third penetration portion 142 of the third electrode portion 140 may include a plurality of slopes.
  • the third penetration portion 142 of the third electrode portion 140 is adjacent to the upper surface of the fourth insulating layer 114 and has a width that gradually decreases toward the lower surface of the fourth insulating layer 114. It may include a first slope (142S1).
  • the third penetrating portion 142 of the third electrode portion 140 is adjacent to the lower surface of the fourth insulating layer 114, and the width gradually increases toward the upper surface of the fourth insulating layer 114. It may include a decreasing second slope 142S2.
  • the first slope 142S1 and the second slope 142S2 may be different from each other. For example, the first slope 142S1 and the second slope 142S2 may be tilted in different directions.
  • the third penetration portion 142 of the third electrode portion 140 may include a plurality of slopes. Through this, the embodiment allows the third penetration portion 142 of the third electrode portion 140 to easily penetrate the fourth insulating layer 114 having a relatively large thickness and relatively large reinforcing fibers. You can do it. Through this, the embodiment can solve the problem that the third penetration part 142 of the third electrode part 140 does not penetrate the fourth insulating layer 114, and thereby improve electrical reliability. .
  • the fourth insulating layer 114 may include a resin layer 114a and reinforcing fibers 114b. Additionally, the third penetration portion 142 of the third electrode portion 140 may include a concave portion 142CP that horizontally overlaps the reinforcing fibers 114b of the fourth insulating layer 114.
  • the concave portion 122CP provided in the first penetration portion 122 of the first electrode portion 120 is a concave portion provided in the third penetration portion 142 of the third electrode portion 140 ( 142CP).
  • the vertical length of the concave portion 142CP provided in the third penetration portion 142 of the third electrode portion 140 and/or the number of the concave portions 142CP may be determined by The vertical length of the recessed portion 122CP provided in the first through portion 122 of the electrode unit 120 may be different from the vertical length and/or the number of the recessed portion 122CP.
  • the vertical length of the concave portion 142CP provided in the third penetrating portion 142 of the third electrode portion 140 is the vertical length of the first penetrating portion 142 of the first electrode portion 120. It may be larger than the vertical length of the concave portion 122CP provided in 122.
  • the number of concave portions 142CP provided in the third penetration portion 142 of the third electrode portion 140 is the number of concave portions 142CP provided in the first penetration portion 122 of the first electrode portion 120. It may be larger than the number of concave portions (122CP).
  • the fourth electrode portion 160 may include a fourth pad portion 161 and a fourth penetration portion 162.
  • the fourth pad portion 161 and the fourth penetrating portion 162 of the fourth electrode portion 160 correspond to the first pad portion 121 and the second penetrating portion 122 of the first electrode portion 120. It can have a structure that does.
  • the fourth pad portion 161 and the fourth penetration portion 162 of the fourth electrode portion 160 are the first pad portion 121 and the second penetration portion ( 122) and may have a symmetrical structure.
  • the circuit board may include a protruding electrode portion 170.
  • the protruding electrode portion 170 may include a protruding portion 171 that protrudes onto the sixth insulating layer 116 and a penetrating portion 172 that penetrates at least a portion of the sixth insulating layer 116.
  • the protruding electrode portion 170 may be a post bump connected to a semiconductor device.
  • the embodiment can proceed with thermal compression bonding to reduce the volume of the conductive adhesive. At this time, if the protruding electrode portion 170 is not provided on the circuit board, it may be difficult to reduce the volume of the conductive adhesive.
  • the height of the electrode on which the conductive adhesive is disposed is located lower than the upper surface of the sixth insulating layer 116, and thus the volume of the conductive adhesive increases by the difference between the height of the electrode and the height of the insulating layer.
  • the embodiment is designed to ensure matching with the terminal of the semiconductor device and diffusion prevention ability to prevent the intermetallic compound (IMC) formed between the conductive adhesive and the electrode portion from diffusing into the circuit board.
  • a protruding electrode portion 170 having a protruding structure may be provided.
  • the circuit board may include a dummy electrode 150.
  • the dummy electrode 150 includes a first dummy electrode 151 provided on the upper surface of the fourth insulating layer 114 and a second dummy electrode 152 provided on the lower surface of the fourth insulating layer 114. can do.
  • the dummy electrode 150 may be provided surrounding the through hole TH provided in the fourth insulating layer 114 .
  • the first dummy electrode 151 of the dummy electrode 150 may be provided to surround the upper area of the through hole TH.
  • the second dummy electrode 152 of the dummy electrode 150 may be provided to surround the lower area of the through hole TH.
  • Each of the first dummy electrode 151 and the second dummy electrode 152 of the dummy electrode 150 may have a ring shape.
  • Each of the first dummy electrode 151 and the second dummy electrode 152 of the dummy electrode 150 may have a closed loop shape.
  • Each of the first dummy electrode 151 and the second dummy electrode 152 of the dummy electrode 150 may have a shape corresponding to the planar shape of the through hole TH.
  • the dummy electrode 150 may have a first width W1.
  • the first width W1 of the dummy electrode 150 may satisfy the range of 80 ⁇ m to 120 ⁇ m.
  • the first width W1 of the dummy electrode 150 may satisfy the range of 85 ⁇ m to 115 ⁇ m. More preferably, the first width W1 of the dummy electrode 150 may satisfy the range of 90 ⁇ m to 110 ⁇ m. If the first width W1 of the dummy electrode 150 is less than 80 ⁇ m, damage to a portion of the fourth insulating layer 114 may occur during the process of forming the through hole TH.
  • the position of the laser in order to prevent damage to some areas of the fourth insulating layer 114, the position of the laser must be adjusted in the process of forming the through hole (TH), and accordingly, the inner wall of the through hole (TH) It can have a slope that is significantly different from 90 degrees. Additionally, if the first width W1 of the dummy electrode 150 exceeds 120 ⁇ m, the dummy area in the fourth insulating layer 114 increases, which may make it difficult to reduce the thickness of the semiconductor package.
  • the width of the through hole TH may be larger than the width of the connecting member 200.
  • the area of the through hole TH may be larger than the area of the connecting member 200.
  • the horizontal distance W2 between the side wall of the through hole TH and the side surface of the connecting member 200 may satisfy the range of 75 ⁇ m to 120 ⁇ m.
  • the horizontal distance W2 between the side wall of the through hole TH and the side surface of the connecting member 200 may satisfy the range of 75 ⁇ m to 120 ⁇ m.
  • the horizontal distance W2 between the side wall of the through hole TH and the side surface of the connecting member 200 may satisfy the range of 75 ⁇ m to 120 ⁇ m.
  • the connecting member ( 200) may contact the side wall of the through hole TH, and as a result, the connecting member 200 may be damaged.
  • the horizontal distance W2 between the sidewall of the through hole TH and the side surface of the connecting member 200 exceeds 120 ⁇ m, the dummy area increased by the horizontal distance increases, and thus the semiconductor package Thinness may be difficult.
  • the side wall 114S of the through hole TH may be perpendicular to the upper or lower surface of the fourth insulating layer 114. This may be due to the positions of the first dummy electrode 151 and the second dummy electrode 152 provided in the fourth insulating layer 114.
  • the first dummy electrode 151 may include a side surface 151S surrounding the through hole TH. Additionally, the second dummy electrode 152 may include a side surface 152S surrounding the through hole TH.
  • the side wall 114S of the first dummy electrode 151 may be located on the same plane as the side wall 114S of the through hole TH. Additionally, the side surface 152S of the second dummy electrode 152 may be located on the same plane as the side wall 114S of the through hole TH. Additionally, the side surface 151S of the first dummy electrode 151 may be located on the same plane as the side surface 152S of the second dummy electrode 152.
  • each side of the first dummy electrode 151 and the second dummy electrode 152 may be vertically positioned on the same plane, and accordingly, the through hole provided in the fourth insulating layer 114
  • the inner wall 114S of (TH) may be located on the same plane as each side of the first dummy electrode 151 and the second dummy electrode 152.
  • the upper and lower widths of the through hole TH may be substantially the same. Accordingly, the embodiment can minimize an increase in the dead zone caused by the difference between the upper and lower widths of the through hole TH, and thus the semiconductor package can be thinned.
  • the side wall 114S of the through hole TH may have a certain inclination depending on the shape or application design of the connecting member 200.
  • the side surface 151S of the first dummy electrode 151 may be arranged to be vertically offset from the side surface 152S of the second dummy electrode 152.
  • the side surface 151S of the first dummy electrode 151 may be located closer to the connection member 200 than the side surface 152S of the second dummy electrode 152.
  • the side wall 114S of the through hole TH may have an inclination in which the width gradually decreases from the lower surface to the upper surface of the fourth insulating layer 114.
  • the side surface 151S of the first dummy electrode 151 may be arranged to be vertically offset from the side surface 152S of the second dummy electrode 152.
  • the side surface 151S of the first dummy electrode 151 may be spaced further away from the connection member 200 than the side surface 152S of the second dummy electrode 152.
  • the side wall 114S of the through hole TH may have an inclination in which the width gradually increases from the lower surface to the upper surface of the fourth insulating layer 114.
  • the top surface of the first dummy electrode 151 may be located on the same plane as the top surface of the terminal 210 of the connection member 200.
  • the upper surface of the terminal 210 of the connecting member 200 and the upper surface of the first dummy electrode 151 may have a step.
  • the top surface of the terminal 210 of the connecting member 200 may be positioned higher than the top surface of the first dummy electrode 151 by a first height H1.
  • the first height H1 may be smaller than the vertical thickness of the first dummy electrode 151.
  • the first height H1 may be 8 ⁇ m or less. More preferably, the first height H1 may be 5 ⁇ m or less.
  • the top surface of the terminal 210 of the connecting member 200 may be positioned lower than the top surface of the first dummy electrode 151 by a first height H1. At this time, the first height H1 may be smaller than the vertical thickness of the first dummy electrode 151.
  • the first height H1 may be 8 ⁇ m or less.
  • the connecting member 200 is connected to the third electrode portion 140. It may be difficult to ensure that the first electrodes connected to the terminal 210 and the second electrodes horizontally overlapping the first electrodes have uniform heights, and thus the mechanical and physical reliability of the semiconductor package deteriorates. It can be.
  • the third insulating layer 113 is connected to the fourth insulating layer ( Voids may be generated in the process of filling the through hole TH of 114), and accordingly, the upper surface of the terminal 210 of the connecting member 200 is positioned higher than the upper surface of the first dummy electrode 151. , to minimize the occurrence of the voids.
  • the circuit board of the second embodiment may have a different structure of the electrode portion compared to the circuit board of FIG. 2.
  • the circuit board includes a first insulating layer 111, a second insulating layer 112, a third insulating layer 113, a fourth insulating layer 114, a fifth insulating layer 115, and a sixth insulating layer. It may include layer 116.
  • the circuit board may include a connection member 200 embedded in a through hole TH provided in the fourth insulating layer 114.
  • the circuit board may be provided with a first electrode portion 120 including a first pad portion 121 and a first penetration portion 122. Additionally, the circuit board may be provided with a second electrode portion 130 including a second pad portion 131 and a second penetration portion 132. Additionally, the circuit board may be provided with a third electrode portion 140 including a third pad portion 141 and a third penetration portion 142. Additionally, the circuit board may be provided with a fourth electrode portion 160 including a fourth pad portion 161 and a fourth penetration portion 162. Additionally, the circuit board may be provided with a dummy electrode portion 150 including a first dummy electrode 151 and a second dummy electrode 152.
  • the electrode parts provided in the second insulating layer 112 and the fifth insulating layer 115 which include the same insulating material, may be different from the electrode parts of the first embodiment.
  • the circuit board may include a first electrode unit 120 and a fourth electrode unit 160 provided on the outermost layer among a plurality of electrode units.
  • the first pad portion 121 of the first electrode portion 120 of the first embodiment may have a structure that protrudes below the lower surface of the second insulating layer 112.
  • the fourth pad portion 161 of the fourth electrode portion 160 of the first embodiment may have a structure that protrudes above the top surface of the fifth insulating layer 115.
  • first pad portion 121 of the first electrode portion 120 in the second embodiment may have a structure embedded in the second insulating layer 112.
  • fourth pad portion 161 of the fourth electrode portion 160 of the second embodiment may have a structure embedded in the fifth insulating layer 115.
  • having a structure in which the first pad portion is buried may mean that at least a portion of the side surface of the first pad portion 121 is covered with the second insulating layer 112.
  • having a structure in which the first pad portion is buried may mean that the upper surface of the first pad portion 121 is located higher than the lower surface of the second insulating layer 112.
  • having a structure in which the fourth pad portion is buried may mean that at least a portion of the side surface of the fourth pad portion 141 is covered with the fifth insulating layer 115. In addition, having a structure in which the fourth pad portion is buried may mean that the lower surface of the fourth pad portion 151 is located lower than the upper surface of the fifth insulating layer 115.
  • the embodiment has a structure in which the pad portion provided on the outermost layer of the circuit board is embedded in the insulating layer, thereby preventing the pad portion from collapsing or peeling, and through this, the pad portion can be further refined. . Furthermore, in the embodiment, as the pad portion is buried in the insulating layer, the thickness of the circuit board can be reduced by the buried depth, and this can make it possible to reduce the thickness of the semiconductor package.
  • each electrode portion of the embodiment may not be aligned on the same vertical line and may be provided misaligned. Through this, the embodiment can improve design freedom in forming the penetration part.
  • the lower surface of the first pad portion 121 is shown to be located on the same plane as the lower surface of the second insulating layer 112, but the present invention is not limited thereto.
  • the lower surface of the first pad portion 121 may be located lower than the lower surface of the second insulating layer 112.
  • the top surface of the fourth pad portion 161 may be positioned higher than the top surface of the fifth insulating layer 115.
  • a conductive adhesive member may be disposed on the lower surface of the first pad portion 121 and/or the upper surface of the fourth pad portion 161, and in this case, the first pad portion 121 and the fourth pad portion 161 may function as a protruding electrode in the first embodiment. Through this, it is possible to prevent diffusion of the conductive adhesive member while improving alignment with the conductive adhesive member.
  • the lower surface of the first pad portion 121 may be positioned higher than the lower surface of the second insulating layer 112.
  • the top surface of the fourth pad portion 161 may be located lower than the top surface of the fifth insulating layer 115.
  • the volume of the conductive adhesive member disposed on the first pad portion 121 and/or the fourth pad portion 161 can be further increased compared to the previous embodiment, thereby preventing diffusion of the conductive adhesive member. , thus the bonding strength with semiconductor devices can be further improved.
  • the semiconductor package of the embodiment includes a first insulating layer, a second insulating layer disposed on the first insulating layer, a third insulating layer disposed on the second insulating layer, and a third insulating layer buried in the third insulating layer. It includes four insulating layers and a fifth insulating layer disposed on the third insulating layer, wherein the first insulating layer, the second insulating layer, the third insulating layer, and the fourth insulating layer are made of different materials.
  • the second insulating layer and the fifth insulating layer are made of the same material, and the thickness in the vertical direction between the upper surface of the fourth insulating layer and the upper surface of the third insulating layer is the vertical thickness of the second insulating layer. It may be smaller than the thickness in that direction. Through this, the embodiment can reduce the thickness of the semiconductor package while preventing the semiconductor package from bending in a specific direction using the third insulating layer.
  • the third insulating layer may have a relatively low Young's modulus, thereby functioning to suppress the occurrence of bending acting on the semiconductor package, and further, absorbing shock applied to the semiconductor package to ensure that the semiconductor package is It can function to prevent significant bending in a specific direction.
  • the embodiment can solve the problem of deterioration of operating characteristics due to the semiconductor package being greatly bent in a specific direction, and further solve the problem of damage to the connecting member disposed in the third insulating layer due to the impact.
  • the embodiment may use the third insulating layer to arrange an electrode portion connected to the connecting member, thereby improving alignment between the electrode portion and the connecting member.
  • the fourth insulating layer may include a through hole, and the connecting member may be provided within the through hole. Additionally, a first dummy electrode may be provided on the upper surface of the fourth insulating layer and a second dummy electrode may be provided on the lower surface of the fourth insulating layer. A side surface of at least one of the first dummy electrode and the second dummy electrode may be positioned on the same plane as a sidewall of the through hole. The first and second dummy electrodes may be electrodes used to form the through hole through a laser process.
  • the upper and lower widths of the through hole can be made substantially the same by using the first and second dummy electrodes, and through this, the area of the dead area is increased by the difference between the upper and lower widths. It can be reduced. Accordingly, the embodiment can reduce the thickness of the semiconductor package.
  • the shape of the through hole may be changed by positioning the first dummy electrode and the second dummy electrode misaligned along the vertical direction.
  • the embodiment can freely change the shape of the through hole according to the shape of the connecting member, thereby improving design freedom.
  • the top surface of the terminal of the connecting member and the top surface of the first dummy electrode may have a step, and the step is managed to be maintained below a certain level.
  • the embodiment can increase the connection alignment between the electrode portion and the terminal, and further minimize voids generated in the process of filling the through hole with an insulating material.
  • a circuit board having the characteristics of the above-described invention when used in IT devices such as smartphones, server computers, TVs, or home appliances, functions such as signal transmission or power supply can be stably performed.
  • a circuit board having the characteristics of the present invention when a circuit board having the characteristics of the present invention performs a semiconductor package function, it can safely protect the semiconductor chip from external moisture or contaminants, and can prevent problems with leakage current or electrical short circuits between terminals. It can solve the problem of electrical opening of the terminal supplying the semiconductor chip. Additionally, if it is responsible for the function of signal transmission, the noise problem can be solved. Through this, the circuit board having the characteristics of the above-described invention can maintain the stable function of IT devices or home appliances, so that the entire product and the circuit board to which the present invention is applied can achieve functional unity or technical interoperability with each other. .
  • a circuit board having the characteristics of the above-described invention is used in a transportation device such as a vehicle, it is possible to solve the problem of distortion of signals transmitted to the transportation device, or to safely protect the semiconductor chip that controls the transportation device from the outside,
  • the stability of the transportation device can be further improved by solving the problem of leakage current, electrical short-circuiting between terminals, or electrical opening of the terminal supplying the semiconductor chip. Accordingly, the transportation device and the circuit board to which the present invention is applied can achieve functional unity or technical interoperability with each other.

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Abstract

실시 예에 따른 반도체 패키지는 제1 절연층; 상기 제1 절연층 상에 배치된 제2 절연층; 상기 제2 절연층 상에 배치된 제3 절연층; 상기 제3 절연층 내에 매립된 제4 절연층; 상기 제3 절연층 상에 배치된 제5 절연층을 포함하고, 상기 제1 절연층, 상기 제2 절연층 상기 제3 절연층, 상기 제4 절연층은 서로 다른 물질로 구비되고, 상기 제2 절연층과 상기 제5 절연층은 서로 같은 물질로 구비되고, 상기 제4 절연층의 상면과 상기 제3 절연층의 상면 사이의 수직 방향의 두께는 상기 제2 절연층의 수직 방향의 두께보다 작다.

Description

회로 기판 및 이를 포함하는 반도체 패키지
실시 예는 회로 기판에 관한 것으로, 특히 기계적 신뢰성 및 전기적 신뢰성이 개선된 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 반도체 패키지 회로 기판에 더 많은 수의 반도체 소자를 배치하기 위한 기술들이 제안 및 연구되고 있다. 다만, 일반적인 반도체 패키지는 하나의 반도체 소자가 탑재되는 것을 기본으로 하기 때문에 원하는 성능을 얻는데 한계가 있다.
이에 따라, 최근에는 복수의 회로 기판을 이용하여 다수의 반도체 소자를 배치한 반도체 패키지가 제공되고 있다. 이러한 반도체 패키지는 복수의 반도체 소자가 회로 기판상에서 상호 수평 방향 및/또는 수직 방향으로 연결되는 구조를 가진다. 이에 따라, 상기 반도체 패키지는 반도체 소자의 실장 면적을 효율적으로 사용하고, 반도체 소자 사이의 짧은 신호 전송 패스를 통해 고속 신호의 전송 가능한 장점이 있다.
이러한 장점으로 인해, 상기와 같은 반도체 패키지는 모바일 기기 등에 많이 적용되고 있다.
또한, 사물 인터넷(IoT:Internet of Things)을 제공하는 제품, 자율 주행차 및 고성능 서버 등에 적용되는 반도체 패키지는 고집적화 추세에 따라 반도체 소자의 개수 및/또는 각각의 반도체 소자의 사이즈가 커지거나, 반도체 소자의 기능적인 부분이 분할되면서 반도체 칩렛(Chiplet)으로 그 개념이 확장되고 있다.
이에 따라, 반도체 소자 및/또는 반도체 칩렛(Chiplet) 간 상호 통신이 중요해지고 있고, 이에 따라, 반도체 패키지의 회로 기판과 반도체 소자 사이에 인터포저를 배치하는 추세이다.
인터포저는 반도체 소자 및/또는 반도체 칩렛(Chiplet) 간 상호 통신을 원활히 하거나, 또는 반도체 소자와 반도체 패키지 회로 기판을 상호 연결하기 위해 반도체 소자에서 반도체 패키지로 향할수록 회로 패턴의 폭이나 너비를 점진적으로 증가시키는 재배선층의 기능을 함으로써, 반도체 소자의 회로 패턴에 비해 상대적으로 큰 회로 패턴을 갖는 반도체 패키지 회로 기판과 반도체 소자 사이의 전기적 신호를 원활히 할 수 있는 기능을 할 수 있다.
인터포저는 복수의 반도체 소자 및/또는 반도체 칩렛(Chiplet)을 전체적으로 실장하기 위해 복수의 반도체 소자 및/또는 반도체 칩렛(Chiplet)의 전체 면적 이상의 면적을 가질 수도 있고, 또는 반도체 소자 및/또는 반도체 칩렛(Chiplet) 간 상호 연결을 위한 부분에만 배치될 수도 있다. 즉, 인터포저의 면적은 복수의 반도체 소자 및/또는 반도체 칩렛(Chiplet)의 개수가 증가함에 따라 같이 증가할 수도 있지만, 증가하지 않을 수도 있다. 그러나, 복수의 반도체 소자 및/또는 반도체 칩렛(Chiplet)의 개수가 증가함에 따라 상기 반도체 패키지의 회로 기판의 면적은 증가하는 추세에 있다. 이에 따라, 반도체 패키지의 면적이 넓어질수록 상기 반도체 패키지가 더 크게 휘어지는 문제를 가진다.
한편, 반도체 패키지에 적용되는 패키지 회로 기판 및/또는 인터포저에는 반도체 소자 및/또는 반도체 칩렛(Chiplet)과 연결되는 연결 부재가 구비된다. 상기 연결 부재는 복수의 반도체 소자 및/또는 반도체 칩렛(Chiplet) 사이를 수평적으로 연결하는 기능을 한다. 이에 따라, 상기 패키지 회로 기판 및/또는 인터포저에는 상기 연결 부재가 매립될 수 있다. 이때, 상기 연결 부재는 무기물 브리지 및 유기물 브리지 중 어느 하나일 수 있다.
그리고 상기 연결 부재를 구성하는 무기물 및/또는 유기물은 상기 패키지 회로 기판 및/또는 인터포저에 구비된 절연층과 다른 절연 물질을 포함할 수 있다. 이에 의해, 상기 패키지 회로 기판 및/또는 인터포저와 상기 연결 부재의 열팽창 계수는 서로 다를 수 있다. 이로 인해, 상기 반도체 패키지에 열적 스트레스가 가해지는 경우, 상기 패키지 회로 기판 및/또는 인터포저에 매립된 연결 부재에 상기 스트레스가 집중될 수 있다. 이로 인해, 상기 반도체 패키지에서 상기 연결 부재가 매립된 영역에서 크랙이 발생하는 문제가 있다.
실시 예는 새로운 구조의 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 휨 특성이 개선된 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 연결 부재와의 전기적 신뢰성 및 기계적 신뢰성이 향상된 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 반도체 패키지는 제1 절연층; 상기 제1 절연층 상에 배치된 제2 절연층; 상기 제2 절연층 상에 배치된 제3 절연층; 상기 제3 절연층 내에 매립된 제4 절연층; 상기 제3 절연층 상에 배치된 제5 절연층을 포함하고, 상기 제1 절연층, 상기 제2 절연층 상기 제3 절연층, 상기 제4 절연층은 서로 다른 물질로 구비되고, 상기 제2 절연층과 상기 제5 절연층은 서로 같은 물질로 구비되고, 상기 제4 절연층의 상면과 상기 제3 절연층의 상면 사이의 수직 방향의 두께는 상기 제2 절연층의 수직 방향의 두께보다 작다.
또한, 상기 제4 절연층의 하면과 상기 제3 절연층의 하면 사이의 수직 방향의 두께는 상기 제2 절연층의 수직 방향의 두께보다 작다.
또한, 상기 제2 절연층은 제1 수지층 및 상기 제1 수지층 내에 구비된 제1 강화 부재를 포함한다.
또한, 상기 제4 절연층은 제2 수지층 및 상기 제2 수지층 내에 구비된 제2 강화 부재를 포함하고, 상기 제1 강화 부재의 층수 또는 두께는 상기 제2 강화 부재의 층수 또는 두께와 다르다.
또한, 상기 제1 및 제2 강화 부재는 필러와 구분되는 유리 섬유 또는 강화 섬유를 포함한다.
또한, 상기 제1 강화 부재의 층수는 상기 제2 강화 부재의 층수보다 작다.
또한, 상기 제1 강화 부재의 단일 층의 두께는 상기 제2 강화 부재의 단일 층의 두께보다 작다.
또한, 상기 제3 절연층은 강화 부재를 구비하지 않는다.
또한, 상기 반도체 패키지는 상기 제2 절연층의 적어도 일부 영역을 관통하는 제1 전극부; 상기 제3 절연층의 적어도 일부 영역을 관통하는 제2 전극부; 및 상기 제4 절연층을 관통하는 제3 전극부를 포함한다.
또한, 상기 제1 전극부는 제1 패드부 및 제1 관통부를 포함하고, 상기 제1 관통부는 상기 제2 절연층의 하면에서 상기 제2 절연층의 상면을 향할수록 폭이 점진적으로 감소하는 경사를 가진다.
또한, 상기 제2 전극부는 제2 패드부 및 제2 관통부를 포함하고, 상기 제2 관통부는 상기 제3 절연층의 하면에서 상기 제4 절연층의 하면을 향할수록 폭이 점진적으로 감소하는 경사를 가지며, 상기 제1 관통부의 경사는 상기 제2 관통부의 경사와 다르다.
또한, 상기 제3 전극부는 제3 패드부 및 제3 관통부를 포함하고, 상기 제3 관통부는, 상기 제4 절연층의 상면에 인접하고 상기 제4 절연층의 하면을 향할수록 폭이 점진적으로 감소하는 제1 경사; 및 상기 제4 절연층의 하면에 인접하고 상기 제4 절연층의 상면을 향할수록 폭이 점진적으로 감소하는 제2 경사를 포함한다.
또한, 상기 제1 관통부의 수직 방향의 두께는 상기 제2 관통부의 수직 방향의 두께보다 크고 상기 제3 관통부의 수직 방향의 두께보다 작으며, 상기 제2 관통부의 수직 방향의 두께는 상기 제1 및 제3 관통부 각각의 수직 방향의 두께보다 작고, 상기 제3 관통부의 수직 방향의 두께는 상기 제1 및 제2 관통부 각각의 수직 방향의 두께보다 크다.
또한, 상기 제1 관통부 및 제3 관통부 각각은 강화 부재와 수평으로 중첩되는 오목부를 구비하고, 상기 제2 관통부는 상기 강화 부재와 수평으로 중첩된 오목부를 구비하지 않는다.
또한, 상기 제1 관통부에 구비된 오목부의 개수 또는 단일 오목부의 수직 방향의 두께는 상기 제3 관통부에 구비된 오목부의 개수 또는 단일 오목부의 수직 방향의 두께보다 작다.
또한, 상기 제4 절연층은 상기 제4 절연층의 상면 및 하면을 관통하는 관통 홀을 구비하고, 상기 관통 홀에 인접한 상기 제4 절연층의 상면에 배치된 제1 더미 전극; 및 상기 관통 홀에 인접한 상기 제4 절연층의 하면에 배치된 제2 더미 전극을 포함한다.
또한, 상기 제1 더미 전극의 측면 및 상기 제2 더미 전극의 측면 중 적어도 하나는, 상기 제4 절연층의 상기 관통 홀의 측벽과 동일 평면 상에 배치된다.
또한, 상기 제1 더미 전극의 측면, 상기 제2 더미 전극의 측면 및 상기 제4 절연층의 상기 관통 홀의 측벽은 동일 평면 상에 배치된다.
또한, 상기 제1 더미 전극의 측면과 상기 제2 더미 전극의 측면은 수직 방향을 따라 서로 어긋난다.
또한, 상기 관통 홀의 상부 폭과 하부 폭은 서로 다르다.
또한, 상기 반도체 패키지는 상기 관통 홀 내에 배치된 연결 부재를 포함한다.
또한, 상기 연결 부재는 반도체 능동 소자, 반도체 수동 소자, 무기물 브리지 및 유기물 브리지 중 어느 하나이다.
또한, 상기 제1 더미 전극의 상면은 상기 연결 부재의 단자의 상면과 단차를 가진다.
또한, 상기 연결 부재의 단자의 상면은 상기 제1 더미 전극의 상면보다 높게 위치하고, 상기 단차의 수직 거리는 8㎛ 이하이다.
실시 예의 반도체 패키지는 제1 절연층과, 상기 제1 절연층 상에 배치된 제2 절연층과, 상기 제2 절연층 상에 배치된 제3 절연층과, 상기 제3 절연층 내에 매립된 제4 절연층과, 상기 제3 절연층 상에 배치된 제5 절연층을 포함하고, 상기 제1 절연층, 상기 제2 절연층 상기 제3 절연층, 상기 제4 절연층은 서로 다른 물질로 구비되고, 상기 제2 절연층과 상기 제5 절연층은 서로 같은 물질로 구비되고, 상기 제4 절연층의 상면과 상기 제3 절연층의 상면 사이의 수직 방향의 두께는 상기 제2 절연층의 수직 방향의 두께보다 작을 수 있다. 이를 통해 실시 예는 상기 제3 절연층을 이용하여 상기 반도체 패키지가 특정 방향으로 휘어지는 것을 방지하면서 상기 반도체 패키지를 박형화할 수 있다.
구체적으로, 상기 제3 절연층은 상대적으로 낮은 영률을 가질 수 있고, 이를 통해 반도체 패키지에 작용하는 휨 발생을 억제하는 기능을 할 수 있고, 나아가 반도체 패키지에 인가되는 충격을 흡수하면서 상기 반도체 패키지가 특정 방향으로 크게 휘어지는 것을 방지하는 기능을 할 수 있다. 이를 통해, 실시 예는 상기 반도체 패키지가 특정 방향으로 크게 휘어짐에 따른 동작 특성 저하 문제를 해결할 수 있고, 나아가 상기 충격에 의해 상기 제3 절연층 내에 배치된 연결 부재가 손상되는 것을 해결할 수 있다. 또한, 실시 예는 상기 제3 절연층을 이용하여 상기 연결 부재와 연결되는 전극부를 배치할 수 있고, 이를 통해 상기 전극부와 상기 연결 부재 사이의 정렬성을 향상시킬 수 있다.
또한, 상기 제4 절연층은 관통 홀을 포함할 수 있고, 상기 연결 부재는 상기 관통 홀 내에 구비될 수 있다. 그리고, 상기 제4 절연층의 상면에는 제1 더미 전극이 구비되고 상기 제4 절연층의 하면에는 제2 더미 전극이 구비될 수 있다. 상기 제1 더미 전극 및 제2 더미 전극 중 적어도 하나의 측면은 상기 관통 홀의 측벽과 동일 평면 상에 위치할 수 있다. 상기 제1 및 제2 더미 전극은 상기 관통 홀을 레이저 공정을 형성하는데 사용되는 전극일 수 있다. 그리고, 실시 예는 상기 제1 및 제2 더미 전극을 이용하여 상기 관통 홀의 상부 폭과 하부 폭이 실질적으로 동일하도록 할 수 있고, 이를 통해 상기 상부 폭과 하부 폭의 차이만큼 커지는 데드 영역의 면적을 줄일 수 있다. 이에 따라 실시 예는 반도체 패키지를 박형화할 수 있다.
또한, 실시 예는 상기 제1 더미 전극과 제2 더미 전극이 수직 방향을 따라 어긋나게 위치하도록 하여 상기 관통 홀의 형상을 변경할 수 있다. 이를 통해 실시 예는 상기 연결 부재의 형상에 따라 상기 관통 홀의 형상을 자유롭게 변경 가능하며, 이에 따른 디자인 자유도를 향상시킬 수 있다.
또한, 실시 예는 상기 연결 부재의 단자의 상면과 상기 제1 더미 전극의 상면이 단차를 가질 수 있고, 상기 단차가 일정 수준 이하를 유지하도록 관리한다. 이를 통해, 실시 예는 전극부와 상기 단자 사이의 연결 정렬도를 높일 수 있고, 나아가 상기 관통 홀을 절연 물질로 충진하는 공정에서 발생하는 보이드를 최소화할 수 있다.
도 1a는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1b는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1c는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1d는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1e는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1f는 제6 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1g는 제7 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 3은 도 2의 제1 전극부를 나타낸 단면도이다.
도 4는 도 2의 제2 전극부를 나타낸 단면도이다.
도 5는 도 2의 제3 전극부를 나타낸 단면도이다.
도 6은 실시 예에 따른 제3 전극부의 더미 전극을 나타낸 평면도이다.
도 7은 제1 실시 예에 따른 더미 전극 및 관통 홀을 나타낸 단면도이다.
도 8은 제2 실시 예에 따른 더미 전극 및 관통 홀을 나타낸 단면도이다.
도 9는 제3 실시 예에 따른 더미 전극 및 관통 홀을 나타낸 단면도이다.
도 10은 제1 실시 예에 따른 더미 전극과 연결 부재의 단자의 위치를 나타낸 단면도이다.
도 11은 제2 실시 예에 따른 더미 전극과 연결 부재의 단자의 위치를 나타낸 단면도이다.
도 12는 제2 실시 예에 따른 회로 기판을 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.
-전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 반도체 패키지가 적용되는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 반도체 소자가 실장될 수 있다.
상기 반도체 소자는 능동소자 및/또는 수동소자를 포함할 수 있다. 능동소자는 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC) 형태의 반도체칩일 수 있다. 반도체 소자는 로직 칩, 메모리칩 등일 수 있다. 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 애플리케이션 프로세서(AP) 칩이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다.
메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
또한, 상기 전자 디바이스는 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 차량, 고성능 서버, 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
이하에서는 실시 예에 따른 회로 기판을 포함하는 반도체 패키지에 대해 설명하기로 한다. 실시 예의 반도체 패키지는 추후 설명될 회로 기판을 포함한 다양한 패키지 구조를 가질 수 있다.
그리고 일 실시 예에서의 상기 회로 기판은 이하에서 설명되는 제1 회로 기판일 수 있다.
또한, 다른 실시 예에서의 상기 회로 기판은 이하에서 설명되는 제2 회로 기판일 수 있다.
도 1a는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1b는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1c는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1d는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1e는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1f는 제6 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1g는 제7 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1a를 참조하면, 제1 실시 예의 반도체 패키지는 제1 회로 기판(1100), 제2 회로 기판(1200) 및 반도체 소자(1300)를 포함할 수 있다.
상기 제1 회로 기판(1100)은 패키지 회로 기판을 의미할 수 있다.
예를 들어, 상기 제1 회로 기판(1100)은 적어도 하나의 외부 회로 기판이 결합되는 공간을 제공할 수 있다. 상기 외부 회로 기판은 상기 제1 회로 기판(1100) 상에 결합되는 제2 회로 기판(1200)을 의미할 수 있다. 또한, 상기 외부 회로 기판은 상기 제1 회로 기판(1100)의 하부에 결합되는 전자 디바이스에 포함된 메인 보드를 의미할 수 있다.
또한, 도면상에 도시하지는 않았지만, 상기 제1 회로 기판(1100)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다.
상기 제1 회로 기판(1100)은 적어도 하나의 절연층 및, 상기 적어도 하나의 절연층에 배치된 전극부를 포함할 수 있다.
상기 제1 회로 기판(1100) 상에는 제2 회로 기판(1200)이 배치될 수 있다.
상기 제2 회로 기판(1200)은 인터포저일 수 있다. 예를 들어, 상기 제2 회로 기판(1200)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다. 상기 제2 회로 기판(1200)은 상기 적어도 하나의 반도체 소자(1300)와 연결될 수 있다. 예를 들어, 제2 회로 기판(1200)은 제1 반도체 소자(1310) 및 제2 반도체 소자(1320)가 실장되는 공간을 제공할 수 있다. 상기 제2 회로 기판(1200)은 상기 제1 반도체 소자(1310)와 제2 반도체 소자(1320) 사이를 전기적으로 연결하면서, 상기 제1 및 제2 반도체 소자(1310, 1320)와 상기 제1 회로 기판(1100) 사이를 전기적으로 연결할 수 있다. 즉, 상기 제2 회로 기판(1200)은 복수의 반도체 소자 사이의 수평적 연결 기능 및 반도체 소자와 패키지 회로 기판 사이의 수직적 연결 기능을 할 수 있다.
도 1a에서는 상기 제2 회로 기판(1200) 상에 2개의 반도체 소자(1310, 1320)가 배치되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 회로 기판(1200) 상에는 1개의 반도체 소자가 배치될 수 있고, 이와 다르게 3개 이상의 반도체 소자가 배치될 수 있다.
제2 회로 기판(1200)은 상기 적어도 하나 이상의 반도체 소자(1300)와 상기 제1 회로 기판(1100) 사이에 배치될 수 있다.
일 실시 예에서, 상기 제2 회로 기판(1200)은 반도체 소자 기능을 하는 액티브 인터포저일 수 있다. 상기 제2 회로 기판(1200)이 반도체 소자 기능을 하는 경우, 실시 예의 반도체 패키지는 상기 제1 회로 기판(1100) 상에 수직 방향으로의 적층 구조를 가지고 복수의 로직 칩의 기능을 가질 수 있다. 로직 칩의 기능을 가질 수 있다는 것은, 능동 소자 및 수동 소자의 기능을 가질 수 있음을 의미할 수 있다. 능동 소자의 경우 수동 소자와 다르게 전류와 전압의 특성이 선형적이지 않을 수 있고, 액티브 인터포저의 경우 능동 소자의 기능을 가질 수 있다. 또한, 액티브 인터포저는 해당 로직 칩의 기능을 하면서, 이의 상부에 배치된 제2 로직 칩과 상기 제1 회로 기판(1100) 사이의 신호 전달 기능을 수행할 수 있다.
다른 실시 예에 따르면, 상기 제2 회로 기판(1200)은 패시브 인터포져일 수 있다. 예를 들어, 상기 제2 회로 기판(1200)은 상기 반도체 소자(1300)와 상기 제1 회로 기판(1100) 사이에서의 신호 중계 기능을 할 수 있고, 저항, 캐패시터, 인덕터 등의 패시브 소자 기능을 가질 수 있다. 예를 들어, 상기 반도체 소자(1300)는 5G, 사물인터넷(IOT, Internet of Things), 화질 증가, 통신 속도 증가 등의 이유로 단자의 개수가 점차 증가하고 있다. 즉 상기 반도체 소자(1300)에 구비되는 단자의 개수가 증가하고, 이에 의해 단자의 폭이나 복수의 단자들 사이의 간격이 감소하고 있다. 이때, 상기 제1 회로 기판(1100)은 전자 디바이스의 메인 보드와 연결될 수 있다. 이에 따라, 상기 제1 회로 기판(1100)에 구비된 전극들이 상기 반도체 소자(1300) 및 상기 메인 보드와 각각 연결되기 위한 폭 및 간격을 가지기 위해서는 상기 제1 회로 기판(1100)의 두께가 증가하거나, 상기 제1 회로 기판(1100)의 층 구조가 복잡해지는 문제가 있다. 따라서, 제1 실시 예는 상기 제1 회로 기판(1100)과 상기 반도체 소자(1300)에 제2 회로 기판(1200)을 배치할 수 있다. 그리고 상기 제2 회로 기판(1200)은 상기 반도체 소자(1300)의 단자에 대응하는 미세 폭 및 간격을 가지는 전극을 포함할 수 있다.
상기 반도체 소자(1300)는 로직 칩, 메모리칩 등일 수 있다. 상기 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 AP 이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다. 그리고 상기 메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 제1 실시 예의 반도체 패키지는 접속부를 포함할 수 있다.
예를 들어, 반도체 패키지는 제1 회로 기판(1100)과 상기 제2 회로 기판(1200) 사이에 배치되는 제1 접속부(1410)를 포함할 수 있다. 상기 제1 접속부(1410)는 상기 제1 회로 기판(1100)에 상기 제2 회로 기판(1200)을 결합시키면서 이들 사이를 전기적으로 연결할 수 있다.
예를 들어, 반도체 패키지는 제2 회로 기판(1200)과 반도체 소자(1300) 사이에 배치되는 제2 접속부(1420)를 포함할 수 있다. 상기 제2 접속부(1420)는 상기 제2 회로 기판(1200) 상에 상기 반도체 소자(1300)를 결합시키면서 이들 사이를 전기적으로 연결할 수 있다.
반도체 패키지는 제1 회로 기판(1100)의 하면에 배치된 제3 접속부(1430)를 포함할 수 있다. 상기 제3 접속부(1430)는 상기 제1 회로 기판(1100)을 메인 보드에 결합시키면서, 이들 사이를 전기적으로 연결할 수 있다.
이때, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 와이어 본딩, 솔더 본딩, 메탈 간 다이렉트 본딩 중 적어도 하나의 본딩 방식을 이용하여 복수의 구성 요소 사이를 전기적으로 연결할 수 있다. 즉, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 복수의 구성 요소를 전기적으로 연결하는 기능을 갖기 때문에, 메탈 간 다이렉트 본딩을 이용할 경우 반도체 패키지는 솔더나 와이어가 아닌, 전기적으로 연결되는 부분으로 이해될 수 있다.
상기 와이어 본딩 방식은 금(Au) 등의 도선을 이용하여 복수의 구성 요소 사이를 전기적으로 연결하는 것을 의미할 수 있다. 또한, 상기 솔더 본딩 방식은 Sn, Ag, Cu 중 적어도 하나를 포함하는 물질을 이용하여 복수의 구성요소 사이를 전기적으로 연결할 수 있다. 또한, 메탈 간 다이렉트 본딩 방식은 솔더, 와이어, 전도성 접착제 등의 부재 없이, 복수의 구성 요소 사이에 열과 압력을 인가하여 재결정화하고, 이를 통해 복수의 구성요소 사이를 직접 결합시키는 것을 의미할 수 있다. 그리고 메탈 간 다이렉트 본딩 방식은 상기 제2 접속부(1420)에 의한 본딩 방식을 의미할 수 있다. 이 경우, 상기 제2 접속부(1420)는 상기 재결정화에 의해 복수의 구성요소 사이에 형성되는 금속층을 의미할 수 있다.
구체적으로, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 열 압착(Thermal Compression) 본딩 방식에 의해 복수의 구성을 서로 결합시킬 수 있다. 상기 열 압착 본딩 방식은 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)에 열과 압력을 가하여 복수의 구성 사이를 직접 결합시키는 방식을 의미할 수 있다.
이때, 상기 제1 회로 기판(1100) 및 제2 회로 기판(1200) 중 적어도 하나에서, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)가 배치되는 전극에는 해당 회로 기판의 절연층으로부터 멀어지는 외측 방향으로 돌출된 돌출부가 구비될 수 있다. 상기 돌출부는 상기 제1 회로 기판(1100) 또는 제2 회로 기판(1200)에서 외측 방향을 향하여 돌출될 수 있다.
상기 돌출부는 범프(bump)라고 할 수 있다. 상기 돌출부는 포스트(post)라고도 할 수 있다. 상기 돌출부는 필라(pillar)라고도 할 수 있다. 바람직하게, 상기 돌출부는 제2 회로 기판(1200)의 전극 중 상기 반도체 소자(1300)와의 결합을 위한 제2 접속부(1420)가 배치된 전극을 의미할 수 있다. 즉, 상기 반도체 소자(1300)의 단자들의 피치가 미세화되면서, 솔더 등의 전도성 접착제에 의해 상기 반도체 소자(1300)의 복수의 단자와 각각 연결되는 복수의 제2 접속부(1420) 간의 단락이 발생할 수 있다. 따라서, 실시 예는 상기 제2 접속부(1420)의 볼륨을 줄이기 위해 열 압착 본딩(Thermal Compression Bonding)을 진행할 수 있다. 이에 따라, 실시 예는, 정합도, 확산력, 및 솔더 등의 전도성 접착제와 돌출부 사이에 형성되는 금속간 화합물(Inter Metallic Compound, IMC)이 인터포저 및/또는 회로 기판으로 확산되는 것을 방지하는 확산 방지력 확보를 위해 상기 제2 접속부(1420)가 배치되는 상기 제2 회로 기판(1200)의 전극에 돌출부가 포함되도록 할 수 있다
한편, 도 1b를 참조하면, 제2 실시 예의 반도체 패키지는 상기 제2 회로 기판(1200)에 연결 부재(1210)가 배치되는 점에서 제1 실시 예의 반도체 패키지와 차이를 가질 수 있다. 상기 연결 부재(1210)는 브리지 회로 기판이라고 할 수 있다. 예를 들어, 상기 연결 부재(1210)는 재배선층을 포함할 수 있다. 연결 부재(1210)는 복수의 반도체 소자를 수평적으로 서로 전기적 연결을 하는 기능을 할 수 있다. 예시적으로, 일반적으로 반도체 소자가 가져야 할 면적이 너무 크기 때문에 상기 연결 부재(1210)는 재배선층을 포함할 수 있다. 반도체 패키지와 반도체 소자는 회로 패턴의 폭이나 너비 등이 서로 큰 차이를 가지기 때문에, 전기적 접속을 위한 회로 패턴의 완충 역할이 필요하다. 완충 역할은 반도체 패키지의 회로 패턴의 폭이나 너비 등의 크기와 반도체 소자의 회로 패턴의 폭이나 너비 등의 크기의 중간 크기를 갖도록 하는 것을 의미할 수 있고, 재배선층은 상기 완충 역할을 하는 기능을 포함할 수 있다.
일 실시 예에서, 연결 부재(1210)는 무기물 브리지일 수 있다. 예시적으로, 상기 무기물 브리지는 실리콘 브리지일 수 있다. 즉, 상기 연결 부재(1210)는 실리콘 회로 기판과 상기 실리콘 회로 기판 상에 배치되는 재배선층을 포함할 수 있다.
다른 실시 예에서, 상기 연결 부재(1210)는 유기 브리지일 수 있다. 예를 들어, 상기 연결 부재(1210)는 유기물을 포함할 수 있다. 예를 들어, 상기 연결 부재(1210)는 상기 실리콘 회로 기판 대신에 유기물을 포함하는 유기 회로 기판을 포함할 수 있다.
상기 연결 부재(1210)는 상기 제2 회로 기판(1200) 내에 매립될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 연결 부재(1210)는 상기 제2 회로 기판(1200) 상에 돌출되는 구조를 가지고 배치될 수 있다.
또한, 상기 제2 회로 기판(1200)은 캐비티를 포함할 수 있고, 상기 연결 부재(1210)는 상기 제2 회로 기판(1200)의 상기 캐비티 내에 배치될 수 있다.
상기 연결 부재(1210)는 상기 제2 회로 기판(1200) 상에 배치되는 복수의 반도체 소자 사이를 수평적으로 연결할 수 있다.
도 1c를 참조하면, 제3 실시 예의 반도체 패키지는 제2 회로 기판(1200) 및 반도체 소자(1300)를 포함할 수 있다. 이때, 제3 실시 예의 반도체 패키지는 제2 실시 예의 반도체 패키지 대비 제1 회로 기판(1100)이 생략된 구조를 가질 수 있다.
즉, 제3 실시 예의 제2 회로 기판(1200)은 인터포저 기능을 하면서 패키지 회로 기판의 기능을 할 수 있다.
상기 제2 회로 기판(1200)의 하면에 배치된 제1 접속부(1410)는 전자 디바이스의 메인 보드에 상기 제2 회로 기판(1200)을 결합시킬 수 있다.
도 1d를 참조하면, 제4 실시 예의 반도체 패키지는 제1 회로 기판(1100) 및 반도체 소자(1300)를 포함할 수 있다.
이때, 제4 실시 예의 반도체 패키지는 제2 실시 예의 반도체 패키지 대비 제2 회로 기판(1200)이 생략된 구조를 가질 수 있다.
즉, 제4 실시 예의 제1 회로 기판(1100)은 패키지 회로 기판 기능을 하면서, 상기 반도체 소자(1300)와 메인 보드 사이를 연결하는 기능을 할 수 있다. 이를 위해, 제1 회로 기판(1100)에는 복수의 반도체 소자 사이를 연결하기 위한 연결 부재(1110)를 포함할 수 있다. 상기 연결 부재(1110)는 복수의 반도체 소자 사이를 연결하는 무기물 브리지 또는 유기물 브리지일 수 있다.
도 1e를 참조하면, 제5 실시 예의 반도체 패키지는 제4 실시 예의 반도체 패키지 대비, 제3 반도체 소자(1330)를 더 포함할 수 있다.
이를 위해, 제1 회로 기판(1100)의 하면에는 제4 접속부(1440)가 배치될 수 있다.
그리고, 상기 제4 접속부(1400)에는 제3 반도체 소자(1330)가 배치될 수 있다. 즉, 제5 실시 예의 반도체 패키지는 상측 및 하측에 각각 반도체 소자가 실장되는 구조를 가질 수 있다.
이때, 상기 제3 반도체 소자(1330)는 도 1c의 반도체 패키지에서, 제2 회로 기판(1200)의 하면에 배치된 구조를 가질 수도 있을 것이다.
도 1f를 참조하면, 제6 실시 예의 반도체 패키지는 제1 회로 기판(1100)을 포함할 수 있다. 상기 제1 회로 기판(1100) 상에는 제1 반도체 소자(1310)가 배치될 수 있다. 이를 위해, 상기 제1 회로 기판(1100)과 상기 제1 반도체 소자(1310) 사이에는 제1 접속부(1410)가 배치될 수 있다.
또한, 상기 제1 회로 기판(1100)은 도전성 결합부(1450)를 포함할 수 있다. 상기 도전성 결합부(1450)는 상기 제1 회로 기판(1100)에서 제2 반도체 소자(1320)를 향하여 더 돌출될 수 있다. 상기 도전성 결합부(1450)는 범프라고 할 수 있고, 이와 다르게 포스트라고도 할 수 있다. 상기 도전성 결합부(1450)는 상기 제1 회로 기판(1100)의 최상측에 배치된 전극 상에 돌출된 구조를 가지고 배치될 수 있다.
상기 도전성 결합부(1450) 상에는 제2 반도체 소자(1320)가 배치될 수 있다. 이때, 상기 제2 반도체 소자(1320)는 상기 도전성 결합부(1450)를 통해 상기 제1 회로 기판(1100)과 연결될 수 있다. 또한, 상기 제1 반도체 소자(1310)와 상기 제2 반도체 소자(1320) 상에는 제2 접속부(1420)가 배치될 수 있다.
이에 따라, 상기 제2 반도체 소자(1320)는 상기 제2 접속부(1420)를 통해 상기 제1 반도체 소자(1310)와 전기적으로 연결될 수 있다.
즉, 제2 반도체 소자(1320)는 도전성 결합부(1450)을 통해 제1 회로 기판(1100)과 연결되면서, 상기 제2 접속부(1420)를 통해 상기 제1 반도체 소자(1310)와도 연결될 수 있다.
이때, 상기 제2 반도체 소자(1320)는 상기 도전성 결합부(1450)을 통해 전원신호 및/또는 전력을 공급받을 수 있다. 또한, 상기 제2 반도체 소자(1320)는 상기 제2 접속부(1420)를 통해 상기 제1 반도체 소자(1310)와 통신 신호를 주고받을 수 있다.
제6 실시 예의 반도체 패키지는 도전성 결합부(1450)를 통해 상기 제2 반도체 소자(1320)에 전원신호 및/또는 전력을 공급함으로써, 상기 제2 반도체 소자(1320)의 구동을 위한 충분한 전력의 제공이나, 전원 동작의 원활한 제어가 가능할 수 있다.
이에 따라, 실시 예는 상기 제2 반도체 소자(1320)의 구동 특성을 향상시킬 수 있다. 즉, 실시 예는 제2 반도체 소자(1320)에 제공되는 전력이 부족해지는 문제를 해결할 수 있다. 나아가, 실시 예는 상기 제2 반도체 소자(1320)의 전원 신호, 전력 및 통신 신호 중 적어도 하나가 상기 도전성 결합부(1450)와 제2 접속부(1420)를 통해 서로 다른 경로를 통해 제공되도록 할 수 있다. 이를 통해, 실시 예는 상기 전원 신호에 의해 상기 통신 신호의 손실이 발생하는 문제를 해결할 수 있다. 예를 들어, 실시 예는 전원 신호의 통신 신호 사이의 상호 간섭을 최소화할 수 있다.
한편, 제6 실시 예에서의 상기 제2 반도체 소자(1320)는 복수의 패키지 회로 기판이 적층된 형태인 POP(Package On Package) 구조를 가지고 제1 회로 기판(1100) 상에 배치될 수 있다. 예를 들어, 상기 제2 반도체 소자(1320)는 메모리 칩을 포함하는 메모리 패키지일 수 있다. 그리고 상기 메모리 패키지는 상기 도전성 결합부(1450) 상에 결합될 수 있다. 이때, 상기 메모리 패키지는 상기 제1 반도체 소자(1310)와는 연결되지 않을 수 있다.
한편, 제6 실시 예에서의 반도체 패키지는 몰딩 부재(1460)를 포함할 수 있다. 상기 몰딩 부재(1460)는 상기 제1 회로 기판(1100)과 상기 제2 반도체 소자(1320) 사이에 배치될 수 있다. 예를 들어, 상기 몰딩 부재(1460)는 상기 제1 접속 부재(1410), 제2 접속 부재(1420), 제1 반도체 소자(1310) 및 도전성 결합부(1450)를 몰딩할 수 있다.
도 1g를 참조하면, 제7 실시 예의 반도체 패키지는 제1 회로 기판(1100), 제1 접속부(1410), 제1 접속부(1410), 반도체 소자(1300) 및 제3 접속부(1430)를 포함할 수 있다.
이때, 제7 실시 예의 반도체 패키지는 제4 실시 예의 반도체 패키지 대비 연결 부재(1110)가 생략되면서 상기 제1 회로 기판(1100)이 복수의 회로 기판층을 포함하는 점에서 차이를 가질 수 있다.
상기 제1 회로 기판(1100)은 복수의 회로 기판층을 포함할 수 있다. 예를 들어, 제1 회로 기판(1100)은 패키지 회로 기판에 대응하는 제1 회로 기판층(1100A)과 연결 부재에 대응되는 제2 회로 기판층(1100B)을 포함할 수 있다.
다시 말해서, 제7 실시 예의 반도체 패키지는 도 1a에 개시된 제1 회로 기판(패키지 회로 기판, 1100)과 제2 회로 기판(인터포저, 1200)가 일체로 형성된 제1 회로 기판층(1100A) 및 제2 회로 기판층(1100B)을 포함할 수 있다. 상기 제2 회로 기판층(1100B)의 절연층의 물질은 제1 회로 기판층(1100A)의 절연층의 물질과 다를 수 있다. 예를 들어, 제2 회로 기판층(1100B)의 절연층의 물질은 광경화성 물질을 포함할 수 있다. 예를 들어, 상기 제2 회로 기판층(1100B)은 PID(Photo Imageable Dielectric)일 수 있다. 그리고 상기 제2 회로 기판층(1100B)은 광경화성 물질을 포함함에 따라 전극의 미세화가 가능할 수 있다. 따라서, 제7 실시 예는 제1 회로 기판층(1100A) 상에 광 경화성 물질의 절연층을 순차적으로 적층하고, 상기 광 경화성 물질의 절연층 상에 미세화된 전극을 형성하는 것에 의해 제2 회로 기판층(1100B)을 형성할 수 있다. 이를 통해 상기 제2 회로 기판(1100B)은 미세화된 전극을 포함하는 재배선층 기능을 포함할 수 있고, 복수의 반도체 소자(1310, 1320)를 수평적으로 연결하는 기능을 포함할 수 있다.
실시 예의 회로 기판의 설명에 앞서, 이하에서 설명되는 회로 기판은 이전의 반도체 패키지에 포함된 복수의 회로 기판 중 어느 하나의 회로 기판을 의미할 수 있다. 예를 들어, 이하에서 설명되는 회로 기판은 제1 내지 제7 실시 예의 반도체 패키지에 구비된 제1 회로 기판(1100) 및 제2 회로 기판(1200) 중 어느 하나를 의미할 수 있다.
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 3은 도 2의 제1 전극부를 나타낸 단면도이고, 도 4는 도 2의 제2 전극부를 나타낸 단면도이고, 도 5는 도 2의 제3 전극부를 나타낸 단면도이고, 도 6은 실시 예에 따른 제3 전극부의 더미 전극을 나타낸 평면도이고, 도 7은 제1 실시 예에 따른 더미 전극 및 관통 홀을 나타낸 단면도이고, 도 8은 제2 실시 예에 따른 더미 전극 및 관통 홀을 나타낸 단면도이며, 도 9는 제3 실시 예에 따른 더미 전극 및 관통 홀을 나타낸 단면도이고, 도 10은 제1 실시 예에 따른 더미 전극과 연결 부재의 단자의 위치를 나타낸 단면도이고, 도 11은 제2 실시 예에 따른 더미 전극과 연결 부재의 단자의 위치를 나타낸 단면도이며, 도 12는 제2 실시 예에 따른 회로 기판을 나타낸 단면도이고,
이하에서는 도 2 내지 12를 참조하여 실시 예에 따른 반도체 패키지에 대해 구체적으로 설명한다.
도 2를 참조하면, 반도체 패키지는 회로 기판 및 상기 회로 기판 내에 매립된 연결 부재(200)를 포함할 수 있다.
일 실시 예에서의 상기 연결 부재(200)는 상기 회로 기판 상에 배치된 복수의 반도체 소자 사이를 수평적으로 연결하는 기능을 할 수 있다. 예를 들어, 상기 연결 부재(200)는 상기 복수의 반도체 소자 사이를 연결하기 위하여 고밀집도의 전극 패턴들을 포함할 수 있다. 이를 위한 일 실시 예에서의 상기 연결 부재(200)는 무기물 브리지일 수 있다. 상기 무기물 브리지는 실리콘 브리지를 포함할 수 있다. 또한, 다른 실시 예에서의 상기 연결 부재(200)는 유기물 브리지일 수 있다. 상기 유기물 브리지는 적어도 1층의 유기물 절연층 및 상기 유기물 절연층 상에 배치된 전극 패턴들을 포함할 수 있다.
다른 실시 예에서의 상기 연결 부재(200)는 반도체 소자를 의미할 수 있다. 예를 들어, 다른 실시 예에서의 상기 연결 부재(200)는 상기 회로 기판 내에 매립된 반도체 소자를 의미할 수 있다. 상기 연결 부재(200)는 능동 소자 및/또는 수동 소자를 포함할 수 있다. 상기 능동소자는 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC) 형태의 반도체 소자를 의미할 수 있다. 예를 들어, 상기 반도체 소자는 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 애플리케이션 프로세서(AP) 소자이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다. 또한, 상기 연결 부재(200)는 집적 수동 소자(IPD: Integrated Passive Device)일 수 있다. 또한, 상기 연결 부재(200)는 적층 세라믹 콘덴서(MLCC, Multi Layer Ceramic Condenser, Multi Layer Ceramic Capacitor) 또는 Si 기반의 콘덴서일 수 있다.
상기 연결 부재(200)는 회로 기판 내에 매립되고, 상기 회로 기판에 포함된 전극부와 전기적으로 연결될 수 있다. 예를 들어, 연결 부재(200)는 단자를 포함할 수 있고, 상기 단자는 상기 회로 기판의 전극부와 전기적으로 결합될 수 있다. 상기 단자는 유기물 브리지 및/또는 무기물 브리지에 구비된 전극 패턴을 의미할 수 있고, 반도체 소자에 구비된 전극 패턴을 의미할 수 있다.
상기 회로 기판은 상기 연결 부재(200)의 수용 및 매립을 위한 공간을 제공할 수 있다. 상기 회로 기판은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다.
상기 회로 기판은 절연층 및 전극부를 포함할 수 있다. 상기 절연층은 복수의 층으로 구비될 수 있다. 그리고 전극부는 상기 절연층의 복수의 층에 각각 구비될 수 있다. 예를 들어, 상기 전극부는 상기 절연층의 복수의 층의 적어도 일부 영역을 관통하며 구비될 수 있다.
상기 절연층은 제1 절연층(111)을 포함할 수 있다.
상기 제1 절연층(111)은 회로 기판에 구비된 절연층 중 최하측에 배치된 절연층을 의미할 수 있다. 상기 제1 절연층(111)은 상기 회로 기판을 보호하는 기능을 할 수 있다. 따라서, 상기 제1 절연층(111)은 레지스트층 또는 보호층이라 할 수 있다.
상기 제1 절연층(111)은 유기 고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 제1 절연층(111)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 상기 제1 절연층(111)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 상기 제1 절연층(111)은 포토솔더 레지스트층, 커버-레이(cover-lay) 및 고분자 물질 중 어느 하나로 구비될 수도 있다.
예시적으로, 실시 예의 전극부 상에 솔더와 같은 도전성 접착 부재를 이용하여 반도체 소자 및/또는 외부 회로 기판이 결합되는 경우, 상기 솔더와 상기 제1 절연층(111)은 서로 젖음성이 좋지 않고, 이에 의해 서로 인접한 복수의 솔더 사이가 서로 접촉함에 따라 발생하는 전기적 신뢰성 문제를 해결할 수 있다.
상기 제1 절연층(111)은 보강 부재를 포함하지 않을 수 있다. 상기 보강 부재는 강화 섬유 또는 유리 섬유라고도 할 수 있다.
상기 보강 부재는 필러와 구분될 수 있다. 예를 들어, 상기 보강 부재는 절연층 내에 수평 방향을 따라 연장된 유리 섬유 (Glass fiber) 물질을 의미할 수 있고, 서로 이격된 무기물 필러와 다른 의미를 가질 수 있다. 즉, 상기 보강 부재는 필러와 수평 방향을 따라 서로 다른 길이나 너비를 가질 수 있다. 예시적으로, 유리 섬유는 절연층의 폭 이상의 폭을 갖도록 연장될 수 있다. 여기에서, 상기 절연층의 폭 이상의 폭을 갖는 의미는 유리 섬유가 수평 방향으로 구부러진 형상을 가지고 배치될 수 있음을 의미할 수 있다. 상기 필러는 상기 보강 부재와 구분되며, 예시적으로 무기물 필러를 의미할 수 있다.
상기 제1 절연층(111)은 6㎛ 내지 20㎛의 범위의 수직 방향의 두께를 가질 수 있다. 바람직하게, 상기 제1 절연층(111)은 8㎛ 내지 18㎛의 수직 방향의 두께를 가질 수 있다. 상기 제1 절연층(111)은 10㎛ 내지 16㎛의 수직 방향의 두께를 가질 수 있다. 상기 제1 절연층(111)의 수직 방향의 두께는 상기 제1 절연층(111)과 가장 인접한 전극부의 하면으로부터 상기 제1 절연층(111)의 하면까지의 수직 거리를 의미할 수 있다. 예를 들어, 상기 제1 절연층(111)의 수직 방향의 두께는 상기 제1 절연층(111)과 접촉하는 제1 전극부(120)의 하면으로부터 상기 제1 절연층(111)의 하면까지의 수직 거리를 의미할 수 있다.
상기 제1 절연층(111)의 수직 방향의 두께가 20㎛ 초과인 경우, 반도체 패키지의 두께가 증가하여 박판화가 어려울 수 있고, 또는 제2 절연층(112), 제3 절연층(113) 및 제4 절연층(114)에 인가되는 응력이 커질 수 있다. 또한, 상기 제1 절연층(111)의 두께가 6㎛ 미만인 경우, 상기 회로 기판 및/또는 전극부가 안정적으로 보호되기 어려울 수 있고, 이에 의해 전기적 신뢰성 또는 물리적 신뢰성이 저하될 수 있다.
상기 회로 기판은 상기 제1 절연층(111) 상에 배치된 제2 절연층(112)을 포함할 수 있다.
상기 제2 절연층(112)은 상기 제1 절연층(111)과는 다른 절연물질을 포함할 수 있다. 상기 제2 절연층(112)은 강성을 가질 수 있다. 예를 들어, 상기 제2 절연층(112)은 보강 부재를 포함할 수 있다. 상기 제2 절연층(112)은 강화 섬유 및/또는 유리 섬유를 포함할 수 있다. 예시적으로, 상기 제2 절연층(112)은 보강 부재를 포함하는 프리프레그일 수 있으나, 이에 한정되는 것은 아니다.
상기 제2 절연층(112)은 상기 제1 절연층(111) 상에 적어도 1층 이상으로 구비될 수 있다. 상기 제2 절연층(112)이 복수의 층으로 구비되는 경우, 상기 제2 절연층(112)의 복수의 층 사이의 계면은 구분되지 않을 수 있다. 이 경우, 상기 제2 절연층(112)의 복수의 층 사이의 계면은 상기 제2 절연층(112)을 관통하는 제1 전극부(120)에 의해 구분될 수 있다. 예를 들어, 상기 제1 전극부(120)는 패드부(121) 및 관통부(122)를 포함할 수 있다. 그리고, 상기 패드부(121) 및 관통부(122)는 서로 다른 수평 방향으로의 폭 및/또는 서로 다른 수직 방향으로의 경사를 가질 수 있다. 그리고 상기 제2 절연층(112)이 서로 동일한 절연 물질의 복수의 층으로 구비된 경우, 상기 제1 전극부(120)의 패드부(121) 및 관통부(122)의 폭의 차이 또는 경사의 차이를 토대로 각층의 계면을 구분할 수 있다.
상기 제2 절연층(112)의 단일 층의 수직 방향의 두께는 15㎛ 내지 35㎛의 범위를 만족할 수 있다. 상기 제2 절연층(112)의 단일 층의 수직 방향의 두께는 17㎛ 내지 33㎛의 범위를 만족할 수 있다. 상기 제2 절연층(112)의 단일 층의 수직 방향의 두께는 20㎛ 내지 30㎛의 범위를 만족할 수 있다. 상기 제2 절연층(112)의 단일층의 수직 방향의 두께가 15㎛ 미만이면, 상기 제2 절연층(112)에 구비된 강화 섬유가 상기 제2 절연층(112)으로부터 노출될 수 있고, 상기 노출된 강화 섬유가 전극부와 접촉함에 따른 전기적 신뢰성 문제가 발생할 수 있다. 상기 제2 절연층(112)의 단일층의 수직 방향의 두께가 15㎛ 미만이면, 반도체 패키지의 강성이 저하되고, 이로 인해 상기 반도체 패키지가 특정 방향으로 크게 휘어지는 문제가 발생할 수 있다. 상기 제2 절연층(112)의 단일층의 수직 방향의 두께가 35㎛를 초과하면, 상기 반도체 패키지의 두께가 증가하여 박판화가 어려울 수 있고, 또는 이와 이웃하는 다른 절연층에 인가되는 응력이 커질 수 있다.
바람직하게, 상기 제2 절연층(112)의 단일층의 수직 방향의 두께는 상기 제1 절연층(111)의 수직 방향의 두께보다 클 수 있다. 이를 통해, 상기 제2 절연층(112)은 상기 제1 절연층(111)의 하측으로 응력이 인가되는 것을 방지할 수 있고, 이를 통해 반도체 패키지의 전체적인 기계적 신뢰성을 향상시킬 수 있다.
한편, 도 2에서의 제2 절연층(112)은 2층으로 구비된 것으로 도시하였으나, 이에 한정되는 것은 아니다. 상기 제2 절연층(112)은 1층으로 구비될 수 있고, 3층 이상으로 구비될 수도 있을 것이다.
상기 회로 기판은 제2 절연층(112) 상에 배치된 제3 절연층(113)을 포함할 수 있다. 상기 제3 절연층(113)은 상기 제1 절연층(111) 및 제2 절연층(112)과는 다른 절연 물질을 포함할 수 있다.
상기 제3 절연층(113)은 강화 부재를 포함하지 않을 수 있다. 예를 들어, 제3 절연층(113)은 유리 섬유 및/또는 강화 섬유를 포함하지 않을 수 있다. 상기 제3 절연층(113)은 회로 기판의 슬림화가 가능하고 가공성이 우수하며 전극부의 미세화가 가능한 보강 부재를 포함하지 않는 유기 물질을 포함할 수 있다. 예시적으로, 상기 제3 절연층(113)은 아지노모토사에서 출시하는 제품인 ABF(Ajinomoto Build-up Film)을 이용할 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제3 절연층(113)은 강화 부재를 포함하지 않는 RCC(Resin Coated Copper) 또는 PID(Photo Imagable Dielectric resin) 등을 포함할 수 있다.
상기 제3 절연층(113)은 반도체 패키지가 특정 방향으로 크게 휘어지는 것을 방지할 수 있다. 예를 들어, 상기 제3 절연층(113)의 영률(Young's Modulus)은 상기 제2 절연층(112)의 영률보다 작을 수 있고, 이를 통해 상기 반도체 패키지가 휘어지는 것을 방지할 수 있다. 상기 제2 절연층(112)의 영률은 32GPa/R.T이고, 상기 제3 절연층(113)의 영률은 5.0GPa/R.T일 수 있다.
상기 제3 절연층(113)은 복수의 층으로 구비될 수 있다. 예를 들어, 상기 제3 절연층(113)은 제4 절연층(114)을 사이에 두고 복수의 층으로 구비될 수 있다. 이때, 상기 제3 절연층(113)의 복수의 층 사이에는 제4 절연층(114)이 구비되며, 이에 따라 상기 제3 절연층(113)의 복수의 층의 계면은 상기 제4 절연층(114)에 의해 구분될 수 있다.
상기 제3 절연층(113)은 제4 절연층(114) 하에 배치된 제1 영역과 상기 제4 절연층(114) 상에 배치된 제2 영역과 상기 제4 절연층(114)의 관통 홀(TH) 내에 배치된 제3 영역을 포함할 수 있다.
상기 제3 절연층(113)의 제1 영역 및 제2 영역의 각각의 수직 방향의 두께는 상기 제2 절연층(112)의 단일 층의 수직 방향의 두께보다 작으면서 상기 제1 절연층(111)의 수직 방향의 두께보다 클 수 있다. 예를 들어, 상기 제3 절연층(113)의 상면에서 상기 제4 절연층(114)의 상면까지의 수직 방향의 두께는 상기 제2 절연층(112)의 단일층의 수직 방향의 두께보다 작을 수 있다. 예를 들어, 상기 제3 절연층(113)의 하면에서 상기 제4 절연층(114)의 하면까지의 수직 방향의 두께는 상기 제2 절연층(112)의 단일층의 수직 방향의 두께보다 작을 수 있다. 즉, 실시 예는 아래에서 설명되는 범위로 상기 제3 절연층(113)의 두께를 제어할 수 있고, 이를 통해 반도체 패키지의 최적의 신뢰성이 달성될 수 있도록 한다.
예를 들어, 상기 제3 절연층(113)의 수직 방향의 두께는 10㎛ 내지 30㎛의 범위를 만족할 수 있다. 바람직하게, 상기 제3 절연층(113)의 수직 방향의 두께는 12㎛ 내지 28㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제3 절연층(113)의 수직 방향의 두께는 15㎛ 내지 25㎛의 범위를 만족할 수 있다.
상기 제3 절연층(113)의 수직 방향의 두께가 10㎛ 미만이면, 상기 제3 절연층(113)에 의해 나타나는 반도체 패키지의 휨 방지 효과가 미비할 수 있다. 예를 들어, 상기 제3 절연층(113)은 제4 절연층(114)과 제2 절연층(112) 사이에 구비되고, 반도체 패키지에 인가되는 충격을 흡수하면서 상기 반도체 패키지가 특정 방향으로 크게 휘어지는 것을 방지하는 기능을 할 수 있다. 또한, 상기 제3 절연층(113)은 연결 부재(200)를 덮으며 구비되고, 이를 통해 상기 연결 부재(200)에 충격이 가해지는 것을 방지할 수 있다. 이때, 상기 제3 절연층(113)의 수직 방향의 두께가 10㎛ 미만이면, 상기 충격 흡수 효과가 미비할 수 있고, 이에 따라 상기 반도체 패키지가 특정 방향으로 크게 휘어짐에 따른 동작 특성 저하 문제가 발생하거나, 상기 연결 부재(200)에 크랙이 발생하는 문제가 발생할 수 있다. 또한, 상기 제3 절연층(113)의 수직 방향의 두께가 30㎛를 초과하면, 상기 반도체 패키지의 두께가 증가하여 박판화가 어려울 수 있고, 또는 이와 이웃하는 다른 절연층에 인가되는 응력이 커질 수 있다.
상기 회로 기판은 상기 제3 절연층(113) 내에 매립된 제4 절연층(114)을 포함할 수 있다. 예를 들어, 상기 제4 절연층(114)의 상부 및 하부에는 각각 상기 제3 절연층(113)이 구비될 수 있고, 이를 통해, 상기 제4 절연층(114)은 상기 제3 절연층(113) 내에 매립된 구조를 가질 수 있다.
상기 제4 절연층(114)은 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)과는 다른 절연 물질을 포함할 수 있다. 이때, 다른 절연 물질을 포함한다는 것은, 내부에 구비된 절연 물질의 종류가 다르거나, 상기 절연 물질이 가지는 폭 및/또는 두께가 다르다는 것을 의미할 수 있다.
상기 제4 절연층(114)은 보강 부재를 포함할 수 있다. 예를 들어, 상기 제4 절연층(114)은 강화 섬유 또는 유리 섬유를 포함할 수 있다. 이때, 상기 제4 절연층(114)의 보강 부재는 상기 제2 절연층(112)의 보강 부재와 동일한 종류의 강화 섬유 또는 유리 섬유일 수 있다.
다만, 상기 제4 절연층(114)에 구비된 보강 부재의 층수 및/또는 보강 부재의 두께는 상기 제2 절연층(112)에 구비된 보강 부재의 층수 및/또는 보강 부재의 두께와 다를 수 있다.
바람직하게, 상기 제4 절연층(114)에 구비된 보강 부재의 층수는 상기 제2 절연층(112)에 구비된 보강 부재의 층수보다 클 수 있다. 예를 들어, 상기 제2 절연층(112)에 구비된 보강 부재는 1층 또는 2층으로 적층된 구조를 가질 수 있다. 그리고, 상기 제4 절연층(114)에 구비된 보강 부재는 3층 내지 5층으로 적층된 구조를 가질 수 있다. 또한, 상기 제4 절연층(114)에 구비된 보강 부재의 수직 방향으로의 두께는 상기 제2 절연층(112)에 구비된 보강 부재의 수직 방향의 두께보다 클 수 있다. 이는, 상기 제4 절연층(114)은 반도체 패키지의 복수의 절연층의 적층 구조에서 중앙에 배치된 절연층이며, 이에 따라 상기 반도체 패키지의 뼈대 역할을 할 수 있다. 그리고, 상기 제4 절연층(114)이 일정 수준 이상의 강성을 가져야 반도체 패키지의 전체적인 강성이 증가할 수 있고, 이에 따라 반도체 패키지의 제조 공정에서 상기 제4 절연층(114)을 기준으로 이의 상부 및 하부에 각각 절연층 적층 및 전극부 형성 공정이 안정적으로 진행될 수 있다.
상기 제4 절연층(114)은 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)의 각각의 단일층의 수직 방향의 두께보다 클 수 있다.
예를 들어, 상기 제4 절연층(114)의 수직 방향의 두께는 50㎛ 내지 110㎛의 범위를 만족할 수 있다. 바람직하게, 상기 제4 절연층(114)의 수직 방향의 두께는 60㎛ 내지 100㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제4 절연층(114)의 수직 방향의 두께는 70㎛ 내지 90㎛의 범위를 만족할 수 있다. 상기 제4 절연층(114)의 수직 방향의 두께가 50㎛ 미만이면, 상기 제4 절연층(114)이 뼈대 역할을 충분히 수행하지 못할 수 있고, 이에 따라 반도체 패키지의 강성이 저하되어 제조 공정에서 문제가 발생할 수 있다. 예를 들어, 상기 제4 절연층(114)이 충분한 뼈대 역할을 하지 못하는 경우, 반도체 패키지의 휨이 발생할 수 있고, 상기 제4 절연층(114)의 상부 및 하부에서의 전극부가 정확한 위치에 형성되지 못하는 문제가 발생할 수 있다. 또한, 상기 제4 절연층(114)의 수직 방향의 두께가 110㎛를 초과하면, 반도체 패키지의 두께가 증가하여 박판화가 어려울 수 있다.
한편, 상기 제4 절연층(114)은 관통 홀(TH)을 포함할 수 있다. 상기 관통 홀(TH)은 상기 연결 부재(200)가 수용되는 수용부라고 할 수 있다. 상기 관통 홀(TH)의 수평 방향의 폭은 상기 연결 부재(200)의 수평 방향의 폭보다 클 수 있다. 예를 들어, 상기 제4 절연층(114)의 관통 홀(TH)의 내벽은 상기 연결 부재(200)의 측면과 일정 간격 이격될 수 있다. 이를 통해 상기 제4 절연층(114)은 상기 연결 부재(200)와 접촉하지 않을 수 있다. 상기 제4 절연층(114)의 상기 관통 홀(TH)에는 상기 연결 부재(200)가 배치되며, 이를 둘러싸고 상기 제3 절연층(113)이 구비될 수 있다.
상기 회로 기판은 상기 제3 절연층(113) 상에 배치된 제5 절연층(115)을 포함할 수 있다. 상기 제5 절연층(115)은 상기 제2 절연층(112)과 동일한 절연 물질을 포함할 수 있다. 예를 들어, 상기 제2 절연층(112) 및 제5 절연층(115)을 서로 동일한 절연 물질을 포함하는 층일 수 있고, 이들은 상기 제3 절연층(113)을 사이에 두고 이의 상부 및 하부에 각각 구비될 수 있다. 상기 제5 절연층(115)이 가지는 특징은 상기 제2 절연층(112)이 가지는 특징에 대응될 수 있고, 이에 따라 이의 상세한 설명은 생략한다.
상기 회로 기판은 제5 절연층(115) 상에 배치된 제6 절연층(116)을 포함할 수 있다. 상기 제6 절연층(116)은 상기 제1 절연층(111)과 동일한 절연물질을 포함할 수 있다. 상기 제6 절연층(116)이 가지는 특징은 상기 제1 절연층(111)이 가지는 특징에 대응할 수 있고, 이에 따라 이의 상세한 설명은 생략한다.
상기와 같이 실시 예의 회로 기판의 절연층은 서로 다른 복수의 절연 물질을 포함하는 복수의 층으로 구비될 수 있다. 즉, 회로 기판의 중앙에는 제4 절연층(114)이 구비될 수 있고, 상기 제4 절연층(114) 아래에는 제3 절연층(113), 제2 절연층(112) 및 제1 절연층(111)이 순차적으로 배치되고, 상기 제4 절연층(114) 상에는 제3 절연층(113), 제5 절연층(115) 및 제6 절연층(116)이 순차적으로 배치될 수 있다. 즉, 상기 회로 기판은 상기 제4 절연층(114)을 기준으로 이의 상부 및 하부에 각각 서로 동일한 절연 물질이 대칭적으로 구비될 수 있다. 이를 토대로 실시 예는 상기 상하 대칭 구조를 가지는 절연층의 적층 구조에 의해 상기 회로 기판이 휘어지는 것을 방지할 수 있다.
한편, 회로 기판은 전극부를 포함한다. 상기 전극부는 상기 제2 절연층(112), 제3 절연층(113), 제4 절연층(114) 및 제5 절연층(115) 각각의 적어도 일부 영역을 관통하며 구비될 수 있다.
예를 들어, 상기 전극부는 상기 제2 절연층(112)의 적어도 일부 영역을 관통하는 제1 전극부(120), 제3 절연층(113)의 적어도 일부 영역을 관통하는 제2 전극부(130), 제4 절연층(114)의 적어도 일부 영역을 관통하는 제3 전극부(140), 제5 절연층(115)의 적어도 일부 영역을 관통하는 제4 전극부(160)를 포함할 수 있다.
상기 제1 전극부(120), 제2 전극부(130), 제3 전극부(140) 및 제4 전극부(160) 각각은 패드부 및 관통부를 포함할 수 있다. 상기 패드부는 각각의 절연층에서 수평 방향으로 신호를 전달하거나, 관통부와 연결되는 전극을 의미할 수 있다. 상기 관통부는 각각의 절연층의 적어도 일부 영역을 관통하며 이를 통해 서로 다른 층에 배치된 복수의 패드부 사이를 수직 방향으로 연결할 수 있다. 상기 관통부는 비아 전극이라 할 수 있다.
구체적으로, 도 3을 참조하면, 상기 제1 전극부(120)는 제1 패드부(121) 및 제1 관통부(122)를 포함할 수 있다.
상기 제1 전극부(120)의 제1 패드부(121)는 상기 제2 절연층(112)의 하면에 구비될 수 있다. 상기 제1 전극부(120)의 상기 제1 패드부(121)의 하면의 적어도 일부는 상기 제1 절연층(111)으로 덮일 수 있다. 또한, 상기 제1 절연층(111)은 적어도 하나의 개구부를 구비할 수 있고, 상기 제1 절연층(111)의 제1 패드부(121)의 적어도 일부는 상기 개구부와 수직으로 중첩될 수 있다.
상기 제1 전극부(120)는 상기 제2 절연층(112)의 적어도 일부 영역을 관통하며 상기 제1 패드부(121)에 연결된 제1 관통부(122)를 포함할 수 있다.
상기 제1 전극부(120)의 제1 관통부(122)는 경사를 가질 수 있다. 예를 들어, 상기 제1 전극부(120)의 제1 관통부(122)는 상기 제2 절연층(112)의 하면에서 상기 제2 절연층(112)의 상면을 향하여 폭이 점진적으로 감소하는 경사를 가질 수 있다. 예를 들어, 상기 제1 관통부(122)의 하면에 대한 상기 제1 관통부(122)의 측면의 내각은 예각일 수 있다. 상기 제1 전극부(120)의 상기 제1 관통부(122)의 수직 단면 형상은 사다리꼴 형상일 수 있다. 상기 제1 전극부(120)의 제1 관통부(122)의 상면은 상기 제1 관통부(122)의 하면보다 작은 수평 방향의 폭을 가질 수 있다.
상기 제1 전극부(120)의 상기 제1 관통부(122)의 외측벽(112S)은 울퉁불퉁한 부분을 포함할 수 있다. 바람직하게, 상기 제1 전극부(120)의 상기 제1 관통부(122)의 외측벽(112S)은 상기 제2 절연층(112)과 접촉할 수 있다. 상기 제2 절연층(112)은 수지층(112a) 및 강화 섬유(112b)를 포함할 수 있다.
상기 제1 관통부(122)의 상기 외측벽(112S)은 상기 수지층(112a)과 접촉하는 부분과, 상기 강화 섬유(112b)와 접촉하는 부분을 포함할 수 있다. 그리고 상기 제1 관통부(122)의 상기 강화 섬유(112b)와 접촉하는 부분은 상기 강화 섬유(112b)의 적어도 일부를 매립할 수 있다.
따라서, 상기 제1 관통부(122)의 상기 외측벽(112S)은 상기 제2 절연층(112)의 강화 섬유(112b)와 수평으로 중첩되면서 상기 강화 섬유(112b)가 배치되는 오목부(122CP)를 포함할 수 있다. 상기 제1 관통부(122)의 상기 외측벽(112S)에 구비된 오목부(122CP)는 상기 제2 절연층(112)의 상기 강화 섬유(112b)가 배치된 부분을 의미할 수 있다.
상기 제1 관통부(122)의 외측벽(112S)에 구비된 상기 오목부(122CP)의 수직 방향의 수직 길이는 상기 제2 절연층(112)에 구비된 강화 섬유(112b)의 두께에 대응할 수 있다. 또한, 상기 제1 관통부(122)의 외측벽(112S)에는 수직 방향으로 이격되며 복수 개의 오목부가 구비될 수 있다. 상기 복수의 오목부(122CP)의 개수는 상기 제2 절연층(112)에 구비된 강화 섬유(112b)의 층수에 대응할 수 있다. 예를 들어, 상기 제2 절연층(112)에는 1층 또는 2층의 강화 섬유(112b)가 구비될 수 있고, 상기 제1 전극부(120)의 제1 관통부(122)의 외측벽(112S)에는 1개 또는 2개의 오목부(122CP)가 구비될 수 있다. 한편, 상기 제1 관통부(122)의 상기 외측벽(112S)의 경사는 상기 오목부(122CP)에 대응하는 부분에서 변할 수 있다. 다만, 도면에는 도시하지 않았지만, 상기 제2 절연층(112)에는 상기 강화 섬유(112b) 이외에도 필러가 구비될 수 있다. 따라서, 상기 제1 전극부(120)의 상기 제1 관통부(122)의 외측벽(112S)은 상기 강화 섬유(112b)에 대응하는 오목부(122CP) 이외에 상기 필러에 대응하는 오목부 및/또는 볼록부를 더 포함할 수 있다.
한편, 도 4를 참조하면, 상기 제2 전극부(130)는 제2 패드부(131) 및 제2 관통부(132)를 포함할 수 있다.
상기 제2 전극부(130)의 제2 패드부(131)는 상기 제3 절연층(113)의 하면에 구비될 수 있다. 상기 제2 전극부(130)의 상기 제2 패드부(131)의 하면의 적어도 일부는 상기 제2 절연층(112)으로 덮일 수 있다.
상기 제2 전극부(130)는 상기 제3 절연층(113)의 적어도 일부 영역을 관통하며 상기 제2 패드부(122)에 연결된 제2 관통부(123)를 포함할 수 있다.
상기 제2 전극부(130)의 제2 관통부(132)는 경사를 가질 수 있다. 예를 들어, 상기 제2 전극부(130)의 제2 관통부(132)는 상기 제3 절연층(113)의 하면에서 상기 제3 절연층(113)의 상면을 향하여 폭이 점진적으로 감소하는 경사를 가질 수 있다. 예를 들어, 상기 제2 관통부(132)의 하면에 대한 상기 제2 관통부(132)의 측면의 내각은 예각일 수 있다. 상기 제2 전극부(130)의 상기 제2 관통부(132)의 수직 단면 형상은 사다리꼴 형상일 수 있다. 상기 제2 전극부(130)의 제2 관통부(132)의 상면은 상기 제2 관통부(132)의 하면보다 작은 수평 방향의 폭을 가질 수 있다.
상기 제2 전극부(130)의 상기 제2 관통부(132)는 상기 제1 전극부(120)의 상기 제1 관통부(122)와 동일한 방향으로 기울어질 수 있다.
다만, 상기 제2 전극부(130)의 상기 제2 관통부(132)의 경사는 상기 제1 전극부(120)의 상기 제1 관통부(122)의 경사와 다를 수 있다.
구체적으로, 상기 제2 전극부(130)의 제2 관통부(132)는 상기 강화 섬유를 구비하지 않은 상기 제3 절연층(113) 내에 구비될 수 있다. 이에 따라, 상기 제3 절연층(113)을 관통하는 관통 홀을 형성하는 경우, 상기 관통 홀의 상면 폭과 하면 폭의 차이는 거의 없을 수 있다.
따라서, 상기 제2 전극부(130)의 상기 제2 관통부(132)의 경사는 상기 제1 전극부(120)의 상기 제1 관통부(122)의 경사보다 클 수 있다. 예를 들어, 상기 제2 전극부(130)의 제2 관통부(132)의 하면에 대한 상기 제2 관통부(132)의 측면의 경사는 상기 제1 전극부(120)의 제1 관통부(122)의 하면에 대한 상기 제1 절연층(111)의 측면의 경사보다 클 수 있다. 또한, 상기 제2 전극부(130)의 제2 관통부(132)의 수평 방향의 폭은 상기 제1 전극부(120)의 제1 관통부(122)의 수평 방향의 폭보다 작을 수 있다. 이때, 상기 제2 전극부(130)는 상기 제4 절연층(114)에 매립된 연결 부재(200)와 연결되는 전극을 포함할 수 있다. 그리고 상기 연결 부재(200)는 미세한 단자들이 구비될 수 있다. 따라서, 실시 예는 상기 연결 부재(200)의 단자와 연결되는 전극부가 상기 제3 절연층(113)에 구비되도록 할 수 있다. 이를 통해, 실시 예는 상기 연결 부재(200)와 연결되는 제2 전극부(130)의 미세화가 가능하도록 하면서 상기 연결 부재(200)의 단자에 대응하는 영역에 정확히 위치하도록 할 수 있다. 나아가, 실시 예는 상기 제2 전극부(130)를 통해 상기 연결 부재(200)에서 전달되는 신호를 원활히 전달할 수 있고, 이를 통해 신호 전송 손실을 최소화하면서 이에 따른 전기적 특성을 향상시킬 수 있다.
한편, 상기 제2 전극부(130)의 제2 관통부(132)는 상기 제1 전극부(120)의 상기 제1 관통부(122)에 대응하는 오목부를 구비하지 않을 수 있다. 예를 들어, 상기 제2 전극부(130)의 상기 제2 관통부(132)는 수평 방향으로 중첩되는 강화 섬유와 중첩되지 않을 수 있다. 다만, 상기 제3 절연층(113)에는 필러가 구비될 수 있고, 상기 제2 관통부(132)의 외측면은 상기 필러와 접촉하는 오목부 및/또는 볼록부를 포함할 수 있다.
한편, 도 5를 참조하면, 상기 제4 절연층(114)에는 제3 전극부(140)가 구비될 수 있다. 상기 제3 전극부(140)는 제3 패드부(141) 및 제3 관통부(142)를 포함할 수 있다.
상기 제3 전극부(140)의 상기 제3 패드부(141)는 상기 제4 절연층(114)의 상면 및 하면에 각각 구비될 수 있다. 그리고, 상기 제3 전극부(140)의 상기 제3 관통부(142)는 상기 제3 절연층(113)의 상기 제3 패드부(141)와 연결되면서 상기 제4 절연층(114)을 관통할 수 있다.
상기 제3 전극부(140)의 상기 제3 관통부(142)는 복수의 경사를 포함할 수 있다.
상기 제3 전극부(140)의 상기 제3 관통부(142)는 상기 제4 절연층(114)의 상면에 인접하고 상기 제4 절연층(114)의 하면을 향할수록 폭이 점진적으로 감소하는 제1 경사(142S1)를 포함할 수 있다. 또한, 상기 제3 전극부(140)의 상기 제3 관통부(142)는 상기 제4 절연층(114)의 하면에 인접하고 상기 제4 절연층(114)의 상면을 향할수록 폭이 점진적으로 감소하는 제2 경사(142S2)를 포함할 수 있다. 상기 제1 경사(142S1) 및 제2 경사(142S2)는 서로 다를 수 있다. 예를 들어, 상기 제1 경사(142S1) 및 제2 경사(142S2)는 서로 다른 방향으로 기울어질 수 있다.
실시 예는 상기 제3 전극부(140)의 상기 제3 관통부(142)가 복수의 경사를 포함하도록 할 수 있다. 이를 통해, 실시 예는 상기 제3 전극부(140)의 상기 제3 관통부(142)가 상대적으로 큰 두께를 가지면서 상대적으로 큰 강화 섬유를 구비한 제4 절연층(114)을 용이하게 관통하도록 할 수 있다. 이를 통해 실시 예는 상기 제3 전극부(140)의 상기 제3 관통부(142)가 상기 제4 절연층(114)을 관통하지 않는 문제를 해결할 수 있고, 이에 따른 전기적 신뢰성을 향상시킬 수 있다.
한편, 상기 제4 절연층(114)은 수지층(114a) 및 강화 섬유(114b)를 포함할 수 있다. 그리고, 상기 제3 전극부(140)의 상기 제3 관통부(142)는 상기 제4 절연층(114)의 강화 섬유(114b)와 수평으로 중첩된 오목부(142CP)를 포함할 수 있다.
이때, 상기 제1 전극부(120)의 제1 관통부(122)에 구비된 오목부(122CP)는 상기 제3 전극부(140)의 상기 제3 관통부(142)에 구비된 오목부(142CP)와 다를 수 있다.
예를 들어, 상기 제3 전극부(140)의 상기 제3 관통부(142)에 구비된 오목부(142CP)의 수직 방향으로의 수직 길이 및/또는 상기 오목부(142CP)의 개수는 상기 제1 전극부(120)의 상기 제1 관통부(122)에 구비된 오목부(122CP)의 수직 방향의 수직 길이 및/또는 상기 오목부(122CP)의 개수와 다를 수 있다.
구체적으로, 상기 제3 전극부(140)의 상기 제3 관통부(142)에 구비된 오목부(142CP)의 수직 방향으로의 수직 길이는 상기 제1 전극부(120)의 상기 제1 관통부(122)에 구비된 오목부(122CP)의 수직 방향의 수직 길이보다 클 수 있다. 또한, 상기 제3 전극부(140)의 상기 제3 관통부(142)에 구비된 오목부(142CP)의 개수는 상기 제1 전극부(120)의 상기 제1 관통부(122)에 구비된 오목부(122CP)의 개수보다 클 수 있다.
한편, 제4 전극부(160)는 제4 패드부(161) 및 제4 관통부(162)를 포함할 수 있다. 제4 전극부(160)의 제4 패드부(161) 및 제4 관통부(162)는 상기 제1 전극부(120)의 제1 패드부(121) 및 제2 관통부(122)에 대응하는 구조를 가질 수 있다. 예를 들어, 제4 전극부(160)의 제4 패드부(161) 및 제4 관통부(162)는 상기 제1 전극부(120)의 제1 패드부(121) 및 제2 관통부(122)와 대칭 구조를 가질 수 있다.
또한, 회로 기판은 돌출 전극부(170)를 포함할 수 있다. 상기 돌출 전극부(170)는 상기 제6 절연층(116) 상으로 돌출된 돌출부(171) 및 상기 제6 절연층(116)의 적어도 일부를 관통하는 관통부(172)를 포함할 수 있다.
상기 돌출 전극부(170)는 반도체 소자와 연결되는 포스트 범프일 수 있다.
즉, 회로 기판 상에 결합되는 반도체 소자의 단자의 폭 및 단자들의 피치가 미세화됨에 따라, 솔더 등의 전도성 접착제에 의해 상기 반도체 소자를 실장하는 경우, 상기 전도성 접착제의 확산이 이루어질 수 있고, 이로 인해 복수의 전도성 접착제가 서로 연결되는 문제가 발생할 수 있다. 이를 통해, 실시 예는 상기 전도성 접착제의 볼륨을 줄이기 위해 열 압착 본딩(Thermal Compression Bonding)을 진행할 수 있다. 이때, 상기 돌출 전극부(170)가 회로 기판에 구비되지 않는 경우, 상기 전도성 접착제의 볼륨을 줄이기 어려울 수 있다. 이는, 상기 전도성 접착제가 배치되는 전극의 높이가 제6 절연층(116)의 상면보다 낮게 위치하고, 이에 따라 상기 전극의 높이와 절연층의 높이 차이만큼 상기 전도성 접착제의 볼륨이 커지기 때문일 수 있다.
따라서, 실시 예는 상기 반도체 소자의 단자와의 정합도 및 상기 전도성 접착제와 전극부 사이에 형성되는 금속간 화합물(Inter Metallic Compound, IMC)이 회로 기판으로 확산되는 것을 방지하는 확산 방지력 확보를 위해 돌출되는 구조의 돌출 전극부(170)를 구비할 수 있다.
한편, 회로 기판은 더미 전극(150)을 포함할 수 있다. 상기 더미 전극(150)은 상기 제4 절연층(114)의 상면에 구비된 제1 더미 전극(151) 및 상기 제4 절연층(114)의 하면에 구비된 제2 더미 전극(152)을 포함할 수 있다.
도 6을 참조하면, 상기 더미 전극(150)은 제4 절연층(114)에 구비된 관통 홀(TH)의 주위를 둘러싸며 구비될 수 있다. 예를 들어, 상기 더미 전극(150)의 제1 더미 전극(151)은 상기 관통 홀(TH)의 상부 영역의 주위를 감싸며 구비될 수 있다. 또한, 상기 더미 전극(150)의 제2 더미 전극(152)은 상기 관통 홀(TH)의 하부 영역의 주위를 감싸며 구비될 수 있다.
상기 더미 전극(150)의 제1 더미 전극(151) 및 제2 더미 전극(152) 각각은 링 형상을 가질 수 있다. 상기 더미 전극(150)의 제1 더미 전극(151) 및 제2 더미 전극(152) 각각은 폐루프 형상을 가질 수 있다. 상기 더미 전극(150)의 제1 더미 전극(151) 및 제2 더미 전극(152) 각각은 상기 관통 홀(TH)의 평면 형상에 대응하는 형상을 가질 수 있다.
상기 더미 전극(150)은 제1 폭(W1)을 가질 수 있다. 상기 더미 전극(150)의 제1 폭(W1)은 80㎛ 내지 120㎛의 범위를 만족할 수 있다. 바람직하게, 상기 더미 전극(150)의 제1 폭(W1)은 85㎛ 내지 115㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 더미 전극(150)의 제1 폭(W1)은 90㎛ 내지 110㎛의 범위를 만족할 수 있다. 상기 더미 전극(150)의 제1 폭(W1)이 80㎛ 미만이면, 상기 관통 홀(TH)을 형성하는 공정에서 상기 제4 절연층(114)의 일부 영역의 손상이 발생할 수 있다. 또한, 상기 제4 절연층(114)의 일부 영역의 손상을 발생하지 않기 위해서는 상기 관통 홀(TH)을 형성하는 공정에서 레이저의 위치를 조절해야 하며, 이에 따라 상기 관통 홀(TH)의 내벽이 90도와 차이가 큰 경사를 가질 수 있다. 또한, 상기 더미 전극(150)의 제1 폭(W1)이 120㎛를 초과하면, 상기 제4 절연층(114)에서의 더미 영역이 증가하고, 이에 따른 반도체 패키지의 박형화가 어려울 수 있다.
한편, 상기 관통 홀(TH)의 폭은 상기 연결 부재(200)의 폭보다 클 수 있다. 바람직하게, 상기 관통 홀(TH)의 면적은 상기 연결 부재(200)의 면적보다 클 수 있다.
예를 들어, 상기 관통 홀(TH)의 측벽과 상기 연결 부재(200)의 측면 사이의 수평 거리(W2)는 75㎛ 내지 120㎛의 범위를 만족할 수 있다. 바람직하게, 상기 관통 홀(TH)의 측벽과 상기 연결 부재(200)의 측면 사이의 수평 거리(W2)는 75㎛ 내지 120㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 관통 홀(TH)의 측벽과 상기 연결 부재(200)의 측면 사이의 수평 거리(W2)는 75㎛ 내지 120㎛의 범위를 만족할 수 있다.
상기 관통 홀(TH)의 측벽과 상기 연결 부재(200)의 측면 사이의 수평 거리(W2)가 75㎛ 미만이면, 상기 연결 부재(200)를 매립하는 공정에서의 공정 오차로 인해 상기 연결 부재(200)가 상기 관통 홀(TH)의 측벽과 접촉할 수 있고, 이에 따른 상기 연결 부재(200)가 손상되는 문제가 발생할 수 있다. 또한, 상기 관통 홀(TH)의 측벽과 상기 연결 부재(200)의 측면 사이의 수평 거리(W2)가 120㎛를 초과하면, 상기 수평 거리만큼 증가하는 더미 영역이 증가하게 되고, 이에 따른 반도체 패키지의 박형화가 어려울 수 있다.
한편, 도 7을 참조하면, 상기 관통 홀(TH)의 측벽(114S)은 상기 제4 절연층(114)의 상면 또는 하면에 대해 수직할 수 있다. 이는, 상기 제4 절연층(114)에 구비된 제1 더미 전극(151) 및 제2 더미 전극(152)의 위치에 의한 것일 수 있다.
상기 제1 더미 전극(151)은 상기 관통 홀(TH)의 주위를 감싸는 측면(151S)을 포함할 수 있다. 또한, 상기 제2 더미 전극(152)은 상기 관통 홀(TH)의 주위를 감싸는 측면(152S)을 포함할 수 있다.
그리고 상기 제1 더미 전극(151)의 상기 측면(114S)은 상기 관통 홀(TH)의 측벽(114S)과 동일 평면 상에 위치할 수 있다. 또한, 상기 제2 더미 전극(152)의 상기 측면(152S)은 상기 관통 홀(TH)의 측벽(114S)과 동일 평면 상에 위치할 수 있다. 또한, 상기 제1 더미 전극(151)의 상기 측면(151S)은 상기 제2 더미 전극(152)의 상기 측면(152S)과 동일 평면 상에 위치할 수 있다.
다시 말해서, 상기 제1 더미 전극(151)과 상기 제2 더미 전극(152)의 각각의 측면은 수직으로 동일 평면에 위치할 수 있고, 이에 따라 상기 제4 절연층(114)에 구비되는 관통 홀(TH)의 내벽(114S)은 상기 제1 더미 전극(151) 및 제2 더미 전극(152)의 각각의 측면과 동일 평면에 위치할 수 있다. 이를 통해 실시 예는 상기 관통 홀(TH)의 상부 폭과 하부 폭이 실질적으로 동일할 수 있다. 따라서, 실시 예는 상기 관통 홀(TH)의 상부 폭과 하부 폭의 차이로 인해 발생하는 데드 존의 증가를 최소화할 수 있고, 이에 따라 반도체 패키지를 박형화할 수 있다.
한편, 실시 예는 연결 부재(200)의 형상이나 적용 디자인에 따라 상기 관통 홀(TH)의 측벽(114S)이 일정 경사를 가지도록 할 수 있다.
예를 들어, 도 8을 참조하면, 상기 제1 더미 전극(151)의 측면(151S)은 상기 제2 더미 전극(152)의 측면(152S)과 수직으로 어긋나게 배치될 수 있다. 상기 제1 더미 전극(151)의 측면(151S)은 상기 제2 더미 전극(152)의 측면(152S)보다 상기 연결 부재(200)에 더 인접하게 위치할 수 있다. 이를 통해, 상기 관통 홀(TH)의 측벽(114S)은 상기 제4 절연층(114)의 하면에서 상면을 향할수록 폭이 점진적으로 감소하는 경사를 가질 수 있다.
예를 들어, 도 9를 참조하면, 상기 제1 더미 전극(151)의 측면(151S)은 상기 제2 더미 전극(152)의 측면(152S)과 수직으로 어긋나게 배치될 수 있다. 상기 제1 더미 전극(151)의 측면(151S)은 상기 제2 더미 전극(152)의 측면(152S)보다 상기 연결 부재(200)로부터 더 멀리 이격될 수 있다. 이를 통해, 상기 관통 홀(TH)의 측벽(114S)은 상기 제4 절연층(114)의 하면에서 상면을 향할수록 폭이 점진적으로 증가하는 경사를 가질 수 있다.
한편, 이전 도면에서 도시된 바와 같이, 상기 제1 더미 전극(151)의 상면은 상기 연결 부재(200)의 단자(210)의 상면과 동일 평면 상에 위치할 수 있다. 다만, 상기 연결 부재(200)의 두께와 상기 제4 절연층(114)의 두께를 정확히 일치시키기 어렵고, 상기 단자(210)의 두께와 상기 제1 더미 전극(151)의 두께를 정확히 일치시키는 게 어려울 수 있다.
따라서, 실시 예는 상기 연결 부재(200)의 단자(210)의 상면과 상기 제1 더미 전극(151)의 상면은 단차를 가질 수 있다.
도 10을 참조하면, 상기 연결 부재(200)의 단자(210)의 상면은 상기 제1 더미 전극(151)의 상면보다 제1 높이(H1)만큼 높게 위치할 수 있다. 이때 상기 제1 높이(H1)는 상기 제1 더미 전극(151)의 수직 방향의 두께보다 작을 수 있다. 바람직하게, 상기 제1 높이(H1)는 8㎛ 이하일 수 있다. 더욱 바람직하게, 상기 제1 높이(H1)는 5㎛ 이하일 수 있다. 또한, 도 11을 참조하면, 상기 연결 부재(200)의 단자(210)의 상면은 상기 제1 더미 전극(151)의 상면보다 제1 높이(H1)만큼 낮게 위치할 수 있다. 이때 상기 제1 높이(H1)는 상기 제1 더미 전극(151)의 수직 방향의 두께보다 작을 수 있다. 바람직하게, 상기 제1 높이(H1)는 8㎛ 이하일 수 있다.
즉, 상기 연결 부재(200)의 단자(210)의 상면과 상기 제1 더미 전극(151)의 상면 사이의 단차가 8㎛보다 크면, 상기 제3 전극부(140)에서 상기 연결 부재(200)의 단자(210)와 연결되는 제1 전극들 및 상기 제1 전극들과 수평으로 중첩되는 제2 전극들이 균일한 높이를 가지도록 하기 어려울 수 있고, 이에 따라 반도체 패키지의 기계적 신뢰성 및 물리적 신뢰성이 저하될 수 있다.
다만, 실시 예에서, 상기 연결 부재(200)의 단자(210)의 상면이 상기 제1 더미 전극(151)의 상면보다 낮게 위치한 경우, 상기 제3 절연층(113)으로 상기 제4 절연층(114)의 관통 홀(TH)을 충진하는 공정에서 보이드가 발생할 수 있으며, 이에 따라 상기 연결 부재(200)의 단자(210)의 상면이 상기 제1 더미 전극(151)의 상면보다 높게 위치하도록 하여, 상기 보이드의 발생을 최소화하도록 한다.
한편, 도 12를 참조하면, 제2 실시 예의 회로 기판은 도 2의 회로 기판 대비 전극부의 구조가 상이할 수 있다.
예를 들어, 회로 기판은 제1 절연층(111), 제2 절연층(112), 제3 절연층(113), 제4 절연층(114), 제5 절연층(115) 및 제6 절연층(116)을 포함할 수 있다.
또한, 회로 기판은 상기 제4 절연층(114)에 구비된 관통 홀(TH) 내에 매립된 연결 부재(200)를 포함할 수 있다.
또한, 회로 기판은 제1 패드부(121) 및 제1 관통부(122)를 포함하는 제1 전극부(120)를 구비할 수 있다. 또한, 회로 기판은 제2 패드부(131) 및 제2 관통부(132)를 포함하는 제2 전극부(130)를 구비할 수 있다. 또한, 회로 기판은 제3 패드부(141) 및 제3 관통부(142)를 포함하는 제3 전극부(140)를 구비할 수 있다. 또한, 회로 기판은 제4 패드부(161) 및 제4 관통부(162)를 포함하는 제4 전극부(160)를 구비할 수 있다. 또한, 회로 기판은 제1 더미 전극(151) 및 제2 더미 전극(152)을 포함하는 더미 전극부(150)를 구비할 수 있다.
이때, 제2 실시 예의 전극부 중 서로 동일한 절연 물질을 포함하는 제2 절연층(112) 및 5 절연층(115)에 구비된 전극부들은 제1 실시 예의 전극부와 상이할 수 있다.
예를 들어, 회로 기판은 복수의 전극부 중 최외층에 구비된 제1 전극부(120) 및 제4 전극부(160)를 구비할 수 있다. 이때, 제1 실시 예의 제1 전극부(120)의 제1 패드부(121)는 제2 절연층(112)의 하면 아래로 돌출된 구조를 가질 수 있다. 또한, 제1 실시 예의 제4 전극부(160)의 제4 패드부(161)는 제5 절연층(115)의 상면 위로 돌출된 구조를 가질 수 있다.
이와 다르게, 제2 실시 예에서의 제1 전극부(120)의 제1 패드부(121)는 제2 절연층(112) 내에 매립된 구조를 가질 수 있다. 또한, 제2 실시 예의 제4 전극부(160)의 제4 패드부(161)는 제5 절연층(115) 내에 매립된 구조를 가질 수 있다.
여기에서 제1 패드부가 매립된 구조를 가진다는 것은 상기 제1 패드부(121)의 측면의 적어도 일부가 상기 제2 절연층(112)으로 덮인다는 것을 의미할 수 있다. 또한, 상기 제1 패드부가 매립된 구조를 가진다는 것은 상기 제1 패드부(121)의 상면이 상기 제2 절연층(112)의 하면보다 높게 위치한다는 것을 의미할 수 있다.
또한, 제4 패드부가 매립된 구조를 가진다는 것은 상기 제4 패드부(141)의 측면의 적어도 일부가 상기 제5 절연층(115)으로 덮인다는 것을 의미할 수 있다. 또한, 상기 제4 패드부가 매립된 구조를 가진다는 것은 상기 제4 패드부(151)의 하면이 상기 제5 절연층(115)의 상면보다 낮게 위치한다는 것을 의미할 수 있다.
이를 통해, 실시 예는 회로 기판의 최외층에 구비된 패드부가 절연층에 매립된 구조를 가지는 것에 의해, 상기 패드부가 무너지거나 박리되는 것을 방지할 수 있고, 이를 통해 상기 패드부를 더욱 미세화할 수 있다. 나아가, 실시 예는 상기 패드부가 절연층에 매립됨에 따라 상기 매립된 깊이만큼 회로 기판의 두께를 줄일 수 있고, 이를 통해 반도체 패키지의 박형화가 가능할 수 있다.
또한, 실시 예의 상기 각각의 전극부에 구비된 관통부는 동일 수직선 상에서 정렬되지 않고, 어긋나게 구비될 수 있다. 이를 통해 실시 예는 상기 관통부를 형성함에 있어 디자인 자유도를 향상시킬 수 있다.
한편, 도 12에서는 상기 제1 패드부(121)의 하면이 제2 절연층(112)의 하면과 동일 평면 상에 위치하는 것으로 도시하였으나, 이에 한정되는 것은 아니다.
예를 들어, 다른 실시 예에서의 상기 제1 패드부(121)의 하면은 상기 제2절연층(112)의 하면보다 낮게 위치할 수 있다. 또한, 다른 실시 예에서의 상기 제4 패드부(161)의 상면은 상기 제5 절연층(115)의 상면보다 높게 위치할 수 있다. 이 경우, 상기 제1 패드부(121)의 하면 및/또는 제4 패드부(161)의 상면에는 도전성 접착 부재가 배치될 수 있고, 이때의 상기 제1 패드부(121) 및 제4 패드부(161)가 제1 실시 예에서의 돌출 전극의 기능을 할 수 있다. 이를 통해 상기 도전성 접착 부재와의 정렬성을 향상시키면서 도전성 접착 부재의 확산을 방지할 수 있다.
또한, 또 다른 실시 예에서의 상기 제1 패드부(121)의 하면은 상기 제2절연층(112)의 하면보다 높게 위치할 수 있다. 또한, 다른 실시 예에서의 상기 제4 패드부(161)의 상면은 상기 제5 절연층(115)의 상면보다 낮게 위치할 수 있다. 이 실시 예의 경우, 상기 제1 패드부(121) 및/또는 제4 패드부(161)에 배치되는 도전성 접착 부재의 볼륨을 이전 실시 예 대비 더 증가시키면서 상기 도전성 접착 부재의 확산을 방지할 수 있으며, 이에 따른 반도체 소자와의 결합력을 더욱 향상시킬 수 있다.
실시 예의 반도체 패키지는 제1 절연층과, 상기 제1 절연층 상에 배치된 제2 절연층과, 상기 제2 절연층 상에 배치된 제3 절연층과, 상기 제3 절연층 내에 매립된 제4 절연층과, 상기 제3 절연층 상에 배치된 제5 절연층을 포함하고, 상기 제1 절연층, 상기 제2 절연층 상기 제3 절연층, 상기 제4 절연층은 서로 다른 물질로 구비되고, 상기 제2 절연층과 상기 제5 절연층은 서로 같은 물질로 구비되고, 상기 제4 절연층의 상면과 상기 제3 절연층의 상면 사이의 수직 방향의 두께는 상기 제2 절연층의 수직 방향의 두께보다 작을 수 있다. 이를 통해 실시 예는 상기 제3 절연층을 이용하여 상기 반도체 패키지가 특정 방향으로 휘어지는 것을 방지하면서 상기 반도체 패키지를 박형화할 수 있다.
구체적으로, 상기 제3 절연층은 상대적으로 낮은 영률을 가질 수 있고, 이를 통해 반도체 패키지에 작용하는 휨 발생을 억제하는 기능을 할 수 있고, 나아가 반도체 패키지에 인가되는 충격을 흡수하면서 상기 반도체 패키지가 특정 방향으로 크게 휘어지는 것을 방지하는 기능을 할 수 있다. 이를 통해, 실시 예는 상기 반도체 패키지가 특정 방향으로 크게 휘어짐에 따른 동작 특성 저하 문제를 해결할 수 있고, 나아가 상기 충격에 의해 상기 제3 절연층 내에 배치된 연결 부재가 손상되는 것을 해결할 수 있다. 또한, 실시 예는 상기 제3 절연층을 이용하여 상기 연결 부재와 연결되는 전극부를 배치할 수 있고, 이를 통해 상기 전극부와 상기 연결 부재 사이의 정렬성을 향상시킬 수 있다.
또한, 상기 제4 절연층은 관통 홀을 포함할 수 있고, 상기 연결 부재는 상기 관통 홀 내에 구비될 수 있다. 그리고, 상기 제4 절연층의 상면에는 제1 더미 전극이 구비되고 상기 제4 절연층의 하면에는 제2 더미 전극이 구비될 수 있다. 상기 제1 더미 전극 및 제2 더미 전극 중 적어도 하나의 측면은 상기 관통 홀의 측벽과 동일 평면 상에 위치할 수 있다. 상기 제1 및 제2 더미 전극은 상기 관통 홀을 레이저 공정을 형성하는데 사용되는 전극일 수 있다. 그리고, 실시 예는 상기 제1 및 제2 더미 전극을 이용하여 상기 관통 홀의 상부 폭과 하부 폭이 실질적으로 동일하도록 할 수 있고, 이를 통해 상기 상부 폭과 하부 폭의 차이만큼 커지는 데드 영역의 면적을 줄일 수 있다. 이에 따라 실시 예는 반도체 패키지를 박형화할 수 있다.
또한, 실시 예는 상기 제1 더미 전극과 제2 더미 전극이 수직 방향을 따라 어긋나게 위치하도록 하여 상기 관통 홀의 형상을 변경할 수 있다. 이를 통해 실시 예는 상기 연결 부재의 형상에 따라 상기 관통 홀의 형상을 자유롭게 변경 가능하며, 이에 따른 디자인 자유도를 향상시킬 수 있다.
또한, 실시 예는 상기 연결 부재의 단자의 상면과 상기 제1 더미 전극의 상면이 단차를 가질 수 있고, 상기 단차가 일정 수준 이하를 유지하도록 관리한다. 이를 통해, 실시 예는 전극부와 상기 단자 사이의 연결 정렬도를 높일 수 있고, 나아가 상기 관통 홀을 절연 물질로 충진하는 공정에서 발생하는 보이드를 최소화할 수 있다.
한편, 상술한 발명의 특징을 갖는 회로회로 기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로회로 기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로회로 기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로회로 기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 회로회로 기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로회로 기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 제1 절연층;
    상기 제1 절연층 상에 배치된 제2 절연층;
    상기 제2 절연층 상에 배치된 제3 절연층;
    상기 제3 절연층 내에 매립된 제4 절연층;
    상기 제3 절연층 상에 배치된 제5 절연층을 포함하고,
    상기 제1 절연층, 상기 제2 절연층 상기 제3 절연층, 상기 제4 절연층은 서로 다른 물질로 구비되고,
    상기 제2 절연층과 상기 제5 절연층은 서로 같은 물질로 구비되고,
    상기 제4 절연층의 상면과 상기 제3 절연층의 상면 사이의 수직 방향의 두께는 상기 제2 절연층의 수직 방향의 두께보다 작은, 회로 기판.
  2. 제1항에 있어서,
    상기 제4 절연층의 하면과 상기 제3 절연층의 하면 사이의 수직 방향의 두께는 상기 제2 절연층의 수직 방향의 두께보다 작은, 회로 기판.
  3. 제1항에 있어서,
    상기 제2 절연층은 제1 수지층 및 상기 제1 수지층 내에 구비된 제1 강화 부재를 포함하는, 회로 기판.
  4. 제3항에 있어서,
    상기 제4 절연층은 제2 수지층 및 상기 제2 수지층 내에 구비된 제2 강화 부재를 포함하고,
    상기 제1 강화 부재의 층수 또는 두께는 상기 제2 강화 부재의 층수 또는 두께와 다른, 회로 기판.
  5. 제4항에 있어서,
    상기 제1 및 제2 강화 부재는 필러와 구분되는 유리 섬유 또는 강화 섬유를 포함하는 회로 기판.
  6. 제5항에 있어서,
    상기 제1 강화 부재의 층수는 상기 제2 강화 부재의 층수보다 작은, 회로 기판.
  7. 제5항에 있어서,
    상기 제1 강화 부재의 단일 층의 두께는 상기 제2 강화 부재의 단일 층의 두께보다 작은, 회로 기판.
  8. 제5항에 있어서,
    상기 제3 절연층은 강화 부재를 구비하지 않는, 회로 기판.
  9. 제8항에 있어서,
    상기 제2 절연층의 적어도 일부 영역을 관통하는 제1 전극부;
    상기 제3 절연층의 적어도 일부 영역을 관통하는 제2 전극부; 및
    상기 제4 절연층을 관통하는 제3 전극부를 포함하는, 회로 기판.
  10. 제9항에 있어서,
    상기 제1 전극부는 제1 패드부 및 제1 관통부를 포함하고,
    상기 제1 관통부는 상기 제2 절연층의 하면에서 상기 제2 절연층의 상면을 향할수록 폭이 점진적으로 감소하는 경사를 가지는 회로 기판.
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