KR20240027243A - 회로 기판 및 이를 포함하는 반도체 패키지 - Google Patents

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KR20240027243A
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김동휘
명세호
박규호
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엘지이노텍 주식회사
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Abstract

실시 예에 따른 회로 기판은 제1 절연층; 및 상기 제1 절연층 상에 배치된 패드를 포함하는 제1 회로 패턴층;을 포함하고, 상기 패드는, 적어도 일부가 상기 제1 절연층 내에 매립된 제1 금속층; 및 상기 제1 금속층 상에 배치되고, 상기 제1 절연층 상으로 돌출된 제2 금속층을 포함하고, 상기 제2 금속층의 두께는 상기 제1 금속층의 두께보다 작다.

Description

회로 기판 및 이를 포함하는 반도체 패키지{CIRCUIT BOARD AND SEMICONDUCTOR PACKAGE HAVING THE SAME}
실시 예는 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
회로기판은 절연층 및 상기 절연층 상에 배치된 회로 패턴을 포함한다. 회로 기판은 반도체 소자가 실장되기 전의 기판(Board)을 의미한다. 즉, 회로 기판은 적어도 하나의 반도체 소자를 실장하기 위하여 각 반도체 소자의 실장 위치를 확정하고, 상기 반도체 소자와 연결되는 회로 패턴을 절연층 상에 배치한 것을 의미한다. 반도체 소자는 회로 기판 상에 실장되고, 상기 회로 패턴을 통해 신호를 송수신할 수 있다.
한편, 최근의 휴대용 전자 기기 등의 고기능화에 수반하여, 대량의 정보의 고속 처리를 하기 위해 신호의 고주파화가 진행되고 있어, 고주파 용도에 적합한 회로 기판이 요구되고 있다.
이러한 회로 기판은 신호 전소 손실을 최소화하면서 집적된 상태에서 신호 전송이 가능하도록 한다. 이를 위해, 회로 기판에 포함되는 회로 패턴의 미세화가 요구된다.
한편, 기술 발전으로 데이터 처리량이 급격하게 증가하는 추세이다. 이에 대응하게, 반도체 패키지에는 고성능을 갖기 위한 High Input/Output와, 스몰 또는 슬림 폼-팩터(form-factor) 구조가 요구되고 있다.
그리고 회로 기판은 상기 요구를 만족하기 위해 미세한 회로패턴의 구현이 가능한 ETS(Embedded Trace Substrate) 공법으로 제조되고 있다. ETS 공법은 회로 패턴을 절연층 내에 매립하여 제조하는 공법을 의미하며, 에칭으로 인한 회로 손실이 없어 회로 패턴을 미세화하는데 유리하다.
이에 따라, 로직 칩이나 인터포저 등과 결합되는 회로 기판은 ETS 공법으로 제조될 수 있다.
그러나 종래의 ETS 공법으로 제조된 회로 기판은 로직 칩 또는 인터포저의 결합을 위해 진행되는 솔더링 공정에서 솔더가 흘러내리는 문제가 발생할 수 있다. 이에 의해, 종래의 회로 기판은 회로 쇼트와 같은 전기적 신뢰성 문제가 발생하고 있다.
실시 예는 새로운 구조의 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 전기적 신뢰성이 개선된 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 접속 부재의 배치 영역에서 발생하는 회로 쇼트 문제를 해결할 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 접속 부재와의 접촉 면적을 높일 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 범프의 높이 편차를 최소화할 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 제1 절연층; 및 상기 제1 절연층 상에 배치된 패드를 포함하는 제1 회로 패턴층;을 포함하고, 상기 패드는, 적어도 일부 또는 전부가 상기 제1 절연층 내에 매립된 제1 금속층; 및 상기 제1 금속층 상에 배치되고, 상기 제1 절연층 상으로 돌출된 제2 금속층을 포함하고, 상기 제2 금속층의 두께는 상기 제1 금속층의 두께보다 작다.
또한, 상기 패드의 상기 제1 금속층의 상면은 단차를 가진다.
또한, 상기 패드의 상기 제1 금속층은, 상기 제2 금속층과 수직으로 중첩되고, 상기 제1 금속층과 접촉하는 제1 부분과, 상기 제2 금속층과 수직으로 중첩되지 않는 제2 부분을 포함하고, 상기 제1 부분의 상면은 상기 제2 부분의 상면보다 높게 위치한다.
또한, 상기 제1 금속층의 상기 제1 부분의 상면은 상기 제1 절연층의 상면과 동일 평면 상에 위치한다.
또한, 상기 제1 금속층은 전해 도금층이고, 상기 제2 금속층은 상기 제1 금속층을 전해 도금하기 위한 시드층이다.
또한, 상기 패드의 두께는 10㎛ 내지 35㎛의 범위를 만족한다.
또한, 상기 제1 금속층의 상기 제1 부분의 두께는 8㎛ 내지 25㎛의 범위를 만족한다.
또한, 상기 제1 금속층의 상기 제2 부분의 두께는 6㎛ 내지 21㎛의 범위를 만족한다.
또한, 상기 제1 금속층의 상기 제1 부분과 상기 제2 부분의 두께 차이는, 2㎛ 내지 4㎛의 범위를 만족한다.
또한, 상기 제2 금속층의 두께는 2.2㎛ 내지 10㎛의 범위를 만족한다.
또한, 상기 제2 금속층은 상면에서 하면을 향하여 폭이 증가하도록 두께 방향을 따라 곡면을 가지는 측면을 포함한다.
또한, 상기 제1 금속층은 상기 제1 절연층 및 상기 제2 금속층과 접촉하지 않으며 상기 제2 금속층의 상기 측면과 연결되는 곡면의 측면을 포함한다.
또한, 상기 제1 회로 패턴층은 트레이스를 더 포함하고, 상기 트레이스의 두께는 상기 패드의 상기 제1 금속층의 상기 제2 부분의 두께에 대응된다.
또한, 상기 회로 기판은 상기 제1 절연층 하에 배치된 제2 회로 패턴층을 더 포함하고, 상기 제2 회로 패턴층의 두께는 상기 제1 회로 패턴층의 상기 트레이스의 두께보다 작다.
또한, 상기 회로 기판은 상기 패드 상에 배치된 표면 처리층을 더 포함하고, 상기 표면 처리층은, 상기 패드의 상기 제1 금속층의 측면과 접촉하는 제1 영역과, 상기 패드의 상기 제2 금속층의 측면과 접촉하는 제2 영역과, 상기 패드의 상기 제2 금속층의 상면과 접촉하는 제3 영역을 포함한다.
또한, 상기 제1 금속층의 상면은 상기 제1 절연층의 상면과 동일 평면 상에 위치하고, 상기 제2 금속층은, 상기 제1 금속층의 폭보다 큰 폭을 가지며 상기 제1 금속층 및 상기 제1 절연층 상에 배치된다.
한편, 실시 예에 따른 반도체 패키지는 제1 절연층; 상기 제1 절연층 상에 배치된 패드를 포함하는 제1 회로 패턴층; 상기 제1 회로 패턴층의 상기 패드 상에 배치된 접속 부재; 및 상기 접속 부재 상에 배치된 인터포저를 포함하고, 상기 패드는, 적어도 일부가 상기 제1 절연층 내에 매립되고, 제1 두께를 가지는 제1 금속층; 및 상기 제1 절연층 위로 돌출되고, 상기 제1 두께보다 작은 제2 두께를 가지는 제2 금속층을 포함하고, 상기 제2 금속층의 폭은 상기 제1 금속층의 폭보다 작고, 상기 패드의 상기 제1 금속층은 상기 제2 금속층과 수직으로 중첩된 영역 및 상기 제2 금속층과 수직으로 중첩되지 않는 영역 사이에 구비된 단차부를 포함하고, 상기 접속 부재는 상기 단차부를 채우며 배치된다.
또한, 상기 인터포저는, 액티브 인터포저, 패시브 인터포저 및 브리지 기판 중 적어도 하나를 포함한다.
실시 예의 회로 기판은 제1 절연층; 및 상기 제1 절연층 상에 배치된 패드를 포함하는 제1 회로 패턴층;을 포함할 수 있다. 그리고, 상기 패드는, 적어도 일부가 상기 제1 절연층 내에 매립된 제1 금속층; 및 상기 제1 금속층 상에 배치되고, 상기 제1 절연층 상으로 돌출된 제2 금속층을 포함하고, 상기 제2 금속층의 두께는 상기 제1 금속층의 두께보다 작을 수 있다. 이때, 상기 패드의 제1 금속층은 상기 패드의 제2 금속층을 시드층으로 전해 도금된 전해 도금층일 수 있다. 그리고, 상기 패드의 제2 금속층은 상기 패드의 상기 제1 금속층을 전해 도금하기 위해 사용된 시드층일 수 있다. 즉, 상기 패드의 제2 금속층은 무전해 도금층 또는 동박층일 수 있다.
그리고 실시 예는 ETS 구조를 가지는 회로 패턴층에서, 상기 회로 패턴층의 패드를 형성하는데 사용한 상기 시드층의 일부를 제거하지 않도록 한다. 예를 들어, 상기 시드층의 일부는 상기 제1 회로 패턴층의 상기 패드의 범프 기능을 하는 제2 금속층을 구성할 수 있다. 즉, 상기 패드의 상기 제2 금속층은 상기 패드 상에 접속 부재를 배치하기 위한 범프로 기능할 수 있다. 이에 따라, 실시 예는 상기 패드의 상기 제1 금속층을 전해 도금하는데 사용한 제2 금속층을 상기 패드의 범프로 활용할 수 있다. 이를 통해, 실시 예는 상기 범프를 추가로 형성하기 위한 시간, 재료 및 비용을 절감할 수 있다.
나아가, 실시 예는 상기 패드의 상기 제1 금속층과 상기 범프 기능을 하는 제2 금속층 사이의 접합력을 향상시킬 수 있다.
예를 들어, 비교 예는 상기 패드 상에 별도의 도금 공정을 진행하여 범프를 형성하고 있다. 이에 따라 상기 패드 상에는 상기 범프를 도금하는데 사용되는 시드층 및 전해 도금층을 포함할 수 있다. 이에 따라, 비교 예는 상기 패드, 상기 범프의 시드층 및 상기 범프의 전해 도금층 사이의 접합력이 저하되고, 이에 따른 회로 기판의 물리적 및 전기적 신뢰성이 저하될 수 있다.
이에 반하여, 실시 예는 상기 패드의 제1 금속층을 전해 도금하는데 사용한 시드층인 동박층을 이용하여 범프에 대응하는 제2 금속층을 형성할 수 있다. 이에 따라 실시 예는 범프로 기능하는 제2 금속층과 상기 패드의 상기 제1 금속층 사이의 접합력 및 밀착력을 향상시킬 수 있다.
또한, 실시 예는 상기 범프의 높이 편차를 최소화할 수 있다. 예를 들어, 상기 패드의 상기 제2 금속층 캐리어 보드에 구비된 동박층일 수 있다. 이에 따라 상기 동박층은 균일한 두께 및 높이를 가질 수 있다. 그리고, 실시 예는 상기 동박층을 에칭으로 제거하여 상기 범프의 기능을 하는 상기 패드의 상기 제2 금속층을 형성할 수 있다. 이때, 회로 기판에는 복수의 패드가 구비된다. 이때, 상기 복수의 패드 각각의 제2 금속층은 상기 동박층에 대응될 수 있다. 따라서, 실시 예는 복수의 패드의 각각의 제2 금속층이 균일한 두께 및 균일한 높이를 가질 수 있다. 이를 통해, 실시 예는 상기 패드 상에 배치되는 반도체 소자 또는 외부 기판의 결합성을 향상시킬 수 있다. 또한, 실시 예는 상기 패드 상에 상기 반도체 소자 또는 외부 기판이 안정적으로 결합되도록 할 수 있다. 이를 통해, 실시 예는 상기 반도체 소자 또는 외부 기판의 전기적 신뢰성 및/또는 물리적 신뢰성을 향상시킬 수 있다. 이를 통해 실시 예는 반도체 패키지의 제품 신뢰성을 향상시킬 수 있다.
나아가, 실시 예는 상기 패드의 상기 제1 금속층의 시드층의 에칭을 통해 상기 패드의 범프에 대응하는 제2 금속층을 형성할 수 있다. 이에 따라, 실시 예는 범프 기능을 하는 상기 패드의 상기 제2 금속층의 폭을 줄일 수 있다.
이를 통해, 실시 예는 복수의 패드 사이의 피치를 더욱 줄일 수 있다. 예를 들어, 상기 패드의 피치는 각각의 패드의 제2 금속층들 사이의 피치를 기준으로 결정될 수 있다. 예를 들어, 상기 패드의 제1 금속층들 사이의 피치를 줄일 수 있더라도 상기 제2 금속층들 사이의 피치를 줄이지 못하는 경우, 패드의 피치는 상기 제2 금속층들의 피치에 대응하게 증가할 수밖에 없다.
이에 반하여, 실시 예는 상기 시드층으로 사용된 제2 금속층을 에칭하는 것으로 범프를 구성함으로써, 이의 폭을 줄일 수 있다. 이를 통해 실시 예는 복수의 패드들의 제2 금속층들 사이의 피치를 줄일 수 있다. 이에 의해 실시 예는 복수의 패드들의 제1 금속층들 사이의 피치도 줄일 수 있다. 따라서, 실시 예는 복수의 패드 사이의 피치를 줄일 수 있다. 이에 의해 실시 예는 회로 집적도를 더욱 향상시킬 수 있고, 회로 기판 및 반도체 패키지의 부피를 감소시킬 수 있다.
도 1은 비교 예에 따른 반도체 패키지의 단면도이다.
도 2a는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2b는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2c는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2d는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2e는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2f는 제6 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2g는 제7 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 3은 실시 예에 따른 회로 기판의 단면도이다.
도 4는 도 3의 제1 회로 패턴층의 일부 영역을 확대한 평면도이다.
도 5는 제1 실시 예에 따른 도 3의 패드가 배치된 영역을 확대한 단면도이다.
도 6은 도 5의 패드의 나타낸 평면도이다.
도 7은 실시 예에 따른 회로 패턴층의 층 구조를 설명하기 위한 단면도이다.
도 8a 및 도 8b는 제2 실시 예에 따른 도 3의 패드가 배치된 영역을 확대한 단면도이다.
도 9는 제3 실시 예에 따른 도 3의 패드가 배치된 영역을 확대한 단면도이다.
도 10은 제4 실시 예에 따른 도 3의 패드가 배치된 영역을 확대한 단면도이다.
도 11은 실시 예에 따른 패키지 기판의 일 예를 나타낸 도면이다.
도 12 내지 23은 도 3에 도시된 회로 기판의 제조 방법을 공정순으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.
- 비교 예 -
실시 예의 설명에 앞서, 본원의 실시 예의 회로 기판과 비교되는 비교 예에 대해 설명하기로 한다.
도 1은 비교 예에 따른 반도체 패키지의 단면도이다.
도 1을 참조하면, 비교 예에 따른 회로 기판은 절연층(10)을 포함한다. 그리고 절연층(10) 상에는 제1 회로 패턴층(20)이 배치된다. 그리고, 절연층(10) 하에는 제2 회로 패턴층(30)이 배치된다.
이때, 회로 기판의 회로 패턴층은 미세화가 요구된다. 이에 따라 회로 기판은 회로 패턴층의 미세화에 유리한 ETS(Embedded Trace Substrate) 구조를 가진다. 따라서, 제1 회로 패턴층(20)은 상기 절연층(10)에 에 매립된 구조를 가진다. 그리고 관통 전극(40)은 상기 절연층(10)을 관통한다. 상기 관통 전극(40)은 상기 제1 회로 패턴층(20) 및 제2 회로 패턴층(30)을 전기적으로 연결한다.
또한, 제1 보호층(50)은 상기 절연층(10)의 상면에 배치된다. 또한, 제2 보호층(60)은 상기 절연층(10)의 하면에 배치된다.
이때, 상기 제1 회로 패턴층(20)은 반도체 소자와 연결되는 패드를 포함한다. 그리고, 상기 패드 상에는 범프(70)가 배치된다.
상기 범프(70)는 상기 패드로부터 외측 방향으로 돌출된 구조를 가진다. 상기 범프(70) 상에는 접속 부재를 통해 반도체 소자가 부착된다.
비교 예의 상기 범프(70)는 상기 제1 회로 패턴층(20) 상에 도금 공정을 진행하여 형성된다. 예를 들어, 상기 범프(70)는 상기 제1 회로 패턴층(20) 상에 배치된 전해 도금층이다.
이때, 상기 범프(70)는 도금 균일성의 저하로 인해 높이 편차를 가진다. 예를 들어, 상기 범프(70)는 반도체 소자의 복소의 단자와 각각 연결되도록 복수 개 구비된다. 그리고, 상기 각각의 범프(70)를 도금하는 공정에서의 도금 균일성의 저하로 인해, 상기 각각의 범프(70)의 상면의 높이에 편차가 발생한다.
이에 의해, 상기 반도체 소자는 범프(70)의 높이 편차로 인해 상기 범프(70) 상에 기울어진 상태로 부착된다. 이에 따라, 상기 반도체 소자의 접속 신뢰성이 저하되고, 이에 따른 전기적 특성이 저하되는 문제를 가진다.
이에 따라, 실시 예는 회로 기판에 구비되는 복수 개의 범프의 높이 편차를 최소화할 수 있도록 한다. 나아가, 실시 예는 회로 기판에 구비되는 복수 개의 범프의 높이 편차를 없애고, 이에 따라 복수의 범프가 모두 동일 평면 상에 위치하도록 한다.
-전자 디바이스 -
실시 예의 설명에 앞서, 실시 예의 반도체 패키지가 적용되는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 반도체 소자가 실장될 수 있다.
상기 반도체 소자는 능동소자 및/또는 수동소자를 포함할 수 있다. 능동소자는 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC) 형태의 반도체칩일 수 있다. 반도체 소자는 로직 칩, 메모리칩 등일 수 있다. 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 애플리케이션 프로세서(AP) 칩이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다.
메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
또한, 상기 전자 디바이스는 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 차량, 고성능 서버, 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
이하에서는 실시 예에 따른 회로 기판을 포함하는 반도체 패키지에 대해 설명하기로 한다. 실시 예의 반도체 패키지는 추후 설명될 회로 기판을 포함한 다양한 패키지 구조를 가질 수 있다.
그리고 일 실시 예에서의 상기 회로 기판은 이하에서 설명되는 제1 기판일 수 있다.
또한, 다른 실시 예에서의 상기 회로 기판은 이하에서 설명되는 제2 기판일 수 있다.
도 2a는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 2b는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 2c는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 2d는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 2e는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 2f는 제6 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 2g는 제7 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2a를 참조하면, 제1 실시 예의 반도체 패키지는 제1 기판(1100), 제2 기판(1200) 및 반도체 소자(1300)를 포함할 수 있다.
상기 제1 기판(1100)은 패키지 기판을 의미할 수 있다.
예를 들어, 상기 제1 기판(1100)은 적어도 하나의 외부 기판이 결합되는 공간을 제공할 수 있다. 상기 외부 기판은 상기 제1 기판(1100) 상에 결합되는 제2 기판(1200)을 의미할 수 있다. 또한, 상기 외부 기판은 상기 제1 기판(1100)의 하부에 결합되는 전자 디바이스에 포함된 메인 보드를 의미할 수 있다.
또한, 도면상에 도시하지는 않았지만, 상기 제1 기판(1100)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다.
상기 제1 기판(1100)은 적어도 하나의 절연층, 상기 적어도 하나의 절연층에 배치된 전극, 및 상기 적어도 하나의 절연층을 관통하는 관통 전극을 포함할 수 있다.
상기 제1 기판(1100) 상에는 제2 기판(1200)이 배치될 수 있다.
상기 제2 기판(1200)은 인터포저일 수 있다. 예를 들어, 상기 제2 기판(1200)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다. 상기 제2 기판(1200)은 상기 적어도 하나의 반도체 소자(1300)와 연결될 수 있다. 예를 들어, 제2 기판(1200)은 제1 반도체 소자(1310) 및 제2 반도체 소자(1320)가 실장되는 공간을 제공할 수 있다. 상기 제2 기판(1200)은 상기 제1 반도체 소자(1310)와 제2 반도체 소자(1320) 사이를 전기적으로 연결하면서, 상기 제1 및 제2 반도체 소자(1310, 1320)와 상기 제1 기판(1100) 사이를 전기적으로 연결할 수 있다. 즉, 상기 제2 기판(1200)은 복수의 반도체 소자 사이의 수평적 연결 기능 및 반도체 소자와 패키지 기판 사이의 수직적 연결 기능을 할 수 있다.
도 2a에서는 상기 제2 기판(1200) 상에 2개의 반도체 소자(1310, 1320)가 배치되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 기판(1200) 상에는 1개의 반도체 소자가 배치될 수 있고, 이와 다르게 3개 이상의 반도체 소자가 배치될 수 있다.
제2 기판(1200)은 상기 적어도 하나 이상의 반도체 소자(1300)와 상기 제1 기판(1100) 사이에 배치될 수 있다.
일 실시 예에서, 상기 제2 기판(1200)은 반도체 소자 기능을 하는 액티브 인터포저일 수 있다. 상기 제2 기판(1200)이 반도체 소자 기능을 하는 경우, 실시 예의 반도체 패키지는 상기 제1 기판(1100) 상에 수직 방향으로의 적층 구조를 가지고 복수의 로직 칩의 기능을 가질 수 있다. 로직 칩의 기능을 가질 수 있다는 것은, 능동 소자 및 수동 소자의 기능을 가질 수 있음을 의미할 수 있다. 능동 소자의 경우 수동 소자와 다르게 전류와 전압의 특성이 선형적이지 않을 수 있고, 액티브 인터포저의 경우 능동 소자의 기능을 가질 수 있다. 또한, 액티브 인터포저는 해당 로직 칩의 기능을 하면서, 이의 상부에 배치된 제2 로직 칩과 상기 제1 기판(1100) 사이의 신호 전달 기능을 수행할 수 있다.
다른 실시 예에 따르면, 상기 제2 기판(1200)은 패시브 인터포져일 수 있다. 예를 들어, 상기 제2 기판(1200)은 상기 반도체 소자(1300)와 상기 제1 기판(1100) 사이에서의 신호 중계 기능을 할 수 있고, 저항, 캐패시터, 인덕터 등의 패시브 소자 기능을 가질 수 있다. 예를 들어, 상기 반도체 소자(1300)는 5G, 사물인터넷(IOT, Internet of Things), 화질 증가, 통신 속도 증가 등의 이유로 단자의 개수가 점차 증가하고 있다. 즉 상기 반도체 소자(1300)에 구비되는 단자의 개수가 증가하고, 이에 의해 단자의 폭이나 복수의 단자들 사이의 간격이 감소하고 있다. 이때, 상기 제1 기판(1100)은 전자 디바이스의 메인 보드와 연결될 수 있다. 이에 따라, 상기 제1 기판(1100)에 구비된 전극들이 상기 반도체 소자(1300) 및 상기 메인 보드와 각각 연결되기 위한 폭 및 간격을 가지기 위해서는 상기 제1 기판(1100)의 두께가 증가하거나, 상기 제1 기판(1100)의 층 구조가 복잡해지는 문제가 있다. 따라서, 제1 실시 예는 상기 제1 기판(1100)과 상기 반도체 소자(1300)에 제2 기판(1200)을 배치할 수 있다. 그리고 상기 제2 기판(1200)은 상기 반도체 소자(1300)의 단자에 대응하는 미세 폭 및 간격을 가지는 전극을 포함할 수 있다.
상기 반도체 소자(1300)는 로직 칩, 메모리칩 등일 수 있다. 상기 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 AP 이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다. 그리고 상기 메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 제1 실시 예의 반도체 패키지는 접속부를 포함할 수 있다.
예를 들어, 반도체 패키지는 제1 기판(1100)과 상기 제2 기판(1200) 사이에 배치되는 제1 접속부(1410)를 포함할 수 있다. 상기 제1 접속부(1410)는 상기 제1 기판(1100)에 상기 제2 기판(1200)을 결합시키면서 이들 사이를 전기적으로 연결할 수 있다.
예를 들어, 반도체 패키지는 제2 기판(1200)과 반도체 소자(1300) 사이에 배치되는 제2 접속부(1420)를 포함할 수 있다. 상기 제2 접속부(1420)는 상기 제2 기판(1200) 상에 상기 반도체 소자(1300)를 결합시키면서 이들 사이를 전기적으로 연결할 수 있다.
반도체 패키지는 제1 기판(1100)의 하면에 배치된 제3 접속부(1430)를 포함할 수 있다. 상기 제3 접속부(1430)는 상기 제1 기판(1100)을 메인 보드에 결합시키면서, 이들 사이를 전기적으로 연결할 수 있다.
이때, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 와이어 본딩, 솔더 본딩, 메탈 간 다이렉트 본딩 중 적어도 하나의 본딩 방식을 이용하여 복수의 구성 요소 사이를 전기적으로 연결할 수 있다. 즉, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 복수의 구성 요소를 전기적으로 연결하는 기능을 갖기 때문에, 메탈 간 다이렉트 본딩을 이용할 경우 반도체 패키지는 솔더나 와이어가 아닌, 전기적으로 연결되는 부분으로 이해될 수 있다.
상기 와이어 본딩 방식은 금(Au) 등의 도선을 이용하여 복수의 구성 요소 사이를 전기적으로 연결하는 것을 의미할 수 있다. 또한, 상기 솔더 본딩 방식은 Sn, Ag, Cu 중 적어도 하나를 포함하는 물질을 이용하여 복수의 구성요소 사이를 전기적으로 연결할 수 있다. 또한, 메탈 간 다이렉트 본딩 방식은 솔더, 와이어, 전도성 접착제 등의 부재 없이, 복수의 구성 요소 사이에 열과 압력을 인가하여 재결정화하고, 이를 통해 복수의 구성요소 사이를 직접 결합시키는 것을 의미할 수 있다. 그리고 메탈 간 다이렉트 본딩 방식은 상기 제2 접속부(1420)에 의한 본딩 방식을 의미할 수 있다. 이 경우, 상기 제2 접속부(1420)는 상기 재결정화에 의해 복수의 구성요소 사이에 형성되는 금속층을 의미할 수 있다.
구체적으로, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 열 압착(Thermal Compression) 본딩 방식에 의해 복수의 구성을 서로 결합시킬 수 있다. 상기 열 압착 본딩 방식은 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)에 열과 압력을 가하여 복수의 구성 사이를 직접 결합시키는 방식을 의미할 수 있다.
이때, 상기 제1 기판(1100) 및 제2 기판(1200) 중 적어도 하나에서, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)가 배치되는 전극에는 돌출부가 배치될 수 있다. 상기 돌출부는 상기 제1 기판(1100) 또는 제2 기판(1200)에서 외측 방향을 향하여 돌출될 수 있다.
상기 돌출부는 범프(bump)라고 할 수 있다. 상기 돌출부는 포스트(post)라고도 할 수 있다. 상기 돌출부는 필라(pillar)라고도 할 수 있다. 바람직하게, 상기 돌출부는 제2 기판(1200)의 전극 중 상기 반도체 소자(1300)와의 결합을 위한 제2 접속부(1420)가 배치된 전극을 의미할 수 있다. 즉, 상기 반도체 소자(1300)의 단자들의 피치가 미세화되면서, 솔더 등의 전도성 접착제에 의해 상기 반도체 소자(1300)의 복수의 단자와 각각 연결되는 복수의 제2 접속부(1420) 간의 단락이 발생할 수 있다. 따라서, 실시 예는 상기 제2 접속부(1420)의 볼륨을 줄이기 위해 열 압착 본딩(Thermal Compression Bonding)을 진행할 수 있다. 이에 따라, 실시 예는, 정합도, 확산력, 및 솔더 등의 전도성 접착제와 돌출부 사이에 형성되는 금속간 화합물(Inter Metallic Compound, IMC)이 인터포저 및/또는 기판으로 확산되는 것을 방지하는 확산 방지력 확보를 위해 상기 제2 접속부(1420)가 배치되는 상기 제2 기판(1200)의 전극에 돌출부가 포함되도록 할 수 있다
한편, 도 2b를 참조하면, 제2 실시 예의 반도체 패키지는 상기 제2 기판(1200)에 연결 부재(1210)가 배치되는 점에서 제1 실시 예의 반도체 패키지와 차이를 가질 수 있다. 상기 연결 부재(1210)는 브리지 기판이라고 할 수 있다. 예를 들어, 상기 연결 부재(1210)는 재배선층을 포함할 수 있다. 연결 부재(1210)는 복수의 반도체 소자를 수평적으로 서로 전기적 연결을 하는 기능을 할 수 있다. 예시적으로, 일반적으로 반도체 소자가 가져야 할 면적이 너무 크기 때문에 상기 연결 부재(1210)는 재배선층을 포함할 수 있다. 반도체 패키지와 반도체 소자는 회로 패턴의 폭이나 너비 등이 서로 큰 차이를 가지기 때문에, 전기적 접속을 위한 회로 패턴의 완충 역할이 필요하다. 완충 역할은 반도체 패키지의 회로 패턴의 폭이나 너비 등의 크기와 반도체 소자의 회로 패턴의 폭이나 너비 등의 크기의 중간 크기를 갖도록 하는 것을 의미할 수 있고, 재배선층은 상기 완충 역할을 하는 기능을 포함할 수 있다.
일 실시 예에서, 연결 부재(1210)는 실리콘 브리지일 수 있다. 즉, 상기 연결 부재(1210)는 실리콘 기판과 상기 실리콘 기판 상에 배치되는 재배선층을 포함할 수 있다.
다른 실시 예에서, 상기 연결 부재(1210)는 유기 브리지일 수 있다. 예를 들어, 상기 연결 부재(1210)는 유기물을 포함할 수 있다. 예를 들어, 상기 연결 부재(1210)는 상기 실리콘 기판 대신에 유기물을 포함하는 유기 기판을 포함할 수 있다.
상기 연결 부재(1210)는 상기 제2 기판(1200) 내에 매립될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 연결 부재(1210)는 상기 제2 기판(1200) 상에 돌출되는 구조를 가지고 배치될 수 있다.
또한, 상기 제2 기판(1200)은 캐비티를 포함할 수 있고, 상기 연결 부재(1210)는 상기 제2 기판(1200)의 상기 캐비티 내에 배치될 수 있다.
상기 연결 부재(1210)는 상기 제2 기판(1200) 상에 배치되는 복수의 반도체 소자 사이를 수평적으로 연결할 수 있다.
도 2c를 참조하면, 제3 실시 예의 반도체 패키지는 제2 기판(1200) 및 반도체 소자(1300)를 포함할 수 있다. 이때, 제3 실시 예의 반도체 패키지는 제2 실시 예의 반도체 패키지 대비 제1 기판(1100)이 생략된 구조를 가질 수 있다.
즉, 제3 실시 예의 제2 기판(1200)은 인터포저 기능을 하면서 패키지 기판의 기능을 할 수 있다.
상기 제2 기판(1200)의 하면에 배치된 제1 접속부(1410)는 전자 디바이스의 메인 보드에 상기 제2 기판(1200)을 결합시킬 수 있다.
도 2d를 참조하면, 제4 실시 예의 반도체 패키지는 제1 기판(1100) 및 반도체 소자(1300)를 포함할 수 있다.
이때, 제4 실시 예의 반도체 패키지는 제2 실시 예의 반도체 패키지 대비 제2 기판(1200)이 생략된 구조를 가질 수 있다.
즉, 제4 실시 예의 제1 기판(1100)은 패키지 기판 기능을 하면서, 상기 반도체 소자(1300)와 메인 보드 사이를 연결하는 기능을 할 수 있다. 이를 위해, 제1 기판(1100)에는 복수의 반도체 소자 사이를 연결하기 위한 연결 부재(1110)를 포함할 수 있다. 상기 연결 부재(1110)는 복수의 반도체 소자 사이를 연결하는 실리콘 브리지 또는 유기물 브리지일 수 있다.
도 2e를 참조하면, 제5 실시 예의 반도체 패키지는 제4 실시 예의 반도체 패키지 대비, 제3 반도체 소자(1330)를 더 포함할 수 있다.
이를 위해, 제1 기판(1100)의 하면에는 제4 접속부(1440)가 배치될 수 있다.
그리고, 상기 제4 접속부(1400)에는 제3 반도체 소자(1330)가 배치될 수 있다. 즉, 제5 실시 예의 반도체 패키지는 상측 및 하측에 각각 반도체 소자가 실장되는 구조를 가질 수 있다.
이때, 상기 제3 반도체 소자(1330)는 도 2c의 반도체 패키지에서, 제2 기판(1200)의 하면에 배치된 구조를 가질 수도 있을 것이다.
도 2f를 참조하면, 제6 실시 예의 반도체 패키지는 제1 기판(1100)을 포함할 수 있다. 상기 제1 기판(1100) 상에는 제1 반도체 소자(1310)가 배치될 수 있다. 이를 위해, 상기 제1 기판(1100)과 상기 제1 반도체 소자(1310) 사이에는 제1 접속부(1410)가 배치될 수 있다.
또한, 상기 제1 기판(1100)은 도전성 결합부(1450)를 포함할 수 있다. 상기 도전성 결합부(1450)는 상기 제1 기판(1100)에서 제2 반도체 소자(1320)를 향하여 더 돌출될 수 있다. 상기 도전성 결합부(1450)는 범프라고 할 수 있고, 이와 다르게 포스트라고도 할 수 있다. 상기 도전성 결합부(1450)는 상기 제1 기판(1100)의 최상측에 배치된 전극 상에 돌출된 구조를 가지고 배치될 수 있다.
상기 도전성 결합부(1450) 상에는 제2 반도체 소자(1320)가 배치될 수 있다. 이때, 상기 제2 반도체 소자(1320)는 상기 도전성 결합부(1450)를 통해 상기 제1 기판(1100)과 연결될 수 있다. 또한, 상기 제1 반도체 소자(1310)와 상기 제2 반도체 소자(1320) 상에는 제2 접속부(1420)가 배치될 수 있다.
이에 따라, 상기 제2 반도체 소자(1320)는 상기 제2 접속부(1420)를 통해 상기 제1 반도체 소자(1310)와 전기적으로 연결될 수 있다.
즉, 제2 반도체 소자(1320)는 도전성 결합부(1450)을 통해 제1 기판(1100)과 연결되면서, 상기 제2 접속부(1420)를 통해 상기 제1 반도체 소자(1310)와도 연결될 수 있다.
이때, 상기 제2 반도체 소자(1320)는 상기 도전성 결합부(1450)을 통해 전원신호 및/또는 전력을 공급받을 수 있다. 또한, 상기 제2 반도체 소자(1320)는 상기 제2 접속부(1420)를 통해 상기 제1 반도체 소자(1310)와 통신 신호를 주고받을 수 있다.
제6 실시 예의 반도체 패키지는 도전성 결합부(1450)를 통해 상기 제2 반도체 소자(1320)에 전원신호 및/또는 전력을 공급함으로써, 상기 제2 반도체 소자(1320)의 구동을 위한 충분한 전력의 제공이나, 전원 동작의 원활한 제어가 가능할 수 있다.
이에 따라, 실시 예는 상기 제2 반도체 소자(1320)의 구동 특성을 향상시킬 수 있다. 즉, 실시 예는 제2 반도체 소자(1320)에 제공되는 전력이 부족해지는 문제를 해결할 수 있다. 나아가, 실시 예는 상기 제2 반도체 소자(1320)의 전원 신호, 전력 및 통신 신호 중 적어도 하나가 상기 도전성 결합부(1450)와 제2 접속부(1420)를 통해 서로 다른 경로를 통해 제공되도록 할 수 있다. 이를 통해, 실시 예는 상기 전원 신호에 의해 상기 통신 신호의 손실이 발생하는 문제를 해결할 수 있다. 예를 들어, 실시 예는 전원 신호의 통신 신호 사이의 상호 간섭을 최소화할 수 있다.
한편, 제6 실시 예에서의 상기 제2 반도체 소자(1320)는 복수의 패키지 기판이 적층된 형태인 POP(Package On Package) 구조를 가지고 제1 기판(1100) 상에 배치될 수 있다. 예를 들어, 상기 제2 반도체 소자(1320)는 메모리 칩을 포함하는 메모리 패키지일 수 있다. 그리고 상기 메모리 패키지는 상기 도전성 결합부(1450) 상에 결합될 수 있다. 이때, 상기 메모리 패키지는 상기 제1 반도체 소자(1310)와는 연결되지 않을 수 있다.
한편, 제6 실시 예에서의 반도체 패키지는 몰딩 부재(1460)를 포함할 수 있다. 상기 몰딩 부재(1460)는 상기 제1 기판(1100)과 상기 제2 반도체 소자(1320) 사이에 배치될 수 있다. 예를 들어, 상기 몰딩 부재(1460)는 상기 제1 접속 부재(1410), 제2 접속 부재(1420), 제1 반도체 소자(1310) 및 도전성 결합부(1450)를 몰딩할 수 있다.
도 2g를 참조하면, 제7 실시 예의 반도체 패키지는 제1 기판(1100), 제1 접속부(1410), 제1 접속부(1410), 반도체 소자(1300) 및 제3 접속부(1430)를 포함할 수 있다.
이때, 제7 실시 예의 반도체 패키지는 제4 실시 예의 반도체 패키지 대비 연결 부재(1110)가 생략되면서 상기 제1 기판(1100)이 복수의 기판층을 포함하는 점에서 차이를 가질 수 있다.
상기 제1 기판(1100)은 복수의 기판층을 포함할 수 있다. 예를 들어, 제1 기판(1100)은 패키지 기판에 대응하는 제1 기판층(1100A)과 연결 부재에 대응되는 제2 기판층(1100B)을 포함할 수 있다.
다시 말해서, 제7 실시 예의 반도체 패키지는 도 2a에 개시된 제1 기판(패키지 기판, 1100)과 제2 기판(인터포저, 1200)가 일체로 형성된 제1 기판층(1100A) 및 제2 기판층(1100B)을 포함할 수 있다. 상기 제2 기판층(1100B)의 절연층의 물질은 제1 기판층(1100A)의 절연층의 물질과 다를 수 있다. 예를 들어, 제2 기판층(1100B)의 절연층의 물질은 광경화성 물질을 포함할 수 있다. 예를 들어, 상기 제2 기판층(1100B)은 PID(Photo Imageable Dielectric)일 수 있다. 그리고 상기 제2 기판층(1100B)은 광경화성 물질을 포함함에 따라 전극의 미세화가 가능할 수 있다. 따라서, 제7 실시 예는 제1 기판층(1100A) 상에 광 경화성 물질의 절연층을 순차적으로 적층하고, 상기 광 경화성 물질의 절연층 상에 미세화된 전극을 형성하는 것에 의해 제2 기판층(1100B)을 형성할 수 있다. 이를 통해 상기 제2 기판(1100B)은 미세화된 전극을 포함하는 재배선층 기능을 포함할 수 있고, 복수의 반도체 소자(1310, 1320)을 수평적으로 연결하는 기능을 포함할 수 있다.
- 회로 기판 -
이하에서는 실시 예의 회로 기판에 대해 설명한다.
실시 예의 회로 기판의 설명에 앞서, 이하에서 설명되는 회로 기판은 이전의 반도체 패키지에 포함된 복수의 기판 중 어느 하나의 기판을 의미할 수 있다.
예를 들어, 일 실시 예에서의 이하에서 설명되는 회로 기판은 도 2a 내지 도 2g 중 어느 하나에 도시된 제1 기판(1100), 제2 기판(1200) 및 연결 부재(또는 브리지 기판, 1110, 1210) 중 어느 하나를 의미할 수 있다.
예를 들어, 이하에서 설명되는 회로 기판의 "패드"는 상기 제2 기판(1200)이 결합되는 패드일 수 있고, 이와 다르게 반도체 소자가 실장되는 전극일 수 있다.
도 3은 실시 예에 따른 회로 기판의 단면도이고, 도 4는 도 3의 제1 회로 패턴층의 일부 영역을 확대한 평면도이고, 도 5는 제1 실시 예에 따른 도 3의 패드가 배치된 영역을 확대한 단면도이며, 도 6은 도 5의 패드의 나타낸 평면도이고, 도 7은 실시 예에 따른 회로 패턴층의 층 구조를 설명하기 위한 단면도이고, 도 8a 및 도 8b는 제2 실시 예에 따른 도 3의 패드가 배치된 영역을 확대한 단면도고, 도 9는 제3 실시 예에 따른 도 3의 패드가 배치된 영역을 확대한 단면도이고, 도 10은 제4 실시 예에 따른 도 3의 패드가 배치된 영역을 확대한 단면도이다.
이하에서는 도 3 내지 10을 참조하여, 각각의 실시 예에 따른 회로 기판에 대해 구체적으로 설명하기로 한다.
회로 기판은 절연층(110)을 포함한다. 상기 절연층(110)은 적어도 1층 이상의 층수를 가질 수 있다.
이때, 도 3에서는 상기 회로 기판이 3층의 절연층을 포함하는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 회로 기판은 2층 이하의 절연층을 포함할 수 있고, 이와 다르게 4층 이상의 절연층을 포함할 수 있다.
다만, 이하에서는 설명의 편의를 위해, 상기 회로 기판이 3층의 절연층을 포함하는 것으로 하여 설명한다.
상기 절연층(110)은 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)을 포함할 수 있다.
상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나는 유리 또는 플라스틱을 포함할 수 있다. 예를 들어, 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나는 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화 유리를 포함할 수 있다. 예를 들어, 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나는 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함할 수 있다. 예를 들어, 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나는 사파이어를 포함할 수 있다. 예를 들어, 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나는 광등방성 필름을 포함할 수 있다. 예를 들어, 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나는 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA)를 포함할 수 있다. 예를 들어, 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나는 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나는 열경화성 수지 또는 열가소성 수지에 실리카 또는 알루미나의 무기필러가 배치된 구조를 가질 수 있다. 예를 들어, 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나는 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다. 예를 들어, 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113) 중 적어도 하나는 RCC(Resin coated copper)를 포함할 수 있다.
제1 절연층(111)은 회로 기판의 제1 외층 절연층일 수 있다. 예를 들어, 제1 절연층(111)은 복수의 절연층 중 최상측에 배치된 절연층일 수 있다. 제2 절연층(112)은 회로 기판의 내층 절연층일 수 있다. 예를 들어, 제2 절연층(112)은 제1 외층 절연층과 제2 외층 절연층 사이에 배치된 중간 절연층일 수 있다. 예를 들어, 제3 절연층(113)은 제2 외층 절연층일 수 있다. 예를 들어, 제3 절연층(113)은 복수의 절연층 중 최하측에 배치된 절연층일 수 있다.
이때, 실시 예의 회로 기판이 1층의 절연층을 포함하는 경우, 상기 절연층(110)은 제1 절연층(111)만을 포함할 수 있다. 예를 들어, 실시 예의 회로 기판이 2층의 절연층을 포함하는 경우, 상기 절연층(110)은 상기 제1 절연층(111) 및 제3 절연층(113)을 포함할 수 있다. 예를 들어, 실시 예의 회로 기판이 4층 이상의 절연층을 포함하는 경우, 상기 제2 절연층(112)은 복수의 절연층을 포함할 수 있다.
상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)은 10㎛ 내지 40㎛의 범위의 두께를 가질 수 있다. 바람직하게, 상기 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)은 15㎛ 내지 35㎛의 범위의 두께를 만족할 수 있다. 더욱 바람직하게, 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)은 18㎛ 내지 32㎛의 범위의 두께를 만족할 수 있다. 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)의 두께가 10㎛ 미만이면, 상기 기판의 휨 특성이 저하될 수 있다. 또한, 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)의 두께가 10㎛ 미만이면, 회로 패턴층이 안정적으로 보호되지 못하고, 이에 의해 전기적 신뢰성이 저하될 수 있다. 또한, 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)의 두께가 40㎛를 초과하면, 상기 기판의 전체적인 두께가 증가하고, 이에 따라 반도체 패키지의 두께가 증가할 수 있다. 또한, 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)의 두께가 40㎛를 초과하면, 상기 기판(100)의 회로 패턴층의 미세화가 어려울 수 있다.
상기 두께는 서로 다른 층에 배치된 회로 패턴층들 사이의 기판 수직 방향으로의 거리에 대응할 수 있다. 즉, 두께는 상기 기판의 상면에서 하면을 향하는 방향, 또는 하면에서 상면을 향하는 방향으로의 길이를 의미할 수 있고, 기판 수직 방향의 길이를 의미할 수 있다. 여기서, 상면은 각 구성요소에서 상기 수직 방향을 따라 가장 높은 위치를 의미할 수 있고, 하면은 각 구성요소에서 상기 수직 방향을 따라 가장 낮은 위치를 의미할 수 있다. 그리고 이의 위치는 서로 반대로 지칭될 수 있다.
예를 들어, 제1 절연층(111)의 두께는 제1 회로 패턴층(121)의 하면과 제2 회로 패턴층(122)의 상면 사이의 수직 거리를 의미할 수 있다. 예를 들어, 제2 절연층(112)의 두께는 제2 회로 패턴층(122)의 하면과 제3 회로 패턴층(123) 사이의 수직 거리를 의미할 수 있다. 예를 들어, 제3 절연층(113)의 두께는 제3 회로 패턴층(123)의 하면과 제4 회로 패턴층(124) 사이의 수직 거리를 의미할 수 있다.
상기 절연층(110)의 표면에는 회로 패턴층(120)이 배치된다.
예를 들어, 상기 제1 절연층(111)의 상면에는 제1 회로 패턴층(121)이 배치될 수 있다. 예를 들어, 상기 제1 절연층(111)의 하면 또는 제2 절연층(112)의 상면에는 제2 회로 패턴층(122)이 배치될 수 있다. 예를 들어, 상기 제2 절연층(112)의 하면 또는 제3 절연층(113)의 상면에는 제3 회로 패턴층(123)이 배치될 수 있다. 예를 들어, 상기 제3 절연층(113)의 하면에는 제4 회로 패턴층(124)이 배치될 수 있다.
실시 예에서, 회로 기판은 ETS(Embedded Trace Substrate) 공법을 이용하여 제조될 수 있다. 이에 따라, 상기 회로 기판에 포함된 복수의 회로 패턴들 중 적어도 하나는 ETS 구조를 가질 수 있다. 예를 들어, 상기 회로 기판의 최외층에 배치된 회로 패턴들 중 어느 하나의 최외층 회로 패턴층은 절연층에 매립될 수 있다.
예를 들어, 제1 절연층(111)의 상면에 배치된 제1 회로 패턴층(121)은 ETS 구조를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴층(121)은 상기 회로 기판의 제1 최외측에 배치된 회로 패턴층일 수 있다. 이에 따라, 상기 제1 회로 패턴층(121)의 상면은 상기 회로 기판의 제1 최외측으로 노출될 수 있다. 상기 제1 회로 패턴층(121)의 하면은 상기 제1 절연층(111)으로 덮일 수 있다. 상기 제1 회로 패턴층(121)의 측면의 적어도 일부는 상기 제1 절연층(111)으로 덮일 수 있다.
한편, 제2 회로 패턴층(122)은 상기 제1 절연층(111)의 하면으로부터 하측 방향으로 돌출될 수 있다. 예를 들어, 제2 회로 패턴층(122)은 상기 제2 절연층(112)의 상면에 매립된 구조를 가질 수 있다. 상기 제2 회로 패턴층(122)의 측면 및 하면은 상기 제2 절연층(112)으로 덮일 수 있다.
또한, 제3 회로 패턴층(123)은 상기 제2 절연층(112)의 하면으로부터 하측 방향으로 돌출될 수 있다. 예를 들어, 제3 회로 패턴층(123)은 상기 제3 절연층(113)의 상면에 매립된 구조를 가질 수 있다. 상기 제3 회로 패턴층(123)의 측면 및 하면은 상기 제3 절연층(113)으로 덮일 수 있다.
예를 들어, 제4 회로 패턴층(124)은 상기 제3 절연층(113)의 하면으로부터 하측 방향으로 돌출된 구조를 가질 수 있다. 예를 들어, 제4 회로 패턴층(124)은 회로 기판의 제2 최외측에 배치된 회로 패턴층일 수 있다. 이에 따라, 상기 제4 회로 패턴층(124)의 측면 및 하면은 상기 회로 기판의 제2 최외측으로 노출될 수 있다.
한편, 실시 예의 회로 패턴층(120)은 트레이스 및 패드를 포함할 수 있다. 예를 들어, 회로 기판의 제1 및 제2 최외측에 배치된 제1 회로 패턴층(121) 및 제4 회로 패턴층(124)은 칩 또는 외부 기판과 연결되는 패드를 포함할 수 있다. 또한, 상기 제1 회로 패턴층(121) 및 제4 회로 패턴층(124)은 상기 패드와 연결되는 트레이스를 포함할 수 있다.
상기 회로 패턴층(120)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 상기 회로 패턴층(120)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 회로 패턴층(120)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1 회로 패턴층(121), 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124) 중 적어도 하나는, 적어도 다른 하나와 다른 두께를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴층(121)의 두께는 상기 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124) 중 적어도 하나와 다른 두께를 가질 수 있다. 바람직하게, 상기 제1 회로 패턴층(121)의 두께는 상기 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124)의 두께보다 클 수 있다.
즉, 상기 제1 회로 패턴층(121)은 복수의 절연층의 최외층에 배치되면서 상기 최외층의 절연층 내에 매립된 구조를 가질 수 있다. 그리고, 상기 제1 회로 패턴층(121)은 반도체 소자 또는 외부 기판이 배치되는 패드를 포함할 수 있다. 따라서, 상기 제1 회로 패턴층(121)이 상대적으로 작은 두께를 가지는 경우, 상기 반도체 소자 또는 외부 기판과의 접합성이 저하될 수 있고, 이에 따른 전기적 신뢰성 및/또는 물리적 신뢰성이 저하될 수 있다. 또한, 상기 제1 회로 패턴층(121)이 상대적으로 작은 두께를 가지는 경우, 상기 반도체 소자 또는 외부 기판과의 결합 공정에서 상기 제1 회로 패턴층(121)이 패드가 무너지는 문제가 발생할 수 있다.
따라서, 상기 제1 회로 패턴층(121)은 다른 회로 패턴층보다 큰 두께를 가질 수 있다. 다만, 상기 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124)은 회로 패턴의 미세화를 위해 상기 제1 회로 패턴층(121)보다는 작은 두께를 가질 수 있다.
상기 제1 회로 패턴층(121)은 10㎛ 내지 35㎛의 두께를 가질 수 있다. 바람직하게, 상기 제1 회로 패턴층(121)은 12㎛ 내지 33㎛의 두께를 가질 수 있다. 더욱 바람직하게, 상기 제1 회로 패턴층(121)은 14㎛ 내지 30㎛의 두께를 가질 수 있다. 상기 제1 회로 패턴층(121)의 두께가 10㎛ 미만이면, 상기 반도체 소자 또는 외부 기판과의 결합성이 저하될 수 있다. 상기 제1 회로 패턴층(121)의 두께가 35㎛를 초과하면, 상기 제1 회로 패턴층(121)의 미세화가 어려울 수 있다. 즉, 상기 제1 회로 패턴층(121)의 두께는 도 5에서의 'T1'을 의미할 수 있다.
이때, 상기 제1 회로 패턴층(121)의 두께는 상기 제1 회로 패턴층(121)의 패드의 두께를 의미할 수 있다. 구체적으로, 상기 제1 회로 패턴층(121)의 패드의 두께를 의미할 수 있다. 바람직하게, 상기 제1 회로 패턴층(121)은 패드 및 트레이스를 포함할 수 있다. 그리고, 상기 제1 회로 패턴층(121)의 상기 패드의 두께는 상기 제1 회로 패턴층(121)의 트레이스의 두께와 다를 수 있다. 상기 제1 회로 패턴층(121)의 트레이스는 상기 제1 회로 패턴층(121)의 패드와 다른 층 구조를 가질 수 있다. 이에 대해서는 하기에서 더욱 상세히 설명하기로 한다.
상기 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124) 각각은 각각 8㎛ 내지 28㎛의 범위의 두께(T2, 도 5 참조)를 가질 수 있다. 예를 들어, 상기 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124) 각각은 각각 10㎛ 내지 25㎛의 범위의 두께(T2)를 가질 수 있다. 상기 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124) 각각은 12㎛ 내지 21㎛의 범위의 두께(T2)를 가질 수 있다. 상기 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124)의 각각의 두께(T2)가 8㎛ 미만이면, 저항이 증가하여 신호 전송 효율이 감소할 수 있다. 예를 들어, 상기 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124)의 각각의 두께(T2)가 8㎛ 미만이면, 신호 전송 손실이 증가할 수 있다. 예를 들어, 상기 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124)의 각각의 두께(T2)가 28㎛을 초과하면, 회로 패턴들의 선폭이 증가하고, 이에 따른 회로 기판의 전체적인 부피가 증가할 수 있다.
즉, 상기 제1 회로 패턴층(121)의 패드의 두께(T1)는 상기 제2 회로 패턴층(122)의 두께(T2)보다 클 수 있다. 즉, 상기 제1 회로 패턴층(121)의 패드 및 상기 제2 회로 패턴층(122) 각각은 시드층을 포함하는 구조를 가질 수 있다. 이때, 상기 제1 회로 패턴층(121)의 패드에 포함된 시드층의 두께가 제2 회로 패턴층(122)에 포함된 시드층의 두께보다 클 수 있다. 따라서, 상기 제1 회로 패턴층(121)의 패드의 두께(T1)는 상기 제2 회로 패턴층(122)의 두께(T2) 대비 시드층의 두께차이만큼 클 수 있다.
한편, 도 4 및 도 5를 참조하면 제1 회로 패턴층(121)은 패드(121-1) 및 트레이스(121-2)를 포함할 수 있다.
상기 패드(121-1)는 상기 제1 회로 패턴층(121) 중에서 반도체 소자 또는 인터포저가 결합되는 전극을 의미할 수 있다. 상기 트레이스(121-2)는 상기 제1 회로 패턴층(121)의 복수의 패드 사이를 연결하는 신호 라인일 수 있다.
상기 패드(121-1)는 제1 폭(W1)을 가질 수 있다. 예를 들어, 상기 패드(121-1)의 평면 형상이 원형인 경우, 상기 제1 폭(W1)은 상기 패드(121-1)의 직경을 의미할 수 있다. 또한, 상기 패드(121-1)의 평면 형상이 타원형인 경우, 상기 제1 폭(W1)은 상기 패드(121-1)의 장축 방향으로의 직경을 의미할 수 있다.
상기 패드(121-1)의 제1 폭(W1)은 40㎛ 내지 70㎛의 범위를 가질 수 있다. 바람직하게, 상기 패드(121-1)의 제1 폭(W1)은 42㎛ 내지 68㎛의 범위를 가질 수 있다. 더욱 바람직하게, 상기 패드(121-1)의 제1 폭(W1)은 45㎛ 내지 65㎛의 범위를 가질 수 있다. 상기 패드(121-1)의 제1 폭(W1)이 40㎛ 미만이면, 회로 기판상에 실장되는 칩과의 전기적 연결성이 저하될 수 있다. 상기 패드(121-1)의 제1 폭(W1)이 40㎛ 미만이면, 상기 패드를 통해 전달되는 신호의 허용 전류가 감소할 수 있다. 그리고 상기 허용 전류가 감소하는 경우, 신호 전달 특성이 저하될 수 있다. 상기 패드(121-1)의 제1 폭(W1)이 70㎛를 초과하면, 제한된 공간 내에서 칩과 연결되는 모든 패드를 배치하기 어려울 수 있다. 상기 패드(121-1)의 제1 폭(W1)이 70㎛를 초과하면, 회로 기판의 부피 및 반도체 패키지의 부피가 증가할 수 있다. 한편, 상기 패드(121-1)의 제1 폭(W1)은 상기 패드(121-1)의 하면의 폭을 의미할 수 있다. 예를 들어, 상기 패드(121-1)의 제1 폭(W1)은 상기 패드(121-1)의 제1 금속층(121-1a)의 폭을 의미할 수 있다.
상기 트레이스(121-2)의 선폭(W2)은 15㎛ 이하일 수 있다. 예를 들어, 상기 트레이스(121-2)의 선폭(W2)은 12㎛ 이하일 수 있다. 예를 들어, 상기 트레이스(121-2)의 선폭(W2)은 10㎛ 이하일 수 있다. 예를 들어, 상기 트레이스(121-2)의 선폭(W2)은 8㎛ 이하일 수 있다.
예를 들어, 상기 트레이스(121-2)의 선폭(W2)은 2㎛ 내지 15㎛의 범위를 가질 수 있다. 바람직하게, 상기 트레이스(121-2)의 선폭(W2)은 2.2㎛ 내지 12㎛의 범위를 가질 수 있다. 더욱 바람직하게, 상기 트레이스(121-2)의 선폭(W2)은 2.5㎛ 내지 10㎛의 범위를 가질 수 있다.
상기 트레이스(121-2)의 선폭(W2)이 2㎛ 미만이면, 상기 트레이스(121-2)의 신호 저항이 증가하고, 이에 따른 상기 회로 기판에 배치되는 칩과의 정상적인 통신이 어려울 수 있다. 또한, 상기 트레이스(121-2)의 선폭(W2)이 2㎛ 미만이면, 이의 구현이 어려울 뿐 아니라, 제조 공정에서 상기 트레이스(121-2)가 쉽게 무너지는 신뢰성 문제가 발생할 수 있다. 또한, 상기 트레이스(121-2)의 선폭(W2)이 15㎛를 초과하면, 제한된 공간 내에 상기 패드(121-1)와 연결되는 트레이스(121-2)를 모두 배치하기 어려울 수 있다. 상기 트레이스(121-2)의 선폭(W2)이 12㎛를 초과하면, 회로 기판 및 반도체 패키지의 부피가 증가할 수 있다.
또한, 복수의 패드(121-1) 사이, 복수의 트레이스(121-2) 사이, 또는 패드(121-1)와 트레이스(121-2) 사이의 간격(W3)은 2㎛ 내지 15㎛의 범위를 가질 수 있다. 예를 들어, 상기 간격(W3)은 2.2㎛ 내지 12㎛의 범위를 가질 수 있다. 예를 들어, 상기 간격(W3)은 2.5㎛ 내지 10㎛의 범위를 가질 수 있다.
상기 간격(W3)이 2㎛ 미만이면, 서로 이웃하는 회로 패턴들이 서로 연결됨에 따른 전기적 쇼트가 발생할 수 있다. 상기 간격(W3)이 2㎛ 미만이면, 이웃하는 회로 패턴들에서 전달되는 신호들 사이에 간섭이 발생할 수 있다. 또한, 상기 간격(W3)이 15㎛를 초과하면, 제한된 공간 내에서 패드(121-1) 및 트레이스(121-2)를 모두 배치하기 어려울 수 있다. 상기 간격(W3)이 15㎛를 초과하면, 회로 기판 및 반도체 패키지의 부피가 증가할 수 있다.
상기 제1 회로 패턴층(121)에 대해 구체적으로 설명하면 다음과 같다.
상기 제1 회로 패턴층(121)은 패드(121-1) 및 트레이스(121-1)를 포함할 수 있다.
상기 패드(121-1)는 복수의 금속층을 포함할 수 있다. 또한, 상기 트레이스(121-1)는 단일 금속층을 포함할 수 있다. 예를 들어, 상기 패드(121-1)는 제1 금속층(121-1a) 및 제2 금속층(121-1b)을 포함할 수 있다. 그리고, 상기 트레이스(121-1)는 상기 패드(121-1)의 제1 금속층(121-1a)에 대응하는 층만을 포함할 수 있다. 상기 제2 금속층(121-1b)은 상기 패드(121-1)의 범프 기능을 할 수 있다. 이에 따라, 상기 제2 금속층(121-1b)은 '범프'라고도 할 수 있다. 즉, 이하에서 설명되는 '범프'는 상기 패드(121-1)의 상기 제2 금속층(121-1b)을 의미할 수 있을 것이다.
상기 패드(121-1)의 상기 제1 금속층(121-1a)은 상기 제1 절연층(111) 내에 배치될 수 있다. 상기 패드(121-1)의 제1 금속층(121-1a)은 상기 제1 절연층(111) 내에 매립될 수 있다. 상기 패드(121-1)의 제1 금속층(121-1a)은 단차를 가질 수 있다. 예를 들어, 상기 패드(121-1)의 제1 금속층(121-1a)의 상면은 서로 다른 높이를 가지는 부분을 포함할 수 있다. 예를 들어, 상기 패드(121-1)의 상기 제1 금속층(121-1a)은 단차부(121SP)를 포함할 수 있다.
구체적으로, 상기 패드(121-1)의 제1 금속층(121-1a)은 상기 제2 금속층(121-1b)과 수직으로 중첩된 제1 부분과, 상기 제2 금속층(121-1b)과 수직으로 중첩되지 않는 제2 부분을 포함할 수 있다. 그리고, 상기 제1 금속층(121-1a)의 제1 부분 및 제2 부분의 상면은 서로 다른 높이를 가질 수 있다. 예를 들어, 상기 제1 금속층(121-1a)의 제1 부분의 상면은 상기 제1 금속층(121-1a)의 상기 제2 부분의 상면보다 높게 위치할 수 있다.
상기 패드(121-1)의 상기 제2 금속층(121-1b)은 상기 패드(121-1)의 상기 제1 금속층(121-1a) 상에 일정 높이를 가지고 배치될 수 있다. 상기 패드(121-1)의 상기 제2 금속층(121-1b)은 범프라고도 할 수 있다.
상기 패드(121-1)의 상기 제2 금속층(121-1b)의 폭은 상기 패드(121-1)의 상기 제1 금속층(121-1a)의 폭보다 작을 수 있다. 예를 들어, 상기 패드(121-1)의 제2 금속층(121-1b)은 상기 패드(121-1)의 제1 금속층(121-1a)의 상기 제2 부분보다 작은 폭을 가질 수 있고, 상기 패드(121-1)의 제1 금속층(121-1a)의 상기 제1 부분과 동일한 폭을 가질 수 있다.
상기 패드(121-1)의 제2 금속층(121-1b)은 상기 패드(121-1) 상에 반도체 소자 또는 인터포저의 안정적인 부착을 위해 제공될 수 있다.
상기 패드(121-1)의 상기 제1 금속층(121-1a) 및 제2 금속층(121-1b)은 서로 동일한 금속 물질을 포함할 수 있다. 예를 들어, 상기 패드(121-1)의 상기 제1 금속층(121-1a) 및 제2 금속층(121-1b)은 구리를 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 패드(121-1)의 제1 금속층(121-1a)은 상기 패드(121-1)의 제2 금속층(121-1b)을 시드층으로 전해 도금된 전해 도금층일 수 있다.
그리고, 상기 패드(121-1)의 제2 금속층(121-1b)은 상기 패드(121-1)의 상기 제1 금속층(121-1a) 및 상기 트레이스(121-1)를 전해 도금하기 위해 사용된 시드층일 수 있다.
일 실시 예에서, 상기 패드(121-1)의 제2 금속층(121-1b)은 무전해 도금층일 수 있다. 예를 들어, 상기 패드(121-1)의 제2 금속층(121-1b)은 화학동도금층일 수 있다.
다른 실시 예에서, 상기 패드(121-1)의 제2 금속층(121-1b)은 실시 예의 회로 기판을 제조하는데 사용된 캐리어 보드의 동박층일 수 있다.
즉, 실시 예의 회로 기판은 캐리어 보드(추후 설명)를 구성하는 동박층(Cu foil)을 시드층으로 전해 도금을 진행하여, 상기 제1 회로 패턴층(121)을 형성할 수 있다.
그리고 실시 예는 상기 시드층으로 사용된 동박층의 일부를 제거하지 않도록 한다. 예를 들어, 상기 시드층으로 사용된 동박층의 일부는 상기 제1 회로 패턴층(121)의 상기 패드(121-1)의 제2 금속층(121-1b)을 구성할 수 있다.
이에 따라, 상기 제1 회로 패턴층(121)의 패드(121-1)는 상기 제1 금속층(121-1a) 및 제2 금속층(121-1b)을 포함할 수 있다. 이와 다르게, 상기 제1 회로 패턴층(121)의 트레이스(121-1)는 상기 제1 금속층(121-1a)만을 포함할 수 있다. 즉, 상기 제2 금속층(121-1b)은 상기 패드(121-1)에 대응하는 제1 금속층(121-1a) 상에서만 제거되지 않기 때문일 수 있다.
그리고, 상기 패드(121-1)의 상기 제2 금속층(121-1b)은 상기 패드(121-1) 상에 접속 부재를 배치하기 위한 범프로 기능할 수 있다.
이때, 실시 예는 상기 패드(121-1)의 상기 제1 금속층(121-1a)을 전해도금하는데 사용한 제2 금속층(121-1b)을 상기 패드(121-1)의 범프로 활용할 수 있다. 이를 통해, 실시 예는 상기 범프를 추가로 형성하기 위한 시간, 재료 및 비용을 절감할 수 있다.
나아가, 실시 예는 상기 패드(121-1)의 상기 제1 금속층(121-1a)과 제2 금속층(121-1b) 사이의 접합력을 향상시킬 수 있다.
예를 들어, 비교 예는 상기 패드 상에 별도의 도금 공정을 진행하여 범프를 형성하고 있다. 이에 따라 상기 패드 상에는 상기 범프를 도금하는데 사용되는 시드층 및 전해 도금층을 포함할 수 있다. 이에 따라, 비교 예는 상기 패드, 상기 범프의 시드층 및 상기 범프의 전해 도금층 사이의 접합력이 저하되고, 이에 따른 회로 기판의 물리적 및 전기적 신뢰성이 저하될 수 있다. 이에 반하여, 실시 예는 상기 패드(121-1)의 제1 금속층(121-1a)을 전해도금하는데 사용한 시드층인 동박층을 이용하여 범프에 대응하는 제2 금속층(121-1b)을 형성할 수 있다. 이에 따라 실시 예는 범프로 기능하는 제2 금속층(121-1b)과 상기 패드(121-1)의 상기 제1 금속층(121-1a) 사이의 접합력 및 밀착력을 향상시킬 수 있다.
또한, 실시 예는 상기 범프의 높이 편차를 최소화할 수 있다. 예를 들어, 상기 패드(121-1)의 상기 제2 금속층(121-1b)은 캐리어 보드에 구비된 동박층일 수 있다. 이에 따라 상기 동박층은 균일한 두께 및 높이를 가질 수 있다. 그리고, 실시 예는 상기 동박층을 에칭으로 제거하여 상기 범프의 기능을 하는 상기 패드(121-1)의 상기 제2 금속층(121-1b)을 형성할 수 있다. 이때, 회로 기판에는 복수의 패드가 구비된다. 이때, 상기 복수의 패드 각각의 제2 금속층은 상기 동박층에 대응될 수 있다. 따라서, 실시 예는 복수의 패드의 각각의 제2 금속층이 균일한 두께 및 균일한 높이를 가질 수 있다. 이를 통해, 실시 예는 상기 패드(121-1) 상에 배치되는 반도체 소자 또는 외부 기판의 결합성을 향상시킬 수 있다. 또한, 실시 예는 상기 패드(121-1) 상에 상기 반도체 소자 또는 외부 기판이 안정적으로 결합되도록 할 수 있다. 이를 통해, 실시 예는 상기 반도체 소자 또는 외부 기판의 전기적 신뢰성 및/또는 물리적 신뢰성을 향상시킬 수 있다. 이를 통해 실시 예는 반도체 패키지의 제품 신뢰성을 향상시킬 수 있다.
나아가, 실시 예는 상기 패드(121-1)의 상기 제1 금속층(121-1a)의 시드층으로 사용한 제2 금속층(121-1b)을 에칭하는 것에 의해 상기 패드(121-1)의 범프를 구성할 수 있다. 이에 따라, 실시 예는 범프 기능을 하는 상기 패드(121-1)의 상기 제2 금속층(121-1b)의 폭을 줄일 수 있다.
이를 통해, 실시 예는 복수의 패드(121-1) 사이의 피치를 더욱 줄일 수 있다. 예를 들어, 상기 패드(121-1)의 피치는 각각의 패드의 제2 금속층들 사이의 피치를 기준으로 결정될 수 있다. 예를 들어, 상기 패드(121-1)의 제1 금속층들 사이의 피치를 줄일 수 있더라도 상기 제2 금속층들 사이의 피치를 줄이지 못하는 경우, 패드(121-1)의 피치는 상기 제2 금속층들의 피치에 대응하게 증가할 수밖에 없다.
이에 반하여, 실시 예는 상기 시드층으로 사용된 제2 금속층을 에칭하는 것으로 범프를 구성함으로써, 이의 폭을 줄일 수 있다. 이를 통해 실시 예는 복수의 패드들의 제2 금속층들 사이의 피치를 줄일 수 있다. 이에 의해 실시 예는 복수의 패드들의 제1 금속층들 사이의 피치도 줄일 수 있다. 따라서, 실시 예는 복수의 패드 사이의 피치를 줄일 수 있다. 이에 의해 실시 예는 회로 집적도를 더욱 향상시킬 수 있고, 회로 기판 및 반도체 패키지의 부피를 감소시킬 수 있다.
한편, 상기 패드(121-1)의 두께(T1)는 상기 설명한 바와 같이, 10㎛ 내지 35㎛, 12㎛ 내지 33㎛, 또는 14㎛ 내지 30㎛의 두께를 가질 수 있다.
상기 패드(121-1)의 상기 제1 금속층(121-1a)은 수평 방향 방향으로 복수의 영역으로 구분될 수 있다. 예를 들어, 상기 패드(121-1)의 상기 제1 금속층(121-1a)은 상기 제2 금속층(121-1b)와 수직으로 중첩된 제1 영역과, 상기 제2 금속층(121-1b)과 수직으로 중첩되지 않는 제2 영역을 포함할 수 있다.
그리고, 상기 패드(121-1)의 상기 제1 금속층(121-1a)의 제1 영역의 두께((T1-1)+(T1-2))는 8㎛ 내지 25㎛의 범위를 만족할 수 있다. 예를 들어, 상기 패드(121-1)의 상기 제1 금속층(121-1a)의 제1 영역의 두께((T1-1)+(T1-2))는 9㎛ 내지 23㎛의 범위를 만족할 수 있다. 예를 들어, 상기 패드(121-1)의 상기 제1 금속층(121-1a)의 제1 영역의 두께((T1-1)+(T1-2))는 10㎛ 내지 20㎛의 범위를 만족할 수 있다.
상기 제1 금속층(121-1a)의 상기 제2 영역의 두께(T1-1)는 6㎛ 내지 21㎛의 범위를 만족할 수 있다. 상기 제1 금속층(121-1a)의 상기 제2 영역의 두께(T1-1)는 7㎛ 내지 19㎛의 범위를 만족할 수 있다. 상기 제1 금속층(121-1a)의 상기 제2 영역의 두께(T1-1)는 8㎛ 내지 16㎛의 범위를 만족할 수 있다. 그리고, 상기 패드(121-1)의 상기 제1 금속층(121-1a)의 제2 영역의 두께(T1-1)는 상기 제1 회로 패턴층(121)의 트레이스(121-1)의 두께에 대응할 수 있다.
이에 따라, 상기 패드(121-1)의 단차부(121SP)의 두께(T1-2)는 2㎛ 내지 4㎛의 범위를 만족할 수 있다. 상기 단차부(121SP)의 두께(T1-2)가 2㎛ 미만이면, 상기 제1 절연층(111)의 상면에 상기 제2 금속층(121-1b)의 일부가 잔존하는 문제가 발생할 수 있다. 이를 통해 복수의 패드 사이가 서로 전기적으로 연결되는 회로 쇼트 문제가 발생할 수 있다. 또한, 상기 패드(121-1)의 단차부(121SP)의 두께(T1-2)가 2㎛ 미만이면, 접속 부재가 상기 패드(121-1)로부터 수평 방향으로 확산될 수 있다. 그리고, 상기 접속 부재가 확산되는 경우, 상기 확산되는 접속 부재에 의해 이웃하는 복수의 패드 사이가 전기적으로 연결되는 회로 쇼트 문제가 발생할 수 있다. 상기 패드(121-1)의 단차부(121SP)의 두께(T1-2)가 4㎛를 초과하면, 상기 접속 부재의 도포량이 증가하고, 이에 따른 상기 접속 부재의 강성이 저하될 수 있다. 상기 패드(121-1)의 단차부(121SP)의 두께(T1-2)가 4㎛를 초과하면, 복수의 패드 상에 각각 배치되는 접속 부재의 높이 또는 두께에 편차가 발생할 수 있다. 그리고, 상기 편차가 발생하는 경우, 반도체 소자 또는 외부 기판과의 결합성이 저하될 수 있다.
한편, 상기 패드(121-1)의 단차부(121SP)의 두께(T1-2)는 상기 제1 절연층(111)의 상면으로부터 상기 패드(121-1)의 상면의 최하단까지의 수직 거리를 의미할 수 있다.
또한, 상기 패드(121-1)의 상기 제2 금속층(121-1b)의 두께(T1-3)는 2.2㎛ 내지 10㎛의 범위를 가질 수 있다. 예를 들어, 상기 패드(121-1)의 상기 제2 금속층(121-1b)의 두께(T1-3)는 3㎛ 내지 8㎛의 범위를 가질 수 있다. 예를 들어, 상기 패드(121-1)의 상기 제2 금속층(121-1b)의 두께(T1-3)는 4㎛ 내지 6㎛의 범위를 가질 수 있다. 이때, 상기 제2 금속층(121-1b)의 두께(T1-3)는 상기 설명한 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124) 중 적어도 하나의 두께(T2)보다 작을 수 있다.
구체적으로, 상기 제2 회로 패턴층(122)은 시드층(122-1) 및 전해 도금층(122-2)을 포함할 수 있다. 그리고, 상기 제2 금속층(121-1b)의 두께(T1-3)는 상기 제2 회로 패턴층(122)의 시드층(122-1)의 두께보다는 크면서, 상기 제2 회로 패턴층(122)의 전해 도금층(122-2)의 두께보다는 작을 수 있다.
또한, 상기 제3 회로 패턴층(123)은 시드층(123-1) 및 전해 도금층(123-2)을 포함할 수 있다. 그리고, 상기 제2 금속층(121-1b)의 두께(T1-3)는 상기 제3 회로 패턴층(123)의 시드층(123-1)의 두께보다는 크면서, 상기 제3 회로 패턴층(123)의 전해 도금층(123-2)의 두께보다는 작을 수 있다.
또한, 상기 제4 회로 패턴층(124)은 시드층(124-1) 및 전해 도금층(124-2)을 포함할 수 있다. 그리고, 상기 제2 금속층(121-1b)의 두께(T1-3)는 상기 제4 회로 패턴층(124)의 시드층(124-1)의 두께보다는 크면서, 상기 제4 회로 패턴층(124)의 전해 도금층(124-2)의 두께보다는 작을 수 있다.
상기 패드(121-1)의 상기 제2 금속층(121-1b)의 두께(T1-3)가 2.2㎛ 미만이면, 상기 제1 금속층(121-1a)이 상기 패드(121-1)의 상기 제1 금속층(121-1a)을 전해 도금하기 위한 시드층으로 기능하지 못할 수 있다. 상기 패드(121-1)의 상기 제2 금속층(121-1b)의 두께(T1-3)가 2.2㎛ 미만이면, 상기 제2 금속층(121-1b)이 접속 부재의 안착을 위한 범프로 기능하지 못할 수 있다.
상기 패드(121-1)의 상기 제2 금속층(121-1b)의 두께(T1-3)가 10㎛를 초과하면, 상기 제2 금속층(121-1b)을 이용하여 전해 도금된 제1 금속층(121-1a)의 미세화가 어려울 수 있다. 상기 패드(121-1)의 상기 제2 금속층(121-1b)의 두께(T1-3)가 5.0㎛를 초과하면, 상기 범프로 기능하는 제2 금속층(121-1b)의 에칭 시간이 증가할 수 있다. 또한, 상기 패드(121-1)의 상기 제2 금속층(121-1b)의 두께(T1-3)가 10.0㎛를 초과하면, 상기 범프로 기능하는 제2 금속층(121-1b)의 에칭시 에칭액의 에칭 레이트로 인해 패드의 측면이 곡면을 이룰 수 있고, 이때 상기 패드(121-1)의 상부가 무너지는 문제가 발생할 수 있다. 나아가, 도 8a 또는 도 8b를 참조하면, 또한, 상기 패드(121-1)의 상기 제2 금속층(121-1b)의 두께(T1-3)가 10.0㎛를 초과하면, 상기 에칭 레이트로 인해 제2 금속층(121-1b)의 상면이 뾰족한 산 모양을 가지거나, 제2 금속층(121-b)와 제1 금속층(121-1a)의 경계면의 폭이 너무 좁아 탈막 문제가 발생할 수 있다.
한편, 도 6의 (a)를 참조하면, 상기 패드(121-1)의 제1 금속층(121-1a)의 평면 형상은 타원 형상을 가질 수 있다. 이에 따라, 상기 패드(121-1)의 상기 제2 금속층(121-1b)은 상기 제1 금속층(121-1a)에 대응하는 타원 형상을 가지고 상기 제1 금속층(121-1a) 상에 배치될 수 있다.
이때, 상기 패드(121-1)의 상기 제1 금속층(121-1a)의 장축 방향으로의 폭(W1-1)은 40㎛ 내지 70㎛의 범위를 가질 수 있다. 바람직하게, 상기 패드(121-1)의 상기 제1 금속층(121-1a)의 장축 방향으로의 폭(W1-1)은 42㎛ 내지 68㎛의 범위를 가질 수 있다. 더욱 바람직하게, 상기 패드(121-1)의 상기 제1 금속층(121-1a)의 장축 방향으로의 폭(W1-1)은 45㎛ 내지 65㎛의 범위를 가질 수 있다. 상기 패드(121-1)의 상기 제1 금속층(121-1a)의 장축 방향으로의 폭(W1-1)이 40㎛ 미만이면, 회로 기판상에 실장되는 칩과의 전기적 연결성이 저하될 수 있다. 상기 패드(121-1)의 상기 제1 금속층(121-1a)의 장축 방향으로의 폭(W1-1)이 40㎛ 미만이면, 상기 패드를 통해 전달되는 신호의 허용 전류가 감소할 수 있다. 그리고 상기 허용 전류가 감소하는 경우, 신호 전달 특성이 저하될 수 있다. 상기 패드(121-1)의 상기 제1 금속층(121-1a)의 장축 방향으로의 폭(W1-1)이 70㎛를 초과하면, 제한된 공간 내에서 칩과 연결되는 모든 패드를 배치하기 어려울 수 있다. 상기 패드(121-1)의 상기 제1 금속층(121-1a)의 장축 방향으로의 폭(W1-1)이 70㎛를 초과하면, 회로 기판의 부피 및 반도체 패키지의 부피가 증가할 수 있다.
한편, 상기 패드(121-1)의 상기 제1 금속층(121-1a)의 단축 방향으로의 폭(W1-2)은 상기 패드(121-1)의 상기 제1 금속층(121-1a)의 장축 방향으로의 폭(W1-1)의 30% 내지 60%의 범위를 만족할 수 있다. 예를 들어, 상기 패드(121-1)의 상기 제1 금속층(121-1a)의 단축 방향으로의 폭(W1-2)은 상기 패드(121-1)의 상기 제1 금속층(121-1a)의 장축 방향으로의 폭(W1-1)의 35% 내지 55%의 범위를 만족할 수 있다. 예를 들어, 상기 패드(121-1)의 상기 제1 금속층(121-1a)의 단축 방향으로의 폭(W1-2)은 상기 패드(121-1)의 상기 제1 금속층(121-1a)의 장축 방향으로의 폭(W1-1)의 35% 내지 52%의 범위를 만족할 수 있다. 상기 패드(121-1)의 상기 제1 금속층(121-1a)의 단축 방향으로의 폭(W1-2)이 상기 패드(121-1)의 상기 제1 금속층(121-1a)의 장축 방향으로의 폭(W1-1)의 30% 미만이면, 상기 패드(121-1)의 상기 제1 금속층(121-1a) 상에 상기 제2 금속층(121-1b)이 안정적으로 배치되지 못할 수 있다. 또한, 상기 패드(121-1)의 상기 제1 금속층(121-1a)의 단축 방향으로의 폭(W1-2)이 상기 패드(121-1)의 상기 제1 금속층(121-1a)의 장축 방향으로의 폭(W1-1)의 55%를 초과하면, 상기 패드(121-1)가 차지하는 면적이 증가하고, 이에 따른 회로 집적도가 감소할 수 있다.
한편, 상기 패드(121-1)의 제2 금속층(121-1b)의 장축 방향으로의 폭(W4-1)은 25㎛ 내지 60㎛의 범위를 가질 수 있다. 바람직하게, 상기 패드(121-1)의 제2 금속층(121-1b)의 장축 방향으로의 폭(W4-1)은 28㎛ 내지 58㎛의 범위를 가질 수 있다. 더욱 바람직하게, 상기 패드(121-1)의 제2 금속층(121-1b)의 장축 방향으로의 폭(W4-1)은 30㎛ 내지 55㎛의 범위를 가질 수 있다. 상기 패드(121-1)의 제2 금속층(121-1b)의 장축 방향으로의 폭(W4-1)이 25㎛ 미만이면, 상기 제2 금속층(121-1b)이 범프로 기능하지 못할 수 있고, 이에 의해 상기 제2 금속층(121-1b) 상에 접속 부재가 안정적으로 배치되지 못할 수 있다. 상기 패드(121-1)의 제2 금속층(121-1b)의 장축 방향으로의 폭(W4-1)이 25㎛ 미만이면, 상기 접속 부재와의 접촉 면적의 상승 효과가 미비할 수 있다. 상기 패드(121-1)의 제2 금속층(121-1b)의 장축 방향으로의 폭(W4-1)이 60㎛을 초과하면, 회로 집적도가 저하될 수 있다.
한편, 상기 패드(121-1)의 제2 금속층(121-1b)의 단축 방향으로의 폭(W4-2)은 상기 패드(121-1)의 제2 금속층(121-1b)의 장축 방향으로의 폭(W4-1)의 30% 내지 60%의 범위를 만족할 수 있다. 예를 들어, 상기 패드(121-1)의 제2 금속층(121-1b)의 단축 방향으로의 폭(W4-2)은 상기 패드(121-1)의 제2 금속층(121-1b)의 장축 방향으로의 폭(W4-1)의 35% 내지 55%의 범위를 만족할 수 있다. 예를 들어, 상기 패드(121-1)의 제2 금속층(121-1b)의 단축 방향으로의 폭(W4-2)은 상기 패드(121-1)의 제2 금속층(121-1b)의 장축 방향으로의 폭(W4-1)의 38% 내지 52%의 범위를 만족할 수 있다.
이에 따라, 상기 패드(121-1)의 평면에서, 상기 제1 금속층(121-1a)의 최외측단에서 상기 제2 금속층(121-1b)의 최외측단까지의 수평 거리(W5)는 10㎛ 내지 45㎛의 범위를 만족할 수 있다. 예를 들어, 상기 패드(121-1)의 평면에서, 상기 제1 금속층(121-1a)의 최외측단에서 상기 제2 금속층(121-1b)의 최외측단까지의 수평 거리(W5)는 12㎛ 내지 43㎛의 범위를 만족할 수 있다. 예를 들어, 상기 패드(121-1)의 평면에서, 상기 제1 금속층(121-1a)의 최외측단에서 상기 제2 금속층(121-1b)의 최외측단까지의 수평 거리(W5)는 15㎛ 내지 40㎛의 범위를 만족할 수 있다.
한편, 도 6의 (b)에 도시된 바와 같이, 상기 패드(121-1)의 평면 형상이 원형인 경우, 상기 패드(121-1)의 제1 금속층(121-1a)은 도 6의 (a)에서의 장축 방향으로의 폭(W1-1)에 대응하는 범위의 폭(W1)을 가질 수 있다. 또한, 상기 패드(121-1)의 제2 금속층(121-1b)은 도 6의 (a)에서의 장축 방향으로의 폭(W4-1)에 대응하는 폭(W4)을 가질 수 있다.
한편, 실시 예의 회로 기판은 관통 전극(130)을 포함할 수 있다.
상기 관통 전극(130)은 실시 예의 회로 기판에 포함된 절연층(110)을 관통할 수 있다. 그리고 상기 관통 전극(130)은 서로 다른 층에 배치된 회로 패턴층들 사이를 전기적으로 연결할 수 있다. 이때, 상기 관통 전극(130)은 1개의 절연층만을 관통할 수 있고, 적어도 2개 이상의 절연층을 공통으로 관통할 수도 있다.
예를 들어, 회로 기판은 제1 관통 전극(131)을 포함할 수 있다. 상기 제1 관통 전극(131)은 상기 제1 절연층(111)을 관통할 수 있다. 상기 제1 관통 전극(131)은 상기 제1 회로 패턴층(121)과 상기 제2 회로 패턴층(122) 사이를 전기적으로 연결할 수 있다. 예를 들어, 상기 제1 관통 전극(131)의 상면은 상기 제1 회로 패턴층(121)의 하면과 직접 연결될 수 있다. 예를 들어, 상기 제1 관통 전극(131)의 하면은 상기 제2 회로 패턴층(122)의 상면과 직접 연결될 수 있다. 그리고, 상기 제1 회로 패턴층(121) 및 상기 제2 회로 패턴층(122)은 상기 제1 관통 전극(131)을 통해 상호 전기적으로 연결되어 신호를 전달할 수 있다.
예를 들어, 회로 기판은 제2 관통 전극(132)을 포함할 수 있다. 상기 제2 관통 전극(132)은 제2 절연층(112)을 관통할 수 있다. 상기 제2 관통 전극(132)은 상기 제2 회로 패턴층(122)과 상기 제3 회로 패턴층(123) 사이를 전기적으로 연결할 수 있다. 예를 들어, 상기 제2 관통 전극(132)의 상면은 상기 제2 회로 패턴층(122)의 하면과 직접 연결될 수 있다. 예를 들어, 상기 제2 관통 전극(132)의 하면은 상기 제3 회로 패턴층(123)의 상면과 직접 연결될 수 있다. 이에 따라, 상기 제2 회로 패턴층(122)과 상기 제3 회로 패턴층(123)은 상기 제2 관통 전극(132)을 통해 상호 직접 전기적으로 연결되어 신호를 전달할 수 있다.
예를 들어, 회로 기판은 제3 관통 전극(133)을 포함할 수 있다. 상기 제3 관통 전극(133)은 제3 절연층(113)을 관통하며 형성될 수 있다. 상기 제3 관통 전극(133)은 상기 제3 회로 패턴층(123)과 상기 제4 회로 패턴층(124)을 전기적으로 연결할 수 있다. 예를 들어, 상기 제3 관통 전극(133)의 상면은 상기 제3 회로 패턴층(123)의 하면과 직접 연결될 수 있다. 예를 들어, 상기 제3 관통 전극(133)의 하면은 상기 제4 회로 패턴층(124)의 상면과 직접 연결될 수 있다. 이에 따라, 상기 제3 회로 패턴층(123)과 상기 제4 회로 패턴층(124)은 상호 전기적으로 연결되어 신호를 전달할 수 있다.
상기와 같은 제1 관통 전극(131), 제2 관통 전극(132) 및 제3 관통 전극(133)은 상기 절연층(110)을 관통하는 관통 홀을 전도성 물질로 충진하는 것에 의해 형성될 수 있다.
상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 예를 들어, 상기 관통 홀은 밀링(Milling), 드릴(Drill), 라우팅(Routing), UV 레이저, CO2 레이저, 아미노실란 약품, 및 케톤류 약품 중 어느 하나를 이용하여 형성될 수 있다.
상기 관통 전극을 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있다. 그리고, 상기 관통 홀의 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나를 이용할 수 있다.
한편, 상기 제1 관통 전극(131), 제2 관통 전극(132) 및 제3 관통 전극(133) 각각은 서로 대응하는 폭을 가질 수 있다.
예를 들어, 상기 제1 관통 전극(131)은 상기 제1 회로 패턴층(121)에 인접한 영역으로부터 상기 제2 회로 패턴층(122)을 향할수록 폭이 증가하는 경사를 가질 수 있다. 예를 들어, 상기 제1 관통 전극(131)은 상기 제1 회로 패턴층(121)에 인접한 상면으로부터 상기 제2 회로 패턴층(122)에 인접한 하면을 향할수록 폭이 증가하는 경사를 가질 수 있다.
상기 제1 관통 전극(131)의 상면의 폭(W6)은 30㎛ 내지 50㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1 관통 전극(131)의 상면의 폭(W6)은 30㎛ 내지 45㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1 관통 전극(131)의 상면의 폭(W6)은 30㎛ 내지 40㎛의 범위를 만족할 수 있다. 또한, 상기 제1 관통 전극(131)의 하면의 폭(W7)은 40㎛ 내지 65㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1 관통 전극(131)의 하면의 폭(W7)은 40㎛ 내지 60㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제1 관통 전극(131)의 하면의 폭(W7)은 40㎛ 내지 55㎛의 범위를 만족할 수 있다. 상기 제1 관통 전극(131)의 상면 및 하면의 각각의 폭(W6, W7)이 상기 범위를 벗어나는 경우, 상기 제1 관통 전극(131)이 상기 제1 절연층(111)을 관통하지 않을 수 있다. 상기 제1 관통 전극(131)의 상면 및 하면의 각각의 폭(W6, W7)이 상기 범위를 벗어나는 경우, 신호 전달 특성이 저하될 수 있다. 상기 제1 관통 전극(131)의 상면 및 하면의 각각의 폭(W6, W7)이 상기 범위를 벗어나는 경우, 복수의 제1 관통 전극 사이의 피치가 증가하고, 이에 따른 회로 집적도가 저하될 수 있다.
한편, 실시 예의 회로 기판은 보호층을 포함할 수 있다.
상기 보호층은 절연층(110) 상에 배치된 제1 보호층(150)을 포함할 수 있다. 또한, 상기 보호층은 절연층(110) 하에 배치된 제2 보호층(160)을 포함할 수 있다.
예를 들어, 상기 제1 보호층(150)은 제1 절연층(111) 상에 배치될 수 있다. 그리고, 상기 제2 보호층(160)은 제3 절연층(113) 하에 배치될 수 있다.
상기 제1 보호층(150) 및 제2 보호층(160)은 솔더 레지스트일 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 보호층(150)은 적어도 하나의 제1 개구(150a)를 포함할 수 있다. 상기 제1 보호층(150)의 제1 개구(150a)는 상기 패드(121-1)와 수직으로 중첩될 수 있다. 나아가, 상기 제1 보호층(150)의 상기 제1 개구(150a)의 폭(W5)은 상기 패드(121-1)의 제2 금속층(121-1b)의 폭(W4)보다 클 수 있다. 상기 패드(121-1)의 상기 제2 금속층(121-1b)의 측면의 적어도 일부는 상기 제1 보호층(150)과 접촉하지 않을 수 있다.
한편, 상기 제2 보호층(160)의 적어도 하나의 제2 개구(160a)를 포함할 수 있다.
상기 제1 보호층(150) 및 상기 제2 보호층(160)은 상기 제1 보호층(150) 및 상기 제2 보호층(160)은에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 상기 제1 보호층(150) 및 상기 제2 보호층(160)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 상기 제1 보호층(150) 및 상기 제2 보호층(160)은 포토 솔더 레지스트층, 커버-레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.
상기 제1 보호층(150) 및 상기 제2 보호층(160)의 각각의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(150) 및 상기 제2 보호층(160)의 각각의 두께는 1㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 제1 보호층(150) 및 상기 제2 보호층(160)의 각각의 두께는 5㎛ 내지 20㎛일 수 있다.
상기 제1 보호층(150) 및 상기 제2 보호층(160)의 각각의 두께가 20㎛ 초과인 경우, 반도체 패키지의 두께가 증가하여 박판화가 어려울 수 있고, 또는 상기 제1 보호층(150) 및 상기 제2 보호층(160) 사이에 배치되는 절연층에 인가되는 응력이 커질 수 있다. 상기 제1 보호층(150) 및 상기 제2 보호층(160)의 두께가 1㎛ 미만인 경우, 기판에 포함된 회로 패턴층이 안정적으로 보호되기 어려울 수 있고, 이에 의해 전기적 신뢰성 또는 물리적 신뢰성이 저하될 수 있다.
한편, 실시 예에서, 회로 패턴층 및 관통 전극들은 복수의 층 구조를 가질 수 있다. 다만, 실시 예에서, 제1 회로 패턴층(121)의 패드(121-1)는 복수의 층 구조를 가질 수 있고, 회로 패턴층(121)의 트레이스(121-1)는 단층 구조를 가질 수 있다.
도 7을 참조하면, 상기 제1 회로 패턴층(121)은 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124)과 다른 층 구조를 가질 수 있다.
상기 제1 회로 패턴층(121)의 패드(121-1)는 제1 금속층(121-1a) 및 제2 금속층(121-1b)을 포함할 수 있다. 그리고, 상기 제1 회로 패턴층(121)의 트레이스(121-1)는 상기 패드(121-1)의 제1 금속층(121-1a)의 일부에 대응하는 층만을 포함할 수 있다.
이와 다르게, 상기 제2 회로 패턴층(122), 제3 회로 패턴층(123) 및 제4 회로 패턴층(124)은 각각 시드층 및 전해 도금층을 포함할 수 있다.
예를 들어, 상기 제2 회로 패턴층(122)은 시드층(122-1) 및 전해 도금층(122-2)을 포함할 수 있다. 예를 들어, 제3 회로 패턴층(123)은 시드층(123-1) 및 전해 도금층(123-2)을 포함할 수 있다. 예를 들어, 제4 회로 패턴층(124)은 시드층(124-1) 및 전해 도금층(124)을 포함할 수 있다. 또한, 이에 대응하게, 회로 기판에 포함된 비아는 시드층 및 전해 도금층을 포함할 수 있다. 예를 들어, 제1 관통 전극(131)은 시드층(131-1) 및 전해 도금층(131-2)을 포함할 수 있다. 예를 들어, 제2 관통 전극(132)은 시드층(132-1) 및 전해 도금층(132-2)을 포함할 수 있다. 예를 들어, 제3 관통 전극(133)은 시드층(133-1) 및 전해 도금층(133-2)을 포함할 수 있다.
한편, 실시 예의 회로 기판이 MSAP 공법으로 제조되는 경우, 상기 제2 회로 패턴층, 제3 회로 패턴층 및 제4 회로 패턴층 중 적어도 하나는 동박층에 대응하는 금속층을 더 포함할 수 있을 것이다.
한편, 도 8a를 참조하면, 이전 실시 예에서의 상기 제1 회로 패턴층(121)의 패드(121-1) 및 트레이스(121-1)의 수직 단면 형상은 각각 사각 형상을 가졌다. 이때, 실시 예의 상기 제1 회로 패턴층(121)의 패드(121-1)의 제1 금속층(121-1a)의 일부 및 상기 제2 금속층(121-1b)은 에칭으로 제거될 수 있다.
따라서, 상기 제1 회로 패턴층(121)의 패드(121-1)의 제1 금속층(121-1a)의 일부 및 상기 제2 금속층(121-1b)은 에칭으로 제거된 곡면의 측면을 포함할 수 있다.
예를 들어, 상기 패드(121-1)의 상기 제1 금속층(121-1a)의 측면의 일부는 상기 에칭으로 제거됨에 따라 두께 방향으로 곡률을 가지는 곡면의 측면(121-1aS)을 포함할 수 있다.
또한, 상기 패드(121-1)의 상기 제2 금속층(121-1b)은 상기 에칭으로 제거됨에 따라 두께 방향으로 곡률을 가지는 곡면의 측면(121-1bS)을 포함할 수 있다.
이때, 상기 제1 보호층(150)의 적어도 일부는 상기 패드(121-1)의 제1 금속층(121-1a)의 측면(121-1aS)과 접촉할 수 있다. 예를 들어, 상기 패드(121-1)의 제1 금속층(121-1a)의 측면(121-1aS)의 적어도 일부는 상기 제1 보호층(150)으로 덮일 수 있다. 이때, 상기 제1 보호층(150)의 개구의 내벽은 상기 제1 절연층(111)의 상면에 대해 직각의 경사를 가질 수 있다. 이와 다르게, 상기 제1 보호층(150)의 개구의 내벽은 직각이 아닌 특정 방향으로 기울어진 경사를 가질 수 있다. 이에 대해서는 하기에서 설명하기로 한다.
또한, 상기 제1 보호층(150)의 하면은 단차를 가질 수 있다. 즉, 상기 패드(121-1)의 제1 금속층(121-1a)은 단차부(121SP)를 포함할 수 있다. 이에 따라, 상기 제1 절연층(111)의 상면과 상기 패드(121-1)의 제1 금속층(121-1a) 사이에도 단차가 구비될 수 있다. 따라서, 상기 제1 보호층(150)은 상기 제1 절연층(111)의 상면에 배치되는 제1 부분과 상기 단차부(121SP) 상에 배치되는 제2 부분을 포함할 수 있다. 상기 제1 보호층(150)의 상기 제1 부분과 상기 제2 부분은 단차를 가질 수 있다.
나아가, 상기 제1 절연층(111)은 상기 단차부(121SP)와 수평으로 중첩되는 내측면을 포함할 수 있다. 상기 제1 절연층(111)의 내측면은 상기 제1 절연층(111)의 상면가 연결되면서 상기 패드(121-1)의 상기 제1 금속층(121-1a)과 접촉하지 않는 부분을 의미할 수 있다. 그리고, 상기 제1 보호층(150)은 상기 제1 절연층(111)의 상기 내측면과 접촉할 수 있다. 예를 들어, 상기 제1 절연층(111)의 상기 내측면은 상기 제1 보호층(150)으로 덮일 수 있다.
따라서, 실시 예는 상기 제1 보호층(150)의 적어도 일부가 상기 제1 절연층(111)의 내측면을 덮으며 배치될 수 있고, 이에 따라 상기 제1 절연층(111)과 상기 제1 보호층(150) 사이의 접착 면적을 증가시켜 밀착력을 향상시킬 수 있다. 나아가, 상기 패드(121-1) 상에 배치되는 솔더와 같은 접속 부재가 상기 제1 보호층(150)과 상기 제1 절연층(111) 사이의 계면으로 침투하는 것을 방지할 수 있다. 이에 따라, 회로 기판의 물리적 신뢰성 및/또는 전기적 신뢰성을 더욱 향상시킬 수 있다.
한편, 도 8b를 참조하면, 상기 제1 보호층(150)의 개구의 내벽(150S)은 경사를 가질 수 있다. 예를 들어, 상기 제1 보호층(150)의 개구의 폭은 수직 방향으로 서로 다른 폭을 가질 수 있다. 이때, 도면에서는 상기 제1 보호층(150)의 개구의 내벽(150S)이 수직 방향으로 곡면의 경사를 가진다는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제1 보호층(150)의 개구의 내벽(150S)은 특정 방향으로 기울어진 직선의 경사를 가질 수도 있을 것이다.
한편, 상기 제1 보호층(150)의 개구는 폭이 변화하는 영역을 포함할 수 있다. 예를 들어, 상기 제1 보호층(150)의 개구는 상기 제1 보호층(150)의 상면에서 상기 제1 보호층(150)의 하면으로 갈수록 폭이 변화할 수 있다. 바람직하게, 상기 제1 보호층(150)의 개구는 상기 제1 보호층(150)의 상면에서 하면으로 갈수록 폭이 감소할 수 있다.
예를 들어, 상기 제1 보호층(150)의 개구의 상단 폭(W8)과 하단 폭(W9)은 다를 수 있다. 그리고, 상기 제1 보호층(150)의 개구의 상단 폭(W8)은 상기 제1 보호층(150)의 개구의 하단 폭(W9)보다 클 수 있다.
예를 들어, 상기 제1 보호층(150)의 개구의 상단 폭(W8)은 상기 패드(121-1)의 제1 금속층(121-1a)의 폭(W1)보다 클 수 있다. 예를 들어, 상기 제1 보호층(150)의 개구의 하단 폭(W9)은 상기 패드(121-1)의 상기 제1 금속층(121-1a)의 폭(W1)보다 작을 수 있다. 따라서, 상기 패드(121-1)의 제1 금속층(121-1a)의 측면(121-1aS)의 적어도 일부는 상기 제1 보호층(150)으로 덮일 수 있다.
실시 예는 상기와 같이, 상기 제1 보호층(150)의 개구의 상단 폭(W8)과 하단 폭(W9)의 조절을 통해 제한된 개구 영역 내에 더욱 많은 양의 솔더가 배치될 수 있도록 할 수 있다. 이를 통해, 실시 예는 상기 솔더와 상기 패드(121-1) 사이의 결합력을 향상시킬 수 있고, 나아가 상기 솔더를 통한 반도체 소자와의 결합력도 향상시킬 수 있다.
한편, 도 9를 참조하면, 상기 제1 회로 패턴층(121)의 상기 패드(121-1) 상에는 표면 처리층(170)이 배치될 수 있다.
상기 표면 처리층(170)은 상기 패드(121-1)의 상기 제1 금속층(121-1a) 및 제2 금속층(121-1b) 상에 배치될 수 있다.
상기 표면 처리층(170)은 복수의 부분으로 구분될 수 있다. 예를 들어, 상기 표면 처리층(170)은 상기 패드(121-1)의 상기 제1 금속층(121-1a)의 단차부(121SP)에 구비되는 제1 부분과, 상기 패드(121-1)의 상기 제2 금속층(121-1b)의 측면에 구비되는 제2 부분과, 상기 패드(121-1)의 상기 제2 금속층(121-1b)의 상면에 구비되는 제3 부분을 포함할 수 있다.
상기 표면 처리층(170)은 OSP(Organic Solderability Preservative) 층일 수 있다. 예를 들어, 표면 처리층(170)은 상기 벤지미다졸(Benzimidazole)과 같은 유기물로 코팅된 유기 코팅층일 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 표면 처리층(170)은 도금층일 수 있다. 예를 들어, 상기 표면 처리층(170)은 니켈(Ni) 도금층, 팔라듐(Pd) 도금층 및 금(Au) 도금층 중 적어도 하나 이상을 포함할 수 있다.
한편, 상기 표면 처리층(170)의 두께는 상기 단차부(121SP)의 두께(T1-2)보다 작을 수 있다. 또한, 상기 표면 처리층(170)의 두께는 상기 패드(121-1)의 제2 금속층(121-1b)의 두께(T1-3)보다 작을 수 있다.
예를 들어, 상기 표면 처리층(170)은 상기 패드(121-1)의 상기 제1 금속층(121-1a)의 단차부(121SP)에 배치되는 부분을 포함할 수 있다. 이때, 상기 단차부(121SP)에 배치되는 상기 표면 처리층(170)의 두께는 상기 단차부(121SP)의 두께(T1-2)보다 작을 수 있다. 따라서, 상기 단차부(121SP) 내에서, 상기 표면 처리층(170)의 상면은 상기 제1 절연층(111)의 상면보다 낮게 위치할 수 있다. 이를 통해, 실시 예는 상기 표면 처리층(170)의 적어도 일부가 상기 단차부(121SP)를 벗어나 제1 절연층(111)의 상면으로 확장되는 것을 방지할 수 있다. 즉, 상기 표면 처리층(170)에서 상기 단차부(121SP) 상에 배치되는 부분의 폭은 상기 단차부(121SP)의 폭과 동일할 수 있다. 즉, 상기 표면 처리층(170)은 상기 단차부(121SP) 상에서 단차부(121SP)를 벗어난 영역으로 확장되지 않을 수 있다. 이를 통해, 실시 예는 인접하는 복수의 패드들이 상기 표면 처리층(170)에 의해 서로 전기적으로 연결되는 회로 쇼트 문제를 해결할 수 있고, 이를 통해 전기적 신뢰성을 향상시킬 수 있다. 나아가, 실시 예는 상기 표면 처리층(170)의 확장에 따른 수치를 고려하지 않아도 됨으로써, 복수의 패드 사이의 피치를 더욱 줄일 수 있다.
도 10을 참조하면, 이전 실시 예에서의 상기 패드(121-1)의 제2 금속층(121-1b)의 폭은 상기 제1 금속층(121-1a)의 폭보다 작은 폭을 가졌다.
이와 다르게, 제2 실시 예의 회로 기판은 제1 절연층(211)에 배치된 제1 회로 패턴층(221)을 포함할 수 있다. 그리고, 상기 제1 회로 패턴층(221)은 제1 금속층(221-1a) 및 제2 금속층(221-1b)을 포함하는 패드(221-1)를 포함할 수 있다. 또한, 회로 기판은 상기 제1 절연층(211) 하에 배치된 제2 절연층(212)과, 상기 제1 절연층과 제2 절연층 사이에 배치된 제2 회로 패턴층(222)과, 상기 제1 절연층(211)을 관통하는 제1 관통 전극(231)을 포함할 수 있다. 또한, 회로 기판은 상기 패드(221-1) 상에 배치된 표면 처리층(270)을 포함할 수 있다.
이때, 상기 패드(221-1)의 제1 금속층(221-1a)은 단차를 가지지 않을 수 있다. 예를 들어, 상기 패드(221-1)의 상기 제1 금속층(221-1a)의 상면은 플랫할 수 있다. 예를 들어, 상기 패드(221-1)의 제1 금속층(221-1a)의 상면은 상기 제1 절연층(211)의 상면과 동일 평면 상에 위치할 수 있다. 이는, 상기 패드(221-1)의 상기 제1 금속층(221-1a) 상에 이보다 더 큰 폭을 가지고 제2 금속층(221-1b)이 배치되기 때문일 수 있다. 이에 따라, 상기 제2 금속층(221-1b)의 에칭 공정에서 상기 제1 금속층(221-1a)이 제거되지 않고, 이에 따라 상기 제1 금속층(221-1a)의 상면은 단차를 가지지 않을 수 있다.
상기 패드(221-1)의 상기 제1 금속층(221-1a) 상에는 제2 금속층(221-1b)이 배치될 수 있다. 예를 들어, 상기 제2 금속층(221-1b)은 상기 제1 금속층(221-1a)과 수직으로 중첩되는 제1 영역 및 상기 제1 영역으로부터 수평 방향으로 확장되어 상기 제1 금속층(221-1a)과 수직으로 중첩되지 않는 제2 영역을 포함할 수 있다. 이를 통해, 상기 표면 처리층(270)은 상기 패드(221-1)의 상기 제1 금속층(221-1a)과는 접촉하지 않을 수 있다.
또한, 실시 예의 회로 기판은 도 9 및 도 10의 실시 예가 혼합된 구조를 가질 수 있다. 예를 들어 미세한 피치가 필요한 구간에서는 도 9와 같은 구조를 가질 수 있고, 넓은 피치를 가지는 구간에서는 도 10과 같은 구조를 가질 수 있을 것이다. 또한, 상기 패드를 형성하기 위한 에칭을 진행하는 경우(바람직하게, 패드의 제2 금속층을 형성하는 공정을 진행하는 경우), 에칭을 위한 포토레지스트의 폭을 조정하는 것에 의해 동일 면상에서 서로 다른 실시 예의 패드 형상을 구현할 수 있고, 이를 통해 회로 설계 자유도를 높일 수 있다.
실시 예의 회로 기판은 제1 절연층; 및 상기 제1 절연층 상에 배치된 패드를 포함하는 제1 회로 패턴층;을 포함할 수 있다. 그리고, 상기 패드는, 적어도 일부가 상기 제1 절연층 내에 매립된 제1 금속층; 및 상기 제1 금속층 상에 배치되고, 상기 제1 절연층 상으로 돌출된 제2 금속층을 포함하고, 상기 제2 금속층의 두께는 상기 제1 금속층의 두께보다 작을 수 있다. 이때, 상기 패드의 제1 금속층은 상기 패드의 제2 금속층을 시드층으로 전해 도금된 전해 도금층일 수 있다. 그리고, 상기 패드의 제2 금속층은 상기 패드의 상기 제1 금속층을 전해 도금하기 위해 사용된 시드층일 수 있다. 즉, 상기 패드의 제2 금속층은 무전해 도금층 또는 동박층일 수 있다.
그리고 실시 예는 ETS 구조를 가지는 회로 패턴층에서, 상기 회로 패턴층의 패드를 형성하는데 사용한 상기 시드층의 일부를 제거하지 않도록 한다. 예를 들어, 상기 시드층의 일부는 상기 제1 회로 패턴층의 상기 패드의 범프 기능을 하는 제2 금속층을 구성할 수 있다. 즉, 상기 패드의 상기 제2 금속층은 상기 패드 상에 접속 부재를 배치하기 위한 범프로 기능할 수 있다. 이에 따라, 실시 예는 상기 패드의 상기 제1 금속층을 전해 도금하는데 사용한 제2 금속층을 상기 패드의 범프로 활용할 수 있다. 이를 통해, 실시 예는 상기 범프를 추가로 형성하기 위한 시간, 재료 및 비용을 절감할 수 있다.
나아가, 실시 예는 상기 패드의 상기 제1 금속층과 상기 범프 기능을 하는 제2 금속층 사이의 접합력을 향상시킬 수 있다.
예를 들어, 비교 예는 상기 패드 상에 별도의 도금 공정을 진행하여 범프를 형성하고 있다. 이에 따라 상기 패드 상에는 상기 범프를 도금하는데 사용되는 시드층 및 전해 도금층을 포함할 수 있다. 이에 따라, 비교 예는 상기 패드, 상기 범프의 시드층 및 상기 범프의 전해 도금층 사이의 접합력이 저하되고, 이에 따른 회로 기판의 물리적 및 전기적 신뢰성이 저하될 수 있다.
이에 반하여, 실시 예는 상기 패드의 제1 금속층을 전해 도금하는데 사용한 시드층인 동박층을 이용하여 범프에 대응하는 제2 금속층을 형성할 수 있다. 이에 따라 실시 예는 범프로 기능하는 제2 금속층과 상기 패드의 상기 제1 금속층 사이의 접합력 및 밀착력을 향상시킬 수 있다.
또한, 실시 예는 상기 범프의 높이 편차를 최소화할 수 있다. 예를 들어, 상기 패드의 상기 제2 금속층 캐리어 보드에 구비된 동박층일 수 있다. 이에 따라 상기 동박층은 균일한 두께 및 높이를 가질 수 있다. 그리고, 실시 예는 상기 동박층을 에칭으로 제거하여 상기 범프의 기능을 하는 상기 패드의 상기 제2 금속층을 형성할 수 있다. 이때, 회로 기판에는 복수의 패드가 구비된다. 이때, 상기 복수의 패드 각각의 제2 금속층은 상기 동박층에 대응될 수 있다. 따라서, 실시 예는 복수의 패드의 각각의 제2 금속층이 균일한 두께 및 균일한 높이를 가질 수 있다. 이를 통해, 실시 예는 상기 패드 상에 배치되는 반도체 소자 또는 외부 기판의 결합성을 향상시킬 수 있다. 또한, 실시 예는 상기 패드 상에 상기 반도체 소자 또는 외부 기판이 안정적으로 결합되도록 할 수 있다. 이를 통해, 실시 예는 상기 반도체 소자 또는 외부 기판의 전기적 신뢰성 및/또는 물리적 신뢰성을 향상시킬 수 있다. 이를 통해 실시 예는 반도체 패키지의 제품 신뢰성을 향상시킬 수 있다.
나아가, 실시 예는 상기 패드의 상기 제1 금속층의 시드층의 에칭을 통해 상기 패드의 범프에 대응하는 제2 금속층을 형성할 수 있다. 이에 따라, 실시 예는 범프 기능을 하는 상기 패드의 상기 제2 금속층의 폭을 줄일 수 있다.
이를 통해, 실시 예는 복수의 패드 사이의 피치를 더욱 줄일 수 있다. 예를 들어, 상기 패드의 피치는 각각의 패드의 제2 금속층들 사이의 피치를 기준으로 결정될 수 있다. 예를 들어, 상기 패드의 제1 금속층들 사이의 피치를 줄일 수 있더라도 상기 제2 금속층들 사이의 피치를 줄이지 못하는 경우, 패드의 피치는 상기 제2 금속층들의 피치에 대응하게 증가할 수밖에 없다.
이에 반하여, 실시 예는 상기 시드층으로 사용된 제2 금속층을 에칭하는 것으로 범프를 구성함으로써, 이의 폭을 줄일 수 있다. 이를 통해 실시 예는 복수의 패드들의 제2 금속층들 사이의 피치를 줄일 수 있다. 이에 의해 실시 예는 복수의 패드들의 제1 금속층들 사이의 피치도 줄일 수 있다. 따라서, 실시 예는 복수의 패드 사이의 피치를 줄일 수 있다. 이에 의해 실시 예는 회로 집적도를 더욱 향상시킬 수 있고, 회로 기판 및 반도체 패키지의 부피를 감소시킬 수 있다.
- 패키지 기판 -
도 11은 실시 예에 따른 패키지 기판의 일 예를 나타낸 도면이다. 여기에서 패키지 기판은 도 2a 내지 2g 중 어느 하나에 도시된 제1 기판 또는 제2 기판 상에 반도체 소자가 배치된 구조를 가질 수 있다.
도 11을 참조하면, 실시 예의 패키지 기판은 도 3의 회로 기판을 포함할 수 있다.
그리고, 패키지 기판은 제1 접속 부재(310)를 포함할 수 있다. 상기 제1 접속 부재(310)는 상기 회로 기판의 패드(121-1)의 제2 금속층(121-1b) 상에 배치될 수 있다. 바람직하게, 상기 제1 접속 부재(310)는 상기 제1 보호층(150)의 제1 개구(150a) 내에 배치될 수 있다.
이에 따라, 상기 제1 접속 부재(310)는 상기 패드(121-1)의 상기 제2 금속층(121-1b)의 측면의 적어도 일부를 감싸며 구비될 수 있다. 또한, 상기 제1 접속 부재(310)는 상기 패드(121-1)의 상기 제1 금속층(121-1a)의 단차부(121SP) 상에 배치될 수 있다. 상기 제1 금속층(121-1a)의 상기 단차부(121SP)는 상기 제1 접속 부재(310)의 흐름을 차단하는 댐 기능을 할 수 있다.
상기 제1 접속 부재(310) 상에는 제1 반도체 소자(320)가 배치될 수 있다. 상기 제1 반도체 소자(320)는 로직 칩일 수 있다. 상기 제1 반도체 소자(320)의 단자(325)는 상기 제1 접속 부재(310)를 통해 상기 회로 기판의 상기 패드(121-1)와 전기적으로 연결될 수 있다.
도면상에는 상기 회로 기판 상에 1개의 반도체 소자가 배치되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 회로 기판 상에는 수평 방향으로 상호 이격되는 적어도 2개의 반도체 소자가 배치될 수 있다. 이의 경우, 상기 회로 기판은 연결 부재(예를 들어, 브리지 기판)을 포함할 수 있다.
한편, 제2 보호층(160)의 개구에는 제2 접속 부재(340)가 배치될 수 있다. 상기 제2 접속 부재(340)는 상기 외부 장치의 메인 보드(또는 마더보드)를 결합하기 위한 것일 수 있다.
또한, 상기 회로 기판 상에는 몰딩 부재(330)가 배치될 수 있다. 상기 몰딩 부재(330)는 상기 제1 반도체 소자(320), 상기 제1 접속 부재(310)를 덮으며 배치될 수 있다.
상기 이때, 상기 몰딩 부재(330)는 방열 특성을 높이기 위해, 저유전율을 가질 수 있다. 예를 들어, 상기 몰딩 부재(330)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 상기 몰딩 부재(330)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 상기 몰딩 부재(330)의 유전율(Dk)은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 상기 몰딩 부재(330)가 저유전율을 가지도록 하여, 상기 반도체 소자의 방열 특성을 높일 수 있도록 한다.
-제조 방법-
이하에서는 실시 예에 따른 회로 기판의 제조 방법에 대해 설명하기로 한다. 구체적으로, 이하에서는 도 3에 도시된 회로 기판의 제조 방법을 공정순으로 설명하기로 한다.
도 12 내지 23은 도 3에 도시된 회로 기판의 제조 방법을 공정순으로 나타낸 단면도이다.
도 12를 참조하면, 실시 예에서는 ETS 공법으로 회로 기판을 제조하기 위한 기초 자재를 준비할 수 있다.
예를 들어, 실시 예에서는 캐리어 절연층(411) 및 상기 캐리어 절연층(411)의 적어도 일면에 금속층(412)이 배치된 캐리어 보드(410)를 준비할 수 있다. 이때, 상기 금속층(412)은 상기 캐리어 절연층(411)의 제1면 및 제2면 중 어느 하나의 면에만 배치될 수 있고, 이와 다르게 양면에 모두 배치될 수 있다. 예를 들어, 상기 금속층(412)은 캐리어 절연층(411)의 일면에만 배치되고, 그에 따라 상기 일면에서만 회로 기판의 제조를 위한 ETS 공정을 진행할 수 있다. 이와 다르게, 상기 금속층(412)은 상기 캐리어 절연층(411)의 양면에 모두 배치될 수 있고, 그에 따라 상기 캐리어 보드(410)의 양면에서 회로 기판의 제조를 위한 ETS 공정을 동시에 진행할 수 있다. 이와 같은 경우, 한번에 2개의 회로 기판을 제조할 수 있다.
상기 금속층(412)은 상기 캐리어 절연층(411)에 무전해 도금을 하여 형성될 수 있다. 이와 다르게, 상기 캐리어 절연층(411) 및 금속층(412)은 CCL(Copper Clad Laminate)일 수 있다. 즉, 상기 금속층(412)은 동박층일 수 있다. 예를 들어, 상기 금속층(412)은 구리 포일일 수 있다. 예를 들어, 상기 금속층(412)은 상기 캐리어 절연층(411) 상에 형성된 무전해 도금층일 수 있다. 즉, 상기 금속층(412)은 회로 기판의 제조 공정에서, 가장 먼저 형성된 금속층이다. 그리고, 상기 금속층(412)은 이후의 공정에서 형성되는 제1 회로 패턴층(121)의 제1 금속층(121-1a)의 시드층으로 사용될 수 있다. 상기 금속층(412)은 최종적으로 상기 제1 회로 패턴층(121)의 패드(121-1)의 제2 금속층(121-1b)을 구성할 수 있다.
다음으로, 도 13을 참조하면, 실시 예에서는 상기 금속층(412) 하에 제1 회로 패턴층(121)을 형성한다. 상기 제1 회로 패턴층(121)의 형성 공정은 상기 금속층(412) 하에 상기 금속층(412)을 시드층으로 전해 도금을 진행하여 진행될 수 있다. 이를 위해, 상기 금속층(412) 하에는 상기 제1 회로 패턴층(121)이 배치될 영역에 대응하는 오픈 영역을 포함하는 마스크(미도시)가 배치될 수 있다.
이때, 실시 예에서는 상기 제1 회로 패턴층(121)의 전해 도금 공정 이전에 상기 마스크를 열처리하는 경화 공정을 추가로 진행할 수 있다. 예를 들어, 실시 예에서는 상기 마스크의 노광 및 현상 공정 이후에 마스크를 경화시키는 공정을 진행할 수 있다. 상기 마스크의 경화는, 자외선을 이용한 경화와 적외선을 이용한 경화를 포함할 수 있다. 예를 들어, 실시 예에서는 상기 마스크를 5mV 내지 100mV 사이의 범위의 자외선을 이용하여 경화시킬 수 있다. 이와 다르게, 실시 예에서는 상기 마스크를 적외선 열 경화(curing)할 수 있다. 상기와 같이, 실시 예에서는 상기 마스크를 경화하는 공정을 추가로 진행함으로써, 상기 금속층(412)과 상기 마스크 사이의 접합력을 향상시킬 수 있다. 이에 따라, 실시 예에서는 상기 마스크와 상기 금속층(412)의 접합력 향상에 따라, 상기 제1 회로 패턴층(121)의 미세화가 가능하다. 이때, 상기 제1 회로 패턴층(121)의 형성 공정은 실질적으로, 상기 제1 회로 패턴층(121)의 패드(121-1)의 제1 금속층(121-1a) 및 상기 트레이스(121-1)를 형성하는 공정일 수 있다.
다음으로, 도 14를 참조하면, 실시 예는 상기 제1 회로 패턴층(121)이 형성되면, 상기 마스크를 제거할 수 있다. 이후, 실시 예는 상기 제1 회로 패턴층(121)을 전처리하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 제1 회로 패턴층(121)의 표면에 일정 수준 이상의 표면 거칠기를 부여하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 제1 회로 패턴층(121)을 표면 처리하여, 상기 제1 회로 패턴층(121)의 표면이 0.01㎛ 내지 0.5㎛ 사이의 범위의 10점 평균 표면 거칠기(Rz)를 가지도록 할 수 있다. 이후, 실시 예는 상기 금속층(412) 하에, 상기 제1 회로 패턴층(121)을 덮는 제1 절연층(111)을 형성할 수 있다.
다음으로, 도 15를 참조하면 실시 예는 상기 제1 절연층(111)에 관통 홀(VH)을 형성하는 공정을 진행할 수 있다. 상기 관통 홀(VH)은 레이저 가공에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다.
다음으로, 도 16을 참조하면, 실시 예는 제1 관통 전극(131) 및 제2 회로 패턴층(122)을 형성하는 공정을 진행할 수 있다.
구체적으로, 실시 예는 상기 제1 절연층(111)의 하면 및 상기 관통 홀(VH)의 내벽에 시드층을 형성한다. 이후, 실시 예는 상기 시드층을 이용하여 전해 도금을 진행하여 상기 제2 회로 패턴층(122)과 상기 제1 관통 전극(131)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 17을 참조하면, 실시 예는 상기 제1 절연층(111) 하에 제2 절연층(112)을 형성하는 공정을 진행할 수 있다.
이후, 도 18을 참조하면, 실시 예는 도 15 및 16의 공정을 반복 진행하여, 상기 제2 절연층(112)을 관통하는 제2 관통 전극(132) 및 상기 제2 절연층(112)의 하면에 돌출된 제3 회로 패턴층(123)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 19를 참조하면, 실시 예는 도 17 및 18에 도시된 공정을 반복 진행하여, 추가 적층 공정을 진행할 수 있다.
구체적으로, 실시 예는 상기 제2 절연층(112)의 하면에 상기 제3 회로 패턴층(123)을 덮는 제3 절연층(113)을 형성하는 공정을 진행할 수 있다. 다음으로, 실시 예는 상기 제3 절연층(113)을 관통하는 제3 관통 전극(133) 및 상기 제3 절연층(113)의 하면에 돌출된 제4 회로 패턴층(124)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 20을 참조하면, 실시 예는 상기와 같이 제조된 회로 기판에서, 캐리어 보드를 제거하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 캐리어 보드(410)에서, 캐리어 절연층(411)과 금속층(412)을 서로 분리하는 공정을 진행할 수 있다. 이에 따라, 실시 예의 회로 기판에서, 최외측에는 상기 캐리어 보드에 포함된 금속층(412)이 남아 있게 된다.
다음으로, 도 21을 참조하면, 실시 예는 상기 금속층(412)의 상면에 마스크(420)을 형성하는 공정을 진행할 수 있다. 이때, 상기 마스크(420)는 상기 금속층(412) 상에 일정 두께를 가지고 형성될 수 있다. 이때, 상기 마스크(420)은 상기 금속층(412)의 상면 중 상기 패드(121-1)의 제2 금속층(121-1b)에 대응하는 영역을 덮을 수 있다.
다음으로, 도 22를 참조하면, 실시 예는 상기 마스크(420)를 통해 덮이지 않은 상기 금속층(412)의 일부를 에칭으로 제거하여, 상기 제1 회로 패턴층(121)의 패드(121-1)의 제2 금속층(121-1b)을 형성하는 공정을 진행할 수 있다. 이를 통해, 실시 예는 상기 제1 회로 패턴층(121)을 형성하는데 사용한 시드층을 이용하여, 범프 기능을 하는 패드(121-1)의 제2 금속층(121-1b)을 형성할 수 있다.
다음으로, 도 23을 참조하면, 실시 예는 상기 제1 절연층(111) 상에 제1 개구(150a)를 포함하는 제1 보호층(150)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예는 상기 제3 절연층(113) 하에 제2 개구(160a)를 포함하는 제2 보호층(160)을 형성하는 공정을 진행할 수 있다.
한편, 상술한 발명의 특징을 갖는 회로기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 회로기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (18)

  1. 제1 절연층; 및
    상기 제1 절연층 상에 배치된 패드를 포함하는 제1 회로 패턴층;을 포함하고,
    상기 패드는,
    적어도 일부 또는 전부가 상기 제1 절연층 내에 매립된 제1 금속층; 및
    상기 제1 금속층 상에 배치되고, 상기 제1 절연층 상으로 돌출된 제2 금속층을 포함하고,
    상기 제2 금속층의 두께는 상기 제1 금속층의 두께보다 작은,
    회로 기판.
  2. 제1항에 있어서,
    상기 패드의 상기 제1 금속층의 상면은 단차를 가지는,
    회로 기판.
  3. 제2항에 있어서,
    상기 패드의 상기 제1 금속층은,
    상기 제2 금속층과 수직으로 중첩되고, 상기 제2 금속층과 접촉하는 제1 부분과,
    상기 제2 금속층과 수직으로 중첩되지 않는 제2 부분을 포함하고,
    상기 제1 부분의 상면은 상기 제2 부분의 상면보다 높게 위치하는,
    회로 기판.
  4. 제3항에 있어서,
    상기 제1 금속층의 상기 제1 부분의 상면은 상기 제1 절연층의 상면과 동일 평면 상에 위치하는,
    회로 기판.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 금속층은 전해 도금층이고,
    상기 제2 금속층은 상기 제1 금속층을 전해 도금하기 위한 시드층인,
    회로 기판.
  6. 제3항에 있어서,
    상기 패드의 두께는 10㎛ 내지 35㎛의 범위를 만족하는,
    회로 기판.
  7. 제6항에 있어서,
    상기 제1 금속층의 상기 제1 부분의 두께는 8㎛ 내지 25㎛의 범위를 만족하는,
    회로 기판.
  8. 제6항에 있어서,
    상기 제1 금속층의 상기 제2 부분의 두께는 6㎛ 내지 21㎛의 범위를 만족하는,
    회로 기판.
  9. 제6항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1 금속층의 상기 제1 부분과 상기 제2 부분의 두께 차이는, 2㎛ 내지 4㎛의 범위를 만족하는,
    회로 기판.
  10. 제9항에 있어서,
    상기 제2 금속층의 두께는 2.2㎛ 내지 10㎛의 범위를 만족하는,
    회로 기판.
  11. 제1항에 있어서,
    상기 제2 금속층은 상면에서 하면을 향하여 폭이 증가하도록 두께 방향을 따라 곡면을 가지는 측면을 포함하는,
    회로 기판.
  12. 제11항에 있어서,
    상기 제1 금속층은 상기 제1 절연층 및 상기 제2 금속층과 접촉하지 않으며 상기 제2 금속층의 상기 측면과 연결되는 곡면의 측면을 포함하는,
    회로 기판.
  13. 제8항에 있어서,
    상기 제1 회로 패턴층은 트레이스를 더 포함하고,
    상기 트레이스의 두께는 상기 패드의 상기 제1 금속층의 상기 제2 부분의 두께에 대응되는,
    회로 기판.
  14. 제13항에 있어서,
    상기 제1 절연층 하에 배치된 제2 회로 패턴층을 더 포함하고,
    상기 제2 회로 패턴층의 두께는 상기 제1 회로 패턴층의 상기 트레이스의 두께보다 작은,
    회로 기판.
  15. 제12항에 있어서,
    상기 패드 상에 배치된 표면 처리층을 더 포함하고,
    상기 표면 처리층은,
    상기 패드의 상기 제1 금속층의 측면과 접촉하는 제1 영역과,
    상기 패드의 상기 제2 금속층의 측면과 접촉하는 제2 영역과,
    상기 패드의 상기 제2 금속층의 상면과 접촉하는 제3 영역을 포함하는,
    회로 기판.
  16. 제1항에 있어서,
    상기 제1 금속층의 상면은 상기 제1 절연층의 상면과 동일 평면 상에 위치하고,
    상기 제2 금속층은, 상기 제1 금속층의 폭보다 큰 폭을 가지며 상기 제1 금속층 및 상기 제1 절연층 상에 배치된,
    회로 기판.
  17. 제1 절연층;
    상기 제1 절연층 상에 배치된 패드를 포함하는 제1 회로 패턴층;
    상기 제1 회로 패턴층의 상기 패드 상에 배치된 접속 부재; 및
    상기 접속 부재 상에 배치된 인터포저를 포함하고,
    상기 패드는,
    적어도 일부가 상기 제1 절연층 내에 매립되고, 제1 두께를 가지는 제1 금속층; 및
    상기 제1 절연층 위로 돌출되고, 상기 제1 두께보다 작은 제2 두께를 가지는 제2 금속층을 포함하고,
    상기 제2 금속층의 폭은 상기 제1 금속층의 폭보다 작고,
    상기 패드의 상기 제1 금속층은 상기 제2 금속층과 수직으로 중첩된 영역 및 상기 제2 금속층과 수직으로 중첩되지 않는 영역 사이에 구비된 단차부를 포함하고,
    상기 접속 부재는 상기 단차부를 채우며 배치된,
    반도체 패키지.
  18. 제17항에 있어서,
    상기 인터포저는,
    액티브 인터포저, 패시브 인터포저 및 브리지 기판 중 적어도 하나를 포함하는,
    반도체 패키지.
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