KR20240038360A - 반도체 패키지 - Google Patents

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KR20240038360A
KR20240038360A KR1020220117080A KR20220117080A KR20240038360A KR 20240038360 A KR20240038360 A KR 20240038360A KR 1020220117080 A KR1020220117080 A KR 1020220117080A KR 20220117080 A KR20220117080 A KR 20220117080A KR 20240038360 A KR20240038360 A KR 20240038360A
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KR
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insulating layer
pad portion
substrate
semiconductor package
pad
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Application number
KR1020220117080A
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English (en)
Inventor
김남헌
이지명
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엘지이노텍 주식회사
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Publication date
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Abstract

실시 예의 회로 기판은 제1 절연층; 상기 제1 절연층의 상면으로부터 돌출된 패드부; 상기 패드부 상에 배치된 금속층; 상기 금속층 상에 배치된 제2 절연층; 및 상기 제2 절연층의 적어도 일부를 관통하며 상기 금속층 및 상기 제2 절연층 상에 배치된 본딩부를 포함하고, 상기 본딩부는, 상기 금속층 상에 배치되고, 상기 제2 절연층의 적어도 일부를 관통하는 관통부; 및 상기 관통부 및 상기 제2 절연층 상에 배치된 접합부를 포함하며, 상기 패드부는 곡률을 갖는 측면을 포함하고, 상기 관통부는, 상기 패드부의 상기 측면과 수직으로 중첩되지 않는다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
실시 예는 반도체 패키지에 관한 것으로, 특히 균일한 높이를 가지는 돌출부를 포함하는 반도체 패키지에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 반도체 패키지 기판에 더 많은 수의 반도체 소자를 배치하기 위한 기술들이 제안 및 연구되고 있다. 다만, 일반적인 반도체 패키지는 하나의 반도체 소자가 탑재되는 것을 기본으로 하기 때문에 원하는 성능을 얻는데 한계가 있다.
이에 따라, 최근에는 복수의 기판을 이용하여 다수의 반도체 소자를 배치한 반도체 패키지가 제공되고 있다. 이러한 반도체 패키지는 복수의 반도체 소자가 기판 상에서 상호 수평 방향 및/또는 수직 방향으로 연결되는 구조를 가진다. 이에 따라, 상기 반도체 패키지는 반도체 소자의 실장 면적을 효율적으로 사용하고, 반도체 소자 사이의 짧은 신호 전송 패스를 통해 고속 신호의 전송 가능한 장점이 있다.
이러한 장점으로 인해, 상기와 같은 반도체 패키지는 모바일 기기 등에 많이 적용되고 있다.
또한, 사물 인터넷(IoT:Internet of Things)을 제공하는 제품, 자율 주행차 및 고성능 서버 등에 적용되는 반도체 패키지는 고집적화 추세에 따라 반도체 소자의 개수 및/또는 각각의 반도체 소자의 사이즈가 커지거나, 반도체 소자의 기능적인 부분이 분할되면서 반도체 칩렛(Chiplet)으로 그 개념이 확장되고 있다.
이에 따라, 반도체 소자 및/또는 반도체 칩렛(Chiplet) 간 상호 통신이 중요해지고 있고, 이에 따라, 반도체 패키지의 기판과 반도체 소자 사이에 인터포저를 배치하는 추세이다.
인터포저는 반도체 소자 및/또는 반도체 칩렛(Chiplet) 간 상호 통신을 원활히 하거나, 또는 반도체 소자와 반도체 패키지 기판을 상호 연결하기 위해 반도체 소자에서 반도체 패키지로 향할수록 회로 패턴의 폭이나 너비를 점진적으로 증가시키는 재배선층의 기능을 함으로써, 반도체 소자의 회로 패턴에 비해 상대적으로 큰 회로 패턴을 갖는 반도체 패키지 기판과 반도체 소자 사이의 전기적 신호를 원활히 할 수 있는 기능을 할 수 있다.
한편, 상기 반도체 패키지에 포함된 복수의 기판 중 어느 하나의 기판은 반도체 소자, 반도체 칩렛, 인터포저 또는 연결 부재 등과의 결합을 위한 돌출 전극을 포함할 수 있다. 일 예로, 상기 돌출 전극은 패키지 기판에 구비된 복수의 전극 중 반도체 소자가 결합될 전극 상에 구비될 수 있다.
즉, 상기 반도체 소자의 단자들의 피치가 미세화되면서, 솔더 등의 전도성 접착제에 의해 상기 반도체 소자의 복수의 단자와 각각 연결되는 복수의 접속부 간의 단락이 발생할 수 있다. 이에 따라, 반도체 패키지에는 상기 단락이 발생하는 것을 방지하기 위하여 돌출 전극을 구비할 수 있다.
또한, 상기 반도체 패키지는 복수의 반도체 소자를 포함할 수 있고, 상기 돌출 전극은 상기 복수의 반도체 소자에 구비된 단자의 개수에 대응하게 구비될 수 있다. 이때, 상기 돌출 전극을 형성하는 공정에서의 공정 조건 편차나 도금 공정 능력 등에 의해, 상기 복수의 돌출 전극의 각각의 높이에 편차가 발생할 수 있다. 그리고, 상기 복수의 돌출 전극의 각각의 높이에 편차가 발생하는 경우, 상기 돌출 전극 상에 상기 반도체 소자가 안정적으로 결합되지 못할 수 있다.
실시 예는 새로운 구조의 반도체 패키지를 제공한다.
또한, 실시 예는 높이 편차가 최소화된 돌출부를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 반도체 소자가 안정적으로 결합된 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예의 회로 기판은 제1 절연층; 상기 제1 절연층 상에 배치된 패드부; 상기 패드부 상에 배치된 금속층; 상기 금속층 상에 배치된 제2 절연층; 및 상기 제2 절연층 상에 배치된 접합부, 및 상기 접합부로부터 연장되어 상기 제2 절연층의 적어도 일부를 관통하여 상기 금속층과 전기적으로 연결된 관통부를 포함한 본딩부를 포함하고, 상기 패드부는 곡률을 갖는 측면을 포함하고, 상기 관통부는, 상기 패드부의 상기 곡률을 갖는 측면과 수직으로 중첩되지 않는다.
또한, 상기 패드부는, 상기 제1 절연층 내에 배치된 제1 파트; 및 상기 제1 파트 상에 배치되고, 상기 제1 절연층 상으로 돌출된 제2 파트를 포함한다.
또한, 상기 접합부의 폭은 상기 패드부의 상기 제1 파트의 폭보다 작다.
또한, 상기 금속층의 폭은 상기 패드부의 상면의 폭보다 크다.
또한, 상기 금속층은 상기 패드부의 금속 물질과 다른 금속 물질을 포함한다.
또한, 상기 금속층은, 상기 패드부의 상면과 접촉하는 접촉부; 및 상기 접촉부로부터 연장되어 상기 패드부의 상면과 수직으로 중첩되지 않는 연장부를 포함한다.
또한, 상기 연장부는 상기 곡률을 갖는 측면과 수직 방향으로 중첩된다.
또한, 상기 연장부는, 상기 접촉부로부터 상기 제1 절연층의 상면을 향하여 절곡되고, 상기 곡률을 갖는 측면과 수평 방향으로 중첩된다.
또한, 상기 연장부는, 상면, 상기 패드부의 상기 곡률을 갖는 측면과 마주보는 내측면, 상기 내측면과 반대되는 외측면, 및 상기 내측면과 상기 외측면 사이의 저면을 포함하고, 상기 연장부의 상기 상면 및 상기 외측면은 상기 제2 절연층과 접촉한다.
또한, 상기 연장부의 상기 저면은 상기 패드부의 상기 곡률을 갖는 측면과 접촉하지 않는다.
또한, 상기 연장부의 상기 저면은 상기 제2 절연층과 접촉한다.
또한, 상기 연장부의 상기 내측면은 상기 패드부의 상기 곡률을 갖는 측면과 접촉한다.
또한, 상기 연장부의 상기 내측면의 적어도 일부는 상기 패드부의 상기 곡률을 갖는 측면과 접촉하지 않고 상기 제2 절연층과 접촉한다.
또한, 상기 연장부는 상기 패드부의 상기 곡률을 갖는 측면과 수평 방향으로 중첩되지 않는다.
또한, 상기 연장부의 상기 저면은 상기 패드부의 상기 곡률을 갖는 측면과 접촉한다.
또한, 상기 관통부의 폭은 상기 금속층의 폭보다 작다.
또한, 상기 관통부의 폭은 상기 패드부의 상면의 폭보다 작다.
또한, 상기 관통부의 수직 길이는 상기 패드부의 수직 길이보다 크다.
또한, 상기 관통부의 수직 길이는 상기 패드부의 수직 길이보다 작다.
또한, 상기 회로 기판은 상기 패드부의 상기 제1 파트와 수평 방향으로 중첩되고, 상기 패드부와 수직 방향으로 중첩되지 않는 연결부를 더 포함하고, 상기 연결부는 상기 패드부의 상기 제2 파트와 수평 방향으로 중첩되지 않는다.
또한, 상기 제2 절연층은 솔더 레지스트를 포함한다.
실시 예의 회로 기판은 도전성 접착제와 결합되는 전극부의 복수의 본딩부 간의 높이 편차를 최소화할 수 있다.
구체적으로, 실시 예의 회로 기판의 전극부는 패드부를 포함할 수 있다. 상기 패드부는 제1 절연층에 매립된 제1 파트 및 상기 제1 파트 상에 구비되고 상기 제1 절연층 상으로 돌출된 제2 파트를 포함할 수 있다. 또한, 상기 전극부는 상기 패드부의 상기 제1 파트와 수평 방향으로 중첩된 트레이스에 대응하는 연결부를 포함할 수 있다. 그리고, 상기 패드부의 상기 제2 파트는 상기 패드부의 상기 제1 파트 및 상기 연결부를 전해 도금으로 형성하기 위한 시드층일 수 있다.
이때, 기존의 회로 기판은 상기 시드층으로 사용된 동박층을 전체적으로 제거하고 있다. 이에 따라, 기존의 회로 기판은 전극 상에 구비되는 돌출부의 두께가 증가할 수 있다. 이에 의해, 기존의 회로 기판은 수평 방향으로 상호 이격된 복수의 돌출부들 사이의 높이에 편차가 발생할 수 있다. 따라서, 상기 돌출부 상에 반도체 소자를 결합할 시, 기존의 회로 기판은 상기 돌출부의 높이 차이로 인해 상기 반도체 소자가 상기 돌출부 상에 안정적으로 배치되지 않고 특정 방향으로 기울어진 상태로 결합될 수 있다.
이에 반하여, 실시 예는 상기 시드층으로 사용된 동박층 중 상기 돌출부가 배치될 영역의 일부를 제거하지 않을 수 있고, 이를 통해, 상기 패드부가 상기 제거되지 않은 상기 동박층의 일부인 제2 파트를 구비하도록 할 수 있다. 이때, 상기 패드부의 상기 제2 파트의 상면은 기판의 제조 공정 중에서 캐리어 부재 상에 가장 먼저 배치된 동박층의 상면을 의미할 수 있다. 이에 따라, 상기 패드부의 상기 제2 파트의 상면은 평탄할 수 있다. 나아가, 복수의 패드부의 제2 파트의 상면은 서로 동일 평면 상에 위치할 수 있다. 따라서, 실시 예는 상기 패드부의 상기 제2 파트 상에 전극부의 돌출부를 배치함으로써, 복수의 돌출부를 균일한 두께로 형성할 수 있다. 나아가, 실시 예는 상기 패드부의 상기 제2 파트의 두께만큼 상기 돌출부의 두께를 줄일 수 있다. 이에 따라, 실시 예는 상기 돌출부의 두께에 비례하여 복수의 돌출부들 간의 두께 편차가 증가하는 문제를 해결할 수 있다. 이에 의해, 실시 예는 복수의 돌출부들 사이의 높이 편차를 최소화할 수 있다. 따라서, 실시 예는 상기 복수의 돌출부 상에 반도체 소자를 안정적으로 배치할 수 있다. 나아가, 실시 예는 기존의 돌출부의 두께 대비 상기 패드부의 상기 제2 파트가 가지는 두께만큼 상기 돌출부의 두께를 증가시킬 수 있다. 나아가, 실시 예는 균일한 높이를 가진 패드부를 이용하여 상기 돌출부를 형성하는 것에 의해, 상기 돌출부의 두께를 증가시켜도 복수의 돌출부들 간의 두께 편차를 최소화할 수 있다.
이에 따라, 실시 예는 반도체 소자가 안정적으로 결합될 수 있는 돌출부의 높이를 확보할 수 있고, 이에 따른 반도체 패키지의 전체적인 물리적 특성 및/또는 전기적 특성을 향상시킬 수 있다. 이에 따라, 반도체 소자의 동작을 원활히 이루어지도록 할 수 있고, 나아가 서버나 전자 제품의 동작이 원활히 이루어지도록 할 수 있다.
한편, 상기 돌출부는 상기 패드부의 상기 제2 파트 상에 배치된 금속층과 상기 금속층 상에 배치된 본딩부를 포함할 수 있다. 그리고, 상기 본딩부는 제2 절연층의 적어도 일부를 관통하는 관통부 및 상기 제2 절연층 상에 배치된 접합부를 포함할 수 있다.
이때, 상기 패드부의 상기 제2 파트는 곡률을 가지는 측면을 포함할 수 있다. 그리고, 상기 본딩부의 상기 관통부는 상기 패드부의 상기 곡률을 갖는 측면과 수직 방향으로 중첩될 수 있다. 따라서, 실시 예는 상기 관통부를 형성할 시, 상기 관통부가 상기 패드부 상에서 일측으로 치우쳐 배치되도록 할 수 있다. 이를 통해, 실시 예는 서로 인접한 복수의 관통부들 사이, 나아가 서로 인접한 복수의 본딩부들 사이의 간격을 증가시킬 수 있다. 실시 예는 상기 본딩부들 사이의 간격이 증가되는 것에 의해, 상기 본딩부 상에 배치되는 도전성 접착제의 양을 증가시킬 수 있고, 이에 따라 반도체 소자와 기판 사이의 결합력을 향상시킬 수 있다.
또한, 상기 돌출부의 상기 금속층은 상기 패드부의 상면과 수직 방향으로 중첩되는 접촉부와, 상기 곡률을 갖는 상기 패드부의 측면과 수직 방향으로 중첩되는 연장부를 포함할 수 있다. 상기 연장부는 상기 접촉부로부터 상기 패드부의 상기 측면이 갖는 상기 곡률에 대응하는 절곡 방향으로 절곡될 수 있다. 이를 통해 실시 예는 상기 연장부를 이용하여 상기 제2 절연층과 전극부 사이의 접촉 면적을 증가시킬 수 있고, 이를 통해 상기 제2 절연층과 전극부 사이의 결합력을 향상시킬 수 있다.
한편, 상기 연장부의 내측면의 적어도 일부는 상기 패드부의 상기 측면과 접촉하지 않을 수 있다. 이를 통해 상기 패드부의 측면과 상기 연장부의 내측면 사이에는 일정 이격 공간이 구비될 수 있다. 이때, 상기 제2 절연층은 상기 이격 공간을 채우며 구비될 수 있다. 이때, 상기 이격 공간은 상기 제2 절연층과의 결합력을 향상시키는 앵커로 기능할 수 있다. 이를 통해, 실시 예는 상기 제1 절연층과 제2 절연층 사이의 밀착력 및 상기 제2 절연층과 상기 돌출부 사이의 밀착력을 증가시킬 수 있다.
도 1a는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1b는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1c는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1d는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1e는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1f는 제6 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1g는 제7 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 3은 도 2의 제1 절연층의 최상측에 구비된 제1 전극의 평면도이다.
도 4 및 도 5는 도 2에 구비된 회로 기판의 일부 영역을 확대한 확대도이다.
도 6은 제2 실시 예에 따른 회로 기판의 일부 영역을 확대한 확대도이다.
도 7은 제3 실시 예에 따른 회로 기판의 일부 영역을 확대한 확대도이다.
도 8은 제4 실시 예에 따른 회로 기판의 일부 영역을 확대한 확대도이다.
도 9는 제5 실시 예에 따른 회로 기판의 일부 영역을 확대한 확대도이다.
도 10은 제6 실시 예에 따른 회로 기판의 일부 영역을 확대한 확대도이다.
도 11은 제7 실시 예에 따른 회로 기판의 일부 영역을 확대한 확대도이다.
도 12 내지 23은 도 2에 도시된 회로 기판의 제조 방법을 공정 순으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.
-전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 반도체 패키지가 적용되는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 반도체 소자가 실장될 수 있다.
상기 반도체 소자는 능동소자 및/또는 수동소자를 포함할 수 있다. 능동소자는 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC) 형태의 반도체칩일 수 있다. 반도체 소자는 로직 칩, 메모리칩 등일 수 있다. 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 애플리케이션 프로세서(AP) 칩이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다.
메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
또한, 상기 전자 디바이스는 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 차량, 고성능 서버, 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
이하에서는 실시 예에 따른 회로 기판을 포함하는 반도체 패키지에 대해 설명하기로 한다. 실시 예의 반도체 패키지는 추후 설명될 회로 기판을 포함한 다양한 패키지 구조를 가질 수 있다.
그리고 일 실시 예에서의 상기 회로 기판은 이하에서 설명되는 제1 기판일 수 있다.
또한, 다른 실시 예에서의 상기 회로 기판은 이하에서 설명되는 제2 기판일 수 있다.
도 1a는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1b는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1c는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1d는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1e는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1f는 제6 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1g는 제7 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1a를 참조하면, 제1 실시 예의 반도체 패키지는 제1 기판(1100), 제2 기판(1200) 및 반도체 소자(1300)를 포함할 수 있다.
상기 제1 기판(1100)은 패키지 기판을 의미할 수 있다.
예를 들어, 상기 제1 기판(1100)은 적어도 하나의 외부 기판이 결합되는 공간을 제공할 수 있다. 상기 외부 기판은 상기 제1 기판(1100) 상에 결합되는 제2 기판(1200)을 의미할 수 있다. 또한, 상기 외부 기판은 상기 제1 기판(1100)의 하부에 결합되는 전자 디바이스에 포함된 메인 보드를 의미할 수 있다.
또한, 도면상에 도시하지는 않았지만, 상기 제1 기판(1100)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다.
상기 제1 기판(1100)은 적어도 하나의 절연층 및, 상기 적어도 하나의 절연층에 배치된 전극부를 포함할 수 있다.
상기 제1 기판(1100) 상에는 제2 기판(1200)이 배치될 수 있다.
상기 제2 기판(1200)은 인터포저일 수 있다. 예를 들어, 상기 제2 기판(1200)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다. 상기 제2 기판(1200)은 상기 적어도 하나의 반도체 소자(1300)와 연결될 수 있다. 예를 들어, 제2 기판(1200)은 제1 반도체 소자(1310) 및 제2 반도체 소자(1320)가 실장되는 공간을 제공할 수 있다. 상기 제2 기판(1200)은 상기 제1 반도체 소자(1310)와 제2 반도체 소자(1320) 사이를 전기적으로 연결하면서, 상기 제1 및 제2 반도체 소자(1310, 1320)와 상기 제1 기판(1100) 사이를 전기적으로 연결할 수 있다. 즉, 상기 제2 기판(1200)은 복수의 반도체 소자 사이의 수평적 연결 기능 및 반도체 소자와 패키지 기판 사이의 수직적 연결 기능을 할 수 있다.
도 1a에서는 상기 제2 기판(1200) 상에 2개의 반도체 소자(1310, 1320)가 배치되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 기판(1200) 상에는 1개의 반도체 소자가 배치될 수 있고, 이와 다르게 3개 이상의 반도체 소자가 배치될 수 있다.
제2 기판(1200)은 상기 적어도 하나 이상의 반도체 소자(1300)와 상기 제1 기판(1100) 사이에 배치될 수 있다.
일 실시 예에서, 상기 제2 기판(1200)은 반도체 소자 기능을 하는 액티브 인터포저일 수 있다. 상기 제2 기판(1200)이 반도체 소자 기능을 하는 경우, 실시 예의 반도체 패키지는 상기 제1 기판(1100) 상에 수직 방향으로의 적층 구조를 가지고 복수의 로직 칩의 기능을 가질 수 있다. 로직 칩의 기능을 가질 수 있다는 것은, 능동 소자 및 수동 소자의 기능을 가질 수 있음을 의미할 수 있다. 능동 소자의 경우 수동 소자와 다르게 전류와 전압의 특성이 선형적이지 않을 수 있고, 액티브 인터포저의 경우 능동 소자의 기능을 가질 수 있다. 또한, 액티브 인터포저는 해당 로직 칩의 기능을 하면서, 이의 상부에 배치된 제2 로직 칩과 상기 제1 기판(1100) 사이의 신호 전달 기능을 수행할 수 있다.
다른 실시 예에 따르면, 상기 제2 기판(1200)은 패시브 인터포져일 수 있다. 예를 들어, 상기 제2 기판(1200)은 상기 반도체 소자(1300)와 상기 제1 기판(1100) 사이에서의 신호 중계 기능을 할 수 있고, 저항, 캐패시터, 인덕터 등의 패시브 소자 기능을 가질 수 있다. 예를 들어, 상기 반도체 소자(1300)는 5G, 사물인터넷(IOT, Internet of Things), 화질 증가, 통신 속도 증가 등의 이유로 단자의 개수가 점차 증가하고 있다. 즉 상기 반도체 소자(1300)에 구비되는 단자의 개수가 증가하고, 이에 의해 단자의 폭이나 복수의 단자들 사이의 간격이 감소하고 있다. 이때, 상기 제1 기판(1100)은 전자 디바이스의 메인 보드와 연결될 수 있다. 이에 따라, 상기 제1 기판(1100)에 구비된 전극들이 상기 반도체 소자(1300) 및 상기 메인 보드와 각각 연결되기 위한 폭 및 간격을 가지기 위해서는 상기 제1 기판(1100)의 두께가 증가하거나, 상기 제1 기판(1100)의 층 구조가 복잡해지는 문제가 있다. 따라서, 제1 실시 예는 상기 제1 기판(1100)과 상기 반도체 소자(1300)에 제2 기판(1200)을 배치할 수 있다. 그리고 상기 제2 기판(1200)은 상기 반도체 소자(1300)의 단자에 대응하는 미세 폭 및 간격을 가지는 전극을 포함할 수 있다.
상기 반도체 소자(1300)는 로직 칩, 메모리칩 등일 수 있다. 상기 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 AP 이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다. 그리고 상기 메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 제1 실시 예의 반도체 패키지는 접속부를 포함할 수 있다.
예를 들어, 반도체 패키지는 제1 기판(1100)과 상기 제2 기판(1200) 사이에 배치되는 제1 접속부(1410)를 포함할 수 있다. 상기 제1 접속부(1410)는 상기 제1 기판(1100)에 상기 제2 기판(1200)을 결합시키면서 이들 사이를 전기적으로 연결할 수 있다.
예를 들어, 반도체 패키지는 제2 기판(1200)과 반도체 소자(1300) 사이에 배치되는 제2 접속부(1420)를 포함할 수 있다. 상기 제2 접속부(1420)는 상기 제2 기판(1200) 상에 상기 반도체 소자(1300)를 결합시키면서 이들 사이를 전기적으로 연결할 수 있다.
반도체 패키지는 제1 기판(1100)의 하면에 배치된 제3 접속부(1430)를 포함할 수 있다. 상기 제3 접속부(1430)는 상기 제1 기판(1100)을 메인 보드에 결합시키면서, 이들 사이를 전기적으로 연결할 수 있다.
이때, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 와이어 본딩, 솔더 본딩, 메탈 간 다이렉트 본딩 중 적어도 하나의 본딩 방식을 이용하여 복수의 구성 요소 사이를 전기적으로 연결할 수 있다. 즉, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 복수의 구성 요소를 전기적으로 연결하는 기능을 갖기 때문에, 메탈 간 다이렉트 본딩을 이용할 경우 반도체 패키지는 솔더나 와이어가 아닌, 전기적으로 연결되는 부분으로 이해될 수 있다.
상기 와이어 본딩 방식은 금(Au) 등의 도선을 이용하여 복수의 구성 요소 사이를 전기적으로 연결하는 것을 의미할 수 있다. 또한, 상기 솔더 본딩 방식은 Sn, Ag, Cu 중 적어도 하나를 포함하는 물질을 이용하여 복수의 구성요소 사이를 전기적으로 연결할 수 있다. 또한, 메탈 간 다이렉트 본딩 방식은 솔더, 와이어, 전도성 접착제 등의 부재 없이, 복수의 구성 요소 사이에 열과 압력을 인가하여 재결정화하고, 이를 통해 복수의 구성요소 사이를 직접 결합시키는 것을 의미할 수 있다. 그리고 메탈 간 다이렉트 본딩 방식은 상기 제2 접속부(1420)에 의한 본딩 방식을 의미할 수 있다. 이 경우, 상기 제2 접속부(1420)는 상기 재결정화에 의해 복수의 구성요소 사이에 형성되는 금속층을 의미할 수 있다.
구체적으로, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)는 열 압착(Thermal Compression) 본딩 방식에 의해 복수의 구성을 서로 결합시킬 수 있다. 상기 열 압착 본딩 방식은 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)에 열과 압력을 가하여 복수의 구성 사이를 직접 결합시키는 방식을 의미할 수 있다.
이때, 상기 제1 기판(1100) 및 제2 기판(1200) 중 적어도 하나에서, 상기 제1 접속부(1410), 제2 접속부(1420) 및 제3 접속부(1430)가 배치되는 전극에는 해당 기판의 절연층으로부터 멀어지는 외측 방향으로 돌출된 돌출부가 구비될 수 있다. 상기 돌출부는 상기 제1 기판(1100) 또는 제2 기판(1200)에서 외측 방향을 향하여 돌출될 수 있다.
상기 돌출부는 범프(bump)라고 할 수 있다. 상기 돌출부는 포스트(post)라고도 할 수 있다. 상기 돌출부는 필라(pillar)라고도 할 수 있다. 바람직하게, 상기 돌출부는 제2 기판(1200)의 전극 중 상기 반도체 소자(1300)와의 결합을 위한 제2 접속부(1420)가 배치된 전극을 의미할 수 있다. 즉, 상기 반도체 소자(1300)의 단자들의 피치가 미세화되면서, 솔더 등의 전도성 접착제에 의해 상기 반도체 소자(1300)의 복수의 단자와 각각 연결되는 복수의 제2 접속부(1420) 간의 단락이 발생할 수 있다. 따라서, 실시 예는 상기 제2 접속부(1420)의 볼륨을 줄이기 위해 열 압착 본딩(Thermal Compression Bonding)을 진행할 수 있다. 이에 따라, 실시 예는, 정합도, 확산력, 및 솔더 등의 전도성 접착제와 돌출부 사이에 형성되는 금속간 화합물(Inter Metallic Compound, IMC)이 인터포저 및/또는 기판으로 확산되는 것을 방지하는 확산 방지력 확보를 위해 상기 제2 접속부(1420)가 배치되는 상기 제2 기판(1200)의 전극에 돌출부가 포함되도록 할 수 있다
한편, 도 1b를 참조하면, 제2 실시 예의 반도체 패키지는 상기 제2 기판(1200)에 연결 부재(1210)가 배치되는 점에서 제1 실시 예의 반도체 패키지와 차이를 가질 수 있다. 상기 연결 부재(1210)는 브리지 기판이라고 할 수 있다. 예를 들어, 상기 연결 부재(1210)는 재배선층을 포함할 수 있다. 연결 부재(1210)는 복수의 반도체 소자를 수평적으로 서로 전기적 연결을 하는 기능을 할 수 있다. 예시적으로, 일반적으로 반도체 소자가 가져야 할 면적이 너무 크기 때문에 상기 연결 부재(1210)는 재배선층을 포함할 수 있다. 반도체 패키지와 반도체 소자는 회로 패턴의 폭이나 너비 등이 서로 큰 차이를 가지기 때문에, 전기적 접속을 위한 회로 패턴의 완충 역할이 필요하다. 완충 역할은 반도체 패키지의 회로 패턴의 폭이나 너비 등의 크기와 반도체 소자의 회로 패턴의 폭이나 너비 등의 크기의 중간 크기를 갖도록 하는 것을 의미할 수 있고, 재배선층은 상기 완충 역할을 하는 기능을 포함할 수 있다.
일 실시 예에서, 연결 부재(1210)는 무기물 브리지일 수 있다. 예시적으로, 상기 무기물 브리지는 실리콘 브리지일 수 있다. 즉, 상기 연결 부재(1210)는 실리콘 기판과 상기 실리콘 기판 상에 배치되는 재배선층을 포함할 수 있다.
다른 실시 예에서, 상기 연결 부재(1210)는 유기 브리지일 수 있다. 예를 들어, 상기 연결 부재(1210)는 유기물을 포함할 수 있다. 예를 들어, 상기 연결 부재(1210)는 상기 실리콘 기판 대신에 유기물을 포함하는 유기 기판을 포함할 수 있다.
상기 연결 부재(1210)는 상기 제2 기판(1200) 내에 매립될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 연결 부재(1210)는 상기 제2 기판(1200) 상에 돌출되는 구조를 가지고 배치될 수 있다.
또한, 상기 제2 기판(1200)은 캐비티를 포함할 수 있고, 상기 연결 부재(1210)는 상기 제2 기판(1200)의 상기 캐비티 내에 배치될 수 있다.
상기 연결 부재(1210)는 상기 제2 기판(1200) 상에 배치되는 복수의 반도체 소자 사이를 수평적으로 연결할 수 있다.
도 1c를 참조하면, 제3 실시 예의 반도체 패키지는 제2 기판(1200) 및 반도체 소자(1300)를 포함할 수 있다. 이때, 제3 실시 예의 반도체 패키지는 제2 실시 예의 반도체 패키지 대비 제1 기판(1100)이 생략된 구조를 가질 수 있다.
즉, 제3 실시 예의 제2 기판(1200)은 인터포저 기능을 하면서 패키지 기판의 기능을 할 수 있다.
상기 제2 기판(1200)의 하면에 배치된 제1 접속부(1410)는 전자 디바이스의 메인 보드에 상기 제2 기판(1200)을 결합시킬 수 있다.
도 1d를 참조하면, 제4 실시 예의 반도체 패키지는 제1 기판(1100) 및 반도체 소자(1300)를 포함할 수 있다.
이때, 제4 실시 예의 반도체 패키지는 제2 실시 예의 반도체 패키지 대비 제2 기판(1200)이 생략된 구조를 가질 수 있다.
즉, 제4 실시 예의 제1 기판(1100)은 패키지 기판 기능을 하면서, 상기 반도체 소자(1300)와 메인 보드 사이를 연결하는 기능을 할 수 있다. 이를 위해, 제1 기판(1100)에는 복수의 반도체 소자 사이를 연결하기 위한 연결 부재(1110)를 포함할 수 있다. 상기 연결 부재(1110)는 복수의 반도체 소자 사이를 연결하는 무기물 브리지 또는 유기물 브리지일 수 있다.
도 1e를 참조하면, 제5 실시 예의 반도체 패키지는 제4 실시 예의 반도체 패키지 대비, 제3 반도체 소자(1330)를 더 포함할 수 있다.
이를 위해, 제1 기판(1100)의 하면에는 제4 접속부(1440)가 배치될 수 있다.
그리고, 상기 제4 접속부(1400)에는 제3 반도체 소자(1330)가 배치될 수 있다. 즉, 제5 실시 예의 반도체 패키지는 상측 및 하측에 각각 반도체 소자가 실장되는 구조를 가질 수 있다.
이때, 상기 제3 반도체 소자(1330)는 도 1c의 반도체 패키지에서, 제2 기판(1200)의 하면에 배치된 구조를 가질 수도 있을 것이다.
도 1f를 참조하면, 제6 실시 예의 반도체 패키지는 제1 기판(1100)을 포함할 수 있다. 상기 제1 기판(1100) 상에는 제1 반도체 소자(1310)가 배치될 수 있다. 이를 위해, 상기 제1 기판(1100)과 상기 제1 반도체 소자(1310) 사이에는 제1 접속부(1410)가 배치될 수 있다.
또한, 상기 제1 기판(1100)은 도전성 결합부(1450)를 포함할 수 있다. 상기 도전성 결합부(1450)는 상기 제1 기판(1100)에서 제2 반도체 소자(1320)를 향하여 더 돌출될 수 있다. 상기 도전성 결합부(1450)는 범프라고 할 수 있고, 이와 다르게 포스트라고도 할 수 있다. 상기 도전성 결합부(1450)는 상기 제1 기판(1100)의 최상측에 배치된 전극 상에 돌출된 구조를 가지고 배치될 수 있다.
상기 도전성 결합부(1450) 상에는 제2 반도체 소자(1320)가 배치될 수 있다. 이때, 상기 제2 반도체 소자(1320)는 상기 도전성 결합부(1450)를 통해 상기 제1 기판(1100)과 연결될 수 있다. 또한, 상기 제1 반도체 소자(1310)와 상기 제2 반도체 소자(1320) 상에는 제2 접속부(1420)가 배치될 수 있다.
이에 따라, 상기 제2 반도체 소자(1320)는 상기 제2 접속부(1420)를 통해 상기 제1 반도체 소자(1310)와 전기적으로 연결될 수 있다.
즉, 제2 반도체 소자(1320)는 도전성 결합부(1450)을 통해 제1 기판(1100)과 연결되면서, 상기 제2 접속부(1420)를 통해 상기 제1 반도체 소자(1310)와도 연결될 수 있다.
이때, 상기 제2 반도체 소자(1320)는 상기 도전성 결합부(1450)을 통해 전원신호 및/또는 전력을 공급받을 수 있다. 또한, 상기 제2 반도체 소자(1320)는 상기 제2 접속부(1420)를 통해 상기 제1 반도체 소자(1310)와 통신 신호를 주고받을 수 있다.
제6 실시 예의 반도체 패키지는 도전성 결합부(1450)를 통해 상기 제2 반도체 소자(1320)에 전원신호 및/또는 전력을 공급함으로써, 상기 제2 반도체 소자(1320)의 구동을 위한 충분한 전력의 제공이나, 전원 동작의 원활한 제어가 가능할 수 있다.
이에 따라, 실시 예는 상기 제2 반도체 소자(1320)의 구동 특성을 향상시킬 수 있다. 즉, 실시 예는 제2 반도체 소자(1320)에 제공되는 전력이 부족해지는 문제를 해결할 수 있다. 나아가, 실시 예는 상기 제2 반도체 소자(1320)의 전원 신호, 전력 및 통신 신호 중 적어도 하나가 상기 도전성 결합부(1450)와 제2 접속부(1420)를 통해 서로 다른 경로를 통해 제공되도록 할 수 있다. 이를 통해, 실시 예는 상기 전원 신호에 의해 상기 통신 신호의 손실이 발생하는 문제를 해결할 수 있다. 예를 들어, 실시 예는 전원 신호의 통신 신호 사이의 상호 간섭을 최소화할 수 있다.
한편, 제6 실시 예에서의 상기 제2 반도체 소자(1320)는 복수의 패키지 기판이 적층된 형태인 POP(Package On Package) 구조를 가지고 제1 기판(1100) 상에 배치될 수 있다. 예를 들어, 상기 제2 반도체 소자(1320)는 메모리 칩을 포함하는 메모리 패키지일 수 있다. 그리고 상기 메모리 패키지는 상기 도전성 결합부(1450) 상에 결합될 수 있다. 이때, 상기 메모리 패키지는 상기 제1 반도체 소자(1310)와는 연결되지 않을 수 있다.
한편, 제6 실시 예에서의 반도체 패키지는 몰딩 부재(1460)를 포함할 수 있다. 상기 몰딩 부재(1460)는 상기 제1 기판(1100)과 상기 제2 반도체 소자(1320) 사이에 배치될 수 있다. 예를 들어, 상기 몰딩 부재(1460)는 상기 제1 접속 부재(1410), 제2 접속 부재(1420), 제1 반도체 소자(1310) 및 도전성 결합부(1450)를 몰딩할 수 있다.
도 1g를 참조하면, 제7 실시 예의 반도체 패키지는 제1 기판(1100), 제1 접속부(1410), 제1 접속부(1410), 반도체 소자(1300) 및 제3 접속부(1430)를 포함할 수 있다.
이때, 제7 실시 예의 반도체 패키지는 제4 실시 예의 반도체 패키지 대비 연결 부재(1110)가 생략되면서 상기 제1 기판(1100)이 복수의 기판층을 포함하는 점에서 차이를 가질 수 있다.
상기 제1 기판(1100)은 복수의 기판층을 포함할 수 있다. 예를 들어, 제1 기판(1100)은 패키지 기판에 대응하는 제1 기판층(1100A)과 연결 부재에 대응되는 제2 기판층(1100B)을 포함할 수 있다.
다시 말해서, 제7 실시 예의 반도체 패키지는 도 1a에 개시된 제1 기판(패키지 기판, 1100)과 제2 기판(인터포저, 1200)가 일체로 형성된 제1 기판층(1100A) 및 제2 기판층(1100B)을 포함할 수 있다. 상기 제2 기판층(1100B)의 절연층의 물질은 제1 기판층(1100A)의 절연층의 물질과 다를 수 있다. 예를 들어, 제2 기판층(1100B)의 절연층의 물질은 광경화성 물질을 포함할 수 있다. 예를 들어, 상기 제2 기판층(1100B)은 PID(Photo Imageable Dielectric)일 수 있다. 그리고 상기 제2 기판층(1100B)은 광경화성 물질을 포함함에 따라 전극의 미세화가 가능할 수 있다. 따라서, 제7 실시 예는 제1 기판층(1100A) 상에 광 경화성 물질의 절연층을 순차적으로 적층하고, 상기 광 경화성 물질의 절연층 상에 미세화된 전극을 형성하는 것에 의해 제2 기판층(1100B)을 형성할 수 있다. 이를 통해 상기 제2 기판(1100B)은 미세화된 전극을 포함하는 재배선층 기능을 포함할 수 있고, 복수의 반도체 소자(1310, 1320)를 수평적으로 연결하는 기능을 포함할 수 있다.
실시 예의 회로 기판의 설명에 앞서, 이하에서 설명되는 기판은 이전의 반도체 패키지에 포함된 복수의 기판 중 어느 하나의 기판을 의미할 수 있다. 예를 들어, 이하에서 설명되는 회로 기판은 제1 내지 제7 실시 예의 반도체 패키지에 구비된 제1 기판(1100) 및 제2 기판(1200) 중 어느 하나를 의미할 수 있다.
또한, 이하의 기판에서 설명되는 전극부의 돌출부는 제1 내지 제7 실시 예의 반도체 패키지에서 접속부가 배치되는 전극을 의미할 수 있다. 예를 들어, 이하에서 설명되는 전극부의 돌출부는 반도체 소자, 인터포저 및 연결 부재 중 적어도 하나와 결합되는 전극의 일부를 의미할 수 있다. 이에 대해서는 하기에서 더욱 상세히 설명하기로 한다.
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 3은 도 2의 제1 절연층의 최상측에 구비된 제1 전극의 평면도이며, 도 4 및 도 5는 도 2에 구비된 회로 기판의 일부 영역을 확대한 확대도이고, 도 6은 제2 실시 예에 따른 회로 기판의 일부 영역을 확대한 확대도이고, 도 7은 제3 실시 예에 따른 회로 기판의 일부 영역을 확대한 확대도이고, 도 8은 제4 실시 예에 따른 회로 기판의 일부 영역을 확대한 확대도이고, 도 9는 제5 실시 예에 따른 회로 기판의 일부 영역을 확대한 확대도이고, 도 10은 제6 실시 예에 따른 회로 기판의 일부 영역을 확대한 확대도이며, 도 11은 제7 실시 예에 따른 회로 기판의 일부 영역을 확대한 확대도이다.
이하에서는 도 2 내지 10을 참조하여 실시 예의 기판을 구체적으로 설명하기로 한다.
도 2를 참조하면, 기판(100)은 절연층(110)을 포함할 수 있다. 구체적으로, 기판(100)은 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)을 포함할 수 있다.
제1 절연층(111)은 전극부(150)의 제1 전극(120) 및 제2 전극(130)을 배치하기 위한 절연층일 수 있다. 예를 들어, 제1 절연층(111)은 기판의 내층 절연층을 의미할 수 있다.
제2 절연층(112)은 제1 절연층(111) 상에 배치된 절연층을 의미할 수 있다. 예를 들어, 제2 절연층(112)은 기판의 절연층(110)에서 최상측에 배치된 제1 최외층 절연층을 의미할 수 있다. 제2 절연층(112)은 상기 제1 절연층(111)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제2 절연층(112)은 레지스트층일 수 있다. 일 예로, 상기 제2 절연층(112)은 솔더 레지스트를 포함할 수 있다.
상기 제3 절연층(113)은 제1 절연층(111) 하에 배치된 절연층을 의미할 수 있다. 예를 들어, 제3 절연층(113)은 기판의 절연층(110)에서 최하측에 배치된 제2 최외층 절연층을 의미할 수 있다. 상기 제3 절연층(113)은 제1 절연층(111)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제3 절연층(113)은 레지스트층일 수 있다. 일 예로, 상기 제3 절연층(113)은 솔더 레지스트를 포함할 수 있다.
상기 제1 절연층(111)은 복수의 적층 구조를 가질 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 기판(100)은 상기 제1 절연층(111)의 층수를 기준으로 2층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다. 일 실시 예의 상기 기판(100)은 제1 절연층(111)의 층수를 기준으로 2층 미만의 층수를 가질 수 있다. 다른 실시 예의 상기 기판(100)은 상기 제1 절연층(111)의 층수를 기준으로 3층 이상의 층수를 가질 수 있다. 바람직하게, 실시 예의 상기 기판(100)은 상기 제1 절연층(111)의 층수를 기준으로 5층 이상, 또는 7층 이상 또는 9층 이상의 층수를 가질 수 있다.
상기 기판(100)의 적층 구조는 전극부(150)의 제2 전극(130)에 의해 구분될 수 있다. 또는, 상기 기판(100)의 적층 구조는 상기 전극부(150)의 제2 전극(130)과 제1 전극(120)의 폭의 차이로 구분될 수 있다.
예를 들어, 복수의 제1 전극(120)은 수직 방향으로 상호 이격되며 배치될 수 있고, 상기 제2 전극(130)은 상기 수직 방향으로 상호 이격된 상기 복수의 제1 전극들 사이에 배치될 수 있다. 상기 제2 전극(130)은 수직 방향을 따라 서로 다른 폭을 가질 수 있다. 또한, 상기 제1 전극(120)은 상기 제2 전극(130)과 다른 형상을 가질 수 있다. 따라서, 상기 기판(100)의 층 구조에서 상기 제1 전극(120)과 제2 전극(130)의 구분이 가능할 수 있고, 상기 구분한 제2 전극(130)을 기준으로 적층 구조를 구분할 수 있다.
또한, 상기 제1 전극(120)은 제2 전극(130)과 다른 폭을 가질 수 있다. 예를 들어, 제1 전극(120)의 하면의 폭은 상기 제2 전극(130)의 상면의 폭보다 큰 폭을 가질 수 있고, 이를 통해 기판(100)의 적층 구조를 구분할 수 있다. 상술한 적층 구조를 통해 실시 예의 기판(100)은 적어도 하나의 반도체 소자, 및/또는 제2 기판을 메인 보드와 전기적으로 효율적 연결할 수 있다.
상기 기판(100)의 제1 절연층(111)이 복수의 층 구조를 가지는 경우, 상기 기판(100)의 복수의 제1 절연층(111)은 서로 동일한 절연물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 기판(100)의 복수의 제1 절연층(111) 중 적어도 하나는 적어도 다른 하나와 다른 절연물질을 포함할 수 있다.
상기 기판(100)의 제1 절연층(111)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 기판(100)의 제1 절연층(111)은 유리 또는 플라스틱을 포함할 수 있다. 예를 들어, 상기 기판(100)의 제1 절연층(111)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함할 수 있다. 예를 들어, 기판(100)의 제1 절연층(111)은 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함할 수 있다. 예를 들어, 기판(100)의 제1 절연층(111)은 사파이어를 포함할 수 있다. 예를 들어, 기판(100)의 제1 절연층(111)은 광등방성 필름을 포함할 수 있다. 예를 들어, 기판(100)의 제1 절연층(111)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA)를 포함할 수 있다. 예를 들어, 상기 기판(100)의 제1 절연층(111)은 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 기판(100)의 제1 절연층(111)은 열경화성 수지 또는 열가소성 수지에 실리카 또는 알루미나의 무기 필러가 배치된 구조를 가질 수 있다.
상기 제1 절연층(111)은 서로 다른 복수의 절연재료를 적층한 구조를 가질 수 있고, 예시적인 배치 구조에 대해 보다 구체적으로 설명하면 다음과 같다.
일 실시 예에서 제1 절연층(111)은 보강 부재를 포함하는 코어층에 대응하는 제1층을 포함할 수 있다. 또한, 상기 제1 절연층(111)은 상기 코어층의 상부 및 하부에 각각 배치되고 보강 부재를 포함하지 않는 복수의 제2층을 포함할 수 있다. 이 경우, 상기 기판(100)은 코어기판일 수 있다. 상기 보강 부재는 강화 섬유 또는 유리 섬유라고도 할 수 있다.
상기 보강 부재는 상기 제1 절연층(111)의 수평 방향을 따라 연장된 유리 섬유 (Glass fiber) 물질을 의미할 수 있고, 서로 이격된 무기물 필러와 다른 의미를 가질 수 있다. 즉, 제1층의 보강 부재는 제2층의 필러와 수평 방향을 따라 서로 다른 길이나 너비를 가질 수 있다. 예시적으로, 유리 섬유는 제1층의 폭 이상의 폭을 갖도록 연장될 수 있다. 여기에서, 제1층의 폭 이상의 폭을 갖는 의미는 유리 섬유가 수평 방향으로 구부러진 형상을 가지고 배치될 수 있음을 의미할 수 있다. 또한, 제2층이 필러를 포함하더라도 제1층의 유리 섬유보다 휨 등의 문제를 방지하는 효과가 크지 않기 때문에, 보강 부재는 제2층의 필러와 구분하여 설명한다.
다른 실시 예에서, 상기 기판(100)의 제1 절연층(111)은 코어를 포함하지 않는 코어-리스 기판일 수 있다. 예를 들어, 상기 기판(100)의 제1 절연층(111)은 우수한 가공성, 기판(100)의 슬림화가 가능하고, 상기 기판(100)의 전극부(150)의 미세화가 가능한 보강 부재를 포함하지 않는 유기 물질을 포함할 수 있다. 예를 들어, 상기 기판(100)의 제1 절연층(111)은 예시적으로 아지노모토사에서 출시하는 제품인 ABF(Ajinomoto Build-up Film)을 이용할 수 있고, FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다. 예를 들어, 상기 제1 절연층(111)은 ABF로 구성된 복수의 층들을 포함할 수 있다.
이때, 상기 기판(100)의 제1 절연층(111)이 보강 부재를 포함하지 않는 ABF로만 구성되는 경우, 상기 기판(100)의 휨 특성이 저하될 수 있다. 따라서, 상기 기판(100)의 제1 절연층(111)은 ABF(Ajinomoto Build-up Film)로 구성되면서, 상기 기판(100)의 제1 절연층(111)을 구성하는 ABF 중 적어도 하나의 ABF에는 휨 특성을 향상시킬 수 있는 보강 부재가 포함될 수 있다.
예를 들어, 상기 기판(100)의 제1 절연층(111)은 수지 및 필러를 포함하는 제1 ABF로 구성된 제1층을 포함한다. 또한, 상기 기판(100)의 제1 절연층(111)은 상기 제1 ABF에 보강 부재가 더 포함된 제2 ABF로 구성된 층을 포함한다. 이때, 상기 제2 ABF에 포함된 보강 부재는 GCP(Glass Core Primer) 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 절연층(111)은 10㎛ 내지 40㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 절연층(111)이 복수의 층 구조를 가지는 경우, 각각의 층은 10㎛ 내지 40㎛의 범위의 두께를 가질 수 있다. 바람직하게, 상기 제1 절연층(111)의 각각의 층은 15㎛ 내지 35㎛의 범위의 두께를 만족할 수 있다. 더욱 바람직하게, 상기 기판(100)의 제1 절연층(111)의 각각의 층은 18㎛ 내지 32㎛의 범위의 두께를 만족할 수 있다. 상기 기판(100)의 제1 절연층(111)의 각각의 층의 두께가 10㎛ 미만이면, 상기 기판(100)이 특정 방향으로 크게 휘어지는 문제가 발생할 수 있다. 그리고, 상기 기판(100)이 특정 방향으로 크게 휘어지는 경우, 상기 기판(100)에 전극부(150)가 안정적으로 배치되기 어려울 수 있고, 반도체 소자의 동작이 원활히 수행되기 어려울 수 있다. 나아가, 상기 기판에 반도체 소자가 결합된 반도체 패키지가 적용되는 서버나 전자 제품의 동작이 원활히 이루어지기 어려울 수 있다. 또한, 상기 기판(100)의 제1 절연층(111)의 두께가 10㎛ 미만이면, 상기 기판(100)의 전극부(150)가 안정적으로 보호되지 못하고, 이에 의해 전기적 신뢰성이 저하될 수 있다. 또한, 상기 기판(100)의 제1 절연층(111)의 두께가 40㎛를 초과하면, 상기 기판(100)의 전체적인 두께가 증가하고, 이에 따라 반도체 패키지의 두께가 증가하여 박판화가 어려울 수 있다. 또한, 상기 기판(100)의 제1 절연층(111)의 두께가 40㎛를 초과하면, 상기 제2 절연층(112) 또는 제3 절연층(113)에 인가되는 응력이 커질 수 있고, 이에 의해 기판(100)의 물리적 특성 및/또는 전기적 특성이 저하될 수 있다. 또한, 상기 기판(100)의 제1 절연층(111)의 두께가 40㎛를 초과하면, 상기 기판(100)의 전극부(150)의 미세화가 어려울 수 있다.
상기 두께는 서로 다른 층에 배치된 전극부(150)의 제1 전극(120)들 사이의 수직 방향으로의 거리에 대응할 수 있다. 예를 들어, 상기 두께는 전극부(150)의 제2 전극(130)의 수직 방향으로의 거리에 대응할 수 있다. 즉, 두께는 상기 기판(100)의 상면에서 하면을 향하는 방향, 또는 하면에서 상면을 향하는 방향으로의 길이를 의미할 수 있고, 기판 수직 방향의 길이를 의미할 수 있다. 여기서, 상면은 각 구성요소에서 상기 수직 방향을 따라 가장 높은 위치를 의미할 수 있고, 하면은 각 구성요소에서 상기 수직 방향을 따라 가장 낮은 위치를 의미할 수 있다. 그리고, 이의 위치는 서로 반대로 지칭될 수 있다.
한편, 실시 예의 절연층(110)은 제1 절연층(111)의 상면에 배치된 제2 절연층(112)을 포함할 수 있다. 또한, 절연층(110)은 상기 제1 절연층(111)의 하면에 배치된 제3 절연층(113)을 포함할 수 있다.
상기 제2 절연층(112)은 상기 제1 절연층(111)의 상면(제1 절연층이 복수의 층 구조를 가지는 경우, 최상측에 배치된 제1 절연층의 상면)을 보호하는 기능을 할 수 있다. 또한, 상기 제3 절연층(113)은 상기 제1 절연층(111)의 하면(제1 절연층이 복수의 층 구조를 가지는 경우, 최하측에 배치된 제1 절연층의 하면)을 보호하는 기능을 할 수 있다. 이에 따라, 상기 제2 절연층(112) 및 제3 절연층(113)은 기능적으로 각각 제1 보호층 및 제2 보호층이라고 할 수 있다.
상기 제2 절연층(112) 및 제3 절연층(113)은 레지스트(resist)층일 수 있다. 바람직하게, 상기 제2 절연층(112) 및 제3 절연층(113)은 유기 고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 상기 제2 절연층(112) 및 제3 절연층(113)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 상기 제2 절연층(112) 및 제3 절연층(113)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 상기 제2 절연층(112) 및 제3 절연층(113)은 포토솔더 레지스트층, 커버-레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.
예시적으로, 실시 예의 전극부(150)의 돌출부(140)와 반도체 소자가 솔더를 통해 결합되는 경우, 솔더와 솔더 레지스트층은 서로 젖음성이 좋지 않고, 이에 의해 솔더가 복수의 돌출부(140) 중 서로 인접한 2개의 돌출부 사이의 전기적 단락이 발생하는 문제를 방지할 수 있다.
상기 제2 절연층(112) 및 제3 절연층(113)의 각각의 두께는 3㎛ 내지 20㎛일 수 있다. 상기 제2 절연층(112) 및 제3 절연층(113)의 각각의 두께는 4㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 제2 절연층(112) 및 제3 절연층(113)의 각각의 두께는 5㎛ 내지 20㎛일 수 있다. 이때, 상기 제2 절연층(112)의 두께는 제1 전극(120)의 최상면으로부터 상기 제2 절연층(112)의 상면까지의 수직 거리를 의미할 수 있다. 또한, 상기 제3 절연층(113)의 두께는 제1 전극(120)의 최하면으로부터 상기 제3 절연층(113)의 하면까지의 수직 거리를 의미할 수 있다.
제2 절연층(112) 및 제3 절연층(113)의 각각의 두께가 20㎛ 초과인 경우, 반도체 패키지의 두께가 증가하여 박판화가 어려울 수 있고, 또는 제2 절연층(112) 및 제3 절연층(113) 사이에 배치되는 절연층(110)에 인가되는 응력이 커질 수 있다. 상기 기판(100)에 응력을 인가할 수 있다. 상기 제2 절연층(112) 및 제3 절연층(113)의 각각의 두께가 3㎛ 미만인 경우, 기판(100)에 포함된 전극부(150)가 안정적으로 보호되기 어려울 수 있고, 이에 의해 전기적 신뢰성 또는 물리적 신뢰성이 저하될 수 있다.
상기 기판(100)은 전극부(150)를 포함할 수 있다.
상기 전극부(150)는 상기 기판(100)의 절연층(110)에 배치될 수 있다. 예를 들어, 상기 전극부(150)는 상기 기판(100)의 절연층(110)을 관통할 수 있다. 예를 들어, 상기 전극부(150)의 일부는 상기 절연층(110) 내에 배치될 수 있고, 적어도 나머지 일부는 상기 절연층(110)의 표면 위 또는 아래로 돌출될 수 있다.
상기 전극부(150)는 위치 또는 기능에 따라 복수의 전극을 포함할 수 있다.
예를 들어, 상기 전극부(150)는 제1 전극(120) 및 제2 전극(130)을 포함할 수 있다. 상기 제1 전극(120)은 제1 절연층(111)의 표면에 배치될 수 있다. 예를 들어, 상기 제1 전극(120)은 제1 절연층(111)의 상면 및/또는 하면에 배치될 수 있다. 예를 들어, 상기 제1 절연층(111)이 제1층 및 제2 층을 포함하는 경우, 상기 제1 전극(120)은 상기 제1 절연층(111)의 제1층의 상면에 배치된 제1 전극 패턴들과, 상기 제1 절연층(111)의 제1층과 제2층 사이에 배치된 제2 전극 패턴들과, 상기 제1 절연층(111)의 제2층의 하면에 배치된 제3 전극 패턴들을 포함할 수 있다.
상기 전극부(150)의 제2 전극(130)은 서로 다른 층에 배치된 제1 전극(120)들 사이를 상기 기판(100)의 수직 방향을 따라 연결할 수 있다. 예를 들어, 상기 제1 절연층(111)이 3층 구조를 가지는 경우, 상기 전극부(150)의 상기 제2 전극(130)은 수직 방향을 따라 상호 이격되며 상기 3층 구조의 제1 절연층(111)에 각각 배치될 수 있다.
상기 전극부(150)의 서로 다른 층에 배치된 복수의 제1 전극(120) 중 어느 하나는 ETS(Embedded Trace Substrate) 구조를 가질 수 있다. 예를 들어, 상기 기판(100)의 최상측에 배치된 전극부(150)의 제1 전극(120)은 ETS 구조를 가질 수 있다. 여기에서, 상기 제1 전극(120)이 ETS 구조를 가진다는 의미는, 상기 최상측에 배치된 상기 전극부(150)의 제1 전극(120)의 적어도 일부가 상기 제1 절연층(111) 내에 매립된 매립 구조를 가진다는 것을 의미할 수 있다. 즉, 상기 매립 구조는 상기 제1 전극(120)의 적어도 일부가 수평 방향으로 상기 제1 절연층(111)과 중첩되는 것을 의미할 수 있다. 일 예로, 상기 매립 구조는 제1 절연층(111)의 상면보다 상기 제1 전극(120)의 하면 및/또는 상면이 상기 제1 절연층(111)의 하면에 더 인접하게 위치하는 것을 의미할 수 있다. 또한, 상기 매립 구조는 제1 절연층(111)의 하부에 위치한 제3 절연층(113)의 하면에 제1 전극(120)의 하면 및/또는 상면이 상기 제1 절연층(111)의 상면보다 더 인접하게 위치하는 것을 의미할 수 있다.
상기 ETS 구조는 일반적인 돌출 구조를 가지는 전극부의 제1 전극 대비 미세화에 유리하다. 이에 따라, 실시 예는 상기 반도체 소자에 구비된 단자들의 사이즈 및 피치에 대응하게 상기 제1 전극들의 형성이 가능하도록 한다. 이를 통해 실시 예는 회로 집적도를 향상시킬 수 있다. 나아가, 실시 예는 상기 반도체 소자를 통해 전달되는 신호의 전송 거리를 최소화할 수 있고, 이를 통해 신호 전송 손실을 최소화할 수 있도록 한다.
상기 전극부(150)의 상기 제1 전극(120)은 위치 및/또는 기능에 따라 패드부(120P) 및 연결부(120T)를 포함할 수 있다.
상기 제1 전극(120)의 패드부(120P)는 기판(100)의 최상측에 배치된 제1 전극(120) 중에서 돌출부(140)와 수직으로 중첩되는 제1 전극을 의미할 수 있다. 예를 들어, 상기 제1 전극(120)의 패드부(120P)는 상기 제1 전극(120) 중에서 상기 돌출부(140)와 직접 접촉하는 제1 전극을 의미할 수 있다.
상기 연결부(120T)는 상기 제1 전극(120) 중에서 상기 패드부(120P)를 제외한 나머지 전극을 의미할 수 있다. 예를 들어, 상기 연결부(120T)는 복수의 패드부(120P)들 사이를 전기적으로 연결하는 전극을 의미할 수 있다. 예를 들어, 상기 연결부(120T)는 복수의 패드부(120P)들 사이를 연결하는 트레이스를 의미할 수 있다.
상기 패드부(120P)는 복수의 파트로 구분될 수 있다. 예를 들어, 상기 패드부(120P)는 상기 연결부(120T)와 수평 방향으로 중첩되는 제1 파트(121)를 포함할 수 있다. 상기 패드부(120P)의 상기 제1 파트(121)는 상기 제1 절연층(111)에 매립될 수 있다. 예를 들어, 상기 패드부(120P)의 상기 제1 파트(121)는 측면이 상기 제1 절연층(111)으로 덮일 수 있다.
상기 패드부(120P)는 상기 제1 파트(121) 상에 구비된 제2 파트(122)를 포함할 수 있다. 상기 패드부(120P)의 상기 제2 파트(122)는 상기 패드부(120P)의 전체 영역 중 상기 제1 절연층(111) 상에 배치된 부분을 의미할 수 있다.
이때, 상기 패드부(120P)의 상기 제1 파트(121)와 제2 파트(122)는 서로 구분된 복수의 공정을 통해 형성될 수 있다. 예를 들어, 상기 패드부(120P)의 상기 제2 파트(122)는 동박층일 수 있다. 예를 들어, 상기 패드부(120P)의 상기 제2 파트(122)는 상기 패드부(120P)의 제1 파트(121) 및 상기 연결부(120T)를 전해 도금하기 위한 시드층일 수 있다.
그리고 상기 패드부(120P)의 상기 제1 파트(121) 및 상기 연결부(120T)는 상기 패드부(120P)의 상기 제2 파트(122)를 시드층으로 전해 도금하여 형성된 전해 도금층일 수 있다.
이때, 기존의 회로 기판은 상기 시드층으로 사용된 동박층을 전체적으로 제거하고 있다. 이에 따라, 기존의 회로 기판은 전극 상에 구비되는 돌출부의 두께가 증가할 수 있다. 이에 의해, 기존의 회로 기판은 수평 방향으로 상호 이격된 복수의 돌출부들 사이의 높이에 편차가 발생할 수 있다. 따라서, 상기 돌출부 상에 반도체 소자를 결합할 시, 기존의 회로 기판은 상기 돌출부의 높이 차이로 인해 상기 반도체 소자가 상기 돌출부 상에 안정적으로 배치되지 않고 특정 방향으로 기울어진 상태로 결합될 수 있다.
이에 반하여, 실시 예는 상기 시드층으로 사용된 동박층 중 상기 돌출부(140)가 배치될 영역의 일부를 제거하지 않을 수 있다. 그리고, 상기 제거되지 않은 동박층은 상기 패드부(120P)의 제2 파트(122)를 구성할 수 있다.
이때, 상기 패드부(120P)의 상기 제2 파트(122)의 상면은 기판의 제조 공정 중에서 캐리어 부재 상에 가장 먼저 배치된 동박층의 상면을 의미할 수 있다. 이에 따라, 상기 패드부(120P)의 상기 제2 파트(122)의 상면은 평탄할 수 있다. 나아가, 복수의 패드부(120P)의 제2 파트(122)의 상면은 서로 동일 평면 상에 위치할 수 있다. 따라서, 실시 예는 상기 패드부(120P)의 상기 제2 파트(122) 상에 전극부(150)의 돌출부(140)를 배치함으로써, 복수의 돌출부(140)를 균일한 두께로 형성할 수 있다. 나아가, 실시 예는 상기 패드부(120P)의 상기 제2 파트(122)의 두께만큼 상기 돌출부(140)의 두께를 줄일 수 있다. 이에 따라, 실시 예는 상기 돌출부(140)의 두께에 비례하여 두께 편차가 증가하는 문제를 해결할 수 있다. 이에 의해, 실시 예는 복수의 돌출부(140)들 사이의 높이 편차를 최소화할 수 있다. 따라서, 실시 예는 상기 복수의 돌출부(140) 상에 반도체 소자를 안정적으로 배치할 수 있다. 나아가, 실시 예는 기존의 돌출부의 두께 대비 상기 패드부(120P)의 상기 제2 파트(122)가 가지는 두께만큼 상기 돌출부(140)의 두께를 증가시킬 수 있다. 이에 따라, 실시 예는 반도체 소자가 안정적으로 결합될 수 있는 돌출부의 높이를 확보할 수 있고, 이에 따른 반도체 패키지의 전체적인 물리적 특성 및/또는 전기적 특성을 향상시킬 수 있다. 이에 따라, 반도체 소자의 동작을 원활히 이루어지도록 할 수 있고, 나아가 서버나 전자 제품의 동작이 원활히 이루어지도록 할 수 있다.
한편, 상기 패드부(120P)의 상기 제1 파트(121)와 상기 제2 파트(122)는 서로 동일한 금속 물질을 포함할 수 있다. 이에 따라, 상기 패드부(120P)의 상기 제1 파트(121)와 상기 제2 파트(122)의 계면은 구분이 어려울 수 있다. 따라서, 상기 패드부(120P)의 제1 파트(121) 및 제2 파트(122)가 서로 일체로 형성된 구조를 가질 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 상기 패드부(120P)의 상기 제1 파트(121) 및 제2 파트(122)의 계면의 구분이 가능할 경우, 상기 패드부(120P)는 상기 제1 파트(121) 및 제2 파트(122)를 포함하는 2층 구조를 가질 수 있을 것이다.
한편, 상기 패드부(120P)는 수직 방향으로 폭이 변화하는 영역을 포함할 수 있다. 예를 들어, 상기 패드부(120P)는 상면에서 하면을 향하여 폭이 증가하는 영역을 포함할 수 있다.
구체적으로, 상기 패드부(120P)의 상기 제1 파트(121) 및 제2 파트(122)는 서로 다른 수직 단면 형상을 가질 수 있다. 상기 패드부(120P)의 상기 제1 파트(121)는 전해 도금 공정에 의해 형성될 수 있다. 그리고, 상기 패드부(120P)의 상기 제2 파트(122)는 에칭 공정에 형성될 수 있다. 예를 들어, 상기 패드부(120P)의 상기 제2 파트(122)는 드라이 에칭 및/또는 습식 에칭 공정에 의해 형성될 수 있다.
이때, 상기 패드부(120P)의 제1 파트(121) 및 제2 파트(122)의 계면은 구분이 어려울 수 있으나, 상기 패드부(120P)의 측면의 형상에 기초하여 이의 구분이 가능할 수 있다. 예를 들어, 상기 패드부(120P)는 상기 에칭에 의해 형성되는 수직 방향을 따라 곡률을 가진 측면(122S)을 포함할 수 있다. 그리고 상기 곡률을 갖는 측면(122S)은 상기 제2 파트(122)에 구비될 수 있다. 그리고, 상기 제1 파트(121)의 측면은 곡률을 가지지 않을 수 있다. 이를 통해 실시 예는 상기 곡률을 갖는 측면(122S)을 통해 상기 패드부(120P)의 상기 제1 파트(121) 및 제2 파트(122)를 구분할 수 있다.
예를 들어, 상기 패드부(120P)는 하면에 인접하고 제1 경사를 갖는 제1 측면을 포함할 수 있다. 상기 제1 측면은 상기 패드부(120P)의 상기 제1 파트(121)의 측면을 의미할 수 있다. 상기 제1 측면의 제1 경사는 상기 패드부(120P)의 상면에 대해 수직할 수 있다. 예를 들어, 상기 제1 측면과 상기 패드부(120P)의 상면 사이의 내각은 85도 내지 95도 사이의 범위를 가질 수 있다.
또한, 상기 패드부(120P)는 상면에 인접하고 상기 제1 경사와 다른 제2 경사를 갖는 제2 측면(122S)을 포함할 수 있다. 상기 제2 측면은 상기 패드부(120P)의 상기 제2 파트(122)의 측면(122S)을 의미할 수 있다. 상기 제2 측면(122S)은 수직 방향을 따라 특정 곡률을 갖는 곡면일 수 있다. 상기 제2 측면(122S)은 상기 패드부(120P)의 상기 제1 파트(121)를 전해 도금하는데 사용한 동박층의 에칭 공정 조건에 대응하는 곡률을 가질 수 있다.
한편, 상기 패드부(120P)는 상기 연결부(120T)와 다른 폭을 가질 수 있다. 상기 폭은 기판(100)의 수직 방향과 수직한 수평 방향으로의 수평 거리를 의미할 수 있다. 바람직하게, 상기 패드부(120P)의 폭은 상기 패드부(120P)의 수직 방향으로의 전체 영역 중 가장 큰 폭을 가지는 영역에서의 수평 방향으로의 수평 거리를 의미할 수 있다. 그리고, 상기 연결부(120T)의 폭은 상기 연결부(120T)의 수직 방향으로의 전체 영역 중 가장 큰 폭을 가지는 영역에서의 수평 방향으로의 수평 거리를 의미할 수 있다.
예를 들어, 상기 패드부(120P)의 폭은 상기 패드부(120P)의 제1 파트(121)의 폭을 의미할 수 있다. 예를 들어, 상기 패드부(120P)의 폭은 상기 패드부(120P)의 하면의 폭을 의미할 수 있다.
나아가, 상기 패드부(120P)의 평면 형상은 원형 형상일 수 있다. 다른 실시 예에서 상기 패드부(120P)의 평면 형상은 타원형 형상일 수 있다. 그리고, 상기 패드부(120P)의 평면 형상이 원형 형상인 경우, 상기 패드부(120P)의 폭은 상기 패드부(120P)의 직경을 의미할 수 있다. 또한, 상기 패드부(120P)의 평면 형상이 타원형 형상인 경우, 상기 패드부(120P)의 폭은 상기 패드부(120P)의 장축 방향으로의 직경을 의미할 수 있다.
도 3을 참조하면, 상기 패드부(120P)의 폭(W1)은 40㎛ 내지 70㎛의 범위를 가질 수 있다. 바람직하게, 상기 패드부(120P)의 폭(W1)은 42㎛ 내지 68㎛의 범위를 가질 수 있다. 더욱 바람직하게, 상기 패드부(120P)의 폭(W1)은 45㎛ 내지 65㎛의 범위를 가질 수 있다. 상기 패드부(120P)의 폭(W1)이 40㎛ 미만이면, 회로 기판상에 실장되는 칩과의 전기적 연결성이 저하될 수 있다. 상기 패드부(120P)의 폭(W1)이 40㎛ 미만이면, 상기 패드부(120P)를 통해 전달되는 신호의 허용 전류가 감소할 수 있다. 그리고 상기 허용 전류가 감소하는 경우, 신호 전달 특성이 저하될 수 있다. 상기 패드부(120P)의 폭(W1)이 70㎛를 초과하면, 제한된 공간 내에서 반도체 소자의 단자들과 각각 연결되는 모든 패드부를 배치하기 어려울 수 있다. 상기 패드부(120P)의 폭(W1)이 70㎛를 초과하면, 회로 기판의 부피 및 반도체 패키지의 부피가 증가할 수 있다.
한편, 상기 연결부(120T)의 폭(W2)은 2㎛ 내지 20㎛의 범위를 가질 수 있다. 바람직하게, 상기 연결부(120T)의 폭(W2)은 2.2㎛ 내지 18㎛의 범위를 가질 수 있다. 더욱 바람직하게, 상기 연결부(120T)의 폭(W2)은 2.5㎛ 내지 15㎛의 범위를 가질 수 있다.
상기 연결부(120T)의 폭(W2)이 2㎛ 미만이면, 상기 연결부(120T)의 신호 저항이 증가하고, 이에 따른 상기 회로 기판에 배치되는 칩과의 정상적인 통신이 어려울 수 있다. 또한, 상기 연결부(120T)의 폭(W2)이 2㎛ 미만이면, 이의 구현이 어려울 뿐 아니라, 제조 공정에서 상기 연결부(120T)가 쉽게 무너지는 신뢰성 문제가 발생할 수 있다. 또한, 상기 연결부(120T)의 폭(W2)이 20㎛를 초과하면, 제한된 공간 내에 상기 패드부(120P)와 연결되는 연결부(120T)를 모두 배치하기 어려울 수 있다. 상기 연결부(120T)의 폭(W2)이 20㎛를 초과하면, 회로 기판 및 반도체 패키지의 부피가 증가할 수 있고, 이에 따른 박판화가 어려울 수 있다.
한편, 상기 전극부(150)는 돌출부(140)를 포함할 수 있다. 상기 돌출부(140)는 상기 전극부(150)의 상기 제1 전극(120) 상에 배치될 수 있다. 바람직하게, 상기 돌출부(140)는 상기 제1 전극(120)의 상기 패드부(120P) 상에 배치될 수 있다.
상기 돌출부(140)는 상기 패드부(120P) 상에 배치된 금속층(141) 및 상기 금속층(141) 상에 배치된 본딩부(142)를 포함할 수 있다.
상기 돌출부(140)의 상기 금속층(141)은 상기 패드부(120P) 상에 배치될 수 있다. 상기 금속층(141)은 상기 패드부(120P)의 상기 제2 파트(122) 상에 배치될 수 있다. 상기 금속층(141)은 상기 패드부(120P)를 구성하는 금속 물질과는 다른 금속 물질을 포함할 수 있다. 예를 들어, 상기 금속층(141)은 상기 패드부(120P)를 구성하는 제1 금속 물질과 선택적 에칭이 가능한 제2 금속 물질을 포함할 수 있다. 이때, 상기 제1 금속 물질과 제2 금속 물질이 선택적 에칭이 가능하다는 의미는, 상기 제1 금속 물질을 에칭할 수 있는 에칭액으로 에칭 공정을 진행하는 경우에 상기 제2 금속 물질은 에칭되지 않음을 의미할 수 있다.
도 4를 참조하면, 상기 금속층(141)의 폭은 상기 패드부(120P)의 상면의 폭(W3)보다 클 수 있다. 상기 금속층(141)의 폭은 상기 금속층(141)의 좌측 단부에서 우측 단부까지의 수평 거리를 의미할 수 있다. 상기 금속층(141)의 폭은 상기 금속층(141)의 상면의 길이를 의미할 수 있다.
상기 금속층(141)의 폭은 상기 패드부(120P)의 상면의 폭(W3)의 110% 내지 180%의 범위를 만족할 수 있다. 바람직하게, 상기 금속층(141)의 폭은 상기 패드부(120P)의 상면의 폭(W3)의 112% 내지 170%의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 금속층(141)의 폭은 상기 패드부(120P)의 상면의 폭(W3)의 115% 내지 150%의 범위를 만족할 수 있다.
상기 금속층(141)의 폭이 상기 패드부(120P)의 상면의 폭(W3)의 110% 미만이면, 에칭 공정으로 상기 패드부(120P)의 상기 제2 파트(122)를 형성하는 공정에서의 공정성이 저하될 수 있다. 예를 들어, 상기 금속층(141)의 폭이 상기 패드부(120P)의 상면의 폭(W3)의 110% 미만이면, 상기 패드부(120P)가 일정 두께를 가지지 못할 수 있고, 이에 따른 실시 예의 구조에 의해 달성되는 효과가 미비할 수 있다. 예를 들어, 상기 금속층(141)의 폭이 상기 패드부(120P)의 상면의 폭(W3)의 110% 미만이면, 패드부(120P)의 상면의 폭(W3)이 지나치게 작아질 수 있다. 그리고, 상기 패드부(120P)의 상면의 폭(W3)이 지나치게 작아지는 경우, 상기 패드부(120P)의 제2 파트(122)의 수직 단면이 삼각형이 가까운 형상을 가질 수 있고, 이에 의해 상기 패드부(120P) 상에 상기 돌출부(140)의 본딩부(142)가 안정적으로 배치되지 못할 수 있다.
또한, 상기 금속층(141)의 폭이 상기 패드부(120P)의 상면의 폭(W3)의 180%의 범위를 초과하면, 상기 금속층(141)의 전체 영역 중 패드부(120P)의 상면과 수직으로 중첩되지 않는 영역의 폭이 증가할 수 있다. 그리고, 상기 패드부(120P)의 상면과 수직으로 중첩되지 않는 금속층(141)의 영역의 폭이 증가하는 경우, 상기 금속층(141)이 상기 패드부(120P)와 인접한 연결부(120T) 또는 다른 패드부와 접촉할 수 있고, 이에 의한 전기적 쇼트 문제가 발생할 수 있다. 또한, 상기 금속층(141)의 폭이 상기 패드부(120P)의 상면의 폭(W3)의 180%의 범위를 초과하면, 상기 패드부(120P)의 제2 파트(122) 중 상기 패드부(120P)의 제1 파트(121)와 수직으로 중첩되지 않는 영역의 일부가 에칭으로 제거되지 않는 문제가 발생할 수 있다. 이에 의해, 상기 제2 파트(122)의 적어도 일부가 에칭되지 않음에 따라 인접한 패드부(120P)와 연결부(120T) 또는 인접한 복수의 패드부들 사이가 전기적으로 연결됨에 따른 전기적 쇼트 문제가 발생할 수 있다.
이에 따라, 상기 금속층(141)은 복수의 파트로 구분될 수 있다.
예를 들어, 상기 금속층(141)은 상기 패드부(120P)의 상면과 접촉하는 접촉부(141-1)를 포함할 수 있다. 상기 금속층(141)의 상기 접촉부(141-1)는 상기 패드부(120P)의 상면과 수직으로 중첩될 수 있다. 이를 통해, 실시 예는 상기 금속층(142) 상에 본딩부(142)가 안정적으로 결합될 수 있도록 할 수 있다. 구체적으로, 상기 금속층(141)은 상기 패드부(120P)와 상기 본딩부(142) 사이의 결합력을 높이는 금속 물질을 포함할 수 있다. 이를 통해, 상기 본딩부(142)가 상기 패드부(120P)로부터 박리되는 문제를 해결할 수 있다.
상기 금속층(141)은 상기 패드부(120P)의 상기 접촉부(141-1)로부터 외측 방향으로 연장되는 연장부(141-2)를 포함할 수 있다. 상기 금속층(141)의 상기 연장부(141-2)는 상기 패드부(120P)의 상면과 수직 방향으로 중첩되지 않을 수 있다. 상기 금속층(141)의 상기 연장부(141-2)는 상기 패드부(120P)의 측면(122S)과 수직 방향으로 중첩될 수 있다. 바람직하게, 상기 금속층(141)의 상기 연장부(141-2)는 상기 패드부(120P)의 상기 곡률을 갖는 측면(122S)과 수직 방향으로 중첩될 수 있다. 상기 패드부(120P)의 측면(122S)이 곡률을 가지는 것에 의해, 상기 곡률에 따라 상기 패드부(120P)의 상면의 면적이 감소할 수 있다. 이때, 상기 금속층(141)의 연장부(141-2)는 상기 곡률을 가지는 측면(122S)과 수직 방향으로 중첩됨에 따라 상기 본딩부(142)와의 접촉 면적을 향상시킬 수 있다. 이를 통해, 실시 예는 상기 본딩부(142)와 상기 패드부(120P) 사이의 결합력을 더욱 향상시킬 수 있다.
이때, 상기 금속층(141)의 상기 연장부(141-2)는 상기 패드부(120P)의 상기 측면(122S)이 가지는 곡률에 대응하는 곡률을 가지고 절곡될 수 있다. 이를 통해, 상기 연장부(141-2)는 상기 패드부(120P)의 상기 제2 파트(122)의 상면의 폭과 하면의 폭의 차이를 최소화할 수 있다. 이에 따라, 실시 예는 상기 제2 파트(122)의 상면과 하면의 폭의 차이로 인해 발생하는 신호 특성 저감을 방지할 수 있다. 이를 통해, 실시 예는 반도체 패키지의 동작 신뢰성을 더욱 향상시킬 수 있다.
따라서, 상기 금속층(141)의 상기 연장부(141-2)는 상기 패드부(120P)의 측면(122S)의 주위를 둘러싸며 구비될 수 있다. 예를 들어, 상기 연장부(141-2)는 상기 패드부(120P)의 상기 측면(122S)과 마주보는 내측면(141-2S1)과, 상기 내측면(141-2S1)과 반대되는 외측면(141-2S2)를 포함할 수 있다. 또한, 상기 연장부(141-2)는 상기 내측면(141-2S1)과 상기 외측면(141-2S2) 사이의 저면(141-2L)을 포함할 수 있다. 이를 통해, 실시 예는 상기 금속층(141)의 상기 연장부(141-2)가 상기 접촉부(141-1)로부터 분리되는 문제를 해결할 수 있다. 나아가, 실시 예는 상기 금속층(141)의 상기 연장부(141-2)가 상기 접촉부(141-1)로부터 분리되더라도, 이와 인접한 다른 전극부와 접촉하는 것을 방지할 수 있다. 이를 통해, 실시 예는 반도체 패키지의 전기적 신뢰성을 더욱 향상시킬 수 있다.
이때, 상기 연장부(141-2)의 상기 내측면(141-2S1)은 상기 곡률을 갖는 상기 패드부(120P)의 측면(122S)과 접촉할 수 있다. 예를 들어, 상기 내측면(141-2S1)의 전체 영역은 상기 패드부(120P)의 측면(122S)과 접촉할 수 있다.
또한, 상기 연장부(141-2)의 외측면(141-2S2)은 상기 제2 절연층(112)으로 덮일 수 있다. 예를 들어, 상기 연장부(141-2)의 외측면(141-2S2)은 상기 제2 절연층(112)과 직접 접촉할 수 있다.
상기 연장부(141-2)의 저면(141-2L)은 상기 패드부(120P)의 상기 측면(122S)과 접촉하지 않을 수 있다. 예를 들어, 상기 연장부(141-2)의 저면(141-2L)은 상기 제2 절연층(112)과 접촉할 수 있다.
제1 실시 예의 상기 금속층(141)의 상기 연장부(141-2)의 외측면(141-2S2) 및 저면(141-2L)은 상기 제2 절연층(112)과 접촉하고, 상기 연장부(141-2)의 내측면(141-2S1)은 상기 곡률을 갖는 패드부(120P)의 측면(122S)과 접촉할 수 있다. 이에 의해, 상기 금속층(141)의 연장부(141-2)에 의해 상기 전극부(150)와 상기 제2 절연층(112) 사이의 접촉 면적을 증가시킬 수 있고, 이에 따른 전극부(150)와 상기 제2 절연층(112) 사이의 밀착력을 향상시킬 수 있다.
한편, 상기 돌출부(140)는 상기 금속층(141) 상에 배치된 본딩부(142)를 포함할 수 있다.
상기 본딩부(142)는 상기 금속층(141) 상에 배치된 관통부(142-1) 및 상기 관통부(142-1) 상에 배치된 접합부(142-2)를 포함할 수 있다.
상기 본딩부(142)의 상기 관통부(142-1)는 상기 제2 절연층(112)의 적어도 일부를 관통할 수 있다. 예를 들어, 상기 전극부(150)의 패드부(120P)의 제2 파트(122), 금속층(141), 및 상기 관통부(142-1)는 상기 제2 절연층(112)을 관통하는 관통 전극일 수 있다. 그리고 상기 본딩부(142)의 상기 관통부(142-1)는 상기 제2 절연층(112)을 관통하는 관통 전극의 일부일 수 있다.
상기 본딩부(142)의 상기 관통부(142-1)의 폭(W4)은 상기 금속층(141)의 폭보다 작을 수 있다. 이때, 상기 금속층(141)의 폭은 상기 금속층(141)의 접촉부(141-1) 및 연장부(141-2)를 포함하는 수평 방향으로의 길이를 의미할 수 있다. 그리고, 상기 금속층(141)의 접촉부(141-1)는 상기 패드부(120P)의 상면과 수직으로 중첩되는 부분을 의미할 수 있고, 상기 금속층(141)의 연장부(141-2)는 상기 패드부(120P)의 상면과 수직으로 중첩되지 않으면서 상기 곡률을 갖는 측면(122S)과 수직으로 중첩되는 부분을 의미할 수 있다. 이를 통해, 상기 금속층(141)의 접촉부(141-1)와 연장부(141-2) 사이의 경계를 구분할 수 있다.
예를 들어, 상기 본딩부(142)의 상기 관통부(142-1)의 폭(W4)은 상기 금속층(141)의 상기 접촉부(141-1)의 폭보다 작을 수 있다. 상기 본딩부(142)의 상기 관통부(142-1)의 폭(W4)이 상기 금속층(141)의 폭보다 클 경우, 상기 본딩부(142)의 높이 편차가 증가할 수 있다. 예를 들어, 상기 본딩부(142)의 상기 관통부(142-1)의 폭(W4)이 상기 금속층(141)의 폭보다 클 경우, 서로 이격된 복수의 본딩부들 사이의 두께 편차 및/또는 높이 편차가 커질 수 있고, 이에 따른 반도체 소자와의 결합성이 저하될 수 있다. 또한, 상기 본딩부(142)의 상기 관통부(142-1)의 폭(W4)이 상기 금속층(141)의 폭보다 클 경우, 서로 이웃하는 복수의 관통부들 사이의 간격이 작아지고, 이에 따라 상호 간의 신호 간섭이 커짐에 따른 신호 전송 손실이 증가할 수 있다.
또한, 상기 본딩부(142)의 상기 관통부(142-1)의 폭(W4)은 상기 패드부(120P)의 상의 폭(W3)보다 작을 수 있다. 예를 들어, 상기 본딩부(142)의 상기 관통부(142-1)의 폭(W4)은 상기 패드부(120P)의 상기 제2 파트(122)의 상면의 폭(W3)보다 작을 수 있다. 상기 본딩부(142)의 상기 관통부(142-1)의 폭(W4)이 상기 패드부(120P)의 상의 폭(W3)보다 클 경우, 상기 본딩부(142)의 높이 편차가 증가할 수 있다. 예를 들어, 상기 본딩부(142)의 상기 관통부(142-1)의 폭(W4)이 상기 패드부(120P)의 상의 폭(W3)보다 클 경우, 서로 이격된 복수의 본딩부들 사이의 두께 편차 및/또는 높이 편차가 커질 수 있고, 이에 따른 반도체 소자와의 결합성이 저하될 수 있다. 또한, 상기 본딩부(142)의 상기 관통부(142-1)의 폭(W4)이 상기 패드부(120P)의 상의 폭(W3)보다 클 경우, 서로 이웃하는 복수의 관통부들 사이의 간격이 작아지고, 이에 따라 상호 간의 신호 간섭이 커짐에 따른 신호 전송 손실이 증가할 수 있다.
한편, 상기 본딩부(142)는 상기 관통부(142-1) 상에 배치된 접합부(142-2)를 포함할 수 있다. 상기 본딩부(142)의 상기 관통부(142-1)와 접합부(142-2)는 서로 일체로 형성될 수 있다. 그리고, 상기 본딩부(142)의 관통부(142-1)는 상기 제2 절연층(112)과 수평 방향으로 중첩된 영역을 의미할 수 있고, 상기 본딩부(142)의 접합부(142-2)는 상기 제2 절연층(112)과 수평 방향으로 중첩되지 않는 영역을 의미할 수 있다. 예를 들어, 상기 본딩부(142)의 접합부(142-2)는 상기 제2 절연층(112)의 상면 위로 돌출된 부분을 의미할 수 있다. 상기 본딩부(142)의 접합부(142-2)는 솔더와 같은 전도성 접착제와 결합되는 부분을 의미할 수 있다.
상기 본딩부(142)의 상기 접합부(142-2)의 폭(W5)은 상기 패드부(120P)의 하면의 폭(W1)보다 작을 수 있다. 구체적으로, 상기 본딩부(142)의 상기 접합부(142-2)의 폭(W5)은 상기 패드부(120P)의 제1 파트(121)의 하면의 폭(W1)보다 작을 수 있다. 상기 본딩부(142)의 상기 접합부(142-2)의 폭(W5)이 상기 패드부(120P)의 하면의 폭(W1)보다 클 경우, 서로 이격된 복수의 본딩부들 사이의 간격이 작아질 수 있다. 그리고, 상기 복수의 본딩부들 사이의 간격이 작아질 경우, 서로 인접한 상기 본딩부 상에 배치되는 솔더들 사이가 서로 연결됨에 따른 전기적 회로 쇼트 문제가 발생할 수 있다.
한편, 도 5를 참조하면, 실시 예의 상기 패드부(120P)의 수직 길이(H1)는 상기 본딩부(142)의 상기 관통부(142-1)의 수직 길이(H2)와 다를 수 있다.
일 실시 예에서, 상기 패드부(120P)의 수직 길이(H1)는 상기 관통부(142-1)의 수직 길이(H2)보다 클 수 있다. 즉, 실시 예는 상기 패드부(120P)가 상기 제2 파트(122)를 구비하는 것에 의해 상기 제2 파트(122)의 수직 길이만큼 상기 본딩부(142)의 관통부(142-1)의 수직 길이(H2)를 줄일 수 있다. 이에 의해, 실시 예는 상기 본딩부(142)의 관통부(142-1)의 수직 길이(H2)가 상기 패드부(120P)의 수직 길이(H1)보다 작도록 할 수 있다. 그리고, 상기 본딩부(142)의 관통부(142-1)의 수직 길이(H2)가 상기 패드부(120P)의 수직 길이(H1)보다 작은 것에 의해, 복수의 본딩부들의 각각의 수직 길이를 균일하게 맞출 수 있다.
한편, 도 6을 참조하면, 실시 예의 상기 패드부(120P)의 수직 길이(H1)는 상기 본딩부(142)의 상기 관통부(142-1A)의 수직 길이(H2)와 다를 수 있다.
일 실시 예에서, 상기 패드부(120P)의 수직 길이(H1)는 상기 관통부(142-1A)의 수직 길이(H2')보다 작을 수 있다. 즉, 실시 예는 상기 패드부(120P)가 상기 제2 파트(122)를 구비하는 것에 의해 상기 패드부(120P)의 상면의 평탄도를 향상시킬 수 있다. 따라서, 실시 예는 상기 패드부(120P)의 수직 길이(H1)보다 큰 수직 길이(H2')를 가진 관통부(142-1A)를 형성하여도, 복수의 본딩부들의 각각의 수직 길이를 균일하게 맞출 수 있다. 즉, 실시 예는 상기 패드부(120P)가 상기 제2 파트(122)를 포함하는 것에 의해, 상기 관통부(142-1A)의 수직 길이(H2)가 증가하여도 복수의 본딩부(142)들 사이의 높이 편차를 최소화할 수 있다.
한편, 상기 전극부(150)의 제1 전극(120), 제2 전극(130) 및 본딩부(142)는 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 상기 전극부(150)의 제1 전극(120), 제2 전극(130) 및 본딩부(142)는 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 전극부(150)의 제1 전극(120), 제2 전극(130) 및 본딩부(142)는 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
또한, 상기 전극부(150)의 상기 금속층(141)은 상기 제1 전극(120), 제2 전극(130), 및 본딩부(142)와 다른 금속물질을 포함할 수 있다. 바람직하게, 상기 전극부(150)의 상기 금속층(141)은 상기 제1 전극(120)의 금속 물질과 다른 금속 물질을 포함할 수 있다. 일 예로, 상기 금속층(141)은 니켈(Ni), 팔라듐(Pd), 금(Au) 및 티타늄(Ti) 중에서 상기 제1 전극(120)을 구성하는 금속 물질과 다른 금속 물질을 포함할 수 있다. 예를 들어, 상기 전극부(150)의 상기 패드부(120P)의 제2 파트(122)는 구리를 포함할 수 있고, 에칭 공정에서 H2SO4와 같은 에칭액으로 에칭이 진행될 수 있다. 그리고, 상기 금속층(141)은 상기 H2SO4와 같은 에칭액으로터 에칭이 되지 않는 금속 물질을 포함할 수 있다.
한편, 상기 금속층(141)이 니켈을 포함하는 경우, 상기 전극부(150)의 상기 패드부(120P)와 상기 본딩부(142) 사이의 밀착력을 향상시킬 수 있고, 이에 의해 상기 패드부(120P)와 상기 본딩부(142) 사이의 결합력을 증가시킬 수 있다.
한편, 상기 전극부(150)의 상기 제2 전극(130)은 상기 절연층(110)에 구비되는 관통 홀 내부를 전도성 물질로 충진하여 형성할 수 있다. 상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있다. 또한, 상기 관통 홀이 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있다. 또한, 상기 관통 홀이 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용할 수 있다.
이하에서는 상기 설명된 기판의 구조를 중심으로 이의 다른 실시 예의 구조에 대해 설명하기로 한다. 이하의 실시 예의 기판에서, 이전에 설명된 기판의 구조와 실질적으로 동일한 부분에 대해서는 이의 상세한 설명을 생략하기로 한다.
한편, 도 7을 참조하면, 기판은 이전에 설명된 실시 예 대비 돌출부(140B)의 구조가 상이할 수 있다.
즉, 이전 실시 예의 돌출부(140)는 금속층(141) 및 본딩부(142)를 포함하였다. 그리고, 상기 본딩부(142)의 관통부(142-1)는 수직 방향으로 상기 패드부(120P)의 곡면을 갖는 측면(122S)과 중첩되지 않았다. 다시 말해서, 이전 실시 예에의 관통부(142-1)는 상기 패드부(120P)의 상면과 수직 방향으로 전체적으로 중첩되었다.
이와 다르게, 돌출부(140)는 금속층(141) 및 본딩부(142B)를 포함할 수 있다. 그리고, 상기 금속층(141)은 접촉부(141-1) 및 연장부(141-2)를 포함할 수 있다. 그리고, 상기 본딩부(142B)는 관통부(142-1B) 및 접합부(142-2)를 포함할 수 있다.
이때, 상기 본딩부(142B)의 관통부(142-1B)는 상기 금속층(141) 상에서 일측으로 치우쳐 배치될 수 있다. 이는, 상기 금속층(141)이 접촉부(141-1) 및 연장부(141-2)를 포함하며, 상기 연장부(141-2)에 의해 상기 금속층(141)의 폭이 상기 패드부(120P)의 상면의 폭보다 크기 때문일 수 있다.
따라서, 실시 예는 상기 관통부(142-1B)를 형성할 시, 상기 관통부(142-1B)가 상기 패드부(120P) 상에서 일측으로 치우쳐 배치되도록 할 수 있다. 이에 의해, 상기 관통부(142-1B)는 수직 방향으로 상기 패드부(120P)의 곡면을 갖는 측면(122S)과 중첩되는 부분을 포함할 수 있다. 예를 들어, 상기 관통부(142-1B)는 상기 패드부(120P)의 상면과 수직 방향으로 중첩되는 제1 부분과, 상기 패드부(120P)의 상기 곡면을 갖는 측면(122S)과 수직 방향으로 중첩되는 제2 부분을 포함할 수 있다.
이를 통해, 실시 예는 서로 인접한 복수의 관통부(142-1B)들 사이, 나아가 서로 인접한 복수의 본딩부(142B)들 사이의 간격을 증가시킬 수 있다. 그리고, 실시 예는 상기 본딩부(142B)들 사이의 간격이 증가되는 것에 의해, 상기 본딩부(142B) 상에 배치되는 도전성 접착제의 양을 증가시킬 수 있고, 이에 따라 반도체 소자와 기판 사이의 결합력을 향상시킬 수 있다.
한편, 도 8을 참조하면, 실시 예는 돌출부(140C)를 포함할 수 있다. 상기 돌출부(140C)는 금속층(141C) 및 본딩부(142)를 포함할 수 있다.
상기 금속층(141C)은 상기 패드부(120P)의 상면과 수직으로 중첩된 접촉부(141-1)를 포함할 수 있다. 또한, 상기 금속층(141C)은 상기 접촉부(141-1)로부터 하측 방향으로 절곡 연장되는 연장부(141-2C)를 포함할 수 있다. 이때, 이전 실시 예의 연장부(141-2)의 내측면은 전체적으로 상기 패드부(120P)의 상기 곡면을 갖는 측면(122S)과 접촉하였다.
이와 다르게, 상기 연장부(141-2C)의 내측면은 부분적으로 상기 패드부(120P)의 상기 곡률을 갖는 측면(122S)과 접촉할 수 있다.
예를 들어, 상기 연장부(141-2C)는 상기 패드부(120P)의 상기 측면(122S)이 갖는 상기 곡률에 대응하는 절곡 방향으로 절곡될 수 있다. 다만, 상기 연장부(141-2C)의 내측면의 곡률은 상기 패드부(120P)의 상기 측면(122S)의 곡률과 다를 수 있다. 따라서, 상기 연장부(141-2C)의 내측면은 상기 곡률을 갖는 상기 패드부(120P)의 상기 측면(122S)과 접촉하는 제1 부분과, 상기 패드부(120P)의 상기 측면(122S)과 이격되는 제2 부분을 포함할 수 있다.
그리고, 상기 연장부(141-2C)의 상기 내측면의 상기 제2 부분과 상기 패드부(120P)의 상기 측면(122S) 사이에는 일정 이격 공간이 구비될 수 있다. 이때, 상기 제2 절연층(112)은 상기 이격 공간을 채우며 구비될 수 있다. 이때, 상기 이격 공간은 상기 제2 절연층(112)과의 결합력을 향상시키는 앵커로 기능할 수 있다. 이를 통해, 실시 예는 상기 제1 절연층(111)과 제2 절연층(112) 사이의 밀착력 및 상기 제2 절연층(112)과 상기 돌출부(140C) 사이의 밀착력을 증가시킬 수 있다.
한편, 이의 변형 예로, 상기 연장부(141-2C)의 내측면은 상기 제2 부분만을 포함할 수 있다. 예를 들어, 상기 연장부(141-2C)의 내측면은 전체적으로 상기 패드부(120P)의 상기 곡면을 갖는 상기 측면(122S)과 접촉하지 않을 수 있다. 예를 들어, 상기 연장부(141-2C)의 내측면은 전체적으로 상기 제2 절연층(112)과 접촉할 수 있다.
한편, 도 9를 참조하면, 실시 예는 돌출부(140D)를 포함할 수 있다. 상기 돌출부(140D)는 금속층(141D) 및 본딩부(142)를 포함할 수 있다.
상기 금속층(141D)은 상기 패드부(120P)의 상면과 수직으로 중첩된 접촉부(141-1)를 포함할 수 있다. 또한, 상기 금속층(141D)은 상기 접촉부(141-1)로부터 하측 방향으로 절곡 연장되는 연장부(141-2D)를 포함할 수 있다.
상기 연장부(141-2D)의 내측면은 전체적으로 상기 패드부(120P)의 상기 곡률을 갖는 측면(122S)과 접촉하지 않을 수 있다.
예를 들어, 상기 연장부(141-2D)는 상기 패드부(120P)의 상기 측면(122S)이 갖는 상기 곡률과 다른 방향의 절곡 방향으로 절곡될 수 있다. 다만, 상기 연장부(141-2D)의 내측면의 곡률은 상기 패드부(120P)의 상기 측면(122S)의 곡률과 다를 수 있다. 따라서, 상기 연장부(141-2C)의 내측면은 상기 곡률을 갖는 상기 패드부(120P)의 상기 측면(122S)과 접촉하지 않을 수 있다. 이때, 상기 연장부(141-2D)의 저면도 상기 패드부(120P)의 상기 측면(122S)과 접촉하지 않을 수 있다. 예를 들어, 상기 연장부(141-2D)의 내측면, 외측면 및 저면은 모두 상기 제2 절연층(112)과 접촉할 수 있다.
한편, 도 10을 참조하면, 실시 예는 돌출부(140E)를 포함할 수 있다. 상기 돌출부(140E)는 금속층(141E) 및 본딩부(142)를 포함할 수 있다.
상기 금속층(141E)은 상기 패드부(120P)의 상면과 수직으로 중첩된 접촉부(141-1)를 포함할 수 있다. 또한, 상기 금속층(141E)은 상기 접촉부(141-1)로부터 하측 방향으로 절곡 연장되는 연장부(141-2E)를 포함할 수 있다.
상기 연장부(141-2E)의 내측면은 전체적으로 상기 패드부(120P)의 상기 곡률을 갖는 측면(122S)과 접촉하지 않을 수 있다.
예를 들어, 상기 연장부(141-2E)는 상기 패드부(120P)의 상기 측면(122S)이 갖는 상기 곡률과 다른 방향의 절곡 방향으로 절곡될 수 있다. 다만, 상기 연장부(141-2E)의 내측면의 곡률은 상기 패드부(120P)의 상기 측면(122S)의 곡률과 다를 수 있다. 따라서, 상기 연장부(141-2E)의 내측면은 상기 곡률을 갖는 상기 패드부(120P)의 상기 측면(122S)과 접촉하지 않을 수 있다.
또한, 상기 연장부(141-2E)의 저면은 상기 패드부(120P)의 상기 곡률을 갖는 측면(122S)과 접촉할 수 있다. 즉, 상기 연장부(141-2E)의 수평 방향으로의 길이에 따라 상기 연장부(141-2E)의 단부에 대응하는 저면은 상기 패드부(120P)의 상기 측면(122S)과 접촉할 수 있다.
한편, 도 11을 참조하면, 실시 예는 돌출부(140F)를 포함할 수 있다. 상기 돌출부(140F)는 금속층(141F) 및 본딩부(142)를 포함할 수 있다.
상기 금속층(141F)은 상기 패드부(120P)의 상면과 수직으로 중첩된 접촉부(141-1)를 포함할 수 있다. 또한, 상기 금속층(141F)은 상기 접촉부(141-1)로부터 하측 방향으로 절곡 연장되는 연장부(141-2F)를 포함할 수 있다.
상기 연장부(141-2F)는 상기 패드부(120P)의 측면(122S)과 수평 방향으로 중첩되지 않을 수 있다.
예를 들어, 상기 연장부(141-2F)는 상기 접촉부(141-1)로부터 하측 방향이 아닌 수평 방향으로 연장될 수 있다. 즉, 상기 연장부(141-2F)는 상기 패드부(120P)의 측면(122S)과 수직 방향으로 중첩되면서 수평 방향으로 중첩되지 않을 수 있다.
실시 예의 회로 기판은 도전성 접착제와 결합되는 전극부의 복수의 본딩부 간의 높이 편차를 최소화할 수 있다.
구체적으로, 실시 예의 회로 기판의 전극부는 패드부를 포함할 수 있다. 상기 패드부는 제1 절연층에 매립된 제1 파트 및 상기 제1 파트 상에 구비되고 상기 제1 절연층 상으로 돌출된 제2 파트를 포함할 수 있다. 또한, 상기 전극부는 상기 패드부의 상기 제1 파트와 수평 방향으로 중첩된 트레이스에 대응하는 연결부를 포함할 수 있다. 그리고, 상기 패드부의 상기 제2 파트는 상기 패드부의 상기 제1 파트 및 상기 연결부를 전해 도금으로 형성하기 위한 시드층일 수 있다.
이때, 기존의 회로 기판은 상기 시드층으로 사용된 동박층을 전체적으로 제거하고 있다. 이에 따라, 기존의 회로 기판은 전극 상에 구비되는 돌출부의 두께가 증가할 수 있다. 이에 의해, 기존의 회로 기판은 수평 방향으로 상호 이격된 복수의 돌출부들 사이의 높이에 편차가 발생할 수 있다. 따라서, 상기 돌출부 상에 반도체 소자를 결합할 시, 기존의 회로 기판은 상기 돌출부의 높이 차이로 인해 상기 반도체 소자가 상기 돌출부 상에 안정적으로 배치되지 않고 특정 방향으로 기울어진 상태로 결합될 수 있다.
이에 반하여, 실시 예는 상기 시드층으로 사용된 동박층 중 상기 돌출부가 배치될 영역의 일부를 제거하지 않을 수 있고, 이를 통해, 상기 패드부가 상기 제거되지 않은 상기 동박층의 일부인 제2 파트를 구비하도록 할 수 있다. 이때, 상기 패드부의 상기 제2 파트의 상면은 기판의 제조 공정 중에서 캐리어 부재 상에 가장 먼저 배치된 동박층의 상면을 의미할 수 있다. 이에 따라, 상기 패드부의 상기 제2 파트의 상면은 평탄할 수 있다. 나아가, 복수의 패드부의 제2 파트의 상면은 서로 동일 평면 상에 위치할 수 있다. 따라서, 실시 예는 상기 패드부의 상기 제2 파트 상에 전극부의 돌출부를 배치함으로써, 복수의 돌출부를 균일한 두께로 형성할 수 있다. 나아가, 실시 예는 상기 패드부의 상기 제2 파트의 두께만큼 상기 돌출부의 두께를 줄일 수 있다. 이에 따라, 실시 예는 상기 돌출부의 두께에 비례하여 복수의 돌출부들 간의 두께 편차가 증가하는 문제를 해결할 수 있다. 이에 의해, 실시 예는 복수의 돌출부들 사이의 높이 편차를 최소화할 수 있다. 따라서, 실시 예는 상기 복수의 돌출부 상에 반도체 소자를 안정적으로 배치할 수 있다. 나아가, 실시 예는 기존의 돌출부의 두께 대비 상기 패드부의 상기 제2 파트가 가지는 두께만큼 상기 돌출부의 두께를 증가시킬 수 있다. 나아가, 실시 예는 균일한 높이를 가진 패드부를 이용하여 상기 돌출부를 형성하는 것에 의해, 상기 돌출부의 두께를 증가시켜도 복수의 돌출부들 간의 두께 편차를 최소화할 수 있다.
이에 따라, 실시 예는 반도체 소자가 안정적으로 결합될 수 있는 돌출부의 높이를 확보할 수 있고, 이에 따른 반도체 패키지의 전체적인 물리적 특성 및/또는 전기적 특성을 향상시킬 수 있다. 이에 따라, 반도체 소자의 동작을 원활히 이루어지도록 할 수 있고, 나아가 서버나 전자 제품의 동작이 원활히 이루어지도록 할 수 있다.
한편, 상기 돌출부는 상기 패드부의 상기 제2 파트 상에 배치된 금속층과 상기 금속층 상에 배치된 본딩부를 포함할 수 있다. 그리고, 상기 본딩부는 제2 절연층의 적어도 일부를 관통하는 관통부 및 상기 제2 절연층 상에 배치된 접합부를 포함할 수 있다.
이때, 상기 패드부의 상기 제2 파트는 곡률을 가지는 측면을 포함할 수 있다. 그리고, 상기 본딩부의 상기 관통부는 상기 패드부의 상기 곡률을 갖는 측면과 수직 방향으로 중첩될 수 있다. 따라서, 실시 예는 상기 관통부를 형성할 시, 상기 관통부가 상기 패드부 상에서 일측으로 치우쳐 배치되도록 할 수 있다. 이를 통해, 실시 예는 서로 인접한 복수의 관통부들 사이, 나아가 서로 인접한 복수의 본딩부들 사이의 간격을 증가시킬 수 있다. 실시 예는 상기 본딩부들 사이의 간격이 증가되는 것에 의해, 상기 본딩부 상에 배치되는 도전성 접착제의 양을 증가시킬 수 있고, 이에 따라 반도체 소자와 기판 사이의 결합력을 향상시킬 수 있다.
또한, 상기 돌출부의 상기 금속층은 상기 패드부의 상면과 수직 방향으로 중첩되는 접촉부와, 상기 곡률을 갖는 상기 패드부의 측면과 수직 방향으로 중첩되는 연장부를 포함할 수 있다. 상기 연장부는 상기 접촉부로부터 상기 패드부의 상기 측면이 갖는 상기 곡률에 대응하는 절곡 방향으로 절곡될 수 있다. 이를 통해 실시 예는 상기 연장부를 이용하여 상기 제2 절연층과 전극부 사이의 접촉 면적을 증가시킬 수 있고, 이를 통해 상기 제2 절연층과 전극부 사이의 결합력을 향상시킬 수 있다.
한편, 상기 연장부의 내측면의 적어도 일부는 상기 패드부의 상기 측면과 접촉하지 않을 수 있다. 이를 통해 상기 패드부의 측면과 상기 연장부의 내측면 사이에는 일정 이격 공간이 구비될 수 있다. 이때, 상기 제2 절연층은 상기 이격 공간을 채우며 구비될 수 있다. 이때, 상기 이격 공간은 상기 제2 절연층과의 결합력을 향상시키는 앵커로 기능할 수 있다. 이를 통해, 실시 예는 상기 제1 절연층과 제2 절연층 사이의 밀착력 및 상기 제2 절연층과 상기 돌출부 사이의 밀착력을 증가시킬 수 있다.
도 12 내지 23은 도 2에 도시된 회로 기판의 제조 방법을 공정 순으로 나타낸 단면도이다.
도 12를 참조하면, 실시 예는 캐리어 보드를 준비할 수 있다. 예를 들어, 실시 예는 캐리어 절연층(CB1) 및 상기 캐리어 절연층(CB1)의 적어도 일면에 금속층(CB2)이 배치된 캐리어 보드를 준비할 수 있다. 이때, 상기 금속층(CB2)은 상기 캐리어 절연층(CB1)의 제1면 및 제2면 중 어느 하나의 면에만 배치될 수 있고, 이와 다르게 양면에 모두 배치될 수 있다. 예를 들어, 상기 금속층(CB2)은 캐리어 절연층(CB1)의 일면에만 배치되고, 그에 따라 상기 일면에서만 회로 기판의 제조 공정을 진행할 수 있다. 다른 실시 예에서, 상기 금속층(CB2)은 상기 캐리어 절연층(CB1)의 양면에 모두 배치될 수 있고, 그에 따라 상기 캐리어 보드의 양면에서 복수의 회로 기판을 동시에 제조하는 공정을 진행할 수 있다.
상기 금속층(CB2)은 상기 캐리어 절연층(CB1)에 무전해 도금을 하여 형성될 수 있다. 이와 다르게, 상기 캐리어 절연층(CB1) 및 금속층(CB2)은 CCL(Copper Clad Laminate)일 수 있다. 즉, 상기 금속층(CB2)은 동박층일 수 있다. 예를 들어, 상기 금속층(CB2)은 구리 포일일 수 있다. 예를 들어, 상기 금속층(CB2)은 상기 캐리어 절연층(CB1) 상에 형성된 무전해 도금층일 수 있다. 즉, 상기 금속층(CB2)은 회로 기판의 제조 공정에서, 가장 먼저 형성된 금속층일 수 있다. 상기 금속층(CB2)은 전극부(150)의 제1 전극(120) 중에서 패드부(120P)의 제2 파트(122)를 구성할 수 있다. 상기 금속층(CB2)은 상기 패드부(120P)의 제1 파트(121) 및 연결부(120T)를 전해 도금으로 도금하기 위한 시드층일 수 있다. 상기 금속층(CB2)은 일정 두께를 가질 수 있다. 상기 금속층(CB2)은 1층으로 구성될 수 있고, 적어도 2개 이상의 층으로 구성될 수 있다. 이를 통해, 상기 패드부(120P)의 상기 제2 파트(122)의 두께를 확보할 수 있다. 상기 금속층(CB2)이 2개 이상의 층으로 구성된 경우, 이 중 1층은 동박층일 수 있고, 다른 하나의 1층은 무전해 도금층일 수 있다.
다음으로, 도 13을 참조하면, 실시 예에서는 상기 금속층(CB2) 하에 제1 전극(120)을 형성하는 공정을 진행할 수 있다. 바람직하게, 실시 예는 상기 금속층(CB2)을 시드층으로 전해 도금을 진행하여 패드부(120P)의 제1 파트(121) 및 연결부(120T)를 형성하는 공정을 진행할 수 있다. 이를 위해, 상기 금속층(CB2) 하에는 상기 패드부(120P)의 제1 파트(121) 및 연결부(120T)가 배치될 영역에 대응하는 오픈 영역을 포함하는 마스크(M1)가 배치될 수 있다.
이때, 실시 예에서는 상기 패드부(120P)의 제1 파트(121) 및 연결부(120T)의 전해 도금 공정 이전에 상기 마스크(M1)를 열처리하는 경화 공정을 추가로 진행할 수 있다. 예를 들어, 실시 예에서는 상기 마스크(M1)의 노광 및 현상 공정 이후에 마스크(M1)를 경화시키는 공정을 진행할 수 있다. 상기 마스크(M1)의 경화는, 자외선을 이용한 경화와 적외선을 이용한 경화를 포함할 수 있다. 예를 들어, 실시 예에서는 상기 마스크(M1)를 5mV 내지 100mV 사이의 범위의 자외선을 이용하여 경화시킬 수 있다. 이와 다르게, 실시 예에서는 상기 마스크(M1)를 적외선 열 경화(curing)할 수 있다. 상기와 같이, 실시 예에서는 상기 마스크(M1)를 경화하는 공정을 추가로 진행함으로써, 상기 금속층(CB2)과 상기 마스크(M1) 사이의 접합력을 향상시킬 수 있다. 이에 따라, 실시 예에서는 상기 마스크(M1)와 상기 금속층(CB2)의 접합력 향상에 따라, 상기 패드부(120P)의 제1 파트(121) 및 상기 연결부(120T)의 미세화가 가능하다.
다음으로, 도 14를 참조하면, 실시 예는 상기 마스크(M1)를 제거할 수 있다. 이후, 실시 예는 상기 패드부(120P)의 제1 파트(121) 및 연결부(120T)를 전처리하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 패드부(120P)의 제1 파트(121) 및 상기 연결부(120T)의 표면에 일정 수준 이상의 표면 거칠기를 부여하는 공정을 진행할 수 있다. 예를 들어, 실시 예는 상기 패드부(120P)의 상기 제1 파트(121) 및 상기 연결부(120T)의 각각의 측면과 하면이 0.01㎛ 내지 0.5㎛ 사이의 범위의 10점 평균 표면 거칠기(Rz)를 가지도록 할 수 있다. 이후, 실시 예는 상기 금속층(CB2) 하에 상기 제1 절연층(111)을 형성할 수 있다.
다음으로, 도 15를 참조하면 실시 예는 상기 제1 절연층(111)에 관통 홀(TH)을 형성하는 공정을 진행할 수 있다. 상기 관통 홀(TH)은 레이저 가공에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다.
다음으로, 도 16을 참조하면, 실시 예는 상기 제1 절연층(111)에 제1 전극(120) 및 제2 전극(130)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 17을 참조하면, 실시 예는 상기 제1 절연층(111) 하에 추가 층을 적층하는 공정을 진행할 수 있다. 예를 들어, 실시 예는 상기 제1 절연층(111)의 제1층 아래에 상기 제1 절연층(111)의 제2층을 적층하는 공정을 진행할 수 있다. 이후, 실시 예는 도 15 및 16의 공정을 반복 진행하여, 상기 제1 절연층(111)의 상기 제2층에 제1 전극(120) 및 제2 전극(130)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 18을 참조하면, 실시 예는 상기와 같이 제조된 회로 기판에서, 캐리어 보드를 제거하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 캐리어 보드에서, 캐리어 절연층(CB1)과 금속층(CB2)을 서로 분리하는 공정을 진행할 수 있다. 이에 따라, 실시 예의 회로 기판에서, 최외측에는 상기 캐리어 보드에 포함된 금속층(CB2)이 남아 있게 된다.
다음으로, 도 19를 참조하면, 실시 예는 상기 금속층(CB2)의 상면에 금속층(141)을 형성하는 공정을 진행할 수 있다. 상기 금속층(141)은 상기 캐리어 보드의 금속층(CB2) 중 상기 패드부(120P)의 상기 제1 전극(120)과 수직으로 중첩되는 영역에 배치될 수 있다. 이때, 상기 금속층(141)은 상기 캐리어 보드의 금속층(CB2)과는 선택적 식각성을 가진 금속 물질로 형성될 수 있다.
다음으로, 도 20을 참조하면, 실시 예는 상기 금속층(141)을 이용하여 상기 캐리어 보드의 금속층(CB2)을 애칭으로 제거하여 패드부(120P)의 제2 파트(122)를 형성하는 공정을 진행할 수 있다. 이때, 에칭 특성에 따라 상기 제2 파트(122)의 측면은 곡률을 갖는 측면을 포함할 수 있다. 그리고, 상기 금속층(141)은 상기 제2 파트(122)의 에칭에 의해 적어도 일부가 상기 제2 파트(122)의 상면과 수직으로 중첩되지 않을 수 있다. 즉, 상기 금속층(141)은 접촉부(141-1) 및 연장부(141-2)를 포함할 수 있다. 상기 연장부(141-2)는 에칭 특성에 따라 상기 곡률을 갖는 상기 패드부(120P)의 상기 제2 파트(122)의 측면과 전체적으로 접촉할 수 있다. 다만, 이에 한정되지 않으며, 상기 연장부(141-2)는 도 8 내지 11 중 어느 하나에 도시된 형상을 가질 수도 있을 것이다.
다음으로, 도 21을 참조하면, 실시 예는 상기 제1 절연층(111)의 상면 및 하면에 각각 제2 절연층(112) 및 제3 절연층(113)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 22를 참조하면, 실시 예는 상기 제2 절연층(112)에 상기 금속층(141)의 접촉부(141-1)와 수직으로 중첩되는 개구(112TH)를 형성하는 공정을 진행할 수 있다. 또한, 실시 예는 상기 제3 절연층(113)에 적어도 하나의 개구(113TH)를 형성하는 공정을 진행할 수 있다.
다음으로, 도 24를 참조하면, 실시 예는 상기 제2 절연층(112)의 상기 개구(112TH)에 본딩부(142)를 형성하는 공정을 진행할 수 있다. 이때, 상기 본딩부(142)는 상기 제2 절연층(112)의 개구(112TH)를 채우는 관통부(142-1) 및 상기 제2 절연층(112) 상에 배치되는 접합부(142-2)를 포함할 수 있다.
한편, 상술한 발명의 특징을 갖는 회로기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 회로기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (21)

  1. 제1 절연층;
    상기 제1 절연층 상에 배치된 패드부;
    상기 패드부 상에 배치된 금속층;
    상기 금속층 상에 배치된 제2 절연층; 및
    상기 제2 절연층 상에 배치된 접합부, 및 상기 접합부로부터 연장되어 상기 제2 절연층의 적어도 일부를 관통하여 상기 금속층과 전기적으로 연결된 관통부를 포함한 본딩부를 포함하고,
    상기 패드부는 곡률을 갖는 측면을 포함하고,
    상기 관통부는, 상기 패드부의 상기 곡률을 갖는 측면과 수직으로 중첩되지 않는,
    반도체 패키지.
  2. 제1항에 있어서,
    상기 패드부는,
    상기 제1 절연층 내에 배치된 제1 파트; 및
    상기 제1 파트 상에 배치되고, 상기 제1 절연층 상으로 돌출된 제2 파트를 포함하는,
    반도체 패키지.
  3. 제2항에 있어서,
    상기 접합부의 폭은 상기 패드부의 상기 제1 파트의 폭보다 작은,
    반도체 패키지.
  4. 제1항 또는 제2항에 있어서,
    상기 금속층의 폭은 상기 패드부의 상면의 폭보다 큰,
    반도체 패키지.
  5. 제4항에 있어서,
    상기 금속층은 상기 패드부의 금속 물질과 다른 금속 물질을 포함하는
    반도체 패키지.
  6. 제4항에 있어서,
    상기 금속층은,
    상기 패드부의 상면과 접촉하는 접촉부; 및
    상기 접촉부로부터 연장되어 상기 패드부의 상면과 수직으로 중첩되지 않는 연장부를 포함하는,
    반도체 패키지.
  7. 제6항에 있어서,
    상기 연장부는 상기 곡률을 갖는 측면과 수직 방향으로 중첩되는,
    반도체 패키지.
  8. 제6항에 있어서,
    상기 연장부는,
    상기 접촉부로부터 상기 제1 절연층의 상면을 향하여 절곡되고, 상기 곡률을 갖는 측면과 수평 방향으로 중첩되는,
    반도체 패키지.
  9. 제8항에 있어서,
    상기 연장부는,
    상면, 상기 패드부의 상기 곡률을 갖는 측면과 마주보는 내측면, 상기 내측면과 반대되는 외측면, 및 상기 내측면과 상기 외측면 사이의 저면을 포함하고,
    상기 연장부의 상기 상면 및 상기 외측면은 상기 제2 절연층과 접촉하는,
    반도체 패키지.
  10. 제9항에 있어서,
    상기 연장부의 상기 저면은 상기 패드부의 상기 곡률을 갖는 측면과 접촉하지 않는,
    반도체 패키지.
  11. 제10항에 있어서,
    상기 연장부의 상기 저면은 상기 제2 절연층과 접촉하는,
    반도체 패키지.
  12. 제10항에 있어서,
    상기 연장부의 상기 내측면은 상기 패드부의 상기 곡률을 갖는 측면과 접촉하는,
    반도체 패키지.
  13. 제12항에 있어서,
    상기 연장부의 상기 내측면의 적어도 일부는 상기 패드부의 상기 곡률을 갖는 측면과 접촉하지 않고 상기 제2 절연층과 접촉하는,
    반도체 패키지.
  14. 제7항에 있어서,
    상기 연장부는 상기 패드부의 상기 곡률을 갖는 측면과 수평 방향으로 중첩되지 않는,
    반도체 패키지.
  15. 제9항에 있어서,
    상기 연장부의 상기 저면은 상기 패드부의 상기 곡률을 갖는 측면과 접촉하는,
    반도체 패키지.
  16. 제1항 또는 제2항에 있어서,
    상기 관통부의 폭은 상기 금속층의 폭보다 작은,
    반도체 패키지.
  17. 제16항에 있어서,
    상기 관통부의 폭은 상기 패드부의 상면의 폭보다 작은,
    반도체 패키지.
  18. 제1항 또는 제2항에 있어서,
    상기 관통부의 수직 길이는 상기 패드부의 수직 길이보다 큰,
    반도체 패키지.
  19. 제1항 또는 제2항에 있어서,
    상기 관통부의 수직 길이는 상기 패드부의 수직 길이보다 작은,
    반도체 패키지.
  20. 제2항에 있어서,
    상기 패드부의 상기 제1 파트와 수평 방향으로 중첩되고, 상기 패드부와 수직 방향으로 중첩되지 않는 연결부를 더 포함하고,
    상기 연결부는 상기 패드부의 상기 제2 파트와 수평 방향으로 중첩되지 않는,
    반도체 패키지.
  21. 제1항 또는 제2항에 있어서,
    상기 제2 절연층은 솔더 레지스트를 포함하는,
    반도체 패키지.
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