KR20240022056A - 회로 기판 및 이를 포함하는 반도체 패키지 - Google Patents

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KR20240022056A
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layer
cavity
pad
disposed
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신종배
심우섭
정재훈
정지철
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엘지이노텍 주식회사
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Abstract

실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층 상에 배치된 제1 회로 패턴층; 및 상기 제1 절연층 및 상기 제1 회로 패턴층 상에 배치된 제2 절연층;을 포함하고, 상기 제2 절연층은 상면 및 하면을 관통하는 캐비티를 포함하고, 상기 제1 회로 패턴층은, 상기 캐비티와 수직으로 중첩된 제1 영역에 배치된 제1 패드; 상기 캐비티와 수직으로 중첩되지 않는 제2 영역에 배치된 제2 패드; 및 상기 제1 영역 및 상기 제2 영역에 배치되고, 상기 제1 패드와 상기 제2 패드 사이를 연결하는 연결 패턴을 포함하고, 상기 캐비티의 측벽의 하단에는, 상기 연결 패턴과 인접하고 상기 제1 절연층 또는 상기 제2 절연층의 내측 방향으로 패인 제1 패임부가 구비된다.

Description

회로 기판 및 이를 포함하는 반도체 패키지{CIRCUIT BOARD AND SEMICONDUCTOR PACKAGE COMPRISING THE SAME}
실시 예는 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 기판에 더 많은 수의 패키지를 부착하기 위한 기술들이 제안 및 연구되고 있다.
일반적인 반도체 패키지는 다수의 칩이 배치된 구조를 가진다. 그리고 최근의 상기 반도체 패키지가 적용되는 제품의 고 사양화 및 HBM(High Bandwidth Memory) 등의 다수의 칩 채용 등으로 인해 반도체 패키지의 사이즈가 커지고 있다. 이를 통해, 상기 반도체 패키지는 다수의 칩을 연결하기 위해 인터포저를 포함하고 있다.
또한, 사물 인터넷(IoT:Internet of Things)을 제공하는 제품, 자율 주행차 및 고성능 서버 등에 적용되는 반도체 패키지는 고집적화 추세에 따라 높은 성능 및 높은 신뢰성이 요구된다.
나아가, 반도체 패키지는 다수의 기판, 인터포저 및 반도체 소자 사이의 수직적 연결 구조를 가진다. 이에 따라, 상기 반도체 패키지는 상기 기판, 인터포저 및 반도체 소자의 두께 및 개수에 따라 수직 방향으로의 두께가 커질 수 있다.
따라서, 상기 반도체 패키지는 캐비티를 구비한 기판을 이용하여 수직 방향으로의 두께를 줄이고 있다. 상기 캐비티는 상기 기판을 레이저로 가공하여 형성할 수 있다. 이를 위해, 상기 기판에는 더미 패턴이 구비된다. 그리고, 상기 더미 패턴을 스토퍼로 사용하여 레이저 공정을 진행하여 상기 캐비티를 형성한다.
이에 따라, 종래 기술에 따르면 상기 더미 패턴을 형성하는 공정 및 상기 더미 패턴을 제거하는 공정을 진행해야 하며, 이에 따른 제조 공정이 복잡해지는 문제가 있다.
또한, 종래 기술의 기판은 상기 캐비티를 통해 노출되는 패드를 포함한다. 이때, 상기 캐비티를 통해 노출되는 영역에는 패드만이 존재한다. 이는, 상기 캐비티를 통해 노출되는 영역에 트레이스와 같이 연결 패턴이 존재하는 경우, 상기 더미 패턴에 의해 상기 트레이스들 사이가 서로 전기적으로 연결되는 회로 쇼트 문제가 발생하기 때문이다. 따라서, 종래 기술의 기판은 회로 집적도가 저하되는 문제를 가진다.
(특허문헌 1) KR 10-2012-0045639 A
실시 예는 새로운 구조의 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 슬림화가 가능한 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 연결 부재와 연결되는 신호 라인의 길이를 최소화할 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 열경화성 수지를 포함하면서 캐비티 영역에 연결 패턴을 배치할 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 회로 집적도가 향상된 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 몰딩 부재와의 밀착력이 향상된 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층 상에 배치된 제1 회로 패턴층; 및 상기 제1 절연층 및 상기 제1 회로 패턴층 상에 배치된 제2 절연층;을 포함하고, 상기 제2 절연층은 상면 및 하면을 관통하는 캐비티를 포함하고, 상기 제1 회로 패턴층은, 상기 캐비티와 수직으로 중첩된 제1 영역에 배치된 제1 패드; 상기 캐비티와 수직으로 중첩되지 않는 제2 영역에 배치된 제2 패드; 및 상기 제1 영역 및 상기 제2 영역에 배치되고, 상기 제1 패드와 상기 제2 패드 사이를 연결하는 연결 패턴을 포함하고, 상기 캐비티의 측벽의 하단에는, 상기 연결 패턴과 인접하고 상기 제1 절연층 또는 상기 제2 절연층의 내측 방향으로 패인 제1 패임부가 구비된다.
또한, 상기 제1 패임부는, 상기 캐비티의 바닥면의 테두리 방향을 따라 구비된다.
또한, 상기 제1 회로 패턴층은, 상기 제1 절연층의 상면 위로 돌출되고, 상기 제1 패임부는, 상기 캐비티를 구비한 상기 제2 절연층의 측벽의 하단에서 상기 제2 절연층의 내측 방향으로 패인 부분을 포함한다.
또한, 상기 제1 패임부는, 상기 제2 절연층의 상기 측벽의 하단 중 상기 연결 패턴과 수직으로 중첩되지 않는 영역에 구비된다.
또한, 상기 회로 기판은 상기 제2 절연층의 측벽의 하단 중 상기 연결 패턴과 수직으로 중첩된 영역에 구비된 제2 패임부를 더 포함하고, 상기 제1 패임부와 상기 제2 패임부는 단차를 가진다.
또한, 상기 제1 패드, 상기 제2 패드 및 상기 연결 패턴 각각은, 상기 제1 절연층 상에 배치된 제1 금속층; 및 상기 제1 금속층 상에 배치된 제2 금속층을 포함하고, 상기 제1 패임부의 수직 거리는, 상기 제1 금속층의 두께에 대응된다.
또한, 상기 제1 패임부의 수직 거리 및 상기 제1 금속층의 두께는, 1.0㎛ 내지 4.0㎛의 범위를 만족한다.
또한, 상기 제1 패임부에 인접한 상기 측벽의 하단으로부터 상기 제1 패임부의 최내측면까지의 제1 수평 거리는, 5㎛ 내지 17㎛의 범위를 만족한다.
또한, 상기 제1 패임부에 인접한 상기 측벽의 하단으로부터 상기 제1 패임부의 최내측면까지의 제1 수평 거리는, 상기 제2 패임부에 인접한 상기 측벽의 하단으로부터 상기 제2 패임부의 최내측면까지의 제2 수평 거리보다 작다.
또한, 상기 제1 패드의 두께는 상기 제2 패드의 두께보다 작다.
또한, 상기 연결 패턴은, 상기 제1 영역에 배치된 제1 부분과, 상기 제2 영역에 배치된 제2 부분과, 상기 제1 영역과 상기 제2 영역의 사이의 경계 영역에 대응하는 제3 부분을 포함하고, 상기 제3 부분은, 상기 제1 부분 또는 상기 제2 부분으로 인접할수록 두께가 증가하는 영역 또는 두께가 감소하는 영역을 포함한다.
또한, 상기 제1 패드, 상기 제2 패드 및 상기 연결 패턴은 상기 제1 절연층의 상면에 매립되고, 상기 제1 절연층의 상기 제1 영역의 상면은, 상기 제1 절연층의 상기 제2 영역의 상면보다 낮게 위치한다.
또한, 상기 제1 패임부는 상기 제1 절연층의 상기 제1 영역의 상면으로부터 상기 제1 절연층의 내측 방향으로 패인 부분을 포함한다.
또한, 상기 제1 패드, 상기 제2 패드 및 상기 연결 패턴 중 적어도 하나는 적어도 다른 하나와 다른 층 구조를 가진다.
또한, 상기 제1 회로 패턴층은 제1 금속층 및 제2 금속층을 포함하고, 상기 제1 회로 패턴층의 상기 제1 패드는 상기 제1 금속층을 제외한 제2 금속층을 포함하고, 상기 제1 회로 패턴층의 상기 제2 패드는 상기 제1 금속층 및 상기 제2 금속층을 모두 포함하고, 상기 연결 패턴은 상기 제2 금속층만을 포함하는 제1 부분과, 상기 제1 및 제2 금속층을 모두 포함하는 제2 부분을 포함한다.
또한, 상기 캐비티를 구비한 상기 제2 절연층은 열 경화성 수지를 포함한다.
한편, 실시 예에 따른 반도체 패키지는 제1 절연층; 상기 제1 절연층 상에 배치되고, 캐비티를 포함하는 제2 절연층; 상기 캐비티와 수직으로 중첩된 상기 제1 절연층의 제1 영역 상에 배치된 제1 패드; 상기 캐비티와 수직으로 중첩되지 않는 상기 제1 절연층의 제2 영역 상에 배치된 제2 패드; 및 상기 제1 및 제2 영역 상에 배치되고 상기 제1 및 제2 패드 사이를 직접 연결하는 연결 패턴을 포함하는 회로 패턴층; 상기 제1 패드 상에 배치된 접속 부재; 및 상기 접속 부재 상에 배치된 연결 부재를 포함하고, 상기 캐비티는 상기 제2 절연층의 상면 및 하면을 관통하고, 상기 캐비티의 측벽의 하단에는, 상기 캐비티의 바닥면의 테두리 방향을 따라 전체적으로 구비되고, 상기 제1 절연층 또는 상기 제2 절연층의 내측 방향으로 패인 패임부가 구비된다.
또한, 상기 캐비티 내에 배치되고 상기 접속 부재 및 상기 연결 부재를 몰딩하는 몰딩 부재를 포함하고, 상기 몰딩 부재는 상기 패임부를 채우며 배치된다.
또한, 상기 연결 부재는, 인터포저, 반도체 소자, 실리콘 브리지 기판, 및 유기 브리지 기판 중 적어도 하나를 포함한다.
실시 예의 회로 기판은 제1 절연층, 상기 제1 절연층 상에 배치된 제1 회로 패턴층; 및 상기 제1 절연층 및 상기 제1 회로 패턴층 상에 배치된 제2 절연층;을 포함한다. 이때, 상기 제2 절연층은 상면 및 하면을 관통하는 캐비티를 포함한다. 그리고, 상기 제1 회로 패턴층은, 상기 캐비티와 수직으로 중첩된 제1 영역에 배치된 제1 패드; 상기 캐비티와 수직으로 중첩되지 않는 제2 영역에 배치된 제2 패드; 및 상기 제1 영역 및 상기 제2 영역에 배치되고, 상기 제1 패드와 상기 제2 패드 사이를 연결하는 연결 패턴을 포함할 수 있다.
즉, 실시 예는 상기 제1 절연층 상에 상기 제1 패드와 상기 제2 패드를 직접 연결하는 연결 패턴을 배치한다. 이를 통해, 실시 예는 상기 제1 패드와 제2 패드 사이의 신호 전송 거리를 줄일 수 있다. 나아가, 실시 예는 상기 신호 전송 거리의 감소에 따른 신호 전송 손실을 최소화할 수 있다. 이에 따라, 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 전기적 특성을 향상시킬 수 있다.
또한, 실시 예는 상기 캐비티에 대응하는 영역에 상기 연결 패턴을 배치함에 따라 회로 집적도를 향상시킬 수 있다.
한편, 상기 캐비티를 포함하는 제2 절연층은 열 경화성 수지를 포함한다. 그리고, 실시 예는 상기 제2 절연층이 열 경화성 수지를 포함하도록 하면서 상기 연결 패턴의 배치가 가능하다. 실시 예는 열 경화성 수지를 이용하여 절연층을 구성함으로써, 복수의 절연층들 사이의 밀착력을 향상시킬 수 있다. 이에 따라, 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 물리적 특성을 향상시킬 수 있다.
한편, 상기 캐비티의 측벽의 하단에는 상기 캐비티의 바닥면의 둘레 방향을 따라 패임부가 구비될 수 있다. 상기 패임부는 상기 캐비티의 바닥면의 둘레 방향을 따라 폐루프 형상을 가질 수 있다. 이때, 상기 패임부는 일 실시 예에서 단차를 가지는 부분을 포함할 수 있고, 다른 실시 예에서 단차를 가지지 않을 수 있다.
따라서, 실시 예는 상기 캐비티에 연결 부재 및 상기 연결 부재를 몰딩하는 몰딩 부재를 배치한다. 그리고, 상기 몰딩 부재는 상기 캐비티에 구비된 패임부를 채울 수 있다. 이때, 실시 예는 상기 몰딩 부재의 전체 영역 중 상기 패임부 내에 배치된 부분이 앵커 기능을 하도록 할 수 있다. 따라서, 실시 예는 상기 회로 기판과 상기 몰딩 부재 사이의 밀착력을 향상시킬 수 있다. 이에 따라 실시 예는 상기 연결 부재를 더욱 안정적으로 보호할 수 있다. 그리고, 실시 예는 반도체 패키지의 제품 신뢰성을 더욱 향상시킬 수 있다.
도 1a는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1b는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1c는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1d는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1e는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1f는 제6 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1g는 제7 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 제1 실시 예의 회로 기판을 나타낸 단면도이다.
도 3은 도 2의 회로 기판에서 제1 절연층 및 제1 회로 패턴층을 나타낸 평면도이다.
도 4는 도 3의 회로 기판에서 일부 구성을 제거한 평면도이다.
도 5는 도 3 및 도 4의 A-A' 방향을 따라 절단된 단면도이다.
도 6은 도 5에 대응하는 실제 제품의 광학 현미경 사진이다.
도 7은 도 3 및 도 4의 B-B' 방향을 따라 절단된 단면도이다.
도 8은 제2 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 9는 도 8의 캐비티의 일부 영역을 확대한 확대도이다.
도 10은 도 8의 캐비티의 다른 일부 영역을 확대한 확대도이다.
도 11은 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 12 내지 22는 실시 예에 따른 도 2의 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.
-전자 디바이스 -
실시 예의 설명에 앞서, 실시 예의 반도체 패키지가 적용되는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 반도체 소자가 실장될 수 있다.
상기 반도체 소자는 능동소자 및/또는 수동소자를 포함할 수 있다. 능동소자는 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC) 형태의 반도체칩일 수 있다. 반도체 소자는 로직 칩, 메모리칩 등일 수 있다. 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 애플리케이션 프로세서(AP) 칩이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다.
메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
또한, 상기 전자 디바이스는 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 차량, 고성능 서버, 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
이하에서는 실시 예에 따른 회로 기판을 포함하는 반도체 패키지에 대해 설명하기로 한다. 실시 예의 반도체 패키지는 추후 설명될 회로 기판을 포함한 다양한 패키지 구조를 가질 수 있다.
그리고 일 실시 예에서의 상기 회로 기판은 이하에서 설명되는 제1 기판일 수 있다.
또한, 다른 실시 예에서의 상기 회로 기판은 이하에서 설명되는 제2 기판일 수 있다.
도 1a는 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1b는 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1c는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1d는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1e는 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1f는 제6 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 1g는 제7 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1a를 참조하면, 제1 실시 예의 반도체 패키지는 제1 기판(1100), 제2 기판(1200) 및 반도체 소자(1300)를 포함할 수 있다.
상기 제1 기판(1100)은 패키지 기판을 의미한다.
예를 들어, 상기 제1 기판(1100)은 적어도 하나의 외부 기판이 결합되는 공간을 제공할 수 있다. 상기 외부 기판은 상기 제1 기판(1100) 상에 결합되는 제2 기판(1200)을 의미할 수 있다. 또한, 상기 외부 기판은 상기 제1 기판(1100)의 하부에 결합되는 전자 디바이스에 포함된 메인 보드를 의미할 수 있다.
또한, 도면상에 도시하지는 않았지만, 상기 제1 기판(1100)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다. 이를 위해, 상기 제1 기판(1100)은 캐비티를 포함할 수 있다. 그리고, 상기 제1 기판(1100)의 캐비티에는 적어도 하나의 반도체 소자가 배치될 수 있다.
상기 제1 기판(1100)은 적어도 하나의 절연층, 상기 적어도 하나의 절연층에 배치된 전극, 및 상기 적어도 하나의 절연층을 관통하는 관통부를 포함한다.
상기 제1 기판(1100) 상에는 제2 기판(1200)이 배치된다.
상기 제2 기판(1200)은 인터포저일 수 있다. 예를 들어, 상기 제2 기판(1200)은 적어도 하나의 반도체 소자가 실장되는 공간을 제공할 수 있다. 상기 제2 기판(1200)은 상기 적어도 하나의 반도체 소자(1300)와 연결될 수 있다. 예를 들어, 제2 기판(1200)은 제1 반도체 소자(1310) 및 제2 반도체 소자(1320)가 실장되는 공간을 제공할 수 있다. 상기 제2 기판(1200)은 상기 제1 반도체 소자(1310)와 제2 반도체 소자(1320) 사이를 전기적으로 연결하면서, 상기 제1 및 제2 반도체 소자(1310, 1320)와 상기 제1 기판(1100) 사이를 전기적으로 연결할 수 있다. 즉, 상기 제2 기판(1200)은 복수의 반도체 소자 사이의 수평적 연결 기능 및 반도체 소자와 패키지 기판 사이의 수직적 연결 기능을 할 수 있다.
도 1a에서는 상기 제2 기판(1200) 상에 2개의 반도체 소자(1310, 1320)가 배치되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 기판(1200) 상에는 1개의 반도체 소자가 배치될 수 있고, 이와 다르게 3개 이상의 반도체 소자가 배치될 수 있다.
제2 기판(1200)은 상기 반도체 소자(1300)와 상기 제1 기판(1100) 사이에 배치될 수 있다.
일 실시 예에서, 상기 제2 기판(1200)은 반도체 소자 기능을 하는 액티브 인터포저일 수 있다. 상기 제2 기판(1200)이 반도체 소자 기능을 하는 경우, 실시 예의 패키지는 상기 제1 기판(1100) 상에 수직 방향으로의 적층 구조를 가지고 복수의 로직 칩이 실장될 수 있다. 그리고 상기 로직 칩 중 상기 액티브 인터포져에 대응하는 제1 로직 칩은 해당 로직 칩의 기능을 하면서, 이의 상부에 배치된 제2 로직 칩과 상기 제1 기판(1100) 사이의 신호 전달 기능을 수행할 수 있다.
다른 실시 예에 따르면, 상기 제2 기판(1200)은 패시브 인터포져일 수 있다. 예를 들어, 상기 제2 기판(1200)은 상기 반도체 소자(1300)와 상기 제1 기판(1100) 사이에서의 신호 중계 기능을 할 수 있다. 즉, 상기 반도체 소자(1300)는 5G, 사물인터넷(IOT, Internet of Things), 화질 증가, 통신 속도 증가 등의 이유로 단자의 개수가 점차 증가하고 있다. 즉 상기 반도체 소자(1300)에 구비되는 단자의 개수가 증가하고, 이에 의해 단자의 폭이나 복수의 단자들 사이의 간격이 감소하고 있다. 이때, 상기 제1 기판(1100)은 전자 디바이스의 메인 보드와 연결된다. 이에 따라, 상기 제1 기판(1100)에 구비된 전극들이 상기 반도체 소자(1300) 및 상기 메인 보드와 각각 연결되기 위한 폭 및 간격을 가지기 위해서는 상기 제1 기판(1100)의 두께가 증가하거나, 상기 제1 기판(1100)의 층 구조가 복잡해지는 문제가 있다. 따라서, 제1 실시 예는 상기 제1 기판(1100)과 상기 반도체 소자(1300)에 제2 기판(1200)을 배치한다. 그리고 상기 제2 기판(1200)은 상기 반도체 소자(1300)의 단자에 대응하는 미세 폭 및 간격을 가지는 전극을 포함할 수 있다.
상기 반도체 소자(1300)는 로직 칩, 메모리칩 등일 수 있다. 상기 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 AP 이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다. 그리고 상기 메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 상기 제2 기판(1200)은 적어도 하나의 캐비티를 포함할 수 있다. 그리고, 상기 반도체 소자(1300)는 제2 기판(1200)의 캐비티에 배치될 수 있다.
한편, 제1 실시 예의 반도체 패키지는 접속 부재를 포함할 수 있다.
예를 들어, 반도체 패키지는 제1 기판(1100)과 상기 제2 기판(1200) 사이에 배치되는 제1 접속 부재(1410)를 포함한다. 상기 제1 접속 부재(1410)는 상기 제1 기판(1100)에 상기 제2 기판(1200)을 결합시키면서 이들 사이를 전기적으로 연결한다.
예를 들어, 반도체 패키지는 제2 기판(1200)과 반도체 소자(1300) 사이에 배치되는 제2 접속 부재(1420)를 포함할 수 있다. 상기 제2 접속 부재(1420)는 상기 제2 기판(1200) 상에 상기 반도체 소자(1300)를 결합시키면서 이들 사이를 전기적으로 연결할 수 있다.
반도체 패키지는 제1 기판(1100)의 하면에 배치된 제3 접속 부재(1430)를 포함한다. 상기 제3 접속 부재(1430)는 상기 제1 기판(1100)을 메인 보드에 결합시키면서, 이들 사이를 전기적으로 연결할 수 있다.
이때, 상기 제1 접속 부재(1410), 제2 접속 부재(1420) 및 제3 접속 부재(1430)는 와이어 본딩, 솔더 본딩, 메탈 간 다이렉트 본딩 중 적어도 하나의 본딩 방식을 이용하여 복수의 구성 요소 사이를 전기적으로 연결할 수 있다. 즉, 상기 제1 접속 부재(1410), 제2 접속 부재(1420) 및 제3 접속 부재(1430)는 복수의 구성 요소를 전기적으로 연결하는 기능을 갖기 때문에, 메탈 간 다이렉트 본딩을 이용할 경우 반도체 패키지는 솔더나 와이어가 아닌, 전기적으로 연결되는 부분으로 이해될 수 있다.
상기 와이어 본딩 방식은 금(Au) 등의 도선을 이용하여 복수의 구성 요소 사이를 전기적으로 연결하는 것을 의미할 수 있다. 또한, 상기 솔더 본딩 방식은 Sn, Ag, Cu 중 적어도 하나를 포함하는 물질을 이용하여 복수의 구성요소 사이를 전기적으로 연결할 수 있다. 또한, 메탈 간 다이렉트 본딩 방식은 솔더, 와이어, 전도성 접착제 등의 부재 없이, 복수의 구성 요소 사이에 열과 압력을 인가하여 재결정화하고, 이를 통해 복수의 구성요소 사이를 직접 결합시키는 것을 의미할 수 있다. 그리고, 메탈 간 다이렉트 본딩 방식은 상기 제2 접속 부재(1420)에 의한 본딩 방식을 의미할 수 있다. 이 경우, 상기 제2 접속 부재(1420)는 상기 재결정화에 의해 복수의 구성요소 사이에 형성되는 금속층을 의미할 수 있다.
구체적으로, 상기 제1 접속 부재(1410), 제2 접속 부재(1420) 및 제3 접속 부재(1430)는 TC(Thermal Compression) 본딩 방식에 의해 복수의 구성을 서로 결합시킬 수 있다. 상기 TC 본딩은 상기 제1 접속 부재(1410), 제2 접속 부재(1420) 및 제3 접속 부재(1430)에 열과 압력을 가하여 복수의 구성을 결합시키는 방식을 의미할 수 있다.
이때, 상기 제1 기판(1100) 및 제2 기판(1200) 중 적어도 하나에서, 상기 제1 접속 부재(1410), 제2 접속 부재(1420) 및 제3 접속 부재(1430)가 배치되는 전극에는 돌출부가 배치될 수 있다. 상기 돌출부는 상기 제1 기판(1100) 또는 제2 기판(1200)에서 외측 방향을 향하여 돌출될 수 있다.
상기 돌출부는 범프(bump)를 의미할 수 있다. 상기 돌출부는 포스트(post)를 의미할 수 있다. 상기 돌출부는 필라(pillar)를 의미할 수 있다. 바람직하게, 상기 돌출부는 제2 기판(1200)의 전극 중 상기 반도체 소자(1300)와의 결합을 위한 제2 접속 부재(1420)가 배치된 전극을 의미할 수 있다. 즉, 상기 반도체 소자(1300)의 단자들의 피치가 미세화되면서, 상기 반도체 소자(1300)의 단자와 각각 연결되는 제2 접속 부재(1420)의 단락이 발생할 수 있다. 따라서, 실시 예는 상기 제2 접속 부재(1420)의 볼륨을 줄이기 위해 상기 제2 접속 부재(1420)가 배치되는 상기 제2 기판(1200)의 전극에 돌출부가 포함되도록 한다. 상기 돌출부는 제2 기판(1200)의 전극과 상기 반도체 소자(1300)의 단자 사이의 정합도 및 상기 제2 접속 부재(1420)의 확산을 방지할 수 있다.
한편, 도 1b를 참조하면, 제2 실시 예의 반도체 패키지는 상기 제2 기판(1200)에 연결 기판(1210)이 배치되는 점에서 제1 실시 예의 반도체 패키지와 상이할 수 있다. 상기 연결 기판(1210)은 브리지 기판이라고 할 수 있다. 예를 들어, 상기 연결 기판(1210)은 재배선층을 포함할 수 있다.
일 실시 예에서, 연결 기판(1210)은 실리콘 브리지일 수 있다. 즉, 상기 연결 기판(1210)은 실리콘 기판과 상기 실리콘 기판 상에 배치되는 재배선층을 포함할 수 있다.
다른 실시 예에서, 상기 연결 기판(1210)은 유기 브리지일 수 있다. 예를 들어, 상기 연결 기판(1210)은 유기물을 포함할 수 있다. 예를 들어, 상기 연결 기판(1210)은 상기 실리콘 기판 대신에 유기물을 포함하는 유기 기판을 포함한다.
상기 연결 기판(1210)은 상기 제2 기판(1200) 내에 매립될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 연결 기판(1210)은 상기 제2 기판(1200) 상에 돌출되는 구조를 가지고 배치될 수 있다.
바람직하게, 상기 제2 기판(1200)은 캐비티를 포함할 수 있고, 상기 연결 기판(1210)은 상기 제2 기판(1200)의 상기 캐비티 내에 배치될 수 있다.
상기 연결 기판(1210)은 상기 제2 기판(1200) 상에 배치되는 복수의 반도체 소자 사이를 수평적으로 연결할 수 있다.
도 1c를 참조하면, 제3 실시 예의 반도체 패키지는 제2 기판(1200) 및 반도체 소자(1300)를 포함한다. 이때, 제3 실시 예의 반도체 패키지는 제2 실시 예의 반도체 패키지 대비 제1 기판(1100)이 제거된 구조를 가질 수 있다.
즉, 제3 실시 예의 제2 기판(1200)은 인터포저 기능을 하면서 패키지 기판의 기능을 할 수 있다.
상기 제2 기판(1200)의 하면에 배치된 제1 접속 부재(1410)는 전자 디바이스의 메인 보드에 상기 제2 기판(1200)을 결합시킬 수 있다.
도 1d를 참조하면, 제4 실시 예의 반도체 패키지는 제1 기판(1100) 및 반도체 소자(1300)를 포함한다.
이때, 제4 실시 예의 반도체 패키지는 제2 실시 예의 반도체 패키지 대비 제2 기판(1200)이 제거된 구조를 가질 수 있다.
즉, 제4 실시 예의 제1 기판(1100)은 패키지 기판 기능을 하면서, 상기 반도체 소자(1300)와 메인 보드 사이를 연결하는 인터포저 기능을 할 수 있다. 이를 위해, 제1 기판(1100)에는 복수의 반도체 소자 사이를 연결하기 위한 연결 기판(1110)을 포함할 수 있다. 상기 연결 기판(1110)은 복수의 반도체 소자 사이를 연결하는 실리콘 브리지 또는 유기물 브리지일 수 있다.
도 1e를 참조하면, 제5 실시 예의 반도체 패키지는 제4 실시 예의 반도체 패키지 대비, 제3 반도체 소자(1330)를 더 포함한다.
이를 위해, 제1 기판(1100)의 하면에는 제4 접속 부재(1440)가 배치될 수 있다.
그리고, 상기 제4 접속 부재(1400)에는 제3 반도체 소자(1330)가 배치될 수 있다. 즉, 제5 실시 예의 반도체 패키지는 상측 및 하측에 각각 반도체 소자가 실장되는 구조를 가질 수 있다.
이때, 상기 제3 반도체 소자(1330)는 도 1c의 반도체 패키지에서, 제2 기판(1200)의 하면에 배치된 구조를 가질 수도 있을 것이다.
도 1f를 참조하면, 제6 실시 예의 반도체 패키지는 제1 기판(1100)을 포함한다.
상기 제1 기판(1100) 상에는 제1 반도체 소자(1310)가 배치될 수 있다. 이를 위해, 상기 제1 기판(1100)과 상기 제1 반도체 소자(1310) 사이에는 제1 접속 부재(1410)가 배치될 수 있다.
또한, 상기 제1 기판(1100)은 도전성 결합부(1450)를 포함할 수 있다. 상기 도전성 결합부(1450)는 상기 제1 기판(1100)에서 제2 반도체 소자(1320)를 향하여 더 돌출될 수 있다. 상기 도전성 결합부(1450)는 범프라고 할 수 있고, 이와 다르게 포스트라고도 할 수 있다. 상기 도전성 결합부(1450)는 상기 제1 기판(1100)의 최상측에 배치된 전극 상에 돌출된 구조를 가지고 배치될 수 있다.
상기 제1 기판(1100)의 상기 도전성 결합부(1450) 상에는 제2 반도체 소자(1320)가 배치된다. 이때, 상기 제2 반도체 소자(1320)는 상기 도전성 결합부(1450)를 통해 상기 제1 기판(1100)과 연결될 수 있다. 또한, 상기 제1 반도체 소자(1310)와 상기 제2 반도체 소자(1320) 상에는 제2 접속 부재(1420)가 배치될 수 있다.
이에 따라, 상기 제2 반도체 소자(1320)는 상기 제2 접속 부재(1420)를 통해 상기 제1 반도체 소자(1310)와 전기적으로 연결될 수 있다.
즉, 제2 반도체 소자(1320)는 도전성 결합부(1450)을 통해 제1 기판(1100)과 연결되면서, 상기 제2 접속 부재(1420)를 통해 상기 제1 반도체 소자(1310)와도 연결될 수 있다.
이때, 상기 제2 반도체 소자(1320)는 상기 도전성 결합부(1450)을 통해 전원신호를 공급받을 수 있다. 또한, 상기 제2 반도체 소자(1320)는 상기 제2 접속 부재(1420)를 통해 상기 제1 반도체 소자(1310)와 통신 신호를 주고받을 수 있다.
제6 실시 예의 반도체 패키지는 도전성 결합부(1450)를 통해 상기 제2 반도체 소자(1320)에 전원신호를 제공함으로써, 상기 제2 반도체 소자(1320)의 구동을 위한 충분한 전원 공급이 가능할 수 있다. 이에 따라, 실시 예는 상기 제2 반도체 소자(1320)의 구동 특성을 향상시킬 수 있다. 즉, 실시 예는 제2 반도체 소자(1320)에 공급되는 전원의 부족 문제를 해결할 수 있다. 나아가, 실시 예는 상기 제2 반도체 소자(1320)의 전원 신호 및 통신 신호가 상기 도전성 결합부(1450)와 제2 접속 부재(1420)를 통해 서로 다른 경로를 통해 제공되도록 한다. 이를 통해, 실시 예는 상기 전원 신호에 의해 상기 통신 신호의 손실이 발생하는 문제를 해결할 수 있다. 예를 들어, 실시 예는 전원 신호의 통신 신호 사이의 상호 간섭을 최소화할 수 있다.
한편, 제6 실시 예에서의 상기 제2 반도체 소자(1320)는 POP 구조를 가지고 제1 기판(1100) 상에 배치될 수 있다. 예를 들어, 상기 제2 반도체 소자(1320)는 메모리 칩을 포함하는 메모리 패키지일 수 있다. 그리고 상기 메모리 패키지는 상기 도전성 결합부(1450) 상에 결합될 수 있다. 이때, 상기 메모리 패키지는 상기 제1 반도체 소자(1310)와는 연결되지 않을 수 있다.
한편, 제6 실시 예에서의 반도체 패키지는 몰딩 부재(1460)를 포함할 수 있다. 상기 몰딩 부재(1460)는 상기 제1 기판(1100)과 상기 제2 반도체 소자(1320) 사이에 배치될 수 있다. 예를 들어, 상기 몰딩 부재(1460)는 상기 제1 접속 부재(1410), 제2 접속 부재(1420), 제1 반도체 소자(1310) 및 도전성 결합부(1450)를 몰딩할 수 있다.
도 1g를 참조하면, 제7 실시 예의 반도체 패키지는 제1 기판(1100), 제1 접속 부재(1410), 제1 접속 부재(1410), 반도체 소자(1300) 및 제3 접속 부재(1430)를 포함할 수 있다.
이때, 제7 실시 예의 반도체 패키지는 제4 실시 예의 반도체 패키지 대비 연결 기판(1110)이 생략되면서, 상기 제1 기판(1100)이 복수의 기판층을 포함하는 것에서 상이할 수 있다.
상기 제1 기판(1100)은 복수의 기판층을 포함한다. 예를 들어, 제1 기판(1100)은 패키지 기판에 대응하는 제1 기판층(1100A)과 연결 기판의 재배선층에 대응하는 제2 기판층(1100B)을 포함할 수 있다.
즉, 실시 예는 제1 기판층(1100A) 상에 재배선층에 대응하는 제2 기판층(1100B)을 배치하여 제1 기판(1100)을 구성할 수 있다.
다시 말해서, 제7 실시 예의 반도체 패키지는 일체로 형성된 제1 기판층(1100A) 및 제2 기판층(1100B)을 포함할 수 있다. 상기 제2 기판층(1100B)의 절연층의 물질은 제1 기판층(1100A)의 절연층의 물질과 다를 수 있다. 예를 들어, 제2 기판층(1100B)의 절연층의 물질은 광경화성 물질을 포함할 수 있다. 예를 들어, 상기 제2 기판층(1100B)은 PID(Photo Imageable Dielectric)일 수 있다. 그리고, 상기 제2 기판층(1100B)은 광경화성 물질을 포함함에 따라 전극의 미세화가 가능하다. 따라서, 제7 실시 예는 제1 기판층(1100A) 상에 광 경화성 물질의 절연층을 순차적으로 적층하고, 상기 광 경화성 물질의 절연층 상에 미세화된 전극을 형성하는 것에 의해 제2 기판층(1100B)을 형성할 수 있다. 이를 통해 상기 제2 기판(1100B)은 미세화된 전극을 포함하는 재배선층일 수 있다.
- 회로 기판 -
이하에서는 실시 예의 회로 기판에 대해 설명한다.
도 2는 제1 실시 예의 회로 기판을 나타낸 단면도이고, 도 3은 도 2의 회로 기판에서 제1 절연층 및 제1 회로 패턴층을 나타낸 평면도이고, 도 4는 도 3의 회로 기판에서 일부 구성을 제거한 평면도이고, 도 5는 도 3 및 도 4의 A-A' 방향을 따라 절단된 단면도이고, 도 6은 도 5에 대응하는 실제 제품의 광학 현미경 사진이고, 도 7은 도 3 및 도 4의 B-B' 방향을 따라 절단된 단면도이다.
실시 예의 회로 기판의 설명에 앞서, 이하에서 설명되는 회로 기판은 상기 반도체 패키지에 포함된 복수의 기판 중 어느 하나의 기판을 의미할 수 있다.
바람직하게, 이하에서 설명되는 일 실시 예의 회로 기판은 상기 반도체 패키지에 포함된 제1 기판(1100) 및 제2 기판(1200) 중 어느 하나일 수 있다. 그리고, 상기 제1 기판(1100) 및 제2 기판(1200) 중 적어도 하나는 이하에서 설명되는 캐비티를 포함할 수 있다.
이때, 상기 캐비티에는 연결 부재가 배치될 수 있다.
상기 회로 기판이 상기 제1 기판(1100)일 경우, 상기 연결 부재는 연결 기판, 제2 기판 및 반도체 소자 중 어느 하나일 수 있다.
또한, 상기 회로 기판이 상기 제2 기판(1200)일 경우, 상기 연결 부재는 반도체 소자 및 연결 기판 중 어느 하나일 수 있다.
도 2를 참조하면, 실시 예의 회로 기판은 복수의 절연층을 포함한다. 복수의 절연층 각각은 단층 구조를 가질 수 있고, 이와 다르게 복수의 층으로 구성될 수 있다.
구체적으로, 회로 기판은 제1 절연층(111) 및 제2 절연층(112)을 포함할 수있다.
이때, 제1 절연층(111)은 도 2에 도시된 바와 같이 단층 구조를 가질 수 있고, 이와 다르게 복수의 층 구조를 가질 수 있다.
제2 절연층(112)은 상기 제1 절연층(111) 상에 배치된다. 상기 제2 절연층(112)은 단층 구조를 가질 수 있고, 이와 다르게 복수의 층 구조를 가질 수 있다. 상기 제2 절연층(112)은 캐비티(150)를 포함한다. 그리고, 상기 제2 절연층(112)이 복수의 층 구조를 가지는 경우, 상기 캐비티(150)는 상기 복수의 제2 절연층을 관통할 수 있다.
다만, 이하에서는 설명의 편의를 위해 상기 제1 절연층(111) 및 제2 절연층(112)이 각각 1층 구조를 가지는 것으로 하여 설명한다.
일 실시 예에서, 제1 절연층(111) 및 제2 절연층(112)은 서로 동일한 절연 물질을 포함할 수 있다.
다른 실시 예에서, 제1 절연층(111) 및 제2 절연층(112)은 서로 다른 절연 물질을 포함할 수 있다. 이때, 상기 제1 절연층(111)이 복수의 층 구조를 가지는 경우, 상기 복수의 제1 절연층은 모두 동일한 절연 물질을 포함할 수 있고, 이와 다르게 서로 다른 절연 물질을 포함할 수 있다. 또한, 상기 제2 절연층(112)이 복수의 층 구조를 가지는 경우, 상기 복수의 제2 절연층은 모두 동일한 절연 물질을 포함할 수 있고, 이와 다르게 서로 다른 절연 물질을 포함할 수 있다.
상기 제1 절연층(111) 및 제2 절연층(112) 중 적어도 하나는 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 제1 절연층(111) 및 제2 절연층(112) 중 적어도 하나는 유리 또는 플라스틱을 포함할 수 있다. 예를 들어, 상기 제1 절연층(111) 및 제2 절연층(112) 중 적어도 하나는 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함할 수 있다. 예를 들어, 상기 제1 절연층(111) 및 제2 절연층(112) 중 적어도 하나는 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함할 수 있다. 예를 들어, 상기 제1 절연층(111) 및 제2 절연층(112) 중 적어도 하나는 사파이어를 포함할 수 있다. 예를 들어, 기판(100)의 절연층(110)은 광등방성 필름을 포함할 수 있다. 예를 들어, 상기 제1 절연층(111) 및 제2 절연층(112) 중 적어도 하나는 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA)를 포함할 수 있다. 예를 들어, 상기 제1 절연층(111) 및 제2 절연층(112) 중 적어도 하나는 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 상기 제1 절연층(111) 및 제2 절연층(112) 중 적어도 하나는 열경화성 수지 또는 열가소성 수지에 실리카 또는 알루미나의 무기 필러가 배치된 구조를 가질 수 있다.
구체적으로, 일 실시 예에서 상기 제1 절연층(111)은 강화 섬유를 포함하는 코어층일 수 있고, 제2 절연층(112)은 강화 섬유를 포함하지 않을 수 있다. 따라서, 상기 회로 기판은 코어 기판일 수 있다.
다른 실시 예에서, 회로 기판은 코어층을 포함하지 않는 코어리스 기판일 수 있다.
일 실시 예의 상기 제1 절연층(111) 및 제2 절연층(112)은 가공성이 우수하고, 강성이 우수하며, 회로 기판의 슬림화가 가능하고, 회로 패턴층의 미세화가 가능한 보강 부재를 포함하지 않는 유기 물질을 포함할 수 있다. 상기 보강 부재는 강화 섬유 또는 유리 섬유라고도 할 수 있다.
예를 들어, 상기 제1 절연층(111) 및 제2 절연층(112)은 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), BT 등이 사용될 수 있다.
이때, 상기 회로 기판의 제1 절연층(111) 및 제2 절연층(112)이 ABF(Ajinomoto Build-up Film)로 구성되는 경우, 상기 회로 기판의 휨 특성이 저하될 수 있다.
따라서, 다른 실시 예의 상기 제1 절연층(111) 및 제2 절연층(112)이 ABF(Ajinomoto Build-up Film)로 구성되면서, 상기 회로 기판의 복수의 절연층을 구성하는 ABF 중 적어도 하나의 ABF에는 휨 특성을 향상시킬 수 있는 보강 물질이 포함될 수 있다.
예를 들어, 상기 회로 기판은 제1 ABF로 구성된 층 및 ABF에 보강 물질이 더 포함된 제2 ABF로 구성된 층을 포함할 수 있다. 이때, 상기 제2 ABF에 포함된 보강 물질은 유리 섬유일 수 있고, GCP(Glass Core Primer) 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
한편, 실시 예는 제2 절연층(112)에 캐비티(150)가 구비되면서, 상기 캐비티(150)를 통해 노출되는 영역에 트레이스와 같은 연결 패턴이 배치되도록 한다. 이때, 상기 캐비티(150)를 포함하는 제2 절연층(112)이 광 경화성 수지를 포함하는 경우, 상기 연결 패턴의 배치에 큰 제약이 없을 수 있다.
이는, 상기 광 경화성 수지에는 노광 및 현상 공정을 통해 캐비티의 형성이 가능하고, 이에 따라 캐비티 형성 공정에서 필요로 하는 스토퍼가 필요 없기 때문이다.
그러나 상기 제2 절연층(112)이 광 경화성 수지를 포함하는 경우, 회로 기판의 복수의 절연층 사이의 밀착력이 저하될 수 있다. 구체적으로, 회로 기판에 포함된 복수의 절연층을 모두 광 경화성 수지로 구성하는 경우, 상기 회로 기판의 강성이 저하되고 이에 따른 휨 특성이 크게 저하될 수 있다. 그리고, 상기 제1 절연층(111)을 열 경화성 수지로 구성하고, 상기 제2 절연층(112)을 광 경화성 수지로 구성하는 경우, 상기 광 경화성 수지가 가지는 물성에 의해 상기 열 경화성 수지와의 밀착력이 저하될 수 있다. 즉, 상기 광 경화성 수지는 열 경화성 수지 대비 경화 수축률이 높다. 나아가, 광 경화성 수지에 구비된 SiO2와 같은 세라믹 입자의 함량은 열 경화성 수지에 구비된 세라믹 입자의 함량보다 높다. 이와 같은 물성의 차이로 인해 상기 열 경화성 수지와 광 경화성 수지 사이의 밀착력이 저하될 수 있다.
그리고, 상기 제1 절연층(111) 및 제2 절연층(112)이 모두 열 경화성 수지를 포함하는 경우, 상기 캐비티(150)를 통해 노출되는 영역에 연결 패턴을 배치하는 것이 어렵다. 즉, 상기 캐비티(150)를 형성하기 위해서는 스토퍼가 필수적으로 포함되어야 한다. 그리고, 상기 캐비티(150)를 통해 노출되는 영역에 연결 패턴을 배치하는 경우, 상기 스토퍼에 의해 복수의 연결 패턴 사이가 전기적으로 연결되는 회로 쇼트 문제가 발생한다. 따라서, 종래에는 열 경화성 수지에 캐비티가 구비되는 경우, 상기 캐비티를 통해 노출되는 영역에는 연결 패턴의 배치가 어려웠다.
이에 반하여, 실시 예는 상기 제2 절연층(112)이 열 경화성 수지를 포함하면서, 상기 제2 절연층(112)의 캐비티(150)를 통해 노출되는 영역에 패드 및 상기 패드와 연결되는 연결 패턴이 배치될 수 있도록 한다. 이에 대해서는 하기에서 더욱 상세히 설명한다.
상기 제1 절연층(111) 및 제2 절연층(112)은 각각 10㎛ 내지 60㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 절연층(111) 및 제2 절연층(112)은 각각 15㎛ 내지 55㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 절연층(111) 및 제2 절연층(112)은 각각 20㎛ 내지 50㎛의 범위의 두께를 가질 수 있다. 상기 제1 절연층(111) 및 제2 절연층(112)의 두께가 10㎛ 미만이면, 회로 기판에 포함된 회로 패턴층이 안정적으로 보호되지 않을 수 있다. 상기 제1 절연층(111) 및 제2 절연층(112)의 각각의 두께가 60㎛를 초과하면, 회로 기판의 전체적인 두께가 증가할 수 있다. 또한, 상기 제1 절연층(111) 및 제2 절연층(112)의 각각의 두께가 60㎛를 초과하면, 이에 대응하게 회로 패턴층이나 관통 전극의 두께도 증가하고, 이에 따른 회로 패턴을 통해 전달되는 신호의 손실이 증가할 수 있다.
이때, 제1 절연층(111) 및 제2 절연층(112)의 두께는 서로 다른 층에 배치된 회로패턴층들 사이의 두께 방향으로의 거리에 대응할 수 있다.
예를 들어, 제1 절연층(111)의 두께는 제1 회로 패턴층(121)의 하면과 제3 회로 패턴층(123)의 상면 사이의 수직 거리를 의미할 수 있다. 예를 들어, 제2 절연층(112)의 두께는 제1 회로 패턴층(121)의 상면과 제2 회로 패턴층(122)의 하면 사이의 두께 방향으로의 수직 직선 거리를 의미할 수 있다.
상기 제2 절연층(112)은 캐비티(150)를 포함할 수 있다. 상기 캐비티(150)는 상기 제2 절연층(112)의 상면 및 하면을 관통할 수 있다.
상기 캐비티(150)는 상기 제2 절연층(112)의 하면에 인접한 바닥면(150-1)을 포함할 수 있다. 이때, 상기 캐비티(150)는 상기 제2 절연층(112)을 관통한다. 따라서, 상기 캐비티(150)의 바닥면(150-1)은 상기 캐비티(150)와 수직으로 중첩된 상기 제1 절연층(111)의 상면의 일부일 수 있다.
상기 캐비티(150)는 상기 바닥면(150-1)으로부터 상기 제2 절연층(112)의 상면을 향하여 경사를 가지고 연장되는 측벽(150-2)을 포함할 수 있다. 이때, 상기 측벽(150-2)은 상기 제2 절연층(112)의 하면에서 상기 제2 절연층(112)의 상면으로 갈수록 상기 캐비티(150)의 폭이 증가하는 경사를 가질 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 측벽(150-2)은 상기 제2 절연층(112)의 하면에서 상기 제2 절연층(112)의 상면으로 갈수록 상기 캐비티(150)의 폭이 감소하는 경사를 가질 수도 있다. 나아가, 도면에는 상기 측벽(150-2)이 1개의 경사를 가지는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 측벽(150-2)은 적어도 하나의 변곡부를 포함할 수 있고, 상기 변곡부에서 서로 다른 경사를 가지고 기울어질 수 있다.
상기 캐비티(150)는 상기 바닥면(150-1)과 연결된 측벽(150-2)의 하단부에서 상기 캐비티(150)로부터 멀어지는 방향으로 확장된 패임부(150-3)를 포함할 수 있다. 예를 들어, 상기 패임부(150-3)는 상기 캐비티(150)를 구성하는 제2 절연층(112)의 상기 측벽(150-2)의 하단에서 상기 제2 절연층(112)으로 내측 방향으로 함몰될 수 있다. 따라서, 상기 패임부(150-3)는 언더컷, 캐비티 확장 영역, 또는 함몰부라고도 할 수 있다.
상기 패임부(150-3)는 상기 바닥면(150-1)의 테두리 영역에 인접하게 위치한다. 상기 패임부(150-3)는 상기 바닥면(150-1)과 연결될 수 있다. 이에 따라, 상기 제1 절연층(111)의 상면 중 상기 패임부(150-3)와 수직으로 중첩되는 영역은 상기 제2 절연층(112)으로 덮이지 않을 수 있다.
상기 패임부(150-3)는 상기 바닥면(150-1)의 테두리 영역에서 상기 바닥면(150-1)의 테두리 방향을 따라 구비될 수 있다. 예를 들어, 상기 바닥면(150-1)은 상기 제1 절연층(111)의 상면 중 상기 캐비티(150)와 수직으로 중첩되면서 상기 제1 회로 패턴층(121)과 수직으로 중첩되지 않는 영역을 의미할 수 있다. 그리고, 상기 패임부(150-3)는 상기 바닥면(150-1)의 테두리 방향을 따라 전체적으로 구비될 수 있다.
이에 따라, 상기 제1 절연층(111)은 수평 방향을 기준으로 복수의 영역으로 구분할 수 있다. 예를 들어, 상기 제1 절연층(111)은 상기 캐비티(150)와 수직으로 중첩된 제1 영역(R1)을 포함할 수 있다. 이때, 상기 캐비티(150)가 상기 제2 절연층(112)의 두께 방향으로 서로 다른 폭을 가지는 경우, 상기 제1 영역(R1)은 상기 측벽(150-2)의 하단부에 대응하는 상기 캐비티(150)의 하부 영역과 수직으로 중첩되는 영역을 의미할 수 있다.
또한, 상기 제1 절연층(111)은 상기 캐비티(150)와 수직으로 중첩되지 않는 제2 영역(R2)을 포함할 수 있다. 상기 제2 영역(R2)은 상기 제1 절연층(111)의 상면 중 상기 제2 절연층(112)으로 덮이는 영역을 의미할 수 있다.
또한, 상기 제1 절연층(111)은 상기 제1 영역(R1)과 상기 제2 영역(R2) 사이의 제3 영역(R3)을 포함할 수 있다. 상기 제3 영역(R3)은 상기 제1 영역(R1)과 상기 제2 영역(R2) 사이의 경계 영역을 의미할 수 있다. 바람직하게, 상기 제3 영역(R3)은 상기 패임부(150-3)와 수직으로 중첩되는 영역을 의미할 수 있다.
한편, 제1 절연층(111) 및 제2 절연층(112)의 표면에는 회로 패턴층이 배치된다.
예를 들어, 제1 절연층(111)의 상면과 제2 절연층(112)의 하면 사이에는 제1 회로 패턴층(121)이 배치될 수 있다. 예를 들어, 제2 절연층(112)의 상면에는 제2 회로 패턴층(122)이 배치될 수 있다. 예를 들어, 제1 절연층(111)의 하면에는 제3 회로 패턴층(123)이 배치될 수 있다.
제1 실시 예에서의 제1 회로 패턴층(121)은 상기 제1 절연층(111) 상에 배치될 수 있다. 예를 들어, 상기 제1 회로 패턴층(121)은 상기 제1 절연층(111)의 상면 위로 돌출될 수 있다.
상기 제2 회로 패턴층(122)은 상기 제2 절연층(112)의 상면 위로 돌출될 수 있다. 상기 제2 회로 패턴층(122)은 회로 기판의 최상측에 배치된 최상측 회로 패턴층을 의미할 수 있다.
제3 회로 패턴층(123)은 상기 제1 절연층(111)의 하면 아래로 돌출될 수 있다. 상기 제3 회로 패턴층(123)은 회로 기판의 최하측에 배치된 최하측 회로 패턴층을 의미할 수 있다.
상기 제1 회로 패턴층(121), 제2 회로 패턴층(122), 및 제3 회로 패턴층(123)은 각각 기능에 따라 패드 및 트레이스(또는 연결 패턴)를 포함할 수 있다. 상기 패드는 소자나 칩이 실장되는 실장 패드나 외부 기판과 연결되는 단자 패드일 수 있다. 상기 트레이스는 복수의 패드 사이를 연결하는 기다란 신호 배선 라인일 수 있다. 상기 트레이스는 상기 패드보다 작은 폭을 가지는 미세 패턴이다. 예를 들어, 실시 예에서의 복수의 트레이스들 사이의 간격은 2㎛ 내지 15㎛의 범위를 가지고, 각각의 트레이스의 선폭이 2㎛ 내지 15㎛의 범위를 가질 수 있다.
상기와 같은 회로 패턴층들은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 상기 회로 패턴층들은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)은 각각 10㎛ 내지 25㎛의 범위의 두께를 가질 수 있다. 예를 들어, 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)은 각각 10㎛ 내지 23㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)은 각각 10㎛ 내지 20㎛의 범위의 두께를 가질 수 있다.
상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)의 각각의 두께가 10㎛ 미만인 경우에는 회로 패턴의 저항이 증가하고, 이에 따른 신호 전송 효율이 감소할 수 있다. 예를 들어, 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)의 각각의 두께가 10㎛ 미만인 경우에는 신호 전송 손실이 증가할 수 있다. 예를 들어, 상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)의 각각의 두께가 25㎛를 초과하는 경우에는 상기 회로 패턴들의 선폭이 증가하고, 이에 따른 회로 기판의 전체적인 부피가 증가할 수 있다.
상기 제1 회로 패턴층(121), 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
상기 제1 회로 패턴층(121)은 복수의 패드 및 연결 패턴을 포함할 수 있다.
상기 제1 회로 패턴층(121)은 상기 제1 절연층(111)의 상기 제1 영역(R1) 상에 배치된 제1 패드(121-1)를 포함할 수 있다. 상기 제1 패드(121-1)는 상기 캐비티(150)와 수직으로 중첩될 수 있다. 따라서, 상기 제1 패드(121-1)는 상기 제2 절연층(112)과 접촉하지 않을 수 있다.
상기 제1 회로 패턴층(121)은 상기 제1 절연층(111)의 상기 제2 영역(R2) 상에 배치된 제2 패드(121-2)를 포함할 수 있다. 상기 제2 패드(121-2)는 상기 캐비티(150)와 수직으로 중첩되지 않을 수 있다. 따라서, 상기 제2 패드(121-2)는 상기 제2 절연층(112)으로 덮일 수 있다.
상기 제1 회로 패턴층(121)은 상기 연결 패턴(121-3)을 포함할 수 있다. 상기 연결 패턴(121-3)은 상기 제1 절연층(111)의 상기 제1 영역(R1), 제2 영역(R2) 및 제3 영역(R3)에 배치될 수 있다.
이때, 상기 제1 회로 패턴층(121)은 다수의 연결 패턴을 포함할 수 있다. 그리고, 상기 설명한 연결 패턴(121-3)은 상기 다수의 연결 패턴 중 상기 제1 패드(121-1)와 직접 연결되는 연결 패턴을 의미할 수 있다.
상기 연결 패턴(121-3)은 상기 제1 영역(R1)에 배치된 제1 패드(121-1)와 상기 제2 영역(R2)에 배치된 제2 패드(121-2) 사이를 직접 연결할 수 있다. 즉, 실시 예는 상기 열 경화성 수지를 포함하는 제2 절연층(112)에 캐비티(150)를 형성하고, 상기 형성된 캐비티(150)를 통해 노출된 제1 절연층(111)의 상면에 상기 연결 패턴(121-3)을 배치한다. 이에 따라, 실시 예는 상기 제1 절연층(111)의 상면에서 상기 제1 영역(R1)의 제1 패드(121-1)와 제2 영역(R2)의 제2 패드(121-2)가 상기 연결 패턴(121-3)에 의해 서로 직접 연결될 수 있다. 따라서, 실시 예는 상기 제1 절연층(111) 및 제2 절연층(112)이 열 경화성 수지를 포함하는 것에 의해 회로 기판의 복수의 절연층들 사이의 밀착력을 향상시킬 수 있다. 또한, 실시 예는 상기 밀착력을 향상시킴과 동시에 회로 집적도를 향상시킬 수 있다. 즉, 종래에는 열 경화성 수지에 캐비티가 구비된 경우, 상기 제1 패드(121-1) 및 제2 패드(121-2)가 적어도 하나의 관통 전극을 통해 서로 연결되었다. 이에 따라 상기 제1 패드(121-1)와 제2 패드(121-2) 사이의 신호 전송 거리가 증가하고, 이에 따른 신호 전송 손실이 증가하였다. 이에 반하여, 실시 예는 상기 연결 패턴(121-3)을 이용하여 상기 관통 전극 없이 상기 제1 패드(121-1)와 제2 패드(121-2) 사이를 직접 연결한다. 따라서, 실시 예는 신호 전송 거리를 줄일 수 있고, 이에 따른 신호 전송 손실을 최소화할 수 있다. 이에 따라, 실시 예는 회로 기판의 전기적 신뢰성을 향상시킬 수 있다.
이때, 상기 연결 패턴(121-3)의 적어도 일부는 상기 패임부(150-3)와 연결된다. 여기에서, 상기 패임부(150-3)와 연결된다는 것은 상기 테두리 방향을 따라 상기 패임부(150-3)와 상기 연결 패턴(121-3)이 서로 오버랩된다는 것을 의미할 수 있다. 예를 들어, 상기 패임부(150-3)는 상기 제1 절연층(111)의 상기 제3 영역(R3)과 수직으로 중첩된다. 그리고, 상기 연결 패턴(121-3)은 상기 제3 영역(R3)에 배치된 부분을 포함한다. 이때, 상기 연결 패턴(121-3)의 상기 제3 영역(R3)에 배치된 부분의 측면은 상기 패임부(150-3)를 통해 노출될 수 있다. 예를 들어, 이때, 상기 연결 패턴(121-3)의 상기 제3 영역(R3)에 배치된 부분의 측면은 상기 패임부(150-3)를 통해 상기 제2 절연층(112)으로 덮이지 않을 수 있다.
한편, 일 실시 예에서, 상기 제1 패드(121-1), 상기 제2 패드(121-2) 및 상기 연결 패턴(121-3)의 두께는 서로 동일할 수 있다.
다른 실시 예에서, 상기 제1 패드(121-1), 제2 패드(121-2) 및 상기 연결 패턴(121-3) 중 적어도 하나는 적어도 다른 하나와 다른 두께를 가질 수 있다. 예를 들어, 상기 제1 패드(121-1)의 두께는 상기 제2 패드(121-2)의 두께와 다를 수 있다. 예를 들어, 상기 제1 패드(121-1)의 두께는 상기 제2 패드(121-2)의 두께보다 작을 수 있다. 이는, 상기 제2 패드(121-2)의 시드층의 에칭량보다 상기 제1 패드(121-1)의 시드층의 에칭량이 크기 때문일 수 있다. 즉 상기 제1 패드(121-1) 및 제2 패드(121-2)는 서로 동일한 두께의 시드층을 포함한다. 그리고, 상기 제1 패드(121-1) 및 상기 제2 패드(121-2)는 각각 상기 시드층의 에칭 공정에서 두께가 감소할 수 있다. 이때, 상기 제1 패드(121-1)의 시드층의 에칭 공정은 상기 패임부(150-3)에 대응하는 스토퍼의 에칭 공정과 함께 진행된다. 이때, 실시 예는 스토퍼의 에칭 공정 시에 상기 스토퍼가 잔존하는 것을 방지하기 위해 상대적으로 큰 에칭량을 가지고 상기 스토퍼를 에칭할 수 있다. 이에 따라, 상기 제1 패드(121-1)의 두께는 상기 제2 패드(121-2)의 두께보다 작을 수 있다.
실시 예의 회로 기판은 관통 전극을 포함한다. 상기 관통 전극은 서로 다른 층에 배치된 회로 패턴층들을 서로 전기적으로 연결하는 기능을 할 수 있다. 상기 관통 전극은 '비아'라고도 칭할 수 있다.
상기 관통 전극은 회로 기판에 포함된 제1 절연층(111) 및 제2 절연층(112)을 관통하며, 이에 따라 서로 다른 층에 배치된 회로 패턴들 사이를 전기적으로 연결할 수 있다. 이때, 상기 관통 전극은 1개의 절연층만을 관통하며 형성될 수 있으며, 이와 다르게 적어도 2개 이상의 절연층을 공통으로 관통하며 형성될 수 있다.
예를 들어, 회로 기판은 제1 관통 전극(131)을 포함한다. 상기 제1 관통 전극(131)은 상기 제1 절연층(111)을 관통하며 형성될 수 있다. 상기 제1 관통 전극(131)은 상기 제1 회로 패턴층(121)과 제3 회로 패턴층(123) 사이를 전기적으로 연결할 수 있다. 예를 들어, 상기 제1 관통 전극(131)의 상면은 상기 제1 회로 패턴층(121)의 하면과 직접 연결될 수 있다. 예를 들어, 상기 제1 관통 전극(131)의 하면은 상기 제3 회로 패턴층(123)과 직접 연결될 수 있다.
이에 따라, 상기 제1 회로 패턴층(121) 및 제3 회로 패턴층(123)은 상기 제1 관통 전극(131)을 통해 상호 전기적으로 연결되어 신호를 전달할 수 있다.
예를 들어, 회로 기판은 제2 관통 전극(132)을 포함한다. 상기 제2 관통 전극(132)은 제2 절연층(112)을 관통하며 형성될 수 있다. 상기 제2 관통 전극(132)은 상기 제1 회로 패턴층(121) 및 제2 회로 패턴층(122) 사이를 전기적으로 연결할 수 있다. 예를 들어, 상기 제2 관통 전극(132)의 하면은 상기 제1 회로 패턴층(121)과 직접 연결될 수 있다. 예를 들어, 상기 제2 관통 전극(132)의 상면은 제2 회로 패턴층(122)과 직접 연결될 수 있다. 이에 따라, 상기 제1 회로 패턴층(121)과 제2 회로 패턴층(122)은 상기 제2 관통 전극(132)을 통해 상호 직접 전기적으로 연결되어 신호를 전달할 수 있다.
상기 제1 관통 전극(131) 및 제2 관통 전극(132)은 상기 제1 절연층(111) 및 제2 절연층(112)을 관통하는 관통 홀을 형성하고, 상기 형성된 관통 홀 내부를 전도성 물질로 충진하는 것에 의해 형성될 수 있다.
상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 복수의 절연층 중 적어도 하나의 절연층을 개방할 수 있다.
상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 제1 관통 전극(131) 및 제2 관통 전극(132)을 형성할 수 있다. 상기 제1 관통 전극(131) 및 제2 관통 전극(132)을 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
한편, 실시 예의 회로 기판은 제1 보호층(141) 및 제2 보호층(142)을 포함할 수 있다. 상기 제1 보호층(141) 및 제2 보호층(142)은 회로 기판의 최외측에 배치될 수 있다.
예를 들어, 제1 보호층(141)은 회로 기판의 제1 최외곽 또는 최하측에 배치될 수 있다. 예를 들어, 제1 보호층(141)은 제1 절연층(111)의 하면에 배치될 수 있다.
예를 들어, 제2 보호층(142)은 회로 기판의 제2 최외곽 또는 최상측에 배치될 수 있다. 예를 들어, 제2 보호층(142)은 제2 절연층(112)의 상면에 배치될 수 있다.
상기 제1 보호층(141)은 적어도 하나의 개구부(미도시)를 포함할 수 있다. 예를 들어, 상기 제1 보호층(141)은 제3 회로 패턴층(123) 중 적어도 하나와 수직으로 중첩되는 개구부를 포함할 수 있다. 예를 들어, 상기 제1 보호층(141)은 외부 기판과의 연결을 위한 도전성 결합부가 배치될 제3 회로 패턴층(123)의 단자 패드(미도시)와 수직으로 중첩되는 개구부를 포함할 수 있다.
상기 제2 보호층(142)은 적어도 하나의 개구부(미도시)를 포함할 수 있다. 예를 들어, 제2 보호층(142)은 제2 회로 패턴층(122) 중 적어도 하나와 수직으로 중첩되는 개구부를 포함할 수 있다. 예를 들어, 제2 보호층(142)은 메모리 기판 또는 인터포져 기판과의 연결을 위한 도전성 결합부가 배치될 제2 회로 패턴층(122)의 단자 패드(미도시)와 수직으로 중첩되는 개구부를 포함할 수 있다. 또한, 상기 제2 보호층(142)은 상기 제2 절연층(112)의 캐비티(121)와 수직으로 중첩되는 관통 홀(미도시)을 포함할 수 있다.
상기 제1 보호층(141) 및 제2 보호층(142)은 절연성 물질을 포함할 수 있다. 상기 제1 보호층(141) 및 제2 보호층(142)은 절연층들의 표면 및 회로패턴층들의 표면을 보호하기 위해 도포된 후 가열하여 경화될 수 있는 다양한 물질을 포함할 수 있다. 상기 제1 보호층(141) 및 제2 보호층(142)은 레지스트(resist)층일 수 있다. 예를 들어, 제1 보호층(141) 및 제2 보호층(142)은 유기고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 상기 제1 보호층(141) 및 제2 보호층(142)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 제1 보호층(141) 및 제2 보호층(142)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 상기 제1 보호층(141) 및 제2 보호층(142)은 포토솔더 레지스트층, 커버레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.
상기 제1 보호층(141) 및 제2 보호층(142)의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(141) 및 제2 보호층(142)의 두께는 1㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 제1 보호층(141) 및 제2 보호층(142)의 두께는 5㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(141) 및 제2 보호층(142)의 두께가 20㎛ 초과인 경우에는 회로기판의 두께가 증가할 수 있다. 상기 제1 보호층(141) 및 제2 보호층(142)의 두께가 1㎛ 미만인 경우에는 회로기판에 포함된 회로 패턴층들이 안정적으로 보호되지 않음에 따른 전기적 신뢰성 또는 물리적 신뢰성이 저하될 수 있다.
이때, 도면 상에는 도시하지 않았지만, 상기 제1 보호층(141) 및 제2 보호층(142)의 개구부 중 제2 회로 패턴층(122) 및 제3 회로 패턴층(123)과 수직으로 중첩되는 개구부 내에는 표면 처리층(미도시)이 배치될 수 있다. 상기 표면 처리층은 상기 제1 보호층(141)의 개구부와 수직으로 중첩된 제3 회로 패턴층(123) 및 상기 제2 보호층(142)의 개구부와 수직으로 중첩된 제2 회로 패턴층(122)의 표면의 부식 및 산화를 방지하면서 솔더링 특성을 향상시키기 위해 형성될 수 있다.
상기 표면 처리층은 OSP(Organic Solderability Preservative) 층일 수 있다. 예를 들어, 상기 표면 처리층은 벤지미다졸(Benzimidazole)과 같은 유기물로 형성된 유기층일 수 있다.
다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 표면 처리층은 도금층일 수 있다. 예를 들어, 상기 표면 처리층은 니켈(Ni) 도금층, 팔라듐(Pd) 도금층 및 금(Au) 도금층 중 적어도 하나를 포함할 수 있다.
이하에서는 실시 예의 캐비티(150)의 구조 및 이에 따른 제1 회로 패턴층(121)의 배치 구조에 대해 보다 구체적으로 설명한다.
도 3을 참조하면, 제1 절연층(111) 상에는 제1 회로 패턴층(121)이 배치될 수 있다. 그리고, 상기 설명한 바와 같이, 상기 제1 회로 패턴층(121)은 제1 패드(121-1), 제2 패드(121-2) 및 연결 패턴(121-3)을 포함할 수 있다.
상기 제1 패드(121-1)는 상기 캐비티(150)와 수직으로 중첩되는 제1 영역(R1)에 배치될 수 있다.
그리고, 상기 제2 패드(121-2)는 상기 캐비티(150)와 수직으로 중첩되지 않는 제2 영역(R2)에 배치될 수 있다.
또한, 상기 연결 패턴(121-3)은 상기 제1 영역(R1), 제2 영역(R2) 및 제3 영역(R3) 상에 배치될 수 있다. 상기 연결 패턴(121-3)은 상기 제1 절연층(111) 상에서 상기 제1 패드(121-1)와 제2 패드(121-2) 사이를 직접 연결할 수 있다. 예를 들어, 연결 패턴(121-3)의 일단은 상기 제1 패드(121-1)와 직접 연결되고, 상기 연결 패턴(121-3)의 타단은 상기 제2 패드(121-2)와 직접 연결될 수 있다.
이때, 도면에는 제1 패드(121-1), 제2 패드(121-2) 및 연결 패턴(121-3)이 각각 6개씩 구비되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 이들은 5개 이하 또는 7개 이상을 가질 수 있다. 또한, 상기 제1 패드(121-1), 제2 패드(121-2) 및 연결 패턴(121-3)의 개수는 서로 다를 수 있다. 따라서, 복수의 제1 패드(121-1) 중 적어도 하나는 제2 패드(121-2)와 직접 연결되지 않을 수 있다.
또한, 도 4를 참조하면, 상기 제1 절연층(111) 상에는 제2 절연층(112)이 배치될 수 있다. 상기 제2 절연층(112)은 캐비티(150)를 포함할 수 있다. 상기 캐비티(150)는 상기 제2 절연층(112)을 관통할 수 있다.
따라서, 상기 제1 패드(121-1)는 상기 제2 절연층(112)과 수직으로 중첩되지 않을 수 있다. 예를 들어, 상기 제1 패드(121-1)는 상기 캐비티(150)와 수직으로 중첩될 수 있다.
또한, 상기 제2 패드(121-2)는 상기 제2 절연층(112)과 수직으로 중첩될 수 있다. 예를 들어, 상기 제2 패드(121-2)는 상기 캐비티(150)와 수직으로 중첩되지 않을 수 있다.
한편, 상기 연결 패턴(121-3)은 위치에 따라 복수의 부분으로 구분할 수 있다. 이때, 상기 복수의 부분으로 구분된다는 것은 하나의 제1 패드와 하나의 제2 패드 사이를 직접 연결하는 하나의 연결 패턴이 복수의 부분으로 구분된다는 것을 의미할 수 있다.
상기 연결 패턴(121-3)은 상기 캐비티(150)와 수직으로 중첩되며, 상기 제1 패드(121-1)와 연결되는 제1 부분(121-31)을 포함할 수 있다. 상기 연결 패턴(121-3)의 제1 부분(121-31)은 상기 제2 절연층(112)과 수직으로 중첩되지 않을 수 있다. 예를 들어, 상기 연결 패턴(121-3)의 제1 부분(121-31)은 상기 제2 절연층(112)으로 덮이지 않을 수 있다.
또한, 상기 연결 패턴(121-3)은 상기 제2 절연층(112)과 수직으로 중첩되는 제2 부분(121-32)을 포함할 수 있다. 상기 연결 패턴(121-3)의 제2 부분(121-32)은 상기 캐비티(150)와 수직으로 중첩되지 않을 수 있다. 예를 들어, 상기 연결 패턴(121-3)의 제2 부분(121-32)은 상기 제2 절연층(112)으로 덮일 수 있다.
상기 연결 패턴(121-3)은 상기 제1 부분(121-31)과 제2 부분(121-32) 사이의 제3 부분(121-33)을 더 포함할 수 있다.
상기 연결 패턴(121-3)의 제3 부분(121-33)은 상기 캐비티(150)의 바닥면(150-1)의 테두리 영역에 인접한 부분을 의미할 수 있다. 예를 들어, 상기 연결 패턴(121-3)의 제3 부분(121-33)은 상기 캐비티(150)의 경계 영역에 위치한 부분을 의미할 수 있다. 예를 들어, 상기 연결 패턴(121-3)의 상기 제3 부분(121-33)은 상기 패임부(150-3)에 인접하게 위치한 부분을 의미할 수 있다. 예를 들어, 상기 연결 패턴(121-3)의 상기 제3 부분(121-33)은 상기 제1 영역(R1)과 제2 영역(R2) 사이의 경계 영역인 제3 영역(R3)에 배치된 부분을 의미할 수 있다.
한편, 상기 패임부(150-3)는 상기 바닥면(150-1)의 테두리 영역에서 상기 바닥면(150-1)의 테두리 방향을 따라 구비될 수 있다. 예를 들어, 상기 패임부(150-3)는 상기 바닥면(150-1)의 테두리 영역에 인접한 상기 측벽(150-2)의 하단부에서 상기 제2 절연층(112)의 내측 방향으로 오목할 수 있다. 이를 정리하면, 상기 캐비티(150)를 구성하는 제2 절연층(112)의 측벽(150-2)의 하단부에는 상기 바닥면(150-1)의 테두리 방향을 따라 내측으로 함몰된 패임부(150-3)가 구비될 수 있다.
이때, 도면에는 상기 측벽(150-2)의 하단부 중 상기 연결 패턴(121-3)과 수직으로 중첩되는 영역에는 상기 패임부(150-3)가 구비되지 않은 것으로 도시하였으나, 이에 한정되지 않는다. 이에 대해 설명하면 하기와 같다.
도 5 내지 7을 참조하면, 상기 제1 회로 패턴층(121)은 복수의 금속층을 포함한다.
상기 제1 회로 패턴층(121)은 상기 제1 절연층(111) 상에 배치된 제1 금속층(121a)을 포함한다. 상기 제1 금속층(121a)은 상기 제1 회로 패턴층(121)의 제2 금속층(121b)을 전해 도금하기 위한 시드층을 의미할 수 있다.
예를 들어, 상기 제1 금속층(121a)은 화학동도금층일 수 있다. 예를 들어, 상기 제1 금속층(121a)은 동박층(Cu foil)일 수 있다.
일 실시 예에서, 상기 제1 금속층(121a)은 상기 화학동 도금층 및 상기 동박층 중 어느 하나의 층만을 포함할 수 있다.
다른 실시 예에서, 상기 제1 금속층(121a)은 상기 화학동도금층 및 상기 동박층을 모두 포함할 수 있다.
상기 제1 금속층(121a)의 두께(T1)는 1.0㎛ 내지 4.0㎛의 범위를 만족할 수 있다. 바람직하게, 상기 제1 금속층(121a)의 두께(T1)는 1.2㎛ 내지 3.5㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제1 금속층(121a)의 두께(T1)는 1.5㎛ 내지 3.0㎛의 범위를 만족할 수 있다.
상기 제1 금속층(121a)의 두께(T1)가 1.0㎛ 미만이면, 상기 제1 금속층(121a)이 시드층으로 기능하지 못할 수 있다. 상기 제1 금속층(121a)의 두께(T1)가 1.0㎛ 미만이면, 상기 제1 절연층(111)의 상면에 균일한 두께의 제1 금속층(121a)을 형성하기 어려울 수 있다.
상기 제1 금속층(121a)의 두께(T1)가 4.0㎛를 초과하면, 상기 제1 금속층(121a)을 에칭하는데 소요되는 시간이 증가할 수 있다. 상기 제1 금속층(121a)의 두께(T1)가 4.0㎛을 초과하면, 상기 제1 금속층(121a)의 에칭 시에 상기 제2 금속층(121b)의 변형이 발생할 수 있다. 상기 제2 금속층(121b)의 변형은 상기 제1 금속층(121a)의 측부도 함께 에칭됨에 따라, 상기 제2 금속층(121b)의 상면의 폭과 하면의 폭의 차이가 커지는 것을 의미할 수 있다. 또한, 상기 제1 금속층(121a)의 두께(T1)가 4.0㎛를 초과하면, 캐비티 형성 공정에서 스토퍼로 사용되는 상기 제1 금속층(121a)의 에칭 공정 신뢰성이 저하될 수 있다. 예를 들어, 상기 제1 금속층(121a)의 일부는 상기 캐비티 형성 공정에서 스토퍼로 사용된다. 그리고, 상기 스토퍼로 사용된 제1 금속층(121a)은 상기 캐비티(150)의 형성이 완료된 이후에 제거된다. 이때, 상기 제1 금속층(121a)의 두께(T1)가 4.0㎛를 초과하면, 상기 스토퍼의 에칭 공정 시에, 상기 패임부(150-3)에 대응하는 부분에서의 상기 스토퍼의 일부가 제거되지 않을 수 있다. 그리고, 상기 스토퍼의 일부가 제거되지 않는 경우, 상기 스토퍼에 의해 서로 인접한 복수의 연결 패턴 사이가 서로 연결되는 전기적 쇼트 문제가 발생할 수 있다.
상기 제1 금속층(121a) 상에는 제2 금속층(121b)이 배치된다. 상기 제2 금속층(121b)은 상기 제1 금속층(121a)을 시드층으로 전해도금된 전해 도금층일 수 있다.
상기 제2 금속층(121b)의 두께(T2)은 상기 제1 회로 패턴층(121)이 가지는 전체 두께에서 상기 제1 금속층(121a)이 가지는 두께를 뺀 값에 대응할 수 있다. 상기 제1 회로 패턴층(121)의 전체 두께는 상기에서 이미 설명하였므로, 이에 대한 상세한 설명은 생략한다.
한편, 상기 제1 회로 패턴층(121)의 상기 제1 패드(121-1), 제2 패드(121-2) 및 연결 패턴(121-3) 각각은 상기 제1 금속층(121a) 및 제2 금속층(121b)을 포함한다. 이때, 상기 제1 패드(121-1), 제2 패드(121-2) 및 상기 연결 패턴(121-3)은 동일한 상기 제1 금속층(121a) 및 제2 금속층(121b)을 포함하는 하나의 회로 패턴을 의미하며, 이를 단지 배치 위치 및 기능에 따라 구분한 것일 수 있다.
상기 연결 패턴(121-3)은 상기 설명한 바와 같이 제1 부분(121-31), 제2 부분(121-32) 및 제3 부분(121-33)을 포함한다.
이때, 상기 연결 패턴(121-3)의 상기 제3 부분(121-33)은 두께가 변화하는 영역을 포함할 수 있다. 예를 들어, 상기 연결 패턴(121-3)의 상기 제3 부분(121-31)의 적어도 일부는 상기 제1 부분(121-31)의 두께보다 큰 두께를 가지는 부분을 포함할 수 있다. 예를 들어, 상기 연결 패턴(121-3)의 상기 제3 부분(121-33)의 적어도 일부는 상기 제2 부분(121-32)의 두께보다 큰 두께를 가지는 부분을 포함할 수 있다.
예를 들어, 상기 연결 패턴(121-3)의 상기 제3 부분(121-33)의 상면의 적어도 일부는 상기 제1 부분(121-31)의 상면보다 높게 위치하는 부분을 포함할 수 있다. 예를 들어, 상기 연결 패턴(121-3)의 상기 제3 부분(121-33)의 상면의 적어도 일부는 상기 제2 부분(121-32)의 상면보다 높게 위치하는 부분을 포함할 수 있다.
예를 들어, 상기 연결 패턴(121-3)의 상기 제3 부분(121-32)은 상기 제1 부분(121-31)에서 상기 제2 부분(121-32)으로 갈수록 또는 상기 제2 부분(121-32)에서 상기 제1 부분(121-31)으로 갈수록 두께 또는 높이가 변화하는 돌출부(121-3P)를 포함할 수 있다.
그리고, 상기 돌출부(121-3P)는 상기 제1 부분(121-31)에서 상기 제2 부분(121-32)으로 갈수록 높이 또는 두께가 증가하는 제1 파트와, 상기 제1 파트를 준으로 높이 또는 두께가 감소하는 제2 파트를 포함할 수 있다.
이때, 실시 예는 회로 기판의 제조 공정에서 상기 제1 회로 패턴층(121)의 제1 금속층(121a)을 복수의 단계로 나누어 에칭한다.
즉, 실시 예는 상기 제1 회로 패턴층(121)의 제1 금속층(121a) 중 상기 제2 영역(R2)에 배치된 제1 금속층은 상기 제2 절연층(112)의 캐비티(150)가 형성되기 이전의 제1 에칭 공정에서 제거된다.
그리고, 상기 제1 회로 패턴층(121)의 상기 제1 금속층(121a) 중 상기 제1 영역(R1) 및 제3 영역(R3)에 배치된 제1 금속층은 상기 캐비티(150)가 형성된 이후의 제2 에칭 공정에서 제거된다.
이때, 상기 연결 패턴(121-3)의 제2 금속층도 상기 제1 금속층에 대응하게 2단계로 나뉘어 에칭될 수 있다. 그리고, 이상적인 조건에서, 상기 연결 패턴(121-3)의 제2 금속층의 일부는 상기 제1 에칭 공정에서 제거되고, 나머지 일부는 상기 제2 에칭 공정에서 제거될 수 있다. 다만, 상기 연결 패턴(121-3)에서 공정 오차로 인해 제1 에칭 공정이 진행되는 부분과 제2 에칭 공정이 진행되는 부분을 정확히 구분하기 어려울 수 있다.
이에 따라, 상기 연결 패턴(121-3)의 제2 금속층 중 일부는 상기 제1 에칭 공정 및 제2 에칭 공정에서 모두 에칭이 이루어지지 않을 수 있다. 그리고, 상기 에칭이 이루어지지 않은 일부는 상기 돌출부(121-3P)로 구비될 수 있다. 상기 돌출부(121-3P)는 상기 연결 패턴(121-3)의 제3 부분(121-32)에서 상기 제3 영역(R3)과 상기 제2 영역(R2)의 경계에 구비될 수 있다.
또한, 이와 반대로, 상기 연결 패턴(121-3)의 상기 제2 금속층 중 일부는 상기 제1 에칭 공정 및 제2 에칭 공정에서 모두 에칭이 이루어질 수 있다. 그리고, 상기와 같은 조건의 경우, 상기 연결 패턴(121-3)의 상기 제3 부분(121-32)에는 상기 돌출부(121-3P)가 아닌 오목부(미도시)가 구비될 수 있을 것이다.
또한, 상기 연결 패턴(121-3)의 제3 부분(121-33)은 상기 패임부(150-3)에 인접한 부분이다.
이때, 상기 연결 패턴(121-3)의 상기 제3 부분(121-33)의 상면의 적어도 일부는 상기 제2 절연층(112)과 수직으로 중첩되면서 상기 제2 절연층(112)과 접촉하지 않을 수 있다.
예를 들어, 상기 제2 절연층(112)의 캐비티(150)의 측벽(150-2)의 하단부 중 상기 연결 패턴(121-3)과 수직으로 중첩되는 영역에는 제2 패임부(150-4)가 구비될 수 있다. 이에 따라, 상기 설명한 패임부(150-3)는 제1 패임부라고 할 수 있다. 이하에서는 상기 패임부(150-3)는 '제1 패임부'라고 하여 설명하기로 한다.
상기 제1 패임부(150-3) 및 제2 패임부(150-4)는 상기 바닥면(150-1)의 테두리 영역에 인접한 상기 제2 절연층(112)의 측벽(150-2)의 하단부에 구비된다.
이때, 상기 제1 패임부(150-3)와 상기 제2 패임부(150-4)는 단차를 가질 수 있다. 즉, 상기 제1 패임부(150-3)는 상기 측벽(150-2)의 하단부 중 상기 연결 패턴(121-3)과 수직으로 중첩되지 않는 영역에 구비된다.
이에 반하여, 상기 제2 패임부(150-4)는 상기 측벽(150-2)의 하단부 중 상기 연결 패턴(121-3)과 수직으로 중첩되는 영역에 구비된다. 따라서, 상기 제1 패임부(150-3)와 상기 제2 패임부(150-4)는 상기 연결 패턴(121-3)의 두께만큼 단차를 가질 수 있다.
이에 따라 상기 제1 패임부(150-3)와 상기 제2 패임부(150-4)는 상기 측벽(150-2)의 하단부의 전체 영역에서 상기 바닥면(150-1)의 테두리 방향을 따라 상기 제2 절연층(112)의 내측 방향으로 함몰될 수 있다.
상기 제1 패임부(150-3)는 제1 수평 거리(W1)를 가질 수 있다.
상기 제1 수평 거리(W1)는 상기 제1 패임부(150-3)에 인접한 상기 측벽(150-2)의 하단부로부터 상기 제1 패임부(150-3)의 최내측면까지의 수평 거리를 의미할 수 있다. 그리고, 상기 제1 패임부(150-3)는 캐비티(150)를 형성하기 위한 공정에서 스토퍼로 사용된 제1 금속층이 제거된 자리이다.
상기 제1 수평 거리(W1)는 5㎛ 내지 17㎛의 범위를 만족할 수 있다. 바람직하게, 상기 제1 수평 거리(W1)는 7㎛ 내지 15㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제1 수평 거리(W1)는 8㎛ 내지 13㎛의 범위를 만족할 수 있다.
상기 제1 수평 거리(W1)가 5㎛ 미만이면, 캐비티(150)를 형성하는 공정에서의 공정 오차로 인해, 스토퍼가 구비되지 않은 영역까지 캐비티(150)의 가공이 이루어질 수 있다. 이 경우, 상기 캐비티 형성 공정에서 상기 제1 절연층(111)의 상면의 일부도 가공될 수 있다. 이때, 상기 제1 절연층(111)은 강화 섬유를 포함한다. 그리고, 상기 가공에 의해 상기 강화 섬유가 노출될 수 있고, 이에 의한 물리적 신뢰성 문제 및 전기적 신뢰성 문제가 발생할 수 있다.
또한, 상기 제1 수평 거리(W1)가 17㎛를 초과하면, 상기 캐비티(150)는 형성한 이후의 스토퍼 제거 공정에서, 상기 스토퍼의 일부가 제거되지 않을 수 있다. 예를 들어, 실시 예는 스토퍼 제거 공정에서 과에칭 현상을 이용하여 상기 스토퍼를 모두 제거한다. 즉, 캐비티(150)가 형성된 이후에 스토퍼를 제거하는 에칭 공정을 진행하면, 일반적인 조건에서 상기 캐비티(150)와 수직으로 중첩된 부분만 에칭으로 제거된다. 그러나, 실시 예는 상기 스토퍼를 제거하기 위한 공정에서, 과에칭 조건을 설정하고, 상기 설정된 과에칭 조건에 따라 상기 스토퍼를 제거한다. 그리고, 상기 과에칭 조건에 따라 상기 스토퍼를 제거하는 경우, 상기 캐비티(150)와 인접한 영역에서 제2 절연층(112)에 의해 덮인 스토퍼도 함께 제거된다. 이때, 상기 제1 수평 거리(W1)가 17㎛를 초과한다는 것은 상기 과에칭 조건이 너무 과하게 설정됨에 따라 상기 제1 패드(121-1)의 손상이 발생할 수 있음을 의미할 수 있다. 또한, 상기 제1 수평 거리(W1)가 17㎛를 초과한다는 것은 상기 스토퍼를 제거하기 위한 과에칭 조건에서도, 상기 스토퍼의 일부가 제거되지 않을 수 있음을 의미할 수 있다. 그리고, 상기 스토퍼의 일부가 제거되지 않는 경우, 회로 쇼트와 같은 전기적 신뢰성 문제가 발생할 수 있다.
한편, 상기 제1 패임부(150-3)는 상기 제1 금속층(121a)이 제거된 자리이며, 이에 따라 상기 제1 패임부(150-3)의 수직 거리(T1)는 상기 제1 금속층(121a)의 두께(T1)에 대응할 수 있다.
또한, 상기 제2 패임부(150-4)는 제2 수평 거리(W2)를 가질 수 있다. 이때, 상기 제2 패임부(150-4)의 제2 수평 거리(W2)는 상기 제1 패임부(150-3)의 제1 수평 거리(W1) 이상일 수 있다. 바람직하게, 상기 제2 패임부(150-4)의 제2 수평 거리(W2)는 상기 제1 패임부(150-3)의 제1 수평 거리(W1)보다 클 수 있다.
이는, 상기 제1 수평 거리(W1)와 상기 제2 수평 거리(W2)가 서로 동일하다는 것은, 상기 스토퍼를 제거하기 위한 과에칭 조건에서 스토퍼가 위치한 부분까지만 정확히 과에칭이 일어났다는 것을 의미할 수 있다. 이 경우, 경우에 따라 스토퍼의 일부가 제거되지 않는 문제가 발생할 수 있다. 따라서, 실시 예는 상기 제2 수평 거리(W2)가 상기 제1 수평 거리(W1)보다 크도록 한다. 그리고, 상기 제2 수평 거리(W2)가 상기 제1 수평 거리(W1)보다 크다는 것은, 상기 스토퍼를 제거하기 위한 과에칭 조건에서, 상기 스토퍼가 위치한 부분을 넘어서까지 과에칭이 일어났다는 것을 의미할 수 있다. 이에 따라, 상기 스토퍼를 완전히 제거할 수 있고, 이에 의해 회로 기판의 전기적 신뢰성을 향상시킬 수 있다.
도 8은 제2 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 9는 도 8의 캐비티의 일부 영역을 확대한 확대도이고, 도 10은 도 8의 캐비티의 다른 일부 영역을 확대한 확대도이다.
도 8 내지 도 10을 참조하면, 제2 실시 예의 회로 기판은 제1 절연층(211), 제2 절연층(212), 제1 회로 패턴층(221), 제2 회로 패턴층(222), 제3 회로 패턴층(223), 제1 관통 전극(231), 제2 관통 전극(232), 제1 보호층(241), 제2 보호층(242)을 포함한다. 그리고, 제2 절연층(212)에는 바닥면(250-1) 및 측벽(250-2), 을 포함하는 캐비티(250)가 구비될 수 있다.
이때, 제2 실시 예의 회로 기판은 제1 실시 예의 회로 기판을 거꾸로 뒤집은 상태에서, 제1 실시 예의 제1 절연층에 캐비티가 구비되는 구조를 가질 수 있다.
따라서, 제2 실시 예의 회로 기판은 제1 패임부(250-3)의 위치 및 제1 회로 패턴층(221)의 층 구조에 있어 상이할 수 있다.
구체적으로, 제1 실시 예에서의 제1 패임부는 제2 절연층의 측벽에 구비되었다.
이와 다르게, 제2 실시 예에서의 제1 패임부(250-3)는 제1 절연층(211)의 상면에 구비될 수 있다.
즉, 상기 제1 회로 패턴층(221)은 제1 금속층(221a) 및 제2 금속층(221b)을 포함한다.
이때, 제1 실시 예의 회로 기판에서, 제1 회로 패턴층의 제2 금속층은 제1 금속층보다 상기 캐비티에 더 인접하게 위치하였다.
이와 반대로, 제2 실시 예의 회로 기판은 상기 제1 회로 패턴층(221)의 제2 금속층(221b)보다 제1 금속층(221a)이 캐비티(250)에 더 인접하게 위치한다.
따라서, 제2 실시 예의 회로 기판은 상기 제1 절연층(211)의 상면은 단차를 가질 수 있다. 예를 들어, 상기 제1 절연층(211)의 상면 중 캐비티(250)와 수직으로 중첩된 영역의 상면은 제1 높이를 가질 수 있다. 그리고, 상기 제1 절연층(211)의 상면 중 상기 캐비티(250)와 수직으로 중첩되지 않는 영역의 상면은 상기 제1 높이보다 높은 제2 높이를 가질 수 있다. 이때, 상기 캐비티(250)와 수직으로 중첩되지 않는 제1 절연층(211)의 상면 중 상기 캐비티(250)와 인접한 부분은 상기 제1 높이를 가지는 제1 패임부(250-3)를 포함할 수 있다. 즉, 상기 제1 패임부(250-3)에 대응하는 위치에 제1 회로 패턴층(221)의 제1 금속층(221a)이 배치된 상태에서 캐비티(250)가 형성된다. 그리고, 상기 캐비티(250)가 형성된 이후의 상기 제1 금속층(221a)의 일부가 제거됨에 따라 상기 제1 절연층(211)의 상면은 패임부(250-3)에 대응하는 단차를 가질 수 있다.
즉, 제2 실시 예의 제1 패임부(250-3)는 상기 캐비티(250)의 측벽(150-2)의 하단에서 상기 제1 절연층(211)의 내측으로 함몰될 수 있다.
이를 정리하면, 제1 실시 예의 제1 패임부 및 제2 패임부는, 캐비티의 측벽의 하단에서 제2 절연층의 내측 방향으로 함몰된 구조를 가진다. 이에 따라 상기 제1 실시 예의 제2 절연층의 하면은 상기 제1 및 제2 패임부에 대응하는 단차를 가진다.
이와 다르게, 제2 실시 예의 제1 패임부(250-3)는 캐비티(250)의 측벽(150-2)의 하단에서 제1 절연층(211)의 내측 방향으로 함몰된 구조를 가질 수 있다. 따라서, 상기 제1 절연층(211)의 상면은 상기 제1 패임부(250-3)에 대응하는 단차를 가질 수 있다.
한편, 상기 제1 회로 패턴층(221)은 제1 패드(221-1), 제2 패드(221-2) 및 연결 패턴(221-3)을 포함한다. 그리고, 상기 연결 패턴(221-3)은 제1 부분(221-31), 제2 부분(221-32) 및 제3 부분(221-33)을 포함할 수 있다.
이때, 상기 제1 패드(221-1), 제2 패드(221-2) 및 연결 패턴(221-3)은 서로 다른 두께를 가질 수 있다. 예를 들어, 상기 제1 패드(221-1), 제2 패드(221-2) 및 연결 패턴(221-3)은 서로 다른 층 구조를 가질 수 있다.
바람직하게, 상기 제1 회로 패턴층(221)은 제1 금속층(221a) 및 제2 금속층(221b)을 포함할 수 있다.
이때, 상기 제1 패드(221-1)의 제1 금속층은 캐비티(250)의 형성 공정에서 스토퍼로 사용된다. 이에 따라, 상기 제1 패드(221-1)는 제1 금속층을 제외한 제2 금속층만을 포함할 수 있다.
이와 다르게 제2 패드(221-2)는 제1 금속층(221a) 및 제2 금속층(221b)을 모두 포함할 수 있다.
한편, 상기 연결 패턴(221-3)은 위치에 따라 서로 다른 층 구조 또는 두께를 가질 수 있다.
상기 연결 패턴(221-3)의 제1 부분(221-31)은 상기 제2 금속층(221b)만을 포함할 수 있다. 이는, 상기 연결 패턴(221-3)의 제1 부분(221-31)의 제1 금속층(221a)은 캐비티(250)를 형성하는 공정에서 스토퍼로 사용되었기 때문이다.
또한, 상기 연결 패턴(221-3)의 제2 부분(221-32)은 상기 제1 금속층(221a) 및 제2 금속층(221b)을 모두 포함할 수 있다.
한편, 상기 연결 패턴(221-3)의 상기 제3 부분(221-33)은 상기 제2 금속층(221b)만을 포함할 수 있다. 이는, 상기 연결 패턴(221-3)의 상기 제1 부분(221-31)의 제1 금속층을 에칭으로 제거하는 공정에서 과에칭이 발생하고, 이에 따라 상기 연결 패턴(221-3)의 상기 제3 부분(221-33)의 제1 금속층(221a)이 제거되었기 때문이다.
실시 예의 회로 기판은 제1 절연층, 상기 제1 절연층 상에 배치된 제1 회로 패턴층; 및 상기 제1 절연층 및 상기 제1 회로 패턴층 상에 배치된 제2 절연층;을 포함한다. 이때, 상기 제2 절연층은 상면 및 하면을 관통하는 캐비티를 포함한다. 그리고, 상기 제1 회로 패턴층은, 상기 캐비티와 수직으로 중첩된 제1 영역에 배치된 제1 패드; 상기 캐비티와 수직으로 중첩되지 않는 제2 영역에 배치된 제2 패드; 및 상기 제1 영역 및 상기 제2 영역에 배치되고, 상기 제1 패드와 상기 제2 패드 사이를 연결하는 연결 패턴을 포함할 수 있다.
즉, 실시 예는 상기 제1 절연층 상에 상기 제1 패드와 상기 제2 패드를 직접 연결하는 연결 패턴을 배치한다. 이를 통해, 실시 예는 상기 제1 패드와 제2 패드 사이의 신호 전송 거리를 줄일 수 있다. 나아가, 실시 예는 상기 신호 전송 거리의 감소에 따른 신호 전송 손실을 최소화할 수 있다. 이에 따라, 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 전기적 특성을 향상시킬 수 있다.
또한, 실시 예는 상기 캐비티에 대응하는 영역에 상기 연결 패턴을 배치함에 따라 회로 집적도를 향상시킬 수 있다.
한편, 상기 캐비티를 포함하는 제2 절연층은 열 경화성 수지를 포함한다. 그리고, 실시 예는 상기 제2 절연층이 열 경화성 수지를 포함하도록 하면서 상기 연결 패턴의 배치가 가능하다. 실시 예는 열 경화성 수지를 이용하여 절연층을 구성함으로써, 복수의 절연층들 사이의 밀착력을 향상시킬 수 있다. 이에 따라, 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 물리적 특성을 향상시킬 수 있다.
한편, 상기 캐비티의 측벽의 하단에는 상기 캐비티의 바닥면의 둘레 방향을 따라 패임부가 구비될 수 있다. 상기 패임부는 상기 캐비티의 바닥면의 둘레 방향을 따라 폐루프 형상을 가질 수 있다. 이때, 상기 패임부는 일 실시 예에서 단차를 가지는 부분을 포함할 수 있고, 다른 실시 예에서 단차를 가지지 않을 수 있다.
따라서, 실시 예는 상기 캐비티에 연결 부재 및 상기 연결 부재를 몰딩하는 몰딩 부재를 배치한다. 그리고, 상기 몰딩 부재는 상기 캐비티에 구비된 패임부를 채울 수 있다. 이때, 실시 예는 상기 몰딩 부재의 전체 영역 중 상기 패임부 내에 배치된 부분이 앵커 기능을 하도록 할 수 있다. 따라서, 실시 예는 상기 회로 기판과 상기 몰딩 부재 사이의 밀착력을 향상시킬 수 있다. 이에 따라 실시 예는 상기 연결 부재를 더욱 안정적으로 보호할 수 있다. 그리고, 실시 예는 반도체 패키지의 제품 신뢰성을 더욱 향상시킬 수 있다.
도 11은 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 11을 참조하면, 패키지 기판은 상기 제1 패드(121-1) 상에 배치된 접속 부재(310), 상기 접속 부재(310) 상에 배치된 연결 부재(320)를 포함할 수 있다.
상기 연결 부재는, 도 1a 내지 1g에서 설명한 제2 기판, 반도체 소자 및 연결 기판 중 어느 하나일 수 있다.
한편, 상기 캐비티(150)에는 몰딩 부재(330)가 배치될 수 있다. 상기 몰딩 부재(330)는 상기 캐비티(150) 내에 상기 연결 부재(320)를 몰딩하여 배치될 수 있다.
이때, 상기 몰딩 부재(330)의 적어도 일부는 상기 캐비티(150)에 구비된 제1 패임부(150-3) 및 제2 패임부(150-4)를 채우며 배치될 수 있다. 상기 몰딩 부재(330) 중 제1 패임부(150-3) 및 제2 패임부(150-4)에 배치된 부분은 앵커 기능을 할 수 있다. 이에 따라, 실시 예는 상기 몰딩 부재(330)와 회로 기판 사이의 밀착력을 더욱 향상시킬 수 있다.
이하에서는 실시 예의 회로 기판의 제조 방법에 대해 설명하기로 한다.
도 12 내지 22는 실시 예에 따른 도 2의 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
도 12를 참조하면, 실시 예는 회로 기판의 제조에 기초가 절연 부재를 준비한다.
예를 들어, 실시 예는 제1 절연층(111) 및 상기 제1 절연층(111) 상에 금속층을 포함하는 절연 부재를 포함한다.
상기 금속층은 상기 제1 절연층(111)의 상에 배치된 금속층(121a)과, 상기 제1 절연층(111) 하에 배치된 금속층(123a)을 포함할 수 있다. 그리고, 상기 금속층(121a)은 제1 회로 패턴층(121)을 전해 도금으로 형성하기 위한 시드층으로 이용될 수 있다. 그리고, 상기 금속층(123a)은 제3 회로 패턴층(123)을 전해 도금으로 형성하기 위한 시드층으로 이용될 수 있다.
다음으로, 도 13을 참조하면, 실시 예는 상기 금속층(121a, 123a)을 시드층으로 전해 도금을 진행하여, 상기 제1 회로 패턴층(121)의 제2 금속층(121b)과, 상기 제3 회로 패턴층(123)의 제2 금속층(123b), 그리고 제1 절연층(111)을 관통하는 제1 관통 전극(131)을 형성한다.
이때, 도 13의 공정까지 제조된 기판은 제1 영역(R1), 제2 영역(R2) 및 제3 영역(R3)을 포함할 수 있다. 상기 제1 영역(R1)은 실제 캐비티(150)의 사이즈에 대응하는 영역일 수 있다. 그리고, 상기 제2 영역(R2)은 상기 캐비티(150)가 형성되지 않는 영역일 수 있다. 그리고, 상기 제3 영역(R3)은 상기 제1 영역(R1)과 제2 영역(R2) 사이의 경계 영역을 의미한다. 상기 제3 영역(R3)은 캐비티 형성 공정에서의 공정 오차를 고려한 영역일 수 있다.
이후, 도 14를 참조하면, 실시 예는 상기 제1 회로 패턴층(121)의 상기 제1 영역(R1) 및 제3 영역(R3) 상에 드라이 필름(DF1)을 배치한다. 상기 드라이 필름(DF1)은 제1 에칭 공정에서 스토퍼로 사용될 제1 금속층(121a)이 제거되는 것을 방지할 수 있다.
다음으로, 도 15를 참조하면, 실시 예는 상기 드라이 필름(DF1)이 배치되지 않은 영역에서의 제1 회로 패턴층(121)의 제1 금속층(121a) 및 제3 회로 패턴층(123)의 제1 금속층(123a)을 제거하는 공정을 진행할 수 있다. 이를 통해, 실시 예는 제1 회로 패턴층(121)의 제2 패드(121-2)와 제3 회로 패턴층(123)을 형성할 수 있다.
즉, 도 16을 참조하면, 상기 제2 영역(R1)에 배치된 제1 금속층(121a) 중 제2 금속층(121b)과 수직으로 중첩되지 않는 부분은 모두 제거될 수 있다. 이에 따라 제1 회로 패턴층(121)의 제2 패드(121-2) 및 연결 패턴(221-3)의 일부(예를 들어, 제2 부분(121-32)을 형성할 수 있다. 이때, 상기 제1 영역(R1) 및 제3 영역(R3)에 배치된 제1 금속층(121a)은 캐비티(150)를 형성하는 공정에서 제1 스토퍼(S1)로 사용될 수 있다.
다음으로, 도 17을 참조하면, 실시 예는 제1 절연층(111) 상에 제2 절연층(112)을 배치할 수 있다. 이때, 상기 제2 절연층(112)의 상면에는 제2 회로 패턴층(122)의 시드층인 제2 회로 패턴층(122)의 제1 금속층(122a)이 배치될 수 있다.
다음으로, 도 18을 참조하면, 실시 예는 상기 제2 회로 패턴층(122)의 제1 금속층(122a)을 시드층으로 전해 도금을 진행하여, 상기 제2 회로 패턴층(122)의 제2 금속층(122b)을 형성할 수 있다. 이때, 상기 제2 금속층(122b)과 함께 상기 제2 절연층(112)을 관통하는 제2 관통 전극(132)을 형성할 수 있다.
다음으로, 도 19를 참조하면, 실시 예는 상기 제2 회로 패턴층(122)의 제1 금속층(122a)을 에칭으로 제거하는 공정을 진행할 수 있다. 이때, 실시 예는 상기 제2 회로 패턴층(122)의 제1 금속층(122a)을 모두 제거하지 않고 일부 남겨 놓는다. 예를 들어, 실시 예는 상기 제2 회로 패턴층(122)의 제1 금속층(122a) 중 제1 영역(R1)에 배치된 부분은 모두 제거한다. 그리고, 실시 예는 상기 제2 회로 패턴층(122)의 제1 금속층(122a) 중 상기 제3 영역(R3) 및 상기 제3 영역(R3)에 인접한 제2 영역(R2)에 배치된 부분의 일부를 제거하지 않는다. 이는 캐비티(150)를 형성하는 공정에서 제2 스토퍼(S2)로 사용될 수 있다. 이때, 상기 제1 스토퍼(S1) 및 제2 스토퍼(S2)는 수직으로 적어도 일부가 중첩될 수 있다. 예를 들어, 상기 제1 스토퍼(S1) 및 제2 스토퍼(S2)는 상기 제3 영역(R3)에서 수직으로 중첩될 수 있다. 이를 통해 실시 예는 캐비티(150)를 형성하는 공정에서의 캐비티(150)의 사이즈가 확장되는 것을 방지할 수 있다.
다음으로, 도 20을 참조하면, 실시 예는 상기 제1 스토퍼(S1) 및 제2 스토퍼(S2)를 이용하여 상기 제2 절연층(112)을 관통하는 캐비티(150)를 형성할 수 있다.
이때, 상기 캐비티(150)의 측벽(150-2)의 하단에서의 상기 캐비티(150)는 상기 제3 영역(R3)과 수직으로 중첩되지 않을 수 있다.
이후, 도 21을 참조하면, 실시 예는 상기 제1 스토퍼(S1) 및 제2 스토퍼(S2)를 에칭으로 제거하는 공정을 진행할 수 있다. 이때, 상기 제2 스토퍼(S2)는 상부에 이를 덮는 절연층이 존재하지 않기 때문에 용이한 제거가 가능하다.
이에 반하여, 상기 제1 스토퍼(S1)의 전체 영역 중 상기 제3 영역(R3)에 대응하는 부분은 상기 제2 절연층(112)으로 덮여있다. 이때, 상기 제1 스토퍼(S1)의 전체 영역 중 상기 제1 영역(R1)에 대응하는 부분의 에칭을 진행하면, 과에칭이 진행될 수 있다. 그리고, 실시 예는 상기 과에칭이 진행되는 것을 이용하여 상기 제3 영역(R3)에서의 제1 스토퍼(S1)도 용이하게 제거할 수 있다. 이에 따라, 상기 캐비티(150)의 측벽(150-2)의 하단에는 상기 제1 스토퍼(S1)가 제거된 자리인 제1 패임부(150-3)가 구비될 수 있다.
다음으로, 도 22를 참조하면, 실시 예는 상기 제1 절연층(111) 하에 제1 보호층(141)을 형성하고, 상기 제2 절연층(112) 상에 제2 보호층(142)을 형성하는 공정을 진행할 수 있다.
한편, 상술한 발명의 특징을 갖는 회로기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 회로기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (19)

  1. 제1 절연층;
    상기 제1 절연층 상에 배치된 제1 회로 패턴층; 및
    상기 제1 절연층 및 상기 제1 회로 패턴층 상에 배치된 제2 절연층;을 포함하고,
    상기 제2 절연층은 상면 및 하면을 관통하는 캐비티를 포함하고,
    상기 제1 회로 패턴층은,
    상기 캐비티와 수직으로 중첩된 제1 영역에 배치된 제1 패드;
    상기 캐비티와 수직으로 중첩되지 않는 제2 영역에 배치된 제2 패드; 및
    상기 제1 영역 및 상기 제2 영역에 배치되고, 상기 제1 패드와 상기 제2 패드 사이를 연결하는 연결 패턴을 포함하고,
    상기 캐비티의 측벽의 하단에는, 상기 연결 패턴과 인접하고 상기 제1 절연층 또는 상기 제2 절연층의 내측 방향으로 패인 제1 패임부가 구비된,
    회로 기판.
  2. 제1항에 있어서,
    상기 제1 패임부는,
    상기 캐비티의 바닥면의 테두리 방향을 따라 구비된,
    회로 기판.
  3. 제1항에 있어서,
    상기 제1 회로 패턴층은, 상기 제1 절연층의 상면 위로 돌출되고,
    상기 제1 패임부는,
    상기 캐비티를 구비한 상기 제2 절연층의 측벽의 하단에서 상기 제2 절연층의 내측 방향으로 패인 부분을 포함하는,
    회로 기판.
  4. 제3항에 있어서,
    상기 제1 패임부는,
    상기 제2 절연층의 상기 측벽의 하단 중 상기 연결 패턴과 수직으로 중첩되지 않는 영역에 구비되는,
    회로 기판.
  5. 제4항에 있어서,
    상기 제2 절연층의 측벽의 하단 중 상기 연결 패턴과 수직으로 중첩된 영역에 구비된 제2 패임부를 더 포함하고,
    상기 제1 패임부와 상기 제2 패임부는 단차를 가지는,
    회로 기판.
  6. 제3항에 있어서,
    상기 제1 패드, 상기 제2 패드 및 상기 연결 패턴 각각은,
    상기 제1 절연층 상에 배치된 제1 금속층; 및
    상기 제1 금속층 상에 배치된 제2 금속층을 포함하고,
    상기 제1 패임부의 수직 거리는,
    상기 제1 금속층의 두께에 대응되는,
    회로 기판.
  7. 제6항에 있어서,
    상기 제1 패임부의 수직 거리 및 상기 제1 금속층의 두께는,
    1.0㎛ 내지 4.0㎛의 범위를 만족하는,
    회로 기판.
  8. 제1항에 있어서,
    상기 제1 패임부에 인접한 상기 측벽의 하단으로부터 상기 제1 패임부의 최내측면까지의 제1 수평 거리는, 5㎛ 내지 17㎛의 범위를 만족하는,
    회로 기판.
  9. 제5항에 있어서,
    상기 제1 패임부에 인접한 상기 측벽의 하단으로부터 상기 제1 패임부의 최내측면까지의 제1 수평 거리는,
    상기 제2 패임부에 인접한 상기 측벽의 하단으로부터 상기 제2 패임부의 최내측면까지의 제2 수평 거리보다 작은,
    회로 기판.
  10. 제1항에 있어서,
    상기 제1 패드의 두께는 상기 제2 패드의 두께보다 작은,
    회로 기판.
  11. 제1항에 있어서,
    상기 연결 패턴은,
    상기 제1 영역에 배치된 제1 부분과,
    상기 제2 영역에 배치된 제2 부분과,
    상기 제1 영역과 상기 제2 영역의 사이의 경계 영역에 대응하는 제3 부분을 포함하고,
    상기 제3 부분은,
    상기 제1 부분 또는 상기 제2 부분으로 인접할수록 두께가 증가하는 영역 또는 두께가 감소하는 영역을 포함하는,
    회로 기판.
  12. 제1항에 있어서,
    상기 제1 패드, 상기 제2 패드 및 상기 연결 패턴은 상기 제1 절연층의 상면에 매립되고,
    상기 제1 절연층의 상기 제1 영역의 상면은,
    상기 제1 절연층의 상기 제2 영역의 상면보다 낮게 위치하는,
    회로 기판.
  13. 제12항에 있어서,
    상기 제1 패임부는 상기 제1 절연층의 상기 제1 영역의 상면으로부터 상기 제1 절연층의 내측 방향으로 패인 부분을 포함하는,
    회로 기판.
  14. 제12항에 있어서,
    상기 제1 패드, 상기 제2 패드 및 상기 연결 패턴 중 적어도 하나는 적어도 다른 하나와 다른 층 구조를 가지는,
    회로 기판.
  15. 제14항에 있어서,
    상기 제1 회로 패턴층은 제1 금속층 및 제2 금속층을 포함하고,
    상기 제1 회로 패턴층의 상기 제1 패드는 상기 제1 금속층을 제외한 제2 금속층을 포함하고,
    상기 제1 회로 패턴층의 상기 제2 패드는 상기 제1 금속층 및 상기 제2 금속층을 모두 포함하고,
    상기 연결 패턴은 상기 제2 금속층만을 포함하는 제1 부분과, 상기 제1 및 제2 금속층을 모두 포함하는 제2 부분을 포함하는,
    회로 기판.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서,
    상기 캐비티를 구비한 상기 제2 절연층은 열 경화성 수지를 포함하는,
    회로 기판.
  17. 제1 절연층;
    상기 제1 절연층 상에 배치되고, 캐비티를 포함하는 제2 절연층;
    상기 캐비티와 수직으로 중첩된 상기 제1 절연층의 제1 영역 상에 배치된 제1 패드; 상기 캐비티와 수직으로 중첩되지 않는 상기 제1 절연층의 제2 영역 상에 배치된 제2 패드; 및 상기 제1 및 제2 영역 상에 배치되고 상기 제1 및 제2 패드 사이를 직접 연결하는 연결 패턴을 포함하는 회로 패턴층;
    상기 제1 패드 상에 배치된 접속 부재; 및
    상기 접속 부재 상에 배치된 연결 부재를 포함하고,
    상기 캐비티는 상기 제2 절연층의 상면 및 하면을 관통하고,
    상기 캐비티의 측벽의 하단에는,
    상기 캐비티의 바닥면의 테두리 방향을 따라 전체적으로 구비되고, 상기 제1 절연층 또는 상기 제2 절연층의 내측 방향으로 패인 패임부가 구비되는,
    반도체 패키지.
  18. 제17항에 있어서,
    상기 캐비티 내에 배치되고 상기 접속 부재 및 상기 연결 부재를 몰딩하는 몰딩 부재를 포함하고,
    상기 몰딩 부재는 상기 패임부를 채우며 배치된,
    반도체 패키지.
  19. 제17항에 있어서,
    상기 연결 부재는,
    인터포저, 반도체 소자, 실리콘 브리지 기판, 및 유기 브리지 기판 중 적어도 하나를 포함하는,
    반도체 패키지.
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