KR20240014187A - 반도체 패키지 - Google Patents

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KR20240014187A
KR20240014187A KR1020220091617A KR20220091617A KR20240014187A KR 20240014187 A KR20240014187 A KR 20240014187A KR 1020220091617 A KR1020220091617 A KR 1020220091617A KR 20220091617 A KR20220091617 A KR 20220091617A KR 20240014187 A KR20240014187 A KR 20240014187A
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interposer
substrate
dam portion
area
molding
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KR1020220091617A
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심우섭
한정은
김무성
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엘지이노텍 주식회사
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Abstract

실시 예에 따른 반도체 패키지는, 기판; 상기 기판 상에 배치된 인터포저; 상기 인터포저 상에 배치된 반도체 소자를 포함하고, 상기 기판은 상기 인터포저와 수직으로 중첩되지 않는 제1 댐부를 포함하고, 상기 인터포저는 상기 반도체 소자와 수직으로 중첩되지 않는 제2 댐부를 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
실시 예는 반도체 패키지에 관한 것으로, 특히 몰딩 공정성을 향상시킬 수 있는 반도체 패키지에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 기판에 더 많은 수의 패키지를 부착하기 위한 기술들이 제안 및 연구되고 있다.
일반적인 반도체 패키지는 다수의 칩이 배치된 구조를 가진다. 그리고 최근의 상기 반도체 패키지가 적용되는 제품의 고 사양화 및 HBM(High Bandwidth Memory) 등의 다수의 칩 채용 등으로 인해 반도체 패키지의 사이즈가 커지고 있다. 이를 통해, 상기 반도체 패키지는 다수의 칩을 연결하기 위해 인터포저를 포함하고 있다.
또한, 사물 인터넷(IoT:Internet of Things)을 제공하는 제품, 자율 주행차 및 고성능 서버 등에 적용되는 반도체 패키지는 고집적화 추세에 따라 높은 성능 및 높은 신뢰성이 요구된다. 여기에서, 높은 성능은 신호의 전송이 고속으로 가능하면서, 상기 전송 가능한 신호의 허용 전류가 높다는 것을 의미할 수 있다. 또한, 상기 높은 신뢰성은 반도체 패키지를 구성하는 각 구성요소들 사이의 높은 접합력을 포함한다.
한편, 반도체 패키지는 복수의 기판과 복수의 반도체 소자를 몰딩하는 몰딩 부재를 포함한다. 그리고 종래의 반도체 패키지는 복수의 기판에 대해 개별적인 몰딩 공정을 진행하여 몰딩 부재를 형성한다.
구체적으로, 반도체 패키지는 제1 기판 및 제2 기판을 포함한다. 그리고 상기 제1 기판 및/또는 제2 기판에는 반도체 소자가 배치된다. 이때, 종래에는 상기 제1 기판에 대한 1차적인 몰딩 공정을 진행하여 제1 몰딩 부재를 형성한다. 또한, 종래에는 상기 제1 기판에 제2 기판이 결합된 이후에 상기 제2 기판에 대한 2차적인 몰딩 공정을 진행하여 제2 몰딩 부재를 형성한다.
이에 따라, 종래에는 복수의 기판이 수직적으로 결합된 구조의 반도체 패키지에서 몰딩 부재를 형성하기 위한 공정 수가 증가하고, 이에 따른 제품 생산 수율이 저하되는 문제점이 있다.
또한, 종래 기술에 따르면, 상기 제2 기판을 몰딩하는 공정에서, 몰딩액의 일부가 상기 제1 기판으로 유동할 수 있다. 그리고, 상기 유동하는 몰딩액에 의해 상기 제1 기판에 구비된 연결 패드가 몰딩되는 불량이 발생할 수 있다. 나아가, 상기 몰딩액이 유동하는 경우, 상기 몰딩액에 의해 상기 제1 기판이 표면이 오염되는 문제가 발생할 수 있다.
(특허문헌 1) KR 10-2010-0054979 A
실시 예는 몰딩 공정성이 개선된 반도체 패키지를 제공한다.
또한, 실시 예는 복수의 기판을 동시에 몰딩할 수 있는 반도체 패키지를 제공한다.
또한, 실시 예는 제1 댐부를 포함하는 기판과 제2 댐부를 포함하는 인터포저를 포함하는 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 반도체 패키지는, 기판; 상기 기판 상에 배치된 인터포저; 상기 인터포저 상에 배치된 반도체 소자를 포함하고, 상기 기판은 상기 인터포저와 수직으로 중첩되지 않는 제1 댐부를 포함하고, 상기 인터포저는 상기 반도체 소자와 수직으로 중첩되지 않는 제2 댐부를 포함한다.
또한, 상기 기판과 상기 인터포저 사이에 배치된 제1 접속부;를 포함하고, 상기 제1 댐부의 상면은 상기 제1 접속부의 상면 및 상기 인터포저의 하면보다 낮게 위치한다.
또한, 상기 제1 댐부의 상면과 상기 제1 접속부의 상면 사이의 수직 거리에 대응하는 높이 차이는 3㎛ 내지 15㎛의 범위를 만족한다.
또한, 상기 반도체 패키지는 상기 기판, 상기 인터포저 및 상기 반도체 소자를 몰딩하는 몰딩 부재를 더 포함한다.
또한, 상기 몰딩 부재는, 상기 기판과 상기 인터포저 사이의 영역을 몰딩하는 제1 몰딩층; 상기 인터포저와 상기 반도체 소자 사이의 영역을 몰딩하는 제2 몰딩층; 및 상기 제1 댐부와 상기 제1 몰딩층의 사이 영역, 상기 인터포저의 측부 영역, 상기 제2 댐부와 상기 제2 몰딩층의 사이 영역, 및 상기 반도체 소자를 몰딩하는 제3 몰딩층을 포함한다.
또한, 상기 제3 몰딩층은 상기 제2 댐부를 몰딩한다.
또한, 상기 기판은 상기 인터포저와 수직으로 중첩된 제1 영역을 포함하고, 상기 제1 댐부는 상기 제1 영역과 이격된 위치에서 상기 제1 영역의 둘레를 감싸며 배치되고, 상기 제1 댐부의 내측면과 상기 제1 영역의 외측 사이의 수평 거리의 간격은 상기 제1 댐부의 내측면을 따라 동일한 간격을 가진다.
또한, 상기 인터포저는 상기 반도체 소자와 수직으로 중첩된 제2 영역을 포함하고, 상기 제2 댐부는 상기 제2 영역과 이격된 위치에서 상기 제1 영역의 둘레를 감싸며 배치되고, 상기 제2 댐부의 내측면과 상기 제2 영역의 외측 사이의 수평 거리의 간격은 상기 제2 댐부의 내측면을 따라 동일한 간격을 가진다.
또한, 상기 간격은 10㎛ 내지 30㎛의 범위를 만족한다.
또한, 상기 제1 댐부 및 상기 제2 댐부 중 적어도 하나의 내측면은, 제1 수평 방향으로 연장되는 제1 내측면과, 상기 제1 수평 방향과 수직한 제2 수평 방향으로 연장되는 제2 내측면과, 상기 제1 내측면과 상기 제2 내측면 사이에 위치하고 일정 곡률을 가지는 곡면의 제3 내측면을 포함한다.
또한, 상기 반도체 소자는 상기 인터포저 상에 상호 이격되며 배치된 제1 및 제2 반도체 소자를 포함하고, 상기 제2 영역은, 상기 제1 반도체 소자와 수직으로 중첩된 영역과, 상기 제2 반도체 소자와 수직으로 중첩된 영역과, 상기 제1 및 제2 반도체 소자 사이의 이격 영역과 수직으로 중첩된 영역을 포함한다.
또한, 상기 제1 댐부 및 상기 제2 댐부 중 적어도 하나의 내측면은 상면에서 하면을 향하여 폭이 증가하는 경사를 가진다.
또한, 상기 제1 댐부 및 상기 제2 댐부 중 적어도 하나의 외측면은 상기 내측면이 가지는 경사와 다른 방향으로 기울어진 경사를 가진다.
또한, 상기 기판은 상기 기판의 상면에서 상기 기판의 하면을 향하여 오목한 캐비티를 포함하고, 상기 캐비티의 사이즈는 상기 인터포저의 사이즈보다 크고, 상기 캐비티의 측벽은 상기 인터포저와 수직으로 중첩되지 않으며, 상기 제1 댐부는 상기 기판의 상기 캐비티의 측벽이다.
또한, 상기 인터포저는 상기 인터포저의 상면에서 상기 인터포저의 하면을 향하여 오목한 캐비티를 포함하고, 상기 캐비티의 사이즈는 상기 반도체 소자의 사이즈보다 크고, 상기 캐비티의 측벽은 상기 반도체 소자와 수직으로 중첩되지 않으며, 상기 제2 댐부는 상기 인터포저의 상기 캐비티의 측벽이다.
또한, 상기 제2 댐부는 적어도 하나의 오픈 영역을 포함하고, 상기 제2 댐부는 상기 제2 영역의 둘레의 일부를 감싸는 개루프 형상을 가진다.
또한, 상기 제1 댐부는 적어도 하나의 오픈 영역을 포함하며 상기 제1 영역의 둘레의 일부를 감싸는 개루프 형상을 가지고, 상기 제1 댐부의 오픈 영역의 폭은 상기 제2 댐부의 오픈 영역의 폭보다 크다.
실시 예의 반도체 패키지는 제1 댐부를 포함하는 기판과 제2 댐부를 포함하는 인터포저를 포함한다. 그리고, 상기 인터포저는 상기 기판 상에 배치된다. 또한, 적어도 하나 이상의 반도체 소자는 상기 인터포저 상에 배치된다.
이때, 상기 제1 댐부는 상기 인터포저 및 상기 제2 댐부와 수직으로 중첩되지 않을 수 있다. 또한, 상기 제2 댐부는 상기 반도체 소자와 수직으로 중첩되지 않을 수 있다.
이를 통해 실시 예는, 상기 제1 댐부 및 제2 댐부를 이용하여 몰딩 부재의 유동을 효율적으로 제어할 수 있다. 예를 들어, 실시 예는 상기 제1 댐부를 이용하여 기판의 외측 방향으로 몰딩액이 유동하는 것을 방지할 수 있다. 따라서, 실시 예는 상기 몰딩 부재에 의해 몰딩되는 부분과 몰딩되지 않는 부분 사이의 경계면에서 발생하는 오염 문제를 해결할 수 있다. 또한, 상기 기판에는 몰딩 부재에 의해 몰딩되지 않아야 하는 패드를 포함할 수 있다. 그리고, 상기 패드는 상기 제1 댐부의 외측에 배치될 수 있다. 따라서, 실시 예는 상기 몰딩액의 유동을 방지하여 상기 패드가 상기 몰딩액에 의해 몰딩되는 것을 방지할 수 있다.
나아가, 실시 예는 상기 제1 댐부 및 제2 댐부를 이용하여 상기 기판, 상기 인터포저 및 상기 반도체 소자를 전체적으로 한 번에 몰딩한 몰딩 부재를 제공할 수 있다.
또한, 상기 제1 댐부는 상기 인터포저와 수직으로 중첩된 기판의 제1 영역과 일정 간격 이격되면서 상기 제1 영역의 둘레를 감싸며 배치될 수 있다.
이때, 상기 제1 댐부의 내측면과 상기 제1 영역의 외측 사이의 수평 거리의 간격은 상기 제1 댐부의 내측면을 따라 동일한 간격을 가질 수 있다. 이를 위해, 상기 제1 댐부의 내측면은 제1 수평 방향으로 연장된 제1 내측면, 상기 제1 수평 방향과 수직한 제2 수평 방향으로 연장된 제2 내측면, 그리고 상기 제1 내측면과 제2 내측면 사이에 위치하고 일정 곡률의 곡면을 가지는 제3 내측면을 포함할 수 있다. 이를 통해, 실시 예는 상기 제1 댐부를 이용하여 상기 기판과 상기 인터포저의 사이 영역에서 전체적으로 균일한 몰딩액이 주입되도록 할 수 있다. 이에 따라, 실시 예는 몰딩 부재의 두께 균일성을 향상시킬 수 있다.
이에 대응하게, 상기 제2 댐부는 상기 반도체 소자와 수직으로 중첩된 인터포저의 제2 영역과 일정 간격 이격되면서 상기 제2 영역의 둘레를 감싸며 배치될 수 있다.
이때, 상기 제2 댐부의 내측면과 상기 제2 영역의 외측 사이의 수평 거리의 간격은 상기 제2 댐부의 내측면을 따라 동일한 간격을 가질 수 있다. 이를 위해, 상기 제2 댐부의 내측면은 제1 수평 방향으로 연장된 제1 내측면, 상기 제1 수평 방향과 수직한 제2 수평 방향으로 연장된 제2 내측면, 그리고 상기 제1 내측면과 제2 내측면 사이에 위치하고 일정 곡률의 곡면을 가지는 제3 내측면을 포함할 수 있다. 이를 통해, 실시 예는 상기 제2 댐부를 이용하여 상기 인터포저와 상기 반도체 소자 사이의 영역에 전체적으로 균일한 몰딩액이 주입되도록 할 수 있다. 이에 따라, 실시 예는 몰딩 부재의 두께 균일성을 향상시킬 수 있다.
한편, 상기 제2 댐부는 개루프 형상을 가질 수 있다. 예를 들어, 상기 제2 댐부는 상기 제2 영역의 둘레의 일부를 감싸며 배치될 수 있다. 예를 들어, 상기 제2 댐부는 오픈 영역을 포함할 수 있다. 상기 오픈 영역은 상기 몰딩 부재를 형성하기 위한 몰딩액의 주입 공정에서, 상기 몰딩액의 일부를 상기 기판으로 제공할 수 있다. 예를 들어, 상기 오픈 영역이 포함되지 않는 경우, 상기 기판과 상기 인터포저 사이의 영역의 몰딩이 완료되기 이전에 상기 인터포저와 상기 반도체 소자 사이의 영역에서 과몰딩이 이루어질 수 있다. 이에 따라, 실시 예는 상기 제2 댐부가 오픈 영역을 포함하는 개루프 형상을 가지도록 한다. 따라서, 실시 예는 상기 인터포저와 상기 반도체 소자 사이의 몰딩액의 일부가 상기 기판으로 제공될 수 있도록 한다. 따라서, 실시 예는 상기 인터포저와 상기 반도체 소자 사이의 영역에서의 과몰딩 문제를 해결할 수 있다.
한편, 상기 제1 댐부 및 제2 댐부 중 적어도 하나의 댐부의 내측면은, 상기 댐부의 상면에서 하면을 향하여 폭이 증가하는 경사를 가질 수 있다. 그리고, 실시 예는 상기 경사를 가지는 내측면을 이용하여, 상기 몰딩액의 주입 시에 상기 내측면으로 둘러싸인 상기 제1 영역 또는 제2 영역으로 상기 몰딩액이 원활히 제공되도록 유도할 수 있다. 이에 따라, 실시 예는 몰딩 공정 특성을 더욱 향상시킬 수 있다.
도 1은 제1 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 2는 제1 실시 예에 따른 몰딩 부재가 제거된 상태의 반도체 패키지의 평면도이다.
도 3a는 제2 실시 예에 따른 몰딩 부재가 제거된 상태의 반도체 패키지의 평면도이다.
도 3b는 제2 실시 예의 반도체 패키지의 변형 예이다.
도 4는 제3 실시 예에 따른 몰딩 부재가 제거된 상태의 반도체 패키지의 평면도이다.
도 5는 실시 예에 따른 기판을 나타낸 단면도이다.
도 6은 도 5에 도시된 댐부의 변형 예를 나타낸 도면이다.
도 7은 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 8은 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 9는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우 뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
-전자 디바이스 -
실시 예의 설명에 앞서, 실시 예의 반도체 패키지가 적용되는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 반도체 소자가 실장될 수 있다.
상기 반도체 소자는 능동소자 및/또는 수동소자를 포함할 수 있다. 능동소자는 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC) 형태의 반도체칩일 수 있다. 반도체 소자는 로직 칩, 메모리칩 등일 수 있다. 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 AP 이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다.
메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
또한, 상기 전자 디바이스는 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 차량, 고성능 서버, 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 1은 제1 실시 예에 따른 반도체 패키지를 나타낸 도면이다.
도 1을 참조하면, 제1 실시 예의 반도체 패키지는 기판(10), 인터포저(30) 및 반도체 소자(50, 55)를 포함한다.
상기 기판(10)은 패키지 기판을 의미할 수 있다.
예를 들어, 상기 기판(10)은 적어도 하나의 외부 기판이 결합되는 공간을 제공할 수 있다. 이때, 상기 외부 기판은 상기 반도체 패키지와 결합되는 전자디바이스의 메인보드일 있으나, 이에 한정되는 것은 아니다.
한편, 도 1에 도시하지는 않았지만, 상기 기판(10)에는 적어도 하나의 반도체 소자가 배치될 수 있다.
상기 기판(10)은, 절연층과, 상기 절연층 상에 배치된 전극과, 상기 절연층을 관통하는 관통부를 포함할 수 있다.
상기 기판(10) 상에는 인터포저(30)가 배치된다.
상기 인터포저(30)는 반도체 소자(50, 55)가 실장되는 공간을 제공할 수 있다. 또한, 상기 인터포저(30)는 상기 실장된 반도체 소자(50, 55)와 상기 기판(10) 사이를 연결할 수 있다.
이때, 상기 인터포저(30) 상에는 복수의 반도체 소자가 실장될 수 있다. 예를 들어, 상기 인터포저(30) 상에는 수평 방향으로 상호 이격되는 제1 반도체 소자(50) 및 제2 반도체 소자(55)가 실장될 수 있다. 그리고, 상기 인터포저(30)는 상기 수평 방향으로 이격된 제1 반도체 소자(50) 및 제2 반도체 소자(55)를 수평적으로 연결하는 기능을 할 수 있다.
한편, 도 1에서 상기 인터포저(30) 상에는 2개의 반도체 소자가 배치되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 인터포저(30) 상에는 3개 이상의 반도체 소자가 실장될 수 있다. 이때, 상기 반도체 소자는 상기 인터포저 상에서 제1 수평 방향 및/또는 상기 제1 수평 방향과 수직한 제2 수평 방향으로 이격될 수 있다. 또한, 실시 예에 따라 상기 인터포저(30) 상에는 수직 방향으로 상호 이격된 복수의 반도체 소자가 실장될 수도 있을 것이다.
상기 인터포저(30)는 반도체 소자 기능을 하는 액티브 인터포저일 수 있다. 예를 들어, 상기 인터포저(30)는 실리콘을 포함하면서 반도체 소자 기능을 하는 실리콘 인터포저일 수 있다.
상기 인터포저(30)가 액티브 인터포저인 경우, 상기 기판(10) 상에는 수직 방향으로의 적층 구조를 가지고 복수의 로직 칩이 배치될 수 있다. 그리고, 상기 액티브 인터포저에 대응하는 제1 로직 칩은 해당 로직 칩의 기능을 하면서, 상기 제1 반도체 소자(50) 및 제2 반도체 소자(50) 사이를 연결하는 기능을 할 수 있다. 나아가, 상기 액티브 인터포저는 상기 제1 반도체 소자(50), 상기 제2 반도체 소자(55) 및 상기 기판(10) 사이를 연결하는 기능을 할 수 있다.
다른 실시 예에 따르면, 상기 인터포저(30)는 패시브 인터포저일 수 있다.
예를 들어, 상기 인터포저(30)는 상기 제1 반도체 소자(50) 및 상기 제2 반도체 소자(55)를 수평적으로 하면서 상기 제1 반도체 소자(50) 또는 제2 반도체 소자(55)와 상기 기판(10) 사이를 수직적으로 연결할 수 있다. 예를 들어, 상기 인터포저가 패시브 인터포저일 경우, 상기 인터포저(30)는 연결 기판 또는 제2 기판이라고도 할 수 있다. 그리고, 상기 인터포저(30)는 상기 제1 반도체 소자(50) 및 제2 반도체 소자(55)와 상기 기판(10) 사이에서의 신호 중계 기능을 할 수 있다.
예를 들어, 상기 제1 반도체 소자(50) 및 제2 반도체 소자(55)는 5G, 사물인터넷(IOT, Internet of Things), 화질 증가, 통신 속도 증가 등의 이유로 단자의 개수가 점차 증가하고 있다. 즉 상기 제1 반도체 소자(50) 및 제2 반도체 소자(55)에 구비되는 단자의 개수가 증가하고, 이에 의해 단자의 폭이나 복수의 단자들 사이의 간격이 감소하고 있다. 이때, 상기 기판(10)은 전자 디바이스의 메인 보드와 연결된다. 이에 따라, 상기 기판(10)에 구비된 전극들이 상기 제1 반도체 소자(50), 제2 반도체 소자(55) 및 상기 메인 보드와 각각 연결되기 위한 폭 및 간격을 가지기 위해서는 상기 기판(10)의 두께가 증가하거나, 상기 기판(10)의 층 구조가 복잡해지는 문제가 있다. 따라서, 제1 실시 예는 상기 기판(10)과 상기 반도체 소자(50, 55) 사이에 인터포저(30)를 배치한다. 그리고, 상기 인터포저(30)는 상기 반도체 소자(50, 55)의 단자에 대응하는 미세 폭 및 미세 피치를 가지는 전극을 구비할 수 있다.
상기 반도체 소자(50, 55)는 로직 칩, 메모리칩 등일 수 있다. 상기 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 AP 이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다. 그리고 상기 메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
상기 반도체 패키지는 접속부를 포함한다.
상기 접속부는 상기 제1 기판(10)과 상기 인터포저(30) 사이에 배치되는 제1 접속부(20)를 포함한다. 상기 제1 접속부(20)는 상기 기판(10)과 상기 인터포저(30) 사이를 전기적으로 연결한다.
또한, 상기 접속부는 상기 인터포저(30)와 반도체 소자(50, 55) 사이에 배치되는 제2 접속부를 포함한다.
예를 들어, 상기 제2 접속부는 상기 인터포저(30)와 제1 반도체 소자(50) 사이에 배치된 제2-1 접속부(40)를 포함한다. 또한, 상기 제2 접속부는 상기 인터포저(30)와 상기 제2 반도체 소자(55) 사이에 배치된 제2-2 접속부(45)를 포함한다.
이때, 상기 제1 접속부(20) 및 상기 제2 접속부(40, 45)는 와이어 본딩, 솔더 본딩, 메탈 간 다이렉트 본딩 중 적어도 하나의 본딩 방식을 이용하여 복수의 구성 요소 사이를 전기적으로 연결할 수 있다. 즉, 상기 제1 접속부(20) 및 제2 접속부(40, 45)는 복수의 구성 요소를 전기적으로 연결하는 기능을 갖기 때문에, 메탈 간 다이렉트 본딩을 이용할 경우 반도체 패키지는 솔더나 와이어가 아닌, 전기적으로 연결되는 부분으로 이해될 수 있다.
상기 와이어 본딩 방식은 금(Au) 등의 도선을 이용하여 복수의 구성 요소 사이를 전기적으로 연결하는 것을 의미할 수 있다. 또한, 상기 솔더 본딩 방식은 Sn, Ag, Cu 중 적어도 하나를 포함하는 물질을 이용하여 복수의 구성요소 사이를 전기적으로 연결할 수 있다. 또한, 메탈 간 다이렉트 본딩 방식은 솔더, 와이어, 전도성 접착제 등의 부재 없이, 복수의 구성 요소 사이에 열과 압력을 인가하여 재결정화하고, 이를 통해 복수의 구성요소 사이를 직접 결합시키는 것을 의미할 수 있다. 그리고, 메탈 간 다이렉트 본딩 방식은 상기 인터포저(30)와 상기 반도체 소자(50) 사이에 배치되는 제2 접속부(40, 45)에 의한 본딩 방식을 의미할 수 있다. 이 경우, 상기 제2 접속부(40, 45)는 상기 재결정화에 의해 복수의 구성요소 사이에 형성되는 금속층을 의미할 수 있다.
또한, 상기 제1 접속부(20) 및 제2 접속부(40, 45)는 TC(Thermal Compression) 본딩 방식에 의해 복수의 구성을 서로 결합시킬 수 있다. 상기 TC 본딩은 상기 제1 접속부(20) 또는 제2 접속부(40, 45)에 열과 압력을 가하여 복수의 구성 사이를 결합시키는 방식을 의미할 수 있다.
이때, 상기 기판(10) 또는 상기 인터포저(30) 상에는 상기 제1 접속부(20) 또는 제2 접속부(40, 45)가 배치되는 돌출 전극을 포함할 수 있다.
예를 들어, 상기 기판(10)은 상기 제1 접속부(20)가 배치되는 제1 돌출 전극을 포함할 수 있다. 상기 제1 돌출 전극은 상기 기판(10)에 일부가 매립되고, 나머지 일부가 상기 인터포저(30)를 향하여 돌출될 수 있다.
또한, 상기 인터포저(30)는 상기 제2 접속부(40, 45)가 배치되는 제2 돌출 전극을 포함할 수 있다. 상기 제2 돌출 전극은 일부가 상기 인터포저(30)에 매립되고, 나머지 일부가 상기 반도체 소자(50, 55)를 향하여 돌출될 수 있다.
상기 제1 및 제2 돌출 전극은 범프(bump)라고 할 수 있다. 상기 제1 및 제2 돌출 전극은 포스트(post)라고도 할 수 있다. 또한, 상기 제1 및 제2 돌출 전극은필라(pillar)라고도 할 수 있다. 즉, 반도체 소자(50, 55)의 피치 또는 인터포저(30)의 피치가 미세화되고 있다.
이에 따라 상기 기판(10)과 상기 인터포저(30)를 직접 연결하는 경우, 또는 상기 인터포저(30)와 반도체 소자(50, 55)의 단자를 직접 연결하는 경우, 제1 접속부(20) 또는 제2 접속부(40, 45)에서 단락이 발생할 수 있다.
따라서, 실시 예는 상기 제1 접속부(20)의 볼륨을 줄이기 위해 상기 제1 접속부(20)가 배치되는 기판(10)에 제1 돌출 전극이 구비될 수 있다.
또한, 실시 예는 상기 제2 접속부(40, 45)의 볼륨을 줄이기 위해 상기 제2 접속부(40, 45)가 배치되는 인터포저(30)에 제2 돌출 전극이 구비될 수 있다.
상기 제1 돌출 전극은 상기 제1 기판(10)과 상기 인터포저(30) 사이의 전극들의 위치 정합도를 향상시키면서 상기 제1 접속부(20)의 확산을 방지할 수 있다.
또한, 상기 제2 돌출 전극은 상기 인터포저(30)와 상기 반도체 소자(50, 55)의 단자 사이의 위치 정합도를 향상시키면서 상기 제2 접속부(40, 45)의 확산을 방지할 수 있다.
한편, 실시 예의 반도체 패키지는 댐부를 포함한다.
예를 들어, 반도체 패키지는 제1 댐부(15)를 포함한다. 상기 제1 댐부(15)는 상기 기판(10) 상에 배치될 수 있다. 상기 제1 댐부(15)는 상기 기판(10)의 구성의 일부일 수 있다. 예를 들어, 상기 제1 댐부(15)는 상기 기판(10)을 구성하는 절연층의 일부일 수 있다. 구체적으로, 상기 기판(10)은 복수의 절연층을 포함한다. 그리고, 상기 기판(10)의 복수의 절연층 중 상기 인터포저(30)에 가장 인접하게 배치된 최상측 절연층은 상기 제1 댐부(15)에 대응하는 돌출부를 포함할 수 있다.
이와 다르게, 상기 제1 댐부(15)는 상기 기판(10) 상에 구비된 별도의 구성일 수 있다. 예를 들어, 상기 제1 댐부(15)는 상기 기판(10)의 최상측 절연층 상에 배치되고 상기 최상측 절연층과 구분되는 별도의 구성을 의미할 수 있다. 상기 제1 댐부(15)는 절연물질로 구성될 수 있고, 이와 다르게 금속물질로 구성될 수 있다. 그리고, 상기 제1 댐부(15)가 금속물질로 구성되는 경우, 상기 제1 댐부(15)는 이하에서 설명되는 몰딩액의 유동을 제어하는 기능 이외에, 상기 기판(10)이 휘어지는 것을 방지하는 보강부로도 기능할 수 있다.
상기 제1 댐부(15)는 상기 기판(10)의 상면의 외곽 영역에 배치될 수 있다. 바람직하게, 상기 기판(10)은 상기 인터포저(30)와 수직으로 중첩되는 제1 영역(R1)을 포함할 수 있다.
그리고, 상기 제1 댐부(15)는 상기 기판(10) 상에서 상기 제1 영역(R1)과 이격되면서 상기 제1 영역(R1)의 둘레를 감싸며 배치될 수 있다. 이에 따라, 상기 제1 댐부(15)는 상기 인터포저(30)와 수직으로 중첩되지 않을 수 있다.
상기 제1 댐부(15)는 일정 높이를 가질 수 있다. 예를 들어, 상기 제1 댐부(15)의 상면은 제1 접속부(20)의 상면보다 낮게 위치할 수 있다. 예를 들어, 상기 제1 댐부(15)의 두께는 상기 제1 접속부(20)의 두께보다 작을 수 있다. 이를 통해 실시 예는 상기 기판(10)과 상기 인터포저(30)의 사이 영역으로 언더필을 위한 몰딩액의 원활한 주입이 가능하도록 한다.
바람직하게, 상기 제1 댐부(15)의 상면과 상기 제1 접속부(20)의 상면 사이의 수직 거리에 대응하는 높이 차이는 3㎛ 내지 15㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제1 댐부(15)의 상면과 상기 제1 접속부(20)의 상면 사이의 수직 거리에 대응하는 높이 차이는 5㎛ 내지 12㎛의 범위를 만족할 수 있다.
상기 제1 댐부(15)의 상면과 상기 제1 접속부(20)의 상면 사이의 수직 거리에 대응하는 높이 차이가 3㎛보다 작으면, 상기 기판(10)과 상기 인터포저(30) 사이 영역을 몰딩하는 공정에 어려움이 있을 수 있다. 예를 들어, 상기 제1 댐부(15)의 상면과 상기 제1 접속부(20)의 상면 사이의 수직 거리에 대응하는 높이 차이가 3㎛보다 작으면, 상기 기판(10)과 상기 인터포저(30) 사이 영역으로 몰딩액이 원활히 유동하지 못할 수 있고, 이에 따른 몰딩 특성이 저하될 수 있다. 상기 제1 댐부(15)의 상면과 상기 제1 접속부(20)의 상면 사이의 수직 거리에 대응하는 높이 차이가 15㎛보다 크면, 상기 제1 댐부(15)에 의한 몰딩액의 유동 방지 효과가 미비할 수 있다. 구체적으로, 상기 제1 댐부(15)는 상기 기판(10)과 상기 인터포저(30)의 사이 영역으로 몰딩액이 유동하도록 가이드할 수 있다. 이때, 상기 제1 댐부(15)의 상면과 상기 제1 접속부(20)의 상면 사이의 수직 거리에 대응하는 높이 차이가 15㎛보다 크면, 상기 제1 댐부(15)에 의한 상기 몰딩액의 유동 가이드 효과가 미비할 수 있다. 이에 의해, 상기 제1 댐부(15)의 외측 영역으로 몰딩액이 유동할 수 있고, 이에 따른 회로 기판의 오염 문제 또는 노출되어야 하는 패드가 몰딩액으로 몰딩되는 불량 문제가 발생할 수 있다.
한편, 상기 제1 댐부(15)의 상면과 상기 제1 접속부(20)의 상면 사이의 수직 거리에 대응하는 높이 차이는 상기 제1 댐부(15)의 상면과 상기 인터포저(30)의 ㅎ하면 사이의 수직 거리에 대응하는 높이 차이로도 표현될 수 있다.
실시 예는 상기 제1 댐부(15)를 이용하여 기판(10)의 외측 방향으로 몰딩액이 유동하는 것을 방지할 수 있다. 따라서, 실시 예는 상기 몰딩 부재에 의해 몰딩되는 부분과 몰딩되지 않는 부분 사이의 경계면에서 발생하는 오염 문제를 해결할 수 있다. 또한, 상기 기판(10)에는 몰딩 부재에 의해 몰딩되지 않아야 하는 패드를 포함할 수 있다. 그리고, 상기 패드는 상기 제1 댐부(15)의 외측에 배치될 수 있다. 따라서, 실시 예는 상기 몰딩액의 유동을 방지하여 상기 패드가 상기 몰딩액에 의해 몰딩되는 것을 방지할 수 있다.
한편, 실시 예는 상기 제1 댐부(15)를 이용하여 상기 인터포저 및 반도체 소자와 함께 상기 기판을 한 번에 몰딩할 수 있다.
이를 위해, 반도체 패키지는 제2 댐부(35)를 포함한다. 상기 제2 댐부(35)는 상기 인터포저(30) 상에 배치될 수 있다. 상기 제2 댐부(35)는 상기 인터포저(30)의 구성의 일부일 수 있고, 이와 다르게 상기 인터포저(30) 상에 배치된 별개의 구성일 수 있다. 예를 들어, 상기 인터포저(30)가 실리콘을 포함하는 액티브 인터포저일 경우, 상기 제2 댐부(15)는 상기 액티브 인터포저의 실리콘의 일부일 수 있다. 또한, 상기 인터포저(30)가 패시브 인터포저일 경우, 상기 제2 댐부(35)는 상기 패시브 인터포저의 최상측에 배치된 최상측 절연층의 일부일 수 있다. 또한, 다른 실시 예에서 상기 제2 댐부(35)는 상기 인터포저(30)의 최상측 절연층과 구분되는 별도의 구성을 의미할 수 있다. 그리고, 상기 제2 댐부(35)는 절연물질을 포함할 수 있고, 이와 다르게 금속물질을 포함할 수 있다. 나아가, 상기 제2 댐부(35)가 금속물질을 포함하는 경우, 상기 제2 댐부(35)는 몰딩액의 유동을 제어하는 기능 이외에 상기 인터포저(30)가 휘어지는 것을 방지하는 보강부로도 기능할 수 있다.
이때, 상기 제2 댐부(35)는 상기 인터포저(30)의 상면의 외곽 영역에 배치될 수 있다. 예를 들어, 상기 제2 댐부(35)는 상기 반도체 소자(50, 55)와 수직으로 중첩되는 제2 영역(R2)을 포함한다. 그리고 상기 제2 댐부(35)는 상기 제2 영역(R2)과 이격되면서 상기 제2 영역(R2)의 둘레를 감싸며 배치될 수 있다.
이때, 도면에서와 같이, 상기 인터포저(30) 상에 제1 반도체 소자(50), 제2 반도체 소자(55)가 배치되는 경우, 상기 제2 영역(R2)은 상기 제1 반도체 소자(50)와 수직으로 중첩되는 영역, 상기 제2 반도체 소자(55)와 수직으로 중첩되는 영역, 및 상기 제1 반도체 소자(50)와 제2 반도체 소자(55) 사이의 이격 영역을 포함할 수 있다. 그리고, 상기 제2 댐부(35)는 상기 제1 반도체 소자(50), 제2 반도체 소자(55) 및 상기 이격 영역과 수직으로 중첩되지 않는다. 나아가, 상기 제2 댐부(35)는 상기 제2 영역(R2)으로부터 상기 인터포저(30)의 테두리 또는 외측면을 향하는 방향으로 이격될 수 있다. 즉, 상기 제2 댐부(35)는 상기 제2 영역(R2)으로부터 이격된 위치에서 상기 제2 영역(R2)의 둘레의 적어도 일부를 감싸며 배치될 수 있다.
이를 정리하면, 실시 예의 기판(10)은 제1 댐부(15)를 포함한다. 그리고, 상기 제1 댐부(15)는 상기 기판(10) 상에서 상기 인터포저(30)와 수직으로 중첩되지 않는다. 즉, 상기 기판(10)은 상기 인터포저(30)와 수직으로 중첩되는 제1 영역(R1)을 포함한다. 그리고, 상기 기판(10)은 상기 제1 영역(R1)과 이격된 위치에서, 상기 제1 영역(R1)의 둘레를 감싸며 배치될 수 있다.
또한, 상기 기판(10) 상에는 인터포저(30)가 배치된다. 상기 인터포저(30) 상에는 반도체 소자(50, 55)가 배치된다. 그리고, 상기 인터포저(30)는 제2 댐부(35)를 포함한다. 상기 제2 댐부(35)는 상기 반도체 소자(50, 55)와 수직으로 중첩되지 않는다. 이때, 상기 제1 댐부(15)가 상기 인터포저(30)와 수직으로 중첩되지 않음에 따라 상기 제2 댐부(35)도 상기 제1 댐부(15)와 수직으로 중첩되지 않을 수 있다. 그리고 상기 인터포저(30)는 상기 반도체 소자(50, 55)와 수직으로 중첩되는 제2 영역(R2)을 포함한다. 그리고, 상기 제2 댐부(35)는 상기 제2 영역(R2)과 이격되면서 상기 제2 영역(R2)의 둘레를 감싸며 배치될 수 있다.
한편, 반도체 패키지는 몰딩 부재를 포함한다.
상기 몰딩 부재는 복수의 몰딩층을 포함할 수 있다.
예를 들어, 반도체 패키지는 상기 기판(10)과 상기 인터포저(30)의 사이 영역에 배치된 제1 몰딩층(60)을 포함할 수 있다. 상기 제1 몰딩층(60)은 상기 기판(10)의 상기 제1 영역(R1)의 상부를 몰딩할 수 있다. 상기 제1 몰딩층(60)은 상기 제1 접속부(20)를 몰딩할 수 있다. 상기 제1 몰딩층(60)은 상기 기판(10)과 상기 인터포저(30) 사이에 배치된 언더필층이라고도 할 수 있다.
또한, 상기 반도체 패키지는 상기 인터포저(30)와 상기 반도체 소자(50, 55)의 사이 영역에 배치된 제2 몰딩층(70)을 포함할 수 있다. 상기 제2 몰딩층(70)은 상기 인터포저(30)의 상기 제2 영역(R2)의 상부를 몰딩할 수 있다. 상기 제2 몰딩층(70)은 상기 제2 접속부(40, 45)를 몰딩할 수 있다. 또한, 상기 제2 몰딩층(70)은 복수의 반도체 소자 사이의 이격 영역을 몰딩할 수 있다. 상기 제2 몰딩층(70)은 상기 인터포저(30)와 상기 반도체 소자(50, 55) 사이에 배치된 언더필층이라고도 할 수 있다.
반도체 패키지는 제3 몰딩층(80)을 포함할 수 있다. 상기 제3 몰딩층(80)은 상기 제1 댐부(15) 및 상기 제2 댐부(35)에 의해 상기 기판(10), 상기 인터포저(30) 및 상기 반도체 소자(50, 55)를 몰딩할 수 있다.
예를 들어, 상기 제3 몰딩층(80)은 복수의 부분을 포함할 수 있다.
상기 제3 몰딩층(80)은 상기 제1 댐부(15)의 내측면과 상기 제1 몰딩층(60) 사이에 배치된 제1 부분을 포함할 수 있다.
또한, 상기 제3 몰딩층(80)은 상기 제1 부분과 연결되면서 상기 인터포저(30)의 측부를 몰딩하는 제2 부분을 포함할 수 있다.
또한, 상기 제3 몰딩층(80)은 상기 제2 부분과 연결되면서 상기 제2 댐부(35)와 상기 제2 몰딩층(70) 사이에 배치된 제3 부분을 포함할 수 있다. 이때, 상기 제3 몰딩층(80)의 상기 제3 부부는 상기 제2 몰딩층(70)의 측부와 함께 상기 제2 댐부(35)를 몰딩할 수 있다.
나아가, 상기 제3 몰딩층(80)은 상기 제3 부분과 연결되면서 상기 반도체 소자(50, 55)의 측부 및 상부를 몰딩하는 제4 부분을 포함할 수 있다.
구체적으로, 실시 예는 상기 기판(10)의 제1 댐부(15)와 상기 인터포저(30)의 제2 댐부(35)를 이용하여 상기 반도체 패키지를 전체적으로 몰딩하는 제3 몰딩층(80)을 형성할 수 있다.
예를 들어, 상기 제3 몰딩층(80)을 형성하는 공정은 상기 반도체 소자(50, 55)의 상부에서 진행될 수 있다. 상기 반도체 소자(50, 55)의 상부에서 주입되는 몰딩액은 상기 반도체 소자(50, 55)의 측부 및 상부로 유동하며, 이에 따라 상기 반도체 소자(50, 55)의 측부 및 상부를 몰딩할 수 있다.
또한, 상기 주입되는 몰딩액은 상기 제2 댐부(35)의 내측면을 타고 상기 인터포저(30)와 제2 몰딩층(70)의 사이 영역으로 제공될 수 있다. 이에 의해, 상기 인터포저(30)와 제2 몰딩층(70)의 사이 영역을 몰딩할 수 있다.
또한, 상기 주입되는 몰딩액은 상기 제2 댐부(35)를 넘어 상기 인터포저(30) 상기 기판(10)을 향하는 방향으로 유동할 수 있다. 이때, 상기 기판(10)으로 제공되는 몰딩액은 상기 제1 댐부(15)의 내측면을 타고 상기 기판(10)과 상기 제1 몰딩층(60)의 사이 영역으로 유동할 수 있다. 이에 의해, 상기 기판(10)과 상기 인터포저(30)의 사이 영역을 몰딩할 수 있다.
상기와 같은 실시 예에 따르면, 상기 제1 댐부(15)를 포함하는 기판(10)과 제2 댐부(35)를 포함하는 인터포저(30)를 이용하여, 반도체 소자(50, 55), 상기 반도체 소자(50)와 상기 인터포저(30)의 사이 영역, 상기 인터포저(30)의 측부 영역, 그리고 상기 기판(10)과 상기 인터포저(30)의 사이 영역을 전체적으로 몰딩하는 제3 몰딩층(80)의 형성이 가능하다. 이에 따라, 실시 예는 상기 몰딩을 위해 필요한 공정 시간을 단축할 수 있다. 이에 의해, 실시 예는 반도체 패키지의 생산 수율을 향상시킬 수 있다.
이하에서는, 상기 제1 댐부(15) 및 제2 댐부(35)의 구조에 대해 보다 구체적으로 설명한다.
도 2는 제1 실시 예에 따른 몰딩 부재가 제거된 상태의 반도체 패키지의 평면도이고, 도 3a는 제2 실시 예에 따른 몰딩 부재가 제거된 상태의 반도체 패키지의 평면도이며, 도 3b는 제2 실시 예의 반도체 패키지의 변형 예이고, 도 4는 제3 실시 예에 따른 몰딩 부재가 제거된 상태의 반도체 패키지의 평면도이다.
도 2 내지 도 4를 참조하여, 실시 예의 제1 댐부(15) 및 제2 댐부(35)에 대해 구체적으로 설명한다.
도 2를 참조하면, 기판(10)은 평면 면적은 상기 인터포저(30)의 평면 면적보다 클 수 있다.
이에 따라, 상기 기판(10)은 상기 인터포저(30)와 수직으로 중첩되는 제1 영역(R1) 및 상기 제1 영역(R1)을 제외한 외곽 영역을 포함할 수 있다.
그리고, 상기 기판(10)은 상기 외곽 영역에 배치되면서 상기 제1 영역(R1)의 둘레를 감싸는 제1 댐부(15)를 포함할 수 있다. 이때, 상기 제1 댐부(15)는 폐루프 형상을 가질 수 있다. 이때, 상기 제1 댐부(15)가 개루프 형상을 가지는 경우, 상기 제1 댐부(15)가 구비되는 않은 영역으로 몰딩액이 넘칠 수 있고, 이에 따른 몰딩 공정에서의 공정 특성이 저하될 수 있다. 예를 들어, 상기 제1 댐부(15)가 개루프 형상을 가지는 경우, 상기 기판(10)의 외곽 영역으로 넘치는 몰딩액의 양이 증가하고, 이에 따라 무의미하게 낭비되는 몰딩액이 증가하거나 몰딩 공정 시간이 증가할 수 있다. 또한, 상기 기판(10)의 외곽 영역으로 몰딩액이 넘치는 경우, 상기 기판(10)과 상기 인터포저(30)의 사이 영역으로 몰딩액이 원활히 유동하지 못할 수 있고, 이에 따른 몰딩 신뢰성이 저하될 수 있다.
한편, 상기 제1 댐부(15)의 내측면은 상기 제1 영역(R1)의 외측과 일정 간격(D1) 이격될 수 있다. 이때, 상기 제1 댐부(15)의 내측면과 상기 제1 영역(R1)의 외측 사이의 수평 거리의 간격은 상기 제1 댐부(15)의 내측면을 따라 동일한 간격을 가질 수 있다.
이를 위해, 상기 제1 댐부(15)의 내측면은 수평 방향으로 일정 곡률을 가지는 곡면을 포함할 수 있다.
구체적으로, 상기 제1 댐부(15)의 내측면은 제1 수평 방향으로 연장되는 제1 내측면(15IS1) 및 상기 제1 수평 방향과 수직한 제2 수평 방향으로 연장되는 제2 내측면(15IS2)을 포함할 수 있다. 이때, 제1 댐부(15)의 내측면은 상기 제1 내측면(15IS1)과 제2 내측면(15IS2)을 연결하고 일정 곡률을 가지는 제3 내측면(15IS3)을 포함할 수 있다. 이에 따라, 실시 예에서의 상기 제1 댐부(15)는 상기 제1 댐부(15)의 내측면을 따라 상기 제1 영역(R1)과 동일한 수평 거리의 간격을 가질 수 있다.
이때, 상기 제1 댐부(15)가 상기 곡률을 가지는 곡면의 제3 내측면(15IS3)을 포함하지 않는 경우, 상기 제1 댐부(15)의 내측면과 상기 제1 영역(R1)의 외측 사이의 수평 거리의 간격은 상기 제1 댐부(15)의 내측면을 따라 서로 다른 간격을 포함하게 된다. 예를 들어, 상기 제1 댐부(15)가 상기 곡률을 가지는 곡면의 제3 내측면(15IS3)을 포함하지 않는 경우, 상기 제1 영역의 모서리 부분과 상기 제1 댐부(15)의 내측면의 모서리 부분 사이의 간격은 다른 부분에서의 간격보다 클 수 있다. 이에 따라, 상대적으로 작은 간격을 가진 영역에서 몰딩액의 넘침이 발생할 수 있고, 이에 따른 회로 기판의 오염 문제나 노출되어야 하는 패드가 몰딩되는 불량이 발생할 수 있다.
이에 따라, 실시 예는 상기 제1 댐부(15)의 내측면이 제1 내측면(15IS1) 및 제2 내측면(15IS2) 사이의 일정 곡률을 가진 곡면의 제3 내측면(15IS3)을 포함하도록 한다. 이에 따라, 실시 예는 상기 모서리 부분에서도 다른 부분과 동일한 간격(D1)을 가질 수 있다. 따라서, 실시 예는 상기 기판(10)과 상기 인터포저(30)의 사이 영역에 균일한 몰딩액이 주입되도록 할 수 있다. 이에 따라 실시 예는 제3 몰딩층(80)이 전체적으로 균일한 두께를 가지도록 할 수 있다.
한편, 상기 간격(D1)은 10㎛ 내지 30㎛의 범위를 만족할 수 있다. 바람직하게, 상기 간격(D1)은 12㎛ 내지 28㎛의 범위를 만족할 수 있다. 상기 간격(D1)이 10㎛보다 작으면, 상기 제1 댐부(15)에 의한 몰딩액의 유동 방지 효과가 미비할 수 있다. 또한, 상기 간격(D1)이 30㎛보다 크면, 상기 제3 몰딩층(80)이 배치되는 면적이 증가하고, 이에 따른 몰딩 시간이 증가하거나, 몰딩액이 과다 사용에 따른 제품 단가가 증가할 수 있다. 나아가, 상기 간격(D1)이 30㎛보다 크면, 상기 기판(10) 상에 상기 제1 댐부(15)를 배치해야 하는 공간을 확보해야 하고, 이에 따른 기판(10)의 전체적인 면적이 증가할 수 있다.
한편, 상기 인터포저(30)는 상기 인터포저(30)의 상면의 외곽 영역에 배치되면서 반도체 소자(50, 55)와 수직으로 중첩되는 제2 영역(R2)의 둘레를 감싸는 제2 댐부(35)를 포함할 수 있다. 이때, 상기 제2 댐부(35)는 폐루프 형상을 가질 수 있다.
한편, 상기 제2 댐부(35)의 내측면은 상기 제2 영역(R2)의 외측과 일정 간격(D2) 이격될 수 있다. 이때, 상기 제2 댐부(35)의 내측면과 상기 제2 영역(R2)의 외측 사이의 수평 거리의 간격(D2)은 상기 제2 댐부(35)의 내측면을 따라 동일한 간격을 가질 수 있다.
이를 위해, 상기 제2 댐부(35)의 내측면은 수평 방향으로 일정 곡률을 가지는 곡면을 포함할 수 있다.
구체적으로, 상기 제2 댐부(35)의 내측면은 제1 수평 방향으로 연장되는 제1 내측면(35IS1) 및 상기 제1 수평 방향과 수직한 제2 수평 방향으로 연장되는 제2 내측면(35IS2)을 포함할 수 있다. 이때, 제2 댐부(35)의 내측면은 상기 제1 내측면(35IS1)과 제2 내측면(35IS2)을 연결하고 일정 곡률을 가지는 제3 내측면(35IS3)을 포함할 수 있다. 이에 따라, 실시 예에서의 상기 제2 댐부(35)는 상기 제2 댐부(35)의 내측면을 따라 상기 제2 영역(R2)과 동일한 수평 거리의 간격(D2)을 가질 수 있다. 한편, 상기 간격(D2)은 10㎛ 내지 30㎛의 범위를 만족할 수 있다. 바람직하게, 상기 간격(D2)은 12㎛ 내지 28㎛의 범위를 만족할 수 있다.
한편, 도 3a을 참조하면, 상기 제1 댐부(15)는 폐루프 형상을 가지는 반면, 상기 제2 댐부(35)는 개루프 형상을 가질 수 있다. 예를 들어, 상기 제2 댐부(35)는 상기 제2 영역(R2)의 둘레의 일부를 감싸며 배치될 수 있다. 예를 들어, 상기 제2 댐부(35)는 오픈 영역(OR)을 포함할 수 있다. 상기 오픈 영역(OR)은 상기 제3 몰딩층(80)을 형성하기 위한 몰딩액의 주입 공정에서, 상기 몰딩액의 일부가 상기 기판(10)으로 유동시킬 수 있다. 예를 들어, 상기 오픈 영역(OR)이 포함되지 않는 경우, 상기 기판(10)과 상기 인터포저(30) 사이의 영역의 몰딩이 완료되기 이전에 상기 인터포저(30)와 상기 반도체 소자(50, 55) 사이의 영역에서 과몰딩이 이루어질 수 있다. 이에 따라, 실시 예는 상기 제2 댐부(35)가 오픈 영역(OR)을 포함하는 개루프 형상을 가지도록 한다. 따라서, 실시 예는 상기 인터포저(30)와 상기 반도체 소자(50, 55) 사이의 몰딩액의 일부가 상기 기판(10)으로 제공될 수 있도록 한다. 따라서, 실시 예는 상기 인터포저(30)와 상기 반도체 소자(50, 55) 사이의 영역에서의 과몰딩 문제를 해결할 수 있다.
한편, 도 3b을 참조하면, 도 3a의 반도체 패키지 대비, 상기 제1 댐부(15) 및 제2 댐부(35) 각각은 개루프 형상을 가질 수 있다.
예를 들어, 상기 제1 댐부(15)는 제1 오픈 영역(OR-1)을 포함할 수 있다. 또한, 상기 제2 댐부(35)는 제2 오픈 영역(OR-2)을 포함할 수 있다.
이를 통해, 실시 예는 상기 제2 댐부(35)를 통해 몰딩액의 일부가 상기 기판(10)으로 제공되도록 할 수 있다. 나아가, 상기 제2 댐부(35)는 상기 인터포저(30)를 몰딩하는 공정에서의 가스가 배출되는 가스 배출구로 기능할 수 있다.
또한, 실시 예는 상기 제1 댐부(15)에도 제1 오픈 영역(OR-1)이 추가로 구비될 수 있다. 그리고, 상기 제1 오픈 영역(OR-1)은 상기 몰딩 공정에서 발생하는 가스가 배출되는 가스 배출구로 기능할 수 있다.
이때, 상기 기판(10)에서의 몰딩 부재의 면적은 상기 인터포저(30)에서의 몰딩 부재의 면적보다 클 수 있다. 따라서, 실시 예는 상기 제1 댐부(15)에 구비된 제1 오픈 영역(OR-1)의 폭이 상기 제2 댐부(35)에 구비된 제2 오픈 영역(OR-2)의 폭보다 크도록 한다. 따라서, 실시 예는 상기 몰딩 부재를 형성하기 위한 몰딩 공정에서의 공정성을 더욱 향상시킬 수 있다.
한편, 도 4를 참조하면, 상기 제2 댐부(35)에는 복수의 오픈 영역이 구비될 수 있다.
예를 들어, 상기 제2 댐부(35)는 제1 오픈 영역(OR1) 및 제2 오픈 영역(OR2)을 구비할 수 있다. 따라서, 상기 제2 댐부(35)는 상기 제2 영역(R2)의 일측에 배치되는 제1 댐 패턴(35-1)을 포함한다. 그리고, 상기 제2 댐부(35)는 상기 제1 오픈 영역(OR1) 및 제2 오픈 영역(OR2)을 사이에 두고 상기 제1 댐 패턴(35-1)과 이격되며 상기 제2 영역(R2)의 타측에 배치되는 제2 댐 패턴(35-2)을 포함할 수 있다.
또한, 도면에는 도시하지 않았지만, 상기 제1 댐부(15)의 오픈 영역도 복수 개로 구비될 수 있고, 이에 따라 상기 제1 댐부(15)는 서로 이격된 복수의 댐 패턴을 포함할 수 있을 것이다.
이하에서는 기판(10) 또는 인터포저(30)의 상세 층 구조에 대해 설명한다.
이하에서 설명되는 기판은 도 1의 기판(10)을 의미할 수 있다. 이와 다르게, 이하에서 설명되는 기판(10)은 도 1의 인터포저(30)를 의미할 수 있다. 그리고, 이하에서의 설명의 기판(10)이 인터포저(30)를 의미하는 경우, 상기 인터포저(30)는 패시브 인터포저일 수 있다.
도 5는 실시 예에 따른 기판을 나타낸 단면도이다.
도 5를 참조하면, 실시 예에 따른 기판(100)은 제1 절연층(110), 제2 절연층(150), 제3 절연층(160), 전극층(120), 관통부(130) 및 절연부재(140)를 포함한다.
상기 기판(100)의 제1 절연층(110)은 적어도 1층 이상의 층 구조를 가질 수 있다. 바람직하게, 상기 기판(100)의 제1 절연층(110)은 복수의 적층 구조를 가질 수 있다. 이를 통해, 실시 예의 기판(100)은 적어도 하나의 반도체 소자, 또는 인터포저에 대응하는 제2 기판 사이를 효율적으로 전기적으로 연결할 수 있다.
이때, 도 5에서의 상기 기판(100)의 제1 절연층(110)은 5층 구조를 가지는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 상기 기판(100)의 제1 절연층(110)은 4층 이하의 층수를 가질 수 있고, 6층 이상의 층수를 가질 수도 있을 것이다.
상기 기판(100)의 제1 절연층(110)이 복수의 층 구조를 가지는 경우, 상기 기판(100)의 복수의 제1 절연층은 서로 동일한 절연물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 기판(100)의 복수의 제1 절연층 중 적어도 하나의 절연층은 다른 하나의 제1 절연층과는 다른 절연물질을 포함할 수 있다.
상기 기판(100)의 제1 절연층(110)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 기판(100)의 제1 절연층(110)은 유리 또는 플라스틱을 포함할 수 있다. 예를 들어, 상기 기판(100)의 제1 절연층(110)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함할 수 있다. 예를 들어, 기판(100)의 제1 절연층(110)은 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함할 수 있다. 예를 들어, 기판(100)의 제1 절연층(110)은 사파이어를 포함할 수 있다. 예를 들어, 기판(100)의 제1 절연층(110)은 광등방성 필름을 포함할 수 있다. 예를 들어, 기판(100)의 제1 절연층(110)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA)를 포함할 수 있다. 예를 들어, 상기 기판(100)의 제1 절연층(110)은 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 기판(100)의 제1 절연층(110)은 열경화성 수지 또는 열가소성 수지에 실리카 또는 알루미나의 무기 필러가 배치된 구조를 가질 수 있다.
상기 제1 절연층(110)의 배치 구조에 대해 보다 구체적으로 설명하면 다음과 같다.
일 실시 예에서 제1 절연층(110)은 보강 부재를 포함하는 코어층에 대응하는 제1층을 포함할 수 있다. 또한, 상기 제1 절연층(110)은 상기 코어층의 상부 및 하부에 각각 배치되고 보강 부재를 포함하지 않는 복수의 제2층을 포함할 수 있다. 이 경우, 상기 기판(100)은 코어기판일 수 있다. 상기 보강 부재는 강화 섬유 또는 유리 섬유라고도 할 수 있다.
다른 실시 예에서, 상기 기판(100)의 제1 절연층(110)은 코어층을 포함하지 않는 코어리스 기판일 수 있다. 예를 들어, 상기 기판(100)의 제1 절연층(110)은 우수한 가공성, 기판(100)의 슬림화가 가능하고, 상기 기판(100)의 전극층(120)의 미세화가 가능한 보강 부재를 포함하지 않는 유기 물질을 포함할 수 있다. 예를 들어, 상기 기판(100)의 제1 절연층(110)은 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다. 예를 들어, 상기 제1 절연층(110)은 ABF로 구성된 복수의 층들을 포함할 수 있다.
이때, 상기 기판(100)의 제1 절연층(110)이 보강 부재를 포함하지 않는 ABF로만 구성되는 경우, 상기 기판(100)의 휨 특성이 저하될 수 있다. 따라서, 상기 기판(100)의 제1 절연층(110)은 ABF(Ajinomoto Build-up Film)로 구성되면서, 상기 기판(100)의 복수의 절연층을 구성하는 ABF 중 적어도 하나의 ABF에는 휨 특성을 향상시킬 수 있는 보강 부재가 포함될 수 있다.
예를 들어, 상기 기판(100)의 제1 절연층(110)은 수지 및 필러를 포함하는 제1 ABF로 구성된 제1층을 포함한다. 또한, 상기 기판(100)의 제1 절연층(110)은 상기 제1 ABF에 보강 부재가 더 포함된 제2 ABF로 구성된 층을 포함한다. 이때, 상기 제2 ABF에 포함된 보강 부재는 유리 섬유일 수 있고, GCP(Glass Core Primer) 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 기판(100)의 제1 절연층(110)의 상기 보강 부재를 포함하지 않는 층은 10㎛ 내지 40㎛의 범위의 두께를 가질 수 있다. 바람직하게, 상기 기판(100)의 제1 절연층(110)의 상기 보강 부재를 포함하지 않는 층은 15㎛ 내지 35㎛의 범위의 두께를 만족할 수 있다. 더욱 바람직하게, 상기 기판(100)의 제1 절연층(110)의 상기 보강 부재를 포함하지 않는 층은 18㎛ 내지 32㎛의 범위의 두께를 만족할 수 있다. 상기 기판(100)의 제1 절연층(110)의 상기 보강 부재를 포함하지 않는 층의 두께가 10㎛ 미만이면, 상기 기판(100)의 휨 특성이 저하될 수 있다. 또한, 상기 기판(100)의 제1 절연층(110)의 상기 보강 부재를 포함하지 않는 층의 두께가 10㎛ 미만이면, 상기 기판(100)의 전극층(120)이 안정적으로 보호되지 못하고, 이에 의해 전기적 신뢰성이 저하될 수 있다. 또한, 상기 기판(100)의 제1 절연층(110)의 상기 보강 부재를 포함하지 않는 층의 두께가 40㎛를 초과하면, 상기 기판(100)의 전체적인 두께가 증가하고, 이에 따라 반도체 패키지의 두께가 증가할 수 있다. 또한, 상기 기판(100)의 제1 절연층(110)의 상기 보강 부재를 포함하지 않는 층의 두께가 40㎛를 초과하면, 상기 기판(100)의 전극층(120)의 미세화가 어려울 수 있다.
상기 두께는 서로 다른 층에 배치된 전극층들 사이의 기판 수직 방향으로의 거리에 대응할 수 있다. 즉, 두께는 상기 기판(100)의 상면에서 하면을 향하는 방향, 또는 하면에서 상면을 향하는 방향으로의 길이를 의미할 수 있고, 기판 수직 방향의 길이를 의미할 수 있다. 여기서, 상면은 각 구성요소에서 상기 수직 방향을 따라 가장 높은 위치를 의미할 수 있고, 하면은 각 구성요소에서 상기 수직 방향을 따라 가장 낮은 위치를 의미할 수 있다. 그리고, 이의 위치는 서로 반대로 지칭될 수 있다.
한편, 상기 기판은 상기 제1 절연층(110)의 상면에 배치된 제2 절연층(150)을 포함할 수 있다. 또한, 기판은 상기 제1 절연층(110)의 하면에 배치된 제3 절연층(160)을 포함할 수 있다.
상기 제2 절연층(150) 및 제3 절연층(160)은 상기 기판(100)의 상면 및 하면(명확하게는, 제1 절연층의 상면 및 하면)을 보호하는 기능을 할 수 있다. 이에 따라, 상기 제2 절연층(150) 및 제3 절연층(160)은 기능적으로 각각 제1 보호층 및 제2 보호층이라고 할 수 있다.
상기 제2 절연층(150) 및 제3 절연층(160)은 레지스트(resist)층일 수 있다. 바람직하게, 상기 제2 절연층(150) 및 제3 절연층(160)은 유기 고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 상기 제2 절연층(150) 및 제3 절연층(160)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 상기 제2 절연층(150) 및 제3 절연층(160)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 상기 제2 절연층(150) 및 제3 절연층(160)은 포토솔더 레지스트층, 커버-레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.
상기 제2 절연층(150) 및 제3 절연층(160)의 각각의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 제2 절연층(150) 및 제3 절연층(160)의 각각의 두께는 1㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 제2 절연층(150) 및 제3 절연층(160)의 각각의 두께는 5㎛ 내지 20㎛일 수 있다. 이때, 상기 제2 절연층(150)의 두께는 최상측에 배치된 전극층의 상면으로부터 상기 제2 절연층(150)의 상면까지의 수직 거리를 의미할 수 있다. 또한, 상기 제3 절연층(160)의 두께는 최하측에 배치된 전극층의 하면으로부터 상기 제3 절연층(160)의 하면까지의 수직 거리를 의미할 수 있다.
제2 절연층(150) 및 제3 절연층(160)의 각각의 두께가 20㎛ 초과인 경우, 반도체 패키지의 두께가 증가할 수 있고, 또는 상기 기판(100)에 응력을 인가할 수 있다. 상기 제2 절연층(150) 및 제3 절연층(160)의 각각의 두께가 1㎛ 미만인 경우, 기판(100)에 포함된 전극층(120)이 안정적으로 보호되지 않고, 이에 의해 전기적 신뢰성 또는 물리적 신뢰성이 저하될 수 있다.
그리고, 일 실시 예에서 상기 제2 절연층(150)은 댐부(170)를 포함할 수 있다. 예를 들어, 제1 댐부(15) 및 제2 댐부(35)는 상기 제2 절연층(150)을 노광 및 현상하여 형성된 절연 댐을 의미할 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 상기 댐부(170)는 상기 제2 절연층(150) 상에 별도의 물질을 도포하여 형성할 수 있다. 일 예로, 상기 댐부(170)는 상기 제2 절연층(150)과는 다른 절연물질을 포함하는 절연 댐일 수 있다. 다른 일 예로, 상기 댐부(170)는 상기 제2 절연층(150) 상에 금속 물질을 접합하여 형성할 수 있다.
상기 기판(100)은 전극층(120)을 포함한다. 상기 전극층(120)은 상기 기판(100)의 제1 절연층(110)의 표면에 배치될 수 있다. 예를 들어, 상기 기판(100)의 제1 절연층(110)이 5층 구조를 가지는 경우, 상기 5층의 절연층의 표면에는 각각 상기 전극층(120)이 배치될 수 있다.
이때, 상기 기판(100)의 전극층(120) 중 어느 하나의 전극층은 ETS(Embedded Trace Substrate) 구조를 가질 수 있다. 예를 들어, 상기 기판(100)의 상면에 배치된 전극층은 ETS 구조를 가질 수 있다. 예를 들어, 기판(100)의 상면에 배치된 전극층은 최상측 제1 절연층(110)의 상면에 구비된 리세스에 배치될 수 있다. 상기 ETS 구조는 매립 구조라고도 할 수 있다. 상기 ETS 구조는 일반적인 돌출 구조를 가지는 전극층 대비 미세화에 유리하다. 이에 따라, 실시 예는 상기 반도체 소자에 구비된 단자들의 사이즈 및 피치에 대응하게 상기 전극들의 형성이 가능하도록 한다. 이를 통해 실시 예는 회로 집적도를 향상시킬 수 있다. 나아가, 실시 예는 상기 반도체 소자를 통해 전달되는 신호의 전송 거리를 최소화할 수 있고, 이를 통해 신호 전송 손실을 최소화할 수 있도록 한다.
한편, 상기 전극층(120)은 돌출부(121)를 포함할 수 있다. 상기 돌출부(121)는 상기 기판(100) 상에서 상기 기판(100)으로부터 멀어지는 방향으로 돌출될 수 있다. 상기 돌출부(121)는 상기 전극층(120) 중에서 최상측에 배치된 신호 전극 상에 상측 방향으로 돌출 배치될 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 돌출부(121)는 상기 전극층(120) 중에서 최하측에 배치된 신호 전극의 하면에 하측 방향으로 돌출 배치될 수 있다.
상기 돌출부(121)는 범프(bump)라고 할 수 있다. 상기 돌출부(121)는 포스트(post)라고도 할 수 있다. 상기 돌출부(121)는 필라(pillar)라고 할 수 있다.
상기 돌출부(121) 상에는 인터포저(30) 또는 반도체 소자(55)가 배치될 수 있다. 이때, 상기 반도체 소자의 단자 또는 인터포저의 전극의 피치가 미세화되면서 복수의 단자 또는 전극에 배치되는 도전성 접속부가 단락되는 문제가 발생할 수 있다. 따라서, 상기 복수의 단자 또는 전극에 각각 배치되는 도전성 접속부의 볼륨을 줄이기 위해 상기 전극층(120)은 돌출부(121)를 포함할 수 있다. 또한, 상기 기판(100)과 상기 반도체 소자 또는 인터포저 사이에 배치되는 도전성 접속부에 열과 압력을 인가하여 결합시키는 TC(Thermal Compression) 본딩을 이용하는 경우, 상기 돌출부(121)는 상기 전극층(120)과 상기 반도체 소자의 단자 또는 인터포저의 전극 사이의 정합도를 향상시키는 기능을 할 수 있다. 나아가 상기 돌출부(121)는 상기 도전성 접속부의 확산을 방지하기 위한 기능을 할 수도 있다.
상기 기판(100)의 전극층(120)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 기판(100)의 전극층(120)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 기판(100)의 전극층(120)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 기판(100)의 전극층(120)은 7㎛ 내지 20㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 기판(100)의 전극층(120)은 9㎛ 내지 17㎛의 범위의 두께를 가질 수 있다. 상기 기판(100)의 전극층(120)은 10㎛ 내지 13㎛의 범위의 두께를 가질 수 있다. 상기 기판(100)의 전극층(120)의 두께가 7㎛ 미만이면, 상기 전극층(120)의 저항이 증가하고, 전송 가능한 신호의 허용 전류가 감소할 수 있다. 또한, 상기 기판(100)의 전극층(120)의 두께가 20㎛를 초과하면, 상기 전극층(120)의 미세화가 어려울 수 있다.
상기 기판(100)의 전극층(120)은 상기 기판(100)의 관통부(130)와 연결되는 관통 패드, 외부 기판이나 반도체 소자와 연결되는 적어도 하나의 전극 패턴을 포함할 수 있다. 또한, 상기 기판(100)의 전극층(120)은 상기 관통 패드 또는 상기 전극 패턴과 연결되는 신호 전송 라인의 트레이스를 포함할 수 있다.
상기 기판(100)의 전극층(120)의 관통 패드나 전극 패턴은 15㎛ 내지 90㎛의 범위의 폭을 가질 수 있다. 상기 기판(100)의 전극층(120)의 관통 패드나 전극 패턴은 20㎛ 내지 85㎛의 범위의 폭을 가질 수 있다. 기판(100)의 전극층(120)의 관통 패드나 전극 패턴은 25㎛ 내지 80㎛의 범위의 폭을 가질 수 있다.
이때, 상기 기판(100)의 전극층(120)의 관통 패드나 전극 패턴은 기능에 따라 상기 기재된 범위 내에서 서로 다른 폭을 가질 수 있다. 또한, 상기 기판(100)의 전극층(120)의 전극들은 연결되는 반도체 소자의 단자의 사이즈 또는 외부 기판의 패드의 사이즈에 대응하게 서로 다른 폭을 가질 수 있다.
한편, 상기 전극층(120)에 돌출부(121)가 포함되는 경우, 상기 돌출부(121)의 폭은 40㎛ 내지 70㎛ 사이의 범위를 가질 수 있다. 상기 돌출부(121)의 폭이 40㎛보다 작은 경우, 돌출부(121)의 폭이 지나치게 작아 TC 본딩 시에 무너지는 문제가 발생할 수 있다. 또한, 상기 돌출부(121)의 폭이 70㎛보다 크면, 상기 반도체 소자의 단자 또는 인터포저의 전극의 미세 피치에 대응되기 어려운 문제를 가질 수 있다.
상기 기판(100)은 관통부(130)를 포함할 수 있다. 상기 기판(100)의 관통부(130)는 상기 기판(100)의 제1 절연층(110)을 관통할 수 있다. 상기 기판(100)의 관통부(130)는 상기 기판(100)의 서로 다른 절연층에 배치된 전극층 사이를 연결할 수 있다. 상기 관통부(130)는 서로 다른 층에 배치된 전극층 사이를 수직적으로 연결하는 기능을 할 수 있다.
상기 관통부(130)의 수직 방향의 두께는 상기 전극층(120)의 수직 방향의 두께보다 클 수 있다. 상기 전극층(120)이 제1 절연층(110) 내에 매립되는 경우, 상기 관통부(130)는 제1 절연층 내에 배치된 전극층 사이를 관통할 수 있다. 또한, 상기 전극층이 제1 절연층의 상하면으로부터 각각 돌출되는 경우, 상기 관통부(130)는 절연층 전체를 관통할 수 있다.
상기 기판(100)의 관통부(130)는 상기 기판(100)의 제1 절연층(110)을 관통하는 관통 홀 내부를 전도성 물질로 충진하여 형성할 수 있다.
상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있다. 또한, 상기 관통 홀이 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있다. 또한, 상기 관통 홀이 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용할 수 있다.
상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 기판(100)의 관통부(130)를 형성할 수 있다. 상기 관통부들을 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있다. 또한, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
한편, 상기 제1 절연층(110)이 코어층을 포함하는 경우, 상기 코어층을 관통하는 관통부(130)는 절연 부재(140)를 포함할 수 있다. 상기 절연 부재(140)는 상기 코어층을 관통하는 관통 홀의 일부를 채우며 구비될 수 있다. 상기 절연 부재(140)는 홀 플러깅 부재라고도 할 수 있다. 상기 절연 부재(140)는 상기 코어층의 관통 홀 내에 구비되는 절연물질을 포함할 수 있다. 예를 들어, 상기 절연 부재(140)는 절연성 잉크 재질의 페이스트를 포함할 수 있다. 예를 들어, 상기 절연 부재(140)는 플러깅 잉크를 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 절연 부재(140)는 도전성 물질을 포함할 수 있다. 구체적으로, 상기 절연 부재(140)는 전도성 금속 분말이 함유된 도전성 페이스트를 포함할 수 있다.
도 6은 도 5에 도시된 댐부의 변형 예를 나타낸 도면이다.
도 6의 (a)를 참조하면, 상기 댐부(170)는 복수의 표면을 포함할 수 있다. 이때, 상기 댐부(170)는 도 1에 도시된 제1 댐부(15) 및 제2 댐부(35) 중 어느 하나일 수 있다.
상기 댐부(170)는 상면(170-US) 및 하면(170-BS)을 포함할 수 있다. 그리고, 상기 댐부(170)는 상기 상면(170-US)과 상기 하면(170-BS) 사이를 연결하는 내측면(170-IS)가 외측면(170-OS)을 포함할 수 있다.
이때, 상기 댐부(170)의 외측면(170-OS)은 상기 상면(170-US) 또는 하면(170-BS)에 대해 수직할 수 있다.
이와 다르게, 상기 댐부(170)의 내측면(170-IS)은 상기 상면(170-US)에서 하면(170-BS)을 향하여 일정 경사를 가질 수 있다. 바람직하게, 상기 댐부(170)의 내측면(170-IS)은 상기 댐부(170)의 상면(151S3)에서 하면(170-BS)을 향하여 폭이 증가하는 경사를 가질 수 있다. 이에 따라, 실시 예는 상기 경사를 가지는 내측면(170-IS)을 이용하여, 상기 몰딩액의 주입 시에 상기 댐부(170)의 내측으로 상기 몰딩액이 제공되도록 유도할 수 있다. 이에 따라, 실시 예는 몰딩 공정 특성을 더욱 향상시킬 수 있다.
한편, 도 6의 (b)를 참조하면, 상기 댐부(170)의 내측면(170-IS)뿐 아니라, 상기 댐부(170)의 외측면(170-OS)도 일정 경사를 가질 수 있다. 이때, 상기 댐부(170)의 내측면(170-IS)과 외측면(170-OS)은 서로 다른 방향으로 기울어진 경사를 가질 수 있다. 이때, 도 6의 (b)는 도 1의 제2 댐부(35)에 대응될 수 있다. 이때, 실시 예는 상기 댐부(170)의 외측면(170-OS)이 외측을 향하여 기울어진 경사를 가지도록 한다. 이에 따라 상기 댐부(170)를 넘쳐 흐르는 몰딩액이 상기 기판(10)으로 원활히 제공될 수 있도록 한다.
이하에서는 실시 예의 반도체 패키지의 변형 예에 대해 설명하기로 한다.
도 7은 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 8은 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이며, 도 9는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 10은 제5 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 7을 참조하면, 제2 실시 예의 반도체 패키지는 기판(10A), 제1 댐부(15A), 제1 접속부(20A), 인터포저(30A), 제2 댐부(35A), 제2 접속부(40A, 45A), 반도체 소자(50A, 55A), 제1 몰딩층(60A), 제2 몰딩층(70A) 및 제3 몰딩층(80A)을 포함할 수 있다.
이때, 기판(10A) 및 제1 댐부(15A)를 제외한 나머지 구성은 제1 실시 예의 반도체 패키지에 대응 구성과 동일한 구조를 가지며, 이에 따라 이하에서는 상기 기판(10A)과 제1 댐부(15A)에 대해서만 설명하기로 한다.
상기 기판(10A)은 제1 댐부(15A)를 포함한다. 이때, 제1 실시 예에서는 상기 제1 댐부(15)가 상기 기판(10) 상에 일정 높이를 가지고 돌출된 구조를 가졌다.
이와 다르게, 제2 실시 예에서의 상기 기판(10A)은 상기 기판(10A)의 상면에서 하면을 향하여 오목한 캐비티를 포함할 수 있다. 그리고, 상기 제2 접속부(40, 45) 및 상기 인터포저(30)는 상기 기판(10A)의 상기 캐비티 내에 배치될 수 있다.
이때, 상기 캐비티의 사이즈는 상기 인터포저(30)의 사이즈보다 클 수 있다. 예를 들어, 상기 캐비티의 면적은 상기 인터포저의 면적보다 클 수 있다. 이에 따라, 상기 캐비티는 상기 인터포저(30)와 수직으로 중첩되는 제1 영역 및 상기 제1 영역을 제외한 제2 영역을 포함할 수 있다.
따라서, 상기 기판(10A)의 상기 캐비티의 측벽은 상기 인터포저(30)와 수직으로 중첩되지 않을 수 있다. 이에 따라, 제2 실시 예에서는 상기 기판(10A)의 상기 캐비티의 측벽이 상기 제1 댐부(15A)로 기능할 수 있다.
이때, 상기 기판(10A)의 캐비티의 깊이는 상기 제1 접속부(20)의 두께보다 작을 수 있다. 이에 따라, 상기 제1 접속부(20)의 적어도 일부는 상기 캐비티 내에 위치하고, 적어도 나머지 일부는 상기 기판(10A)의 상면 위로 돌출될 수 있다. 이에 따라, 상기 캐비티 내부의 공간으로 몰딩액이 원활히 유동되도록 하여 제1 몰딩층(60A)을 형성하는 공정에서의 공정성을 향상시키도록 한다.
도 8을 참조하면, 제3 실시 예의 반도체 패키지는 기판(10B), 제1 댐부(15B), 제1 접속부(20B), 인터포저(30B), 제2 댐부(35B), 제2 접속부(40B, 45B), 반도체 소자(50B, 55B), 제1 몰딩층(60B), 제2 몰딩층(70B) 및 제3 몰딩층(80B)을 포함할 수 있다.
이때, 도 7의 제2 실시 예의 반도체 패키지는 상기 제1 댐부(15A)가 기판(10A)에 구비된 캐비티의 측벽으로 구현되었다.
이와 다르게, 도 8의 제3 실시 예의 반도체 패키지는 상기 제1 댐부(15B)뿐 아니라, 상기 제2 댐부(35B)도 캐비티의 측벽으로 구현될 수 있다.
예를 들어, 상기 인터포저(30B)는 상기 인터포저(30B)의 상면에서 하면을 향하여 오목한 캐비티를 포함할 수 있다. 그리고, 상기 인터포저(30B)의 상기 캐비티는 상기 반도체 소자(50B, 55B)의 사이즈보다 큰 사이즈를 가질 수 있다. 즉, 상기 인터포저(30B)의 캐비티는 상기 반도체 소자(50B, 55B)의 면적보다 큰 면적을 가질 수 있다. 이에 따라, 상기 인터포저(30B)의 캐비티의 측벽은 상기 반도체 소자(50B, 55B)와 수직으로 중첩되지 않을 수 있다. 그리고, 제3 실시 예에서의 인터포저(30B)의 상기 캐비티의 측벽은 상기 제3 몰딩층(80B)의 유동을 제어하는 댐으로 기능할 수 있다.
이때, 상기 인터포저(30B)의 캐비티의 깊이는 상기 제2접속부(20B)의 두께보다 작을 수 있다. 이에 따라, 상기 제2 접속부(20)의 적어도 일부는 상기 캐비티 내에 위치하고, 적어도 나머지 일부는 상기 인터포저(30B)의 상면 위로 돌출될 수 있다. 이에 따라, 상기 캐비티 내부의 공간으로 몰딩액이 원활히 유동되도록 하여 제2 몰딩층(70B)을 형성하는 공정에서의 공정성을 향상시키도록 한다.
도 9를 참조하면, 제4 실시 예의 반도체 패키지는 기판(10C), 제1 댐부(15C), 제1 접속부(20C), 인터포저(30C), 제2 댐부(35C), 제2 접속부(40C, 45C), 반도체 소자(50C, 55C), 제1 몰딩층(60C), 제2 몰딩층(70C), 제3 몰딩층(80C) 및 연결 부재(90)를 포함할 수 있다.
이때, 제4 실시 예의 반도체 패키지는 상기 연결 부재(90)를 제외한 나머지 구성은 제1 실시 예의 반도체 패키지와 동일하다.
상기 연결 부재(90)는 브리지 기판이라고 할 수 있다. 예를 들어, 상기 연결 부재(90)는 재배선층을 포함할 수 있다.
일 실시 예에서, 연결 부재(90)는 실리콘 브리지일 수 있다. 즉, 상기 연결 부재(90)는 실리콘 기판과 상기 실리콘 기판 상에 배치되는 재배선층을 포함할 수 있다.
다른 실시 예에서, 상기 연결 부재(90)는 유기 브리지일 수 있다. 예를 들어, 상기 연결 부재(90)는 유기물을 포함할 수 있다. 예를 들어, 상기 연결 부재(90)는 상기 실리콘 기판 대신에 유기물을 포함하는 유기 기판을 포함한다.
상기 연결 부재(90)는 인터포저(30C)에 매립될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 연결 부재(90)는 상기 인터포저(30C) 상에 돌출되는 구조를 가지고 배치될 수 있다. 이 경우, 제2 몰딩층(70C)은 상기 연결 부재(90)를 추가로 몰딩할 수 있다.
다른 실시 예에서, 상기 인터포저(30C)는 캐비티를 포함할 수 있고, 상기 연결 부재(90)는 상기 인터포저(30C)의 상기 캐비티 내에 배치될 수 있다.
상기 연결 부재(90)는 상기 인터포저(30C) 상에 배치되는 복수의 반도체 소자 사이를 수평적으로 연결할 수 있다.
실시 예의 반도체 패키지는 제1 댐부를 포함하는 기판과 제2 댐부를 포함하는 인터포저를 포함한다. 그리고, 상기 인터포저는 상기 기판 상에 배치된다. 또한, 적어도 하나 이상의 반도체 소자는 상기 인터포저 상에 배치된다.
이때, 상기 제1 댐부는 상기 인터포저 및 상기 제2 댐부와 수직으로 중첩되지 않을 수 있다. 또한, 상기 제2 댐부는 상기 반도체 소자와 수직으로 중첩되지 않을 수 있다.
이를 통해 실시 예는, 상기 제1 댐부 및 제2 댐부를 이용하여 몰딩 부재의 유동을 효율적으로 제어할 수 있다. 예를 들어, 실시 예는 상기 제1 댐부를 이용하여 기판의 외측 방향으로 몰딩액이 유동하는 것을 방지할 수 있다. 따라서, 실시 예는 상기 몰딩 부재에 의해 몰딩되는 부분과 몰딩되지 않는 부분 사이의 경계면에서 발생하는 오염 문제를 해결할 수 있다. 또한, 상기 기판에는 몰딩 부재에 의해 몰딩되지 않아야 하는 패드를 포함할 수 있다. 그리고, 상기 패드는 상기 제1 댐부의 외측에 배치될 수 있다. 따라서, 실시 예는 상기 몰딩액의 유동을 방지하여 상기 패드가 상기 몰딩액에 의해 몰딩되는 것을 방지할 수 있다.
나아가, 실시 예는 상기 제1 댐부 및 제2 댐부를 이용하여 상기 기판, 상기 인터포저 및 상기 반도체 소자를 전체적으로 한 번에 몰딩한 몰딩 부재를 제공할 수 있다.
또한, 상기 제1 댐부는 상기 인터포저와 수직으로 중첩된 기판의 제1 영역과 일정 간격 이격되면서 상기 제1 영역의 둘레를 감싸며 배치될 수 있다.
이때, 상기 제1 댐부의 내측면과 상기 제1 영역의 외측 사이의 수평 거리의 간격은 상기 제1 댐부의 내측면을 따라 동일한 간격을 가질 수 있다. 이를 위해, 상기 제1 댐부의 내측면은 제1 수평 방향으로 연장된 제1 내측면, 상기 제1 수평 방향과 수직한 제2 수평 방향으로 연장된 제2 내측면, 그리고 상기 제1 내측면과 제2 내측면 사이에 위치하고 일정 곡률의 곡면을 가지는 제3 내측면을 포함할 수 있다. 이를 통해, 실시 예는 상기 제1 댐부를 이용하여 상기 기판과 상기 인터포저의 사이 영역에서 전체적으로 균일한 몰딩액이 주입되도록 할 수 있다. 이에 따라, 실시 예는 몰딩 부재의 두께 균일성을 향상시킬 수 있다.
이에 대응하게, 상기 제2 댐부는 상기 반도체 소자와 수직으로 중첩된 인터포저의 제2 영역과 일정 간격 이격되면서 상기 제2 영역의 둘레를 감싸며 배치될 수 있다.
이때, 상기 제2 댐부의 내측면과 상기 제2 영역의 외측 사이의 수평 거리의 간격은 상기 제2 댐부의 내측면을 따라 동일한 간격을 가질 수 있다. 이를 위해, 상기 제2 댐부의 내측면은 제1 수평 방향으로 연장된 제1 내측면, 상기 제1 수평 방향과 수직한 제2 수평 방향으로 연장된 제2 내측면, 그리고 상기 제1 내측면과 제2 내측면 사이에 위치하고 일정 곡률의 곡면을 가지는 제3 내측면을 포함할 수 있다. 이를 통해, 실시 예는 상기 제2 댐부를 이용하여 상기 인터포저와 상기 반도체 소자 사이의 영역에 전체적으로 균일한 몰딩액이 주입되도록 할 수 있다. 이에 따라, 실시 예는 몰딩 부재의 두께 균일성을 향상시킬 수 있다.
한편, 상기 제2 댐부는 개루프 형상을 가질 수 있다. 예를 들어, 상기 제2 댐부는 상기 제2 영역의 둘레의 일부를 감싸며 배치될 수 있다. 예를 들어, 상기 제2 댐부는 오픈 영역을 포함할 수 있다. 상기 오픈 영역은 상기 몰딩 부재를 형성하기 위한 몰딩액의 주입 공정에서, 상기 몰딩액의 일부를 상기 기판으로 제공할 수 있다. 예를 들어, 상기 오픈 영역이 포함되지 않는 경우, 상기 기판과 상기 인터포저 사이의 영역의 몰딩이 완료되기 이전에 상기 인터포저와 상기 반도체 소자 사이의 영역에서 과몰딩이 이루어질 수 있다. 이에 따라, 실시 예는 상기 제2 댐부가 오픈 영역을 포함하는 개루프 형상을 가지도록 한다. 따라서, 실시 예는 상기 인터포저와 상기 반도체 소자 사이의 몰딩액의 일부가 상기 기판으로 제공될 수 있도록 한다. 따라서, 실시 예는 상기 인터포저와 상기 반도체 소자 사이의 영역에서의 과몰딩 문제를 해결할 수 있다.
한편, 상기 제1 댐부 및 제2 댐부 중 적어도 하나의 댐부의 내측면은, 상기 댐부의 상면에서 하면을 향하여 폭이 증가하는 경사를 가질 수 있다. 그리고, 실시 예는 상기 경사를 가지는 내측면을 이용하여, 상기 몰딩액의 주입 시에 상기 내측면으로 둘러싸인 상기 제1 영역 또는 제2 영역으로 상기 몰딩액이 원활히 제공되도록 유도할 수 있다. 이에 따라, 실시 예는 몰딩 공정 특성을 더욱 향상시킬 수 있다.
한편, 상술한 발명의 특징을 갖는 반도체 패키지가 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 반도체 패키지는 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 반도체 패키지는 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 반도체 패키지가 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 반도체 패키지가 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 반도체 패키지는 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (17)

  1. 기판;
    상기 기판 상에 배치된 인터포저;
    상기 인터포저 상에 배치된 반도체 소자를 포함하고,
    상기 기판은 상기 인터포저와 수직으로 중첩되지 않는 제1 댐부를 포함하고,
    상기 인터포저는 상기 반도체 소자와 수직으로 중첩되지 않는 제2 댐부를 포함한,
    반도체 패키지.
  2. 제1항에 있어서,
    상기 기판과 상기 인터포저 사이에 배치된 제1 접속부;를 포함하고,
    상기 제1 댐부의 상면은 상기 제1 접속부의 상면 및 상기 인터포저의 하면보다 낮게 위치하는,
    반도체 패키지.
  3. 제2항에 있어서,
    상기 제1 댐부의 상면과 상기 제1 접속부의 상면 사이의 수직 거리에 대응하는 높이 차이는 3㎛ 내지 15㎛의 범위를 만족하는,
    반도체 패키지.
  4. 제1항에 있어서,
    상기 기판, 상기 인터포저 및 상기 반도체 소자를 몰딩하는 몰딩 부재를 더 포함하는,
    반도체 패키지.
  5. 제3항에 있어서,
    상기 몰딩 부재는,
    상기 기판과 상기 인터포저 사이의 영역을 몰딩하는 제1 몰딩층;
    상기 인터포저와 상기 반도체 소자 사이의 영역을 몰딩하는 제2 몰딩층; 및
    상기 제1 댐부와 상기 제1 몰딩층의 사이 영역, 상기 인터포저의 측부 영역, 상기 제2 댐부와 상기 제2 몰딩층의 사이 영역, 및 상기 반도체 소자를 몰딩하는 제3 몰딩층을 포함하는,
    반도체 패키지.
  6. 제5항에 있어서,
    상기 제3 몰딩층은 상기 제2 댐부를 몰딩하는,
    반도체 패키지.
  7. 제1항에 있어서,
    상기 기판은 상기 인터포저와 수직으로 중첩된 제1 영역을 포함하고,
    상기 제1 댐부는 상기 제1 영역과 이격된 위치에서 상기 제1 영역의 둘레를 감싸며 배치되고,
    상기 제1 댐부의 내측면과 상기 제1 영역의 외측 사이의 수평 거리의 간격은 상기 제1 댐부의 내측면을 따라 동일한 간격을 가지는,
    반도체 패키지.
  8. 제1항에 있어서,
    상기 인터포저는 상기 반도체 소자와 수직으로 중첩된 제2 영역을 포함하고,
    상기 제2 댐부는 상기 제2 영역과 이격된 위치에서 상기 제1 영역의 둘레를 감싸며 배치되고,
    상기 제2 댐부의 내측면과 상기 제2 영역의 외측 사이의 수평 거리의 간격은 상기 제2 댐부의 내측면을 따라 동일한 간격을 가지는,
    반도체 패키지.
  9. 제7항 또는 제8항에 있어서,
    상기 간격은 10㎛ 내지 30㎛의 범위를 만족하는,
    반도체 패키지.
  10. 제7항 또는 제8항에 있어서,
    상기 제1 댐부 및 상기 제2 댐부 중 적어도 하나의 내측면은,
    제1 수평 방향으로 연장되는 제1 내측면과,
    상기 제1 수평 방향과 수직한 제2 수평 방향으로 연장되는 제2 내측면과,
    상기 제1 내측면과 상기 제2 내측면 사이에 위치하고 일정 곡률을 가지는 곡면의 제3 내측면을 포함하는,
    반도체 패키지.
  11. 제8항에 있어서,
    상기 반도체 소자는 상기 인터포저 상에 상호 이격되며 배치된 제1 및 제2 반도체 소자를 포함하고,
    상기 제2 영역은,
    상기 제1 반도체 소자와 수직으로 중첩된 영역과,
    상기 제2 반도체 소자와 수직으로 중첩된 영역과,
    상기 제1 및 제2 반도체 소자 사이의 이격 영역과 수직으로 중첩된 영역을 포함하는,
    반도체 패키지.
  12. 제7항 또는 제8항에 있어서,
    상기 제1 댐부 및 상기 제2 댐부 중 적어도 하나의 내측면은 상면에서 하면을 향하여 폭이 증가하는 경사를 가지는,
    반도체 패키지.
  13. 제12항에 있어서,
    상기 제1 댐부 및 상기 제2 댐부 중 적어도 하나의 외측면은 상기 내측면이 가지는 경사와 다른 방향으로 기울어진 경사를 가지는,
    반도체 패키지.
  14. 제1항에 있어서,
    상기 기판은 상기 기판의 상면에서 상기 기판의 하면을 향하여 오목한 캐비티를 포함하고,
    상기 캐비티의 사이즈는 상기 인터포저의 사이즈보다 크고,
    상기 캐비티의 측벽은 상기 인터포저와 수직으로 중첩되지 않으며,
    상기 제1 댐부는 상기 기판의 상기 캐비티의 측벽인,
    반도체 패키지.
  15. 제1항에 있어서,
    상기 인터포저는 상기 인터포저의 상면에서 상기 인터포저의 하면을 향하여 오목한 캐비티를 포함하고,
    상기 캐비티의 사이즈는 상기 반도체 소자의 사이즈보다 크고,
    상기 캐비티의 측벽은 상기 반도체 소자와 수직으로 중첩되지 않으며,
    상기 제2 댐부는 상기 인터포저의 상기 캐비티의 측벽인,
    반도체 패키지.
  16. 제8항에 있어서,
    상기 제2 댐부는 적어도 하나의 오픈 영역을 포함하고,
    상기 제2 댐부는 상기 제2 영역의 둘레의 일부를 감싸는 개루프 형상을 가지는,
    반도체 패키지.
  17. 제16항에 있어서,
    상기 제1 댐부는 적어도 하나의 오픈 영역을 포함하며 상기 제1 영역의 둘레의 일부를 감싸는 개루프 형상을 가지고,
    상기 제1 댐부의 오픈 영역의 폭은 상기 제2 댐부의 오픈 영역의 폭보다 큰,
    반도체 패키지.
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