KR100199962B1 - 반도체 장치 및 그 제조방법 - Google Patents

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타카유키 요시다
타카시 오오츠카
히로아키 후지모토
타다아키 미무라
이찌로 야마네
타키오 야마시타
토시오 마쯔키
요시아키 카스가
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모리시따요오이 찌
마쯔시다덴기산교가부시기가이샤
마쯔시다 덴시 코교 가부시기가이샤
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Abstract

본 발명은, 반도체소자를 복수개 적층한 시스템모듈이라고 불리우는 반도체장치에 있어서는 제1반도체소자와 제2반도체소자가 좁은 간격으로 대향해서 실장되고 있는 경우, 각각의 반도체소자위에 형성되어 있는 배선층을 흐르는 신호가 상호간에 간섭하여 크로스토크노이즈를 발생시키고 반도체장치가 오동작한다는 문제를 해결하기 위하여 이를 저감할 수 있는 반도체장치 및 그 제조방법을 제공하는 것을 목적으로 한것이며, 그 구성에 있어서, 제1도에 표시한 제1전극패드(2)와 제1배선층(9)을 주면(主面)에 가진 제1반도체소자(1)와, 그 제1반도체소자(1)와 대향하도록 배치된 제2전극 패드(6)와 제2배선층(10)을 그 주면에 가진 제2반도체소자(5)와, 제1전극패드(2)와 제2전극패드(6)를 전기적으로 접속하는 범프(4)와, 제1반도체소자(1)와 제2반도체소자(5)의 각각 대향하는 주면의 사이에 배치된 절연층(8)과, 제1반도체소자와 제2반도체소자의 각각 대향하는 주면의 사이에 배치된 도체층(7)으로 이루어진 것을 특징으로 한 것이다.

Description

반도체장치 및 그 제조방법
제1도는 본 발명의 제1실시예에 있어서의 반도체장치의 단면도.
제2도는 동실시예의 제2반도체소자의 상부면도면.
제3도는 본 발명의 제1실시예에 있어서의 반도체장치의 제1제조방법을 표시한 도정도.
제4도는 동실시예의 반도체장치의 제2제조방법을 표시한 공정도.
제5도는 본 발명의 제2실시예에 있어서의 반도체장치의 단면도.
제6도는 동실시예의 제2반도체소자의 상부면 도면.
제7도는 동실이예의 반도체장치의 제조방법을 표시한 공정도.
제8도는 본 발명의 제3실시예에 있어서의 반도체장치의 단면도.
제9도는 동실시예의 반도체장치의 제조방법을 표시한 공정도.
제10도는 본 발명의 제4실시예에 있어서의 반도체장치의 단면도.
제11도는 동실시예에 있어서의 반도체장치의 제조방법을 표시한 공정도.
제12도는 본 발명의 제5실시예에 있어서의 반도체장치의 단면도.
제13도는 본 발명의 제6실시예에 있어서의 반도체장치의 단면도.
제14도는 본 발명의 제7실시예에 있어서의 반도체장치의 투시평면도.
제15a도는 본 발명의 제8실시예에 있어서의 반도체장치의 개략개념도.
제15b도는 그 배선간의 등가회로도.
제16도는 비교예에 있어서의 제1반도체소자와 제2반도체소자에 다른 구동전압을 부하하였을 때의 신호파형의 관계를 표시한 특성도.
제17도는 본 발명의 제8실시예에 있어서의 제1반도체소자와 제2반도체소자에 동일한 구동전압을 부하하였을때의 신호파형의 관계를 표시한 특성도.
제18도는 종래의 반도체장치의 단면도.
제19도는 종래의 반도체장치의 제조방법을 표시한 공정도.
* 도면의 주요부호에 대한 부호의 설명
1 : 제1반도체소자 2 : 제1전극 패드
3 : 표면안정화막 4 : 범프
5 : 제2반도체소자 6 : 제2전극패드
7 : 도체층 8 : 절연층
9 : 제1배선층 10 : 제2배선층
11 : 그라운드단자 12 : 도체막(도체층)
13 : 가열지그 14 : 포토레지스트
16 : 절연필름 17 : 금속돌기
18 : 도체층 19 : 부호
20 : 절연수지 22 : 절연수지
23 : 구리의 도체박 24 : 절연수지
25 : 절연수지 31 : 제1반도체소자
32 : 제1전극패드 33 : 제1표면안정화막
34 : 제1소자영역 35 : 제2반도체소자
36 : 제2전극패드 36a : 패드
37 : 제2표면안정화막 38 : 제2소자영역
39 : 범프 40 : 절연수지
41 : 제1반도체소자 42 : 제2반도체소자
43 : EPROM 44 : 논리회로
45 : 제1반도체소자 46 : 제2반도체소자
47 : 회로 51 : 제1반도체소자
52 : 제1전극패드 53 : 제1배선
54 : 범프 55 : 제2반도체소자
56 : 제2전극패드 57 : 제2배선
58 : 절연수지 61 : 제1반도체소자
62 : 제1전극패드 63 : 제1배선
64 : 범프 65 : 제2반도체소자
66 : 제2전극패드 67 : 제2배선
68 : 저항 69 : 인덕턴스
70 : 대(對) 기판용량 71 : 저항
72 : 인덕턴스 73 : 대기판용량
74 : 상호인덕턴스 75 : 상호용량
본 발명은, 전자부품의 실장분야에 있어서의 멀티칩모듈(multichip module)등에 적용되는 반도체장치(semiconductor device)에 관한 것이다.
최근, 전자부품에 있어서는, 전가기기의 소형화, 고기능화 및 동작속도의 고속화에 대응해서 모듈화가 진행되고 있다. 이들 멀티칩모듈에 있어서는, 반도체소자위에 또다른 반도체소자를 탑재해서 1개의 패키지내에 수납한 반도체장치를 배선기판상에 탑재한 것이 제안되어있다.
이하 도면을 참조하면서, 복수개의 반도체소자를 적층한 종래의 반도체장치의 일예에 대해서 설명한다. 제18도는 종래의 반도체장치의 단면구조를 표시한 도면이고, 제19도는 그 접합공정을 표시한 도면이다.
종래의 반도체장치는, 제1전극패드(92)와 표면안정화막(94)을 형성한 제1반도체소자(91)를, 제2전극패드(97)와 표면안적화막(99)을 형성한 제2반도체소자(96)위에 탑재한 구조를 가진다. 다만, 제1전극패드(92)와 제2전극패트(97)는, 이들 위에 각각 형성된 배리어메탈(93),(98)을 개재해서, 땜납으로 이루어진 금속돌기 즉 범프(95)를 사용한 플립칩실장법에 의해 걸합되어 있다. 또한, 범프(95)를 전해도금으로 형성하는 경우에는, 펌프(95)와 제1및 제2전극패드(92),(97)와의 밀착성을 양호하게 하기 위해, 통상적으로 범프(95)와 이들 전극패드(92),(97)의 사이에 배리어메탈(93),(98)이 형성되고 있다. 또, 제1반도체소자(91)와 제2반도체소자(96)의 사이에는, 에폭시계, 아크릴계, 또는 실리콘계의 절연수지(100)가 주입되어 있다.
다음에, 제1반도체소자(91)와 제2반도체소자(96)를 접합하는 공정에 대해서 설명한다.
먼저, 제19도의 공정(a)에 표시한 바와 같이, 제1반도체소자(91)위에, EB증착법등을 사용해서 Ti, Pd또는 Au로 이루어진 배리어메탈층(93)이 형성된다. 다음에 공정(b)에 표시한 바와같이, 제1전극패드(92)를 제외하는 부분이 사진평판기술에 의해, 포토레지스트(101)로 덮고 있다. 그리고, 공정(c)에 표시한 바와 같이, 전극패드(92)위쪽의 배리어메탈층(93)위에, 전해도금법등에 의해, 범프(95)가 되는 Pb 또는 Sn땜납이 형성된다. 또, 공정(d)에 표시한 바와같이, 포토레지스트(101)가 제거된 후, 배리어메탈층(93)의 전극패드위를 제외하는 부분이 와수, 불산 등에 의해 제거된다. 마찬가지의 공정에 의해, 제2반도체소자(96)위에도 배리어메탈(98)이 형성된다.
다음에, 공정(e)에 표시한 바와 같이, 제1반도체소자(91)의 범프(95)와 제2반도체소자(96)의 배리어메탈(93)이 위치맞춤된 후, 가입 및 가열에 의해 양자가 결합된다. 그리고, 공정(f)에 표시한 바와 같이, 절연수지(100)가 제1반도체소자(91)와 제2반도체소자(96)의 사이에 주입되고, 절연수지(100)가 경화시켜져서 제2반도체소자(96)위에 제1반도체소자(91)의 탑재가 완료된다.
그러나 상기 종래의 구성에서는 제1반도체소자와 제2반도체소자의 간격을 100㎛이하로 좁게할려고 하면, 각각의 반도체소자위의 주면에 형성되어 있는 배선층을 흐르는 신호가 서로 맞간섭하기 때문에, 크로스토크노이즈가 발생한다. 이 때문에, 반도체장치가 오동작한다고 하는 문제점을 가지고 있었다.
크로스토크노이즈신호크기를 소스신호의 크기의 10% 이내로 억제할려고하면, 2개의 반도체소자를 가로방향으로 나란히 해서 배열한 경우에서 조차 300㎛이상의 간격이 필요하다는 것이 알려져 있다. 따라서, 2개의 반도체소자를 상하방향으로 적층하였을 경우에는, 적어도 수 100㎛이상의 간격이 필요한 것으로 생각되며, 100㎛이하로 좁게하는 것은 지극히 곤란한 과제였다.
본 발명의 목적은 제1반도체소자의 배선층의 제2반도체소자의 배선층의 사이에 크로스토노이즈의 발생을 저감할 수 있는 반도체장치 및 그 제조방법을 제공하는 데 있다.
본 발명의 반도체장치에 있어서의 하나의 태양은, 제1전극패드와 제1배선층을 주면에 가진 제1반도체소자와, 상기 제1반도체소자와 대향하도록 배치된 제2전극패드와 제2배선층을 주면에 가진 제2반도체소자와, 제1전극패드와 제2전극패드를 전기적으로 접속하는 접속부재와, 제1반도체소자와 제2반도체소자의 각각 대향하는 주면의 사이에 배치된 절연부재와, 제1반도체소자와 제2반도체소자의 각각 대향하는 주면의 사이에 배치된 도전부재로 이루어진 반도체장치이다.
또, 본 발명의 제조방법의 하나의 태양은, 상기의 제1반도체와, 제2반도체소자를 각각의 주면이 대향하도록 배치하는 공정과, 제1반도체소자와 제2반도체소자의 사이에 절연부재를 배치하는 공정과, 제1반도체소자와 제2반도체소자의 사이에 도전부재를 배치하는 공정과 제1전극패드와 제2전극패드를 접속부재에 의해 전기적으로 접속하는 공정으로 이루어진 반도체장치의 제조방법이다.
상기 구성에 의하면, 제1반도체소자와 제2반도체소자의 사이에 도전부재를 배치하고 있기 때문에, 양자의 간격을 좁게하더라도 배선층간에 발생하는 크로스토크노이즈를 크게 저감할 수 있다. 예를들면, 제1반도체소자와 제2반도체소자와의 간격을 100㎛이하로 좁혀도, 크로스토크노이즈신호의 크기를 소스신호의 크기의 10%이내에 억제할 수 있다.
또 본 발명의 반도체장치에 있어서의 다른 태양은, 제1전극패드와 제1배선층과 제1소자 영역을 그 주면에 가진 제1반도체소자와, 제1반도체소자와 대향하도록 배치된 제2전극패드와 제2배선층과 제2소자영역을 그 주면에 가진 제2반도체소자로 이루어지고, 제2반도체소자가 제1반도체소자보다도 면적이 크고, 또한 제2배선층 및 제2소자영역이, 제1배선층 및 제1소자영역과 맞겹치지 않는 부분에 형성되어 있는 반도체장치이다. 이 경우에는, 양자의 배선층 및 소자영역이 맞겹치지 않도록 배치되고 있기 때문에, 크로스토크노이즈의 발생을 억제할 수 있다.
본 발명의 반도체장치에 있어서의 다른 또 하나의 태양은, 제1반도체소자의 주면과 제2반도체소자의 주면이 대향하도록 배치된 반도체장치에 있어서, 제1반도체소자위에 형성된 제1배선층의 배선과 제2반도체소자위에 형성된 제2배선층의 배선이 접촉하는 일없이 교차하는 상태, 즉 직교 또는 임의의 교차각에서 맞겹치도록 배치한 반도체장치이다. 이와 같이 양자의 배선이 평행으로 되지 않도록 배치하므로서, 크로스토크노이즈가 유기되기 어렵게 되어, 오동작이 발생하지않는 레벨까지 크로스토크노이즈를 저감할 수 있다.
본 발명의 반도체장치에 있어서의 다른 또 하나의 태양은, 제1반도체소자의 주면과 제2반도체소자의 주면이 대향하도록 배치된 반도체장치에 있어서, 제1반도체소자의 구동전압과 제2반도체소자의 구동전압과의 차가, 양자중 구동전압이 낮은쪽의 반도체소자의 ON 또는 OFF을 결정하는 임계치전압보다 작은 값이 되도록한 반도체장치이다. 이와 같이 양자의 구동전압차를 구동전압이 낮은쪽의 반도체소자의 임계치보다도 작게하는데 있어서도 크로스토크노이즈를 저감할 수 있다.
이하 본 발명의 실시에 대해서, 도면을 참조하면서 설명한다.
[실시예 1]
제1도는 본 발명의 제1실시예에 있어서의 반도체장치의 반도체소자접합부에 있어서의 구조를 표시한 것이다. 이 반도체장치는, 제1전극패드(2), 제1배선층(9) 및 제1전극패드(2)를 제외한 부분을 피복하는 표면안정화막(3)이 형성된 제1반도체소자(I)를, 제2전극패트(6)가 형성된 제2반도체소자(5)위에 탑재한 것이다. 다만, 제2반도체소자(5)에는 제2전극패트(6)를 제외한 부분을 덮는 절연층(8)이 형성되고, 또 이 절연층(8)위에 있어서의 제2배선층(10)의 위쪽부분에, 도체층(7)이 형성되어 있다. 또, 제1전극패드(2)와 제2전극패드(6)는, 돌기전극을 구성하는 범프(4)에 의해 전기적으로 결합되고 있다. 또한, 이 반도체장치를 패키지하는 경우등, 필요에 따라서, 제1반도체소자(1)와 제2반도체소자(5)의 사이에, 에폭시계, 아크릴게, 또는 실리콘계의 절연수지를 형성해도 된다. 예를들면, 이 반도체 장치를 베어칩의 상태에서 배선기판상에 탑재하는 경우에는, 양반도체소자(1),(5)사이에 절연 수지를 주입해둔다. 리드프레임을 소용해서 패키지하는 경우에는, 이 반도체장치를 몰드내에 삽입한 후 몰드에 절연수지를 주입한다.
제2도는 제2반도체소자(5)위에 있어서의 제2전극패드(6)와 도체층(7)의 배치관계를 표시한 도면이다. 도체층(7)에는 돌출한 그라운드단자(11)가 형성되고, 이 그라운드단자(11)는 제2전극패드(6)내의 1개와 접속되어 있다. 또한 그라운드단자(11)는 반드시 필요하지는 않다. 그러나 그라운드단자(11)를 형성해서 이것을 접지하는 쪽이, 보다 확실하게 크로스토크노이즈가 저감되어, 바람직하다. 도체층(7)은 절연층(8)위에 형성하는 대신에 표면안정화막(3)위에 형성해도 되고, 또, 절연층(8)위 및 표면안정화막(3)위의 양쪽에 형성해도 된다. 도체층(7)은, 적어도 제1배선층(9) 및 제2배선층(10)을 덮도록 형성되고 있으면 된다.
제3도에 제1반도체소자(1)와 제2반도체소자(5)의 접합방법의 일예를 표시한다.
먼저, 공정(a)에 표시한 바와 같이, 절연층(8)위에 Al-Si-Cu합금으로 이루어진 도체막(12)을 스퍼터링에 의해 형성한다. 다음에, 공정(b)에 표시한 바와 같이, 제2도에 표시한 형상의 도체층(7)을 형성하기 위하여, 그랜드단자(11)가 되는 제2전극패드(6)의 개구부분 및 배선층(10)의 위쪽부분을 포토레지스트에 의해 덮은 후, 드라이에칭법을 사용해서 도체막(12)의 불필요부분을 제거한다. 또한, 그랜드단자(11)가 불필요한 경우는 제거하면 된다. 도체막(12)의 재료로서는, Al-Si-Cu합금이 배선재료로 사용되고 있으므로, 이것과 동일한 재료를 사용하는 것이 제조상유리하다. 그러나, 도체막(12)의 재료는 반드시 이에 한정되는 것은 아니고, 다른 도전재료를 사용해도 된다.
다음에, 공정(c)에 표시한 바와같이, 제1반도체소자(1)의 제1전극패드(2)위에, 무전해도 금법에 의해, 예를들면 Ni코어Au범프로 이루어진 금속돌기의 범프(4)를 형성한다. 그후, 공정(d)에 표시한 바와같이, 범프(4)와 제2전극패드(6)가 대향하도록 제1반도체소자(1)와 제2반도체소자(5)를 배치한다. 그리고, 공정(e)에 표시한 바와 같이 가압 및 가열지그(13)를 사용하여, 제1반도체소자(1)와 제2반도체소자(5)를 가압 및 가열한다. 이 때의 가압조건은 범프 1개당 0.1g에서부터 100g정도의 압력이고, 가열조건은 250℃에서부터 450℃까지의 온도이다. 이 가압 및 가열에 의해, Au-A1합금접합을 행한다. 또한, Au-Au접합의 경우, 즉, 양쪽의 전극패드(2),(6)위에 Ni코어 Au펌프를 형성한 경우 또는 제2전극패드(6)위에 Au가 코트되어 있는 경우도, 가입가열조건은 Au-A1합금접합의 경우의 조건과 동일하다. 땜납합금접합의 경우의 조건은, 가열온도가 60℃에서부터 250℃까지 범위이고, 가압력은 반도체소자(1)자신의 중량에서부터 수g까지 범위의 압력으로 충분하다. 또 이와 같은 합급접합이외에도, COG법(chip on glass)으로서 널리 알려지고 있는 절연수지를 개재한 접합법을 사용한 MBB(micro bump bonding)법등의 플립칩법을 사용할 수도 있다.
상기와 같이 본 실시예에 있어서의 반도체장치에서는, 2개의 반도체소자(제1반도체소자 및 제2반도체소자)를 금속돌기를 개재해서 접속되고, 그때에 상기의 2개의 반도체소자간에 도체층(7)이 형성되어 있기 때문에, 크로스토크노이즈를 저감할 수 있다. 또 종래의 반도체 장치의 제조법에 있어서의 공정중에서 도체층(7)을 형성할 수 있기 때문에, 여분의 장치등을 도입할 필요가 없다.
제4도는, 제3도에 표시한 도체층의 형성방법을 바꾼 접합방법을 표시한 도면이다. 이 방법의 경우는, 제4도의 공정(a)에 표시한 바와같이, 먼저, 그랜드단자(11)와 접속되는 전극 패드이외의 전극패드(6)를 포토레지스트(14)에 의해 덮는다. 다음에, 공정(b)에 표시한 바와 같이, 무전해도금법에 의해 Sn/Pd/Ni의 3층구조의 도체막(12)을 절연층(8)위에 형성한다. 그리고, 포토레지스트(14)를 제거하고, 도체막(12)을 형성한다. 이 도체막(12)을 그대로 도체층으로서 사용한다. 그후의 공정(c),(d), (e)는 제3도에 표시한 공정 (c),(d), (e)와 동일하다. 제4도의 경우는, 무전해도금법에 의해 도체층(12)이 형성되고 있는 점, 및 도체층(12)이 제2배선층(10)의 윗면뿐만아니고 제2전극패드(6)의 주변부에도 형성되고 있는 점이 제3도의 경우와는 다르다. 또한, 도체층(12)으로는, 상기 Sn/Pd/Ni의 3층구조이외에도, Ag 또는 Sn의 금속 또는 Sn/Pd의 2층구조의 무전해도금가능한 금속층을 사용할 수 있고, 또 이들 2층 또는 3층구조의 막을 열처리하므로써 얻게되는 Sn-Pd 또는 Sn-Pd-N-i 합금층을 사용할 수 있다. 또, 도체층(12)은, 반드시 제2전극패드(6)를 제외한 전체면에 형성될 필요는 없고, 적어도 제1배선층(9) 및 제2배선층(10)을 덮도록 형성되면 된다.
이 제4도에 표시한 접합방법에서는, 반도체장치의 제조공정중에서 도체층을 형성할 필요가 없기 때문에, 무전해도금처리를 행할장치만 있으면 어떠한 완성된 베어칩이라도 용이하게 도체층을 형성할 수 있다.
또한, 제3도 및 제4도에 표시한 접합방법에서는, 펌프(4)에 Ni코어 Au범프를 사용한 예를 표시하였으나, 이 이외에 Au범프나, Sn-Pb, In-Sn합금등으로 구성되는 땜납범프등을 사용해도 된다. 또, 전사범프법에 의한 형성도 가능하다. 범프(4)의 직경은, Ni코어 Au범프 및 Au범프의 경우는 5㎛에서부터 100㎛의 범위로, 땜납범프의 경우는 100㎛정도이다. 크로스토크노이즈를 보다 감소시키기 위하여 양전극패트간(2),(6)의 간격을 보다 넓게하는 경우에는 제2반도체소자(5)의 제2전극패드(6)위에도 범프를 형성하는 것이 바람직하다. 이 경우는, 공정(a),(b)의 앞에 공정(c)를 제2반도체소자(5)에 대해서 행한다.
[실시예 2]
제5도는, 본 발명의 제2실시예에 있어서의 반도체장치의 단면구조를 표시한 것이다. 다만, 제5도에 있어서, 제1도에 표시한 부재와 동일부재에는 동일부호를 부여해 있고, 그 설명은 생략한다. 제5도에 표시한 반도체장치에서는, 제1반도체소자(1)와 제2반도체소자(5)의 사이에, 도체층(18)을 형성한 절연필름(16)을 배치하고 있다. 제1전극패드(2)와 제2전극패드(6)의 접속은, 범프(4a),(4b)를 개재해서, 절연필름(16)에 형성한 금속돌기(17)에 의해 행하여지고 있다.
제6도는, 절연필름(16)위에 형성된 금속돌기(17) 및 도체층(18)의 배치를 표시한 평면도이다. 부호(19)는, 절연필름(16)위에 형성된 금속돌기(17)중, 그랜드단자에 접속되는 금속돌기를 표시한다.
제7도는, 이 반도체장치에 있어서의 반도체소자의 접합방법의 일예를 표시한 공정도이다. 먼저, 공정(a)에 표시한 바와 같이, 제2반도체소자(5)위에 아크릴계, 에폭시계, 또는 실리콘계로 이루어진 절연수지(20)를 도포한다. 그리고, 공정(b)에 표시한 바와같이, Au의 금속돌기(17) 및 도체층(18)을 가진 폴리이미드로 이루어진 절연필름(16)을, 위치맞춤을 하면서 절연수지(20)위에 배치한다. 또한, 금속돌기(17)에는 Au이외에, Ni코어 Au등의 금속, 또는 Sn-Pb, In-Sn등의 땜납이 사용된다. 금속돌기(17)의 대신에, 필요에 따라서, 도체필러를 혼입한 페이스트등으로 이루어진 도전돌기를 사용할 수도 있다. 다만, 이 도전돌기는 금속돌기보다도 전기저항이 크기 때문에, 금속돌기쪽이 바람직하다.
다음에, 공정(c)에 표시한 바와 같이, 절연필름(16)위에 아크릴계, 에폭시계,실리콘계의 절연수지(22)를 도포한다. 그리고, 공정(d)에 표시한 바와 같이, 전극패드(2)위에 형성된 범프(4a)와 절연필름(16)위의 금속돌기(17)를 위치맞춤하면서, 제1반도체소자(1)를 절연수지(22)위에 배치한다. 그후, 제3도의 공정(e)와 마찬가지의 가압, 가열방법 및 조건에 의해, 제1반도체소자(1)와 제2반도체소자(5)를 접합한다. 또한 절연필름(16)이 폴리에틸렌등과 같이 폴리이미드보다도 내열성에 뒤떨어지는 재료로 구성되고, 금속돌기(17)가 수 10℃정도의 가열온도에서 접합가능한 Sn-In계의 저융점땜납으로 구성되는 경우에는, 땜납합금접합을 행하고, 또 동시에 절연수지(20),(22)를 경화시켜서 제1반도체소자(1)를 제2반도체소자(5)위에 탑재한다. 또, 절연수지(20),(22)가 광경화성절연수지인 경우는, 가압, 가열투울(13)을 사용해서 제1반도채소자(1)와 제2반도체소자(5)를 가압하면서 자외선을 조사하고, 절연수지(20),(22)를 경화시키면서 제1반도체소자(1)를 제2반도체소자(5)위에 탑재하는 것도 가능하다. 한편, 돌기(17)가 도체필러를 혼입한 페이스트로 구성되어 있는 경우에는, 절연수지(20),(22)에 광경화성절연수지를 사용하여, 가압, 가열투울(13)을 사용해서 제1반도체소자(1)와 제2반도체소자(5)를 가압하면서 자외선을 조사하고 절연수지(20),(22)를 경화시켜서 제1반도체소자(1)를 제2반도체소자(5)위에 탑재한다.
본 실시예에서는 제1반도체소자(1)와 제2반도체소자(5)의 사이에 절연필름(16)위에 형성한 도체층(18)을 개재시키는 구조를 가지고 있기 때문에, 크로스토크노이즈를 크게 저감할수 있다. 또, 본 실시예에서는 반도체소자의 제조공정과는 다른 공정에 있어서 절연필름위에 미리 금속돌기를 형성해둘 수 있기 때문에, 양산성에 뛰어나다고하는 효과를 가진다.
또한, 본 실시예에서는 그라운드단자를 제1반도체소자 또는 제2반도체소자위에 형성하였으나, 외부회로에 그라운드단자를 형성하고, 이 그라운드단자에 도체층(18)을 접속해도 마찬가지의 효과가 얻어지는 것은 말할 것도 없다.
[실시예 3]
제8도는, 본 발명의 제3실시예에 있어서의 반도체장치의 단면구조르 표시한 것이다. 다만, 제8도에 있어서, 제1도에 표시한 부재와 동일부재에는 동일부호를 부여해 있고, 그 설명은 생략한다. 제8도에 표시한 반도체장치는, 제1반도체소자(1)와 제2반도체소자(5)의 사이에, 질연수지(24),(25)에 매립된 구리의 도체박(23)을 배치한 것이다. 도체박(23)에는, 구리박외에, 알루미늄박등 도전성금속박을 사용할 수 있다.
제9도는, 이 반도체장치에 있어서의 반도체소자의 접합방법이 일예를 표시한 공정도이다. 먼저, 공정(a)에 표시한 바와같이, 제1반도체소자(1)위의 제1전극패드(2)위에 무전해도급법에 의해 Ni코어Au범프의 범프(4a)를 형성한다. 또, 제2반도체소자(5)의 제2전극패드(6)위에도 마찬가지의 범프(4b)를 형성한다. 또한, 범프(4a),(4b)에는 Ni코어 Au범프이외에, Au등의 금속, 또는 Sn-Pb, In-Sn등의 땜납을 사용할 수 있다. 범프(4a),(4b)의 직경은, Ni코어 Au범프, Au범프의 경우는 5㎛에서부터 100㎛, 땜납범프의 경우는 100㎛정도이다.
다음에, 공정(b)에 표시한 바와 같이, 아크릴계, 에폭시계, 또는 실리콘계로 이루어진 절연 수지(24)를 표면안정화막(3)위에 도포한다. 그리고, 공정(c)에 표시한 바와 같이 절연수지(24)위에 범프(4a)이외의 부분의 제1반도체소자(1)위를 덮는 형상을 가진 구리박의 도체박(23)을 배치한다. 또, 공정(d)에 표시한 바와같이, 도체박(23)위에 아크릴계, 에폭시계,실리콘계 등의 절연수지(25)를 도포한다.
다음에, 공정(e)에 표시한 바와 같이, 범프(4a)와 범프(4b)를 위치맞춤시킨다. 그리고, 가압, 가열투울(13)을 사용해서 제1반도체소자(1)와 제2반도체소자(5)를 범프 1개당 0.1g에서부터 100g정도의 압력, 250℃에서부터 450℃정도의 온도에서 가압, 가열해서 Au-Au접합한다. 또한, 범프를 반도체소자(1),(5)중의 한쪽에만 형성한 Au-A1합금접합의 경우도, 가압가열조건은 상기 Au-Au접합의 경우와 동일하다. 땜납합금접합의 경우는, 60℃에서부터 250℃까지의 가열온도, 반도체소자(5)자체의 중량에서부터 수g까지의 범위의 압력에서 가압,가열한다. 이때, 절연수지(24),(25)을 동시에 경화시켜서 제2반도체소자(5)를 제1반도체소자(1)위에 탑재한다. 또한, 절연수지(24),(25)가 광경화성절연수지인 경우는, 가압, 가열투울(13)을 사용해서 제1반도체소자(1) 및 제2반도체소자(5)를 가압하면서 자외선을 조사해서 절연 수지(24),(25)를 경화시키고, 제2반도체소자(5)를 제1반도체소자(1)위에 탑재하는 것도 가능하다.
상기와 같이 본 실시예에 있어서의 반도체장치에서는, 2개의 반도체소자를 금속돌기를 개재해서 접속하고, 그 때에 상기의 2개의 반도체소자간에 도체박이 유지되고 있기 때문에 제1배선층(9)과 제2배선층(10)의 사이에 생기는 크로스토크노이즈를 저감할 수 있다. 또, 본 실시예에서는, 상기한 제1및 제2실시예에 있어서의 도체층에 대신해서 도체박을 얹어놓으므로서, 상기 제1및 제2실시예에 비교해서 용이하게 크로스토크노이즈저감의 효과를 얻을 수 있다.
[실시예 4]
제10도는, 본 발명의 제4실시예에 있어서의 반도체장치의 반도체소자접합부의 단면구조를 표시한 도면이다. 제1반도체소자(31)에는 제1전극패드(32)와 제1표면안정화막(33)과 배선층을 포함하는 제1소자영역(34)이 형성되어 있다. 제1반도체소자(31)보다도 면적이 큰 제2반도체소자(35)에는, 제2전극패드(36)와 제2표면안정화막(37)과 배선층을 포함하는 제2소자영역(38)과 외부회로에 접속하기 위한 패드(36a)가 형성되어 있다. 다만, 제2소자 영역(38)은, 제1반도체소자(31)와는 겹쳐지지 않는 위치에 형성되어어 있다. 제1전극패드(32)와 제2전극패드(36)는 금속돌기 즉 범프(39)에 의해 전기적으로 접속되어 있다. 제1반도체소자(31)와 제2반도체소자(35)의 간격 및 그 주변에는, 절연수지(40)가 충전되어 있다. 또한, 절연수지(40)는 필수의 구성부재는 아니고, 필요에 따라서 형성하면 된다.
제11도에, 이 반도체장치에 있어서의 2개의 반도체소자의 탑재방법을 표시한다.
먼저, 공정(a)에 표시한 바와 같이, 제1반도체소자(31)의 전극패드(32)위에 무전해도금법을 사용해서 Ni코어 Au로 이루어진 범프(39)를 형성한다. 범프(39)는 Au범프, 또는 Sn-Pb, In-Sn등으로 구성되는 땜납범프라도 된다. 또, 전사범프법에 의한 형성도 가능하다. 범프(39)의 직경은, Ni코어 Au범프, Au범프의 경우는 5㎛에서부터 100㎛땜납범프의 경우는 100㎛정도의 것을 사용한다. 또, 범프(39)는 제1반도체소자(31)위 및 제2반도체소자(35)위의 양쪽에 형성해도 된다.
다음에, 공정(b)에 표시한 바와 같이, 제1전극패드(32)와 제2전극패드(36)를 범프(39)를 개재해서 위치맞춤한다. 그리고, 공정(c)에 표시한 바와 같이, 가압, 가열투울(13)을 사용해서, 제1반도체소자(31)를 제2반도체소자(35)위에 탑재한다. 이때, 범프 1개당 0.1g에서부터 100g까지의 범위의 가압력, 및 250℃에서부터 450℃까지의 범위의 온도에서 가압가열하고, Au-Al합금접합을 한다. 또한, Au-Au접합의 경우의 가압가열조건도 Au-Al합금접합에 있어서의 조건과 동일하다. 땜납합금접합의 경우는, 60℃에서부터 250℃까지의 가열온도, 반도체소자(31)자체중량에서부터 수g까지의 범위의 가압력이다. 합금접합이외에도, COG수법으로서 널리 알려져 있는 절연수지를 개재한 접합법을 사용한 MBB(micro bump bonding)법등의 플립칩(flip chip)법을 사용해도 된다.
다음에, 공정(d)에 표시한 바와 같이, 제1반도체소자(31)와 제2반도체소자(35)의 간격 및 그 주변부에 절연수지(40)을 주입하고, 경화시킨다. 또한, 절연수지(40)가 광경화성절연수지인 경우는, 가압, 가열투울(13)을 사용해서 제1반도체소자(31) 및 제2반도체소자(35)를 가압하면서 자외선을 조사해서 절연수지(40)를 경화시키고, 제2반도체소자(35)를 제1반도체소자(31)위에 탑재하는 것도 가능하다.
이와 같이, 제1소자영역(34)의 아래쪽위치에는 배선층을 포함하는 제2소자영역(38)이 형성되어 있지 않기 때문에, 제1소자영역(34)과 제2소자영역(38)의 사이의 크로스토크노이즈의 발생을 억제할 수 있다.
[실시예 5]
제12도에 표시한 본 발명의 제5실시에는, 제10도에 표시한 제4실시예의 변형예이고 범용MCU(micro-computer)로 이루어진 제1반도체소자(41)를, 메모리 및 논리회로를 가진 제2반도체소자(420위에 탑재한 EPROM(erasable programmable read only memory)모듈이다, 또한 제12도에 있어서, 제10도에 표시한 부재와 동일부재에는 동일부호를 부여해있고, 그 설명은 생략한다. EPROM(43) 및 논리회로(44)는, 제1반도체소자(41)와 겹쳐지지 않는 제2반도체소자(42)위의 위치에 형성되어 있다. 또한, 논리회로(44)는 다른 메모리를 포함하고 있어도 된다. 또, 본 실시예에 있어서도, 제10도에 표시한 절연수지(40)를 필요에 따라서 충전해도 된다.
제1반도체소자(41)와 제2반도체소자(42)를 접합하는 방법은, 제11도에 표시한 공정(a)에서부터 공정(c)까지의 공정과 동일하며, 그 설명을 생략한다.
본 실시예에서는, EPROM(43) 및 논리회로(44)가, 제2반도체소자(42)위에 있어서의 제1반도체소자(41)와 겹쳐지지 않는 위치에 형성되어 있기 때문에, 도체층을 형성하지 않아도 크로스토크노이즈의 발생이 억제된다. 또, EPROM이 제1반도체소자의 아래쪽에 형성되어 있는 종래의 반도체장치와는 다르고, 이 반도체장치에서는 EPROM(43)의 위쪽이 개방되어 있기 때문에, 위쪽에서부터 자외선을 조사해서 EPROM(43)의 프로그램이나 데이터를 용이하게 소거 또는 개서할 수 있다. 또한, 적어도 EPROM(43)이 제1반도체소자(41)와 겹치지 않는 위치에 형성되어 있는 경우에는, 자외선조사에 의한 소거가 가능하다. 또, 논리회로(44)가 제1반도체소자(41)의 아래쪽에 형성되어 있는 경우에는 제1반도체소자(41)와 제2반도체소자(42)의 사이에 도체층을 형성하므로서, 크로스토크노이즈의 발생을 억제할 수 있다.
[실시예 6]
제13도에 표시한 본 발명의 제6실시에는, 제10도에 표시한 제4실시예의 또하나의 변형예이고, 범용MCU로부터 제1반도체소자(45)를, ICE(in-circuit emulator)소자로 이루어진 제2반도체소자(46)위에 탑재한 ICE도듈이다. 또한, 제13도에 있어서, 제10도에 표시한 부재와 동일부재에는 동일부호를 부여해 있고, 그 설명은 생략한다. ICE회로 및 메모리로 이루어진 회로(47)는, 제1반도체소자(45)와 겹쳐지지 않는 제2반도체소자(46)위의 위치에 형성되어 있다. 또한, 패드(36a)는 사용자용의 외부단자이고, 제2의 전극패드(36)와 패드(36a)의 합계수를 제1전극패드(32)의 수보다도 많게하고 있다. 또, 회로(47)의 면적이 제2반도체소자(46)의 면적에서 범용MCU의 면적을 뺀면적보다도 작게되도록, 회로(47)를 형성하고 있다.
제1반도체소자(45)와 제2반도체소자(46)를 접합하는 방법은 제11도에 표시한 공정(a)에서부터 공정(c)까지의 공정과 동일하고, 그 설명을 생략한다.
본 실시예의 경우도, ICE회로 및 메모리로 이루어진 회로(47)가, 제2반도체소자(46)위에 있어서의 제1반도체소자(45)와 겹쳐지지 않는 위치에 형성되어 있기 때문에, 크로스토크노이즈의 발생이 억제된다.
[실시예 7]
제14도는, 본 발명의 제7실시예에 있어서의 반도체장치을 제1반도체소자(51)의 바로위에서 투시한 경우의 평면구조를 표시한 것이다. 제1반도체소자(51)의 위에는 , 제1전극패드(52) 및 제1배선(53)이 형성되어 있다. 제2반도체소자(55)위에는, 제2전극패드(56) 및 제2배선(57)이 형성되어 있다. 그리고, 제1반도체소자(51)와 제2반도체소자(55)가, 배선(53)의 방향과 배선(57)의 방향이 거의 직교하도록 배치되어 있다. 제1전극패드(52)와 제2전극패드(56)는, 금속돌기 즉 범프(54)에 의해 접속되어 있다. 제1반도체소자(51)와 제2반도체소자(55)의 간격 및 그 주변에는, 절연수지(58)가 충전되어 있다. 또한, 절연수지(58)은 필수의 구성부재는 아니고, 필요에 따라서 형성하면 된다.
제1반도체소자(51)와 제2반도체소자(55)를 접합하는 방법은, 제11도에 표시한 공정(a)에서부터 공정(d)까지의 공정과 동일하며, 그 설명을 생략한다.
이와 같이 제1반도체소자(51)와 제2반도체소자(55)를, 배선(53)의 방향과 배선(57)의 방향이 거의 직교하도록 배치하므로서, 배선(53)과 배선(57)의 사이에 발생하는 크로스토크노이즈를 현저하게 저감시킬 수 있다. 또한, 배선(53)의 방향과 배선(57)의 방향의 교차각도가 직각에서부터 어긋나는 동시에, 크로스토크노이즈는 증대한다. 따라서, 배선(53)의 방향과 배선(57)의 방향을 거의 직교시키는 것이 가장 바람직하다. 그러나, 본 발명은, 이 직교배치에 한정되는 것은 아니고, 크로스토크노이즈의 크기가 반도체장치에 오동작이 발생하지 않는 레벨이면, 배선(53)의 방향과 배선(57)의 방향의 교차각도를 직각보다도 적게할 수 있다. 다만, 양자의 방향이 평행인 경우는 크로스토크노이즈가 가장 크고, 바람직한 배치는 아니다.
[실시예 8]
제15도(a)는, 본 발명의 제8실시예에 있어서의 반도체장치의 단면 및 회로를 표시한 모식도이다. 제1반도체소자(6)위에는, 제1전극패드(62) 및 제1배선(63)이 형성되어 있다. 제2반도체소자(65)위에는, 제2전극패트(66) 및 제2배선(67)이 형성되어 있다. 그리고, 제1배선(63)과 제2배선(67)이 접촉하지 않도록, 제1전극패드(62)와 제2전극패드(66)가 금속돌기 즉 범프(64)를 개재해서 접속되어 있다. 또한, 제1반도체소자(61)와 제2반도체소자(65)를 접합하는 방법은, 제11도에 표시한 공정(a)에서부터 공정(c)까지의 공정과 동일하며, 그 설명은 생략한다.
제15도(b)는, 제1배선(63) 및 제2배선(67)의 길이가 다같이 1mm이고, 또한 양배선(63),(67)의 방향이 서로 평행인 경우의 등가회로를 표시한 도면이다. 제15도(b)에는, 제1배선 (63)의 저항(68), 인덕턴스(69) 및 대기판용량(70)이 표시되고 제2배선(67)의 저항(71), 인덕턴스(72) 및 대기판용량(73)이 표시되고, 배선(63),(67)사이에 유기되는 상기 인덕턴스(74) 및 상호용량(75)이 표시되어 있다.
상호인덕턴스(74)와 상호용량(75)에 의해 유기되는 크로스토크노이즈를 억제하기 위해, 본 실시예에서는 제1반도체소자(61)의 구동전압과 제2반도체소자(65)의 구동전압의 차가, 양자중의 구동전압이 낮은쪽의 반도체소자가 가지는 임계치전압보다 작게되도록 하고 있다. 예를들면, 제2반도체소자(65)의 구동전압이 2V이고, 또한 ON과 OFF가 1V를 경계로 결정되는 경우에는, 제1반도체소자(61)의 구동전압을 3V미만으로 한다. 이 경우는, 양자의 구동전압차가 1V미만으로 되어서 임계치1V1보다도 작아지기 때문에, 크로스토크노이즈가 작아진다.
비교예에서, 제16도에, 제2반도체소자(65)의 구동전압Q2가 2V, 제1반도체소자(61)의 구동전압Q1이 5V의 경우, 각각의 입력버퍼직전의 크로스토크노이즈Q3의 발생상태를 표시한다. 이 경우, 구동전압차가 3V이며, 낮은 구동전압Q2보다도 크므로 명백하게 임계치보다도 크고, 크로스토크노이즈Q3이 제3반도체소자(65)의 배선(67)위에 크게 유기되고 있는 것을 알 수 있다.
본 실시예의 구체예로서, 제17도에, 제1반도체소자(61)의 구동전압Q4 및 제2반도체소자(65)의 구동전압Q5가 다같이 3.3V의 경우의 각각의 입력버퍼직전의 크로스토크노이즈Q6의 발생상태를 표시한다. 이 경우, 구동전압의 차가 0V이며, 명백하게 임계치보다도 작고, 크로스토크노이즈Q6이 반도체장치의 동작에 영향을 주지않는 레벨이 되어 있는 것을 알 수 있다.
이와같이, 제1반도체소자(61)와 제2반도체소자(65)를 대향시키고, 또한 범프(64)를 개재해서 전기적으로 접속한 구조에 있어서, 제1반도체소자(61)의 구동전압과 제2반도체소자(65)의 구동전압의 차가 구동전압이 작은쪽의 반도체소자의 임계치전압보다 작은 경우에는, 제1반도체소자(61) 및 제2반도체소자(65)의 배선간에 발생하는 크로스토크노이즈를 반도체 장치가 오동작하지 않는 레벨까지 저감할 수 있다.
본 발명은, 상기 실시예에 한정되는 것은 아니고, 여러가지의 변형예가 가능한 것은 말할것도 없다. 따라서, 본 발명의 참다운정신 및 범위내에 존재하는 변형예는, 모두 특허청구의 범위에 포함되는 것이다.

Claims (17)

  1. 제1전극패드와 제1배선층을 주면(主面)에 가진 제1반도체소자와, 상기 제1반도체소자와 대향하도록 배치된 제2전극패드와 제2배선층을 주면에 가진 제2반도체소자와, 상기 제1전극패드와 상기 제2전극패드를 전기적으로 접속하는 접속부재와, 상기 제1반도체소자와 상기 제2반도체소자의 각각 대향하는 상기 주면의 사이에 배치된 절연부재와, 상기 제1반도체소자와 상기 제2반도체소자의 각각 대향하는 상기 주면사이에 배치된 도전부재로 이루어진 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 절연부재가 상기 제1반도체소자 및 상기 제2반도체소자중의 적어도 한쪽의 상기 주면위에 형성된 절연층으로 이루어지고, 상기 도전부재가 상기 절연층위에 형성된 도체층으로 이루어진 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 절연부재가 주변부에 상기 접속부재를 구비하는 절연필름으로 이루어지고, 상기 도전부재가 상기 절연필름위의 적어도 한쪽면위에 형성된 도체층으로 이루어진 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 절연부재가 절연수지로 이루어지고, 상기 도전부재가 상기 절연수지내에 채워넣은 도체박으로 이루어진 것을 특징으로 하는 반도체장치.
  5. 제1항, 제2항, 제3항 또는 제4항에 있어서, 상기 접속부재가 금속돌기로 이루어진 것을 특징으로 하는 반도체장치.
  6. 제1항 제2항, 제3항 또는 제4항에 있어서, 상기 도전부재가, 상기 제1반도체소자가, 상기 제2반도체소자 및 외부회로중의 적어도 1개의 그라운드단자에 접속되어 있는 것을 특징으로 하는 반도체장치.
  7. 제1전극패드와 제1배선층을 주면에 가진 제1반도체소자와, 제2전극패드와 제2배선층을 주면에 가진 제2반도체소자를 그 각각 주면이 대향하도록 배치하는 공정과, 상기 제1반도체소자와 상기 제2반도체소자의 각각 대향하는 상기 주면의 사이에 절연부재를 배치하는 공정과, 상기 제1반도체소자와 상기 제2반도체소자의 각각 대향하는 상기 주면의 사이에 도전부재를 배치하는 공정과, 상기 제1전극패드와 상기 제2전극패드를 접속부재에 의해 전기적으로 접속하는 공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제7항에 있어서, 상기 절연부재를 배치하는 공정이, 상기 제1반도체소자 및 상기 제2반도체소자중의 적어도 한쪽의 상기 배선층위에 절연층을 형성하는 공정으로 이루어지고, 상기 도전부재를 배치하는 공정이, 상기 절연층위에 도체층을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제7항에 있어서, 상기 접속하는 공정이, 절연필름의 양면에 형성된 돌기전극을 개재해서 접속하는 공정으로 이루어지고, 상기 도전부재를 배치하는 공정이, 상기 절연필름의 적어도 한쪽면에 있어서의 적어도 상기 돌기전극을 제외하는 영역에 도체층을 형성하는 공정으로 이루어지고, 상기 절연부재를 배치하는 공정이, 상기 제1반도체소자위에 절연수지를 도포하는 공정과, 상기 절연수지위에 상기 절연필름을 상기 제1전극패드와 상기 돌기전극이 또 상기 제2전극패드와 상기 돌기전극이 각각 대향하도록 얹어놓는 공정과, 상기 절연필름 위에 또 절연수지를 도포하는 공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조 방법.
  10. 제7항에 있어서, 상기 절연부재를 배치하는 공정 및 상기 도전부재를 배치하는 공정이, 상기 제1반도체 소자위의 영역에 절연수지를 도포하는 공정과, 상기 절연수지위에 있어서의 상기 제1전극패드부분을 제외하는 영역에 도체박을 얹어놓는 공정과, 상기 도체박위에 절연수지를 도포해서 상기 절연수지속으로 채워넣는 공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제7항 또는 제8항에 있어서, 상기 도전부재를 배치하는 공정이, 상기 도전부재를 무전해도금법에 의해 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제7항, 제8항, 제9항 또는 제10항에 있어서, 상기 도전부재를, 상기 제1반도체소자, 상기 제2반도체소자 및 외부회로중의 적어도 1개의 그라운드단자에 접속하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조 방법.
  13. 제1전극패드와 제1배선층과 제1소자영역을 주면에 가진 제1반도체소자와, 상기 제1반도체소자와 대향하도록 배치된 제2전극패드와 제2배선층과 제2소자영역을 주면에 가진 제2반도체소자로 이루어지고, 상기 제2반도체소자가 상기 제1반도체소자 보다도 면적이 크고, 또한 상기 제2반도체소자위에 있어서 상기 제1배선층 및 상기 제1소자영역과 겹치는 위치에서부터 떨어진 위치에, 상기 제2배선층 및 상기 제2소자 영역을 형성해서 이루어진 것을 특징으로 하는 반도체장치.
  14. 제13항에 있어서, 상기 제2소자영역에, 자외선조사에 의한 소거가 가능하고 또한 개서가능한 메모리가 형성되어 있는 것을 특징으로 하는 반도체장치.
  15. 제13항에 있어서, 상기 제2전극패드수가 상기 제1전극패드수보다도 많고, 또한 상기 제2소자영역의 면적이, 상기 제2반도체소자의 면적에서부터 상기 제1배선층 및 상기 제1소자영역의 합계면적을 뺀면적보다도 작은 것을 특징으로 하는 반도체장치.
  16. 제1전극패드와 제1배선층과 제1소자영역을 주면에 가진 제1반도체소자와, 상기 제1반도체소자와 대향하도록 배치된 제2전극패드와 제2배선층과 제2소자영역을 주면에 가진 제2반도체소자로 이루어지고, 상기 제1배선층의 배선과 제2배선층의 배선이 서로 접촉하는 일없이 임의의 교차각에서 교차하는 상태로 상기 제1반도체소자와 상기 제2반도체소자를 배치해서 이루어진 것을 특징으로 하는 반도체장치.
  17. 제1전극패드와 제1배선층과 제1소자영역을 주면에 가진 제1반도체소자와, 상기 제1반도체소자와 대향하도록 배치된 제2전극패드와 제2배선층과 제2소자영역을 주면에 가진 제2반도체소자로 이루어지고, 상기 제1반도체소자의 구동전압과 상기 제2반도체소자의 구동전압과의 차가, 양자중에 구동전압이 낮은쪽의 반도체소자의 ON 또는 OFF를 결정하는 임계치전압보다도 작은 것을 특징으로 하는 반도체장치.
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