JPH09134998A - 半導体装置 - Google Patents
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- JPH09134998A JPH09134998A JP7288564A JP28856495A JPH09134998A JP H09134998 A JPH09134998 A JP H09134998A JP 7288564 A JP7288564 A JP 7288564A JP 28856495 A JP28856495 A JP 28856495A JP H09134998 A JPH09134998 A JP H09134998A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
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- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】相対向した半導体素子間に誘起されるクロスト
ークノイズを低減することができる半導体装置を提供す
る。 【解決手段】第１の半導体素子１と、この第１の半導体
素子１を対向してバンプ４を介して電気的に接続する第
２の半導体素子５とを備え、第２の半導体素子５は、第
１の半導体素子１よりも面積が大きく、かつ第１の半導
体素子１の素子領域７により覆われる部分以外の部分に
配線層および素子領域８を形成している。
ークノイズを低減することができる半導体装置を提供す
る。 【解決手段】第１の半導体素子１と、この第１の半導体
素子１を対向してバンプ４を介して電気的に接続する第
２の半導体素子５とを備え、第２の半導体素子５は、第
１の半導体素子１よりも面積が大きく、かつ第１の半導
体素子１の素子領域７により覆われる部分以外の部分に
配線層および素子領域８を形成している。
Description
【０００１】
【発明の属する技術分野】この発明は、電子部品を実装
する実装分野におけるマルチチップモジュール等に適用
される半導体装置に関するものである。
する実装分野におけるマルチチップモジュール等に適用
される半導体装置に関するものである。
【０００２】
【従来の技術】近年、電子機器は益々、小型化、高機能
化、動作速度の高速化、さらにモジュール化が進行して
いる。また、これらマルチチップモジュールの中に、半
導体素子上にさらに別の半導体素子を搭載し、１つのパ
ッケージ内に搭載する構成のものも提案されている。以
後、このようなマルチチップモジュールを通常の基板を
用いたマルチチップモジュールと区別するため便宜上シ
ステムモジュールと呼ぶこととする。
化、動作速度の高速化、さらにモジュール化が進行して
いる。また、これらマルチチップモジュールの中に、半
導体素子上にさらに別の半導体素子を搭載し、１つのパ
ッケージ内に搭載する構成のものも提案されている。以
後、このようなマルチチップモジュールを通常の基板を
用いたマルチチップモジュールと区別するため便宜上シ
ステムモジュールと呼ぶこととする。
【０００３】以下図面を参照しながら、従来のシステム
モジュールの一例について説明する。図８は、従来のシ
ステムモジュールの半導体素子接合部の断面構成を示す
ものである。図８において、81は第１の半導体素子であ
る。82は第１の半導体素子81の電極パッド、83は電極パ
ッド82上に形成されたバリアメタル層、84は第１の半導
体素子81上のパッシベーション膜、85ははんだ等から形
成される金属突起（以下バンプと呼ぶ）を示す。86は第
２の半導体素子である。87は第２の半導体素子86の電極
パッド、88は電極パッド87上に形成されたバリアメタル
層、89は第２の半導体素子86上のパッシベーション膜を
示す。また、90は絶縁樹脂を示す。半導体素子81は半導
体素子86にバンプ85を介してフリップチップ実装法によ
り搭載される。
モジュールの一例について説明する。図８は、従来のシ
ステムモジュールの半導体素子接合部の断面構成を示す
ものである。図８において、81は第１の半導体素子であ
る。82は第１の半導体素子81の電極パッド、83は電極パ
ッド82上に形成されたバリアメタル層、84は第１の半導
体素子81上のパッシベーション膜、85ははんだ等から形
成される金属突起（以下バンプと呼ぶ）を示す。86は第
２の半導体素子である。87は第２の半導体素子86の電極
パッド、88は電極パッド87上に形成されたバリアメタル
層、89は第２の半導体素子86上のパッシベーション膜を
示す。また、90は絶縁樹脂を示す。半導体素子81は半導
体素子86にバンプ85を介してフリップチップ実装法によ
り搭載される。
【０００４】図９は、従来のシステムモジュールのチッ
プ同士の接合工程部分の工程の一例を示す。同図（ａ）
は第１の半導体素子81および第２の半導体素子86上の少
なくとも一方にＥＢ蒸着法等を用い、Ｔｉ、Ｐｄ、Ａｕ
等のバリアメタル層83(88)を形成する。同図（ｂ）は、
次に第１の半導体素子81および第２の半導体素子86の少
なくとも一方の電極パッド82(87)を除く部分をフォトリ
ソグラフィの技術を用いフォトレジスト91により覆う。
同図（ｃ）は第１の半導体素子81および第２の半導体素
子86の少なくとも一方の電極パッド82(87)上に電解めっ
き法等により、Ｐｂ、Ｓｎをめっきする。同図（ｄ）は
フォトレジスト91を除去し、バリアメタルを王水、フッ
酸等により除去し、バンプ85を形成する。同図（ｅ）は
第１の半導体素子81および第２の半導体素子86上のバン
プ85同士、またはたとえば第１の半導体素子81上のみに
バンプ85が形成された場合、バンプ85と第２の半導体素
子86の電極パッド87を位置合わせし、加圧ツール92によ
り加圧および加熱を行う。同図（ｆ）は最後に絶縁樹脂
90を第１の半導体素子81および第２の半導体素子86の間
に注入し、絶縁樹脂90を硬化させ第２の半導体素子86上
への第１の半導体素子81の搭載を完了する（ｆ）。
プ同士の接合工程部分の工程の一例を示す。同図（ａ）
は第１の半導体素子81および第２の半導体素子86上の少
なくとも一方にＥＢ蒸着法等を用い、Ｔｉ、Ｐｄ、Ａｕ
等のバリアメタル層83(88)を形成する。同図（ｂ）は、
次に第１の半導体素子81および第２の半導体素子86の少
なくとも一方の電極パッド82(87)を除く部分をフォトリ
ソグラフィの技術を用いフォトレジスト91により覆う。
同図（ｃ）は第１の半導体素子81および第２の半導体素
子86の少なくとも一方の電極パッド82(87)上に電解めっ
き法等により、Ｐｂ、Ｓｎをめっきする。同図（ｄ）は
フォトレジスト91を除去し、バリアメタルを王水、フッ
酸等により除去し、バンプ85を形成する。同図（ｅ）は
第１の半導体素子81および第２の半導体素子86上のバン
プ85同士、またはたとえば第１の半導体素子81上のみに
バンプ85が形成された場合、バンプ85と第２の半導体素
子86の電極パッド87を位置合わせし、加圧ツール92によ
り加圧および加熱を行う。同図（ｆ）は最後に絶縁樹脂
90を第１の半導体素子81および第２の半導体素子86の間
に注入し、絶縁樹脂90を硬化させ第２の半導体素子86上
への第１の半導体素子81の搭載を完了する（ｆ）。
【０００５】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、第１の半導体素子81と第２の半導体素子
86は対向した状態で、かつ２つの半導体素子81,86 の間
隔が狭い状態で実装されているため、それぞれの半導体
素子81,86 上の信号線を流れる信号が相互に干渉しあい
クロストークノイズを生じ、モジュールの誤動作を生じ
るという問題点を有していた。
うな構成では、第１の半導体素子81と第２の半導体素子
86は対向した状態で、かつ２つの半導体素子81,86 の間
隔が狭い状態で実装されているため、それぞれの半導体
素子81,86 上の信号線を流れる信号が相互に干渉しあい
クロストークノイズを生じ、モジュールの誤動作を生じ
るという問題点を有していた。
【０００６】したがって、この発明の目的は、相対向し
た半導体素子間に誘起されるクロストークノイズを低減
することができる半導体装置を提供するものである。
た半導体素子間に誘起されるクロストークノイズを低減
することができる半導体装置を提供するものである。
【０００７】
【課題を解決するための手段】請求項１記載の半導体装
置は、第１の半導体素子と、この第１の半導体素子を対
向して金属突起を介して電気的に接続する第２の半導体
素子とを備え、第２の半導体素子は、第１の半導体素子
よりも面積が大きく、かつ第１の半導体素子の素子領域
により覆われる部分以外の部分に配線層および素子領域
を形成したことを特徴とするものである。
置は、第１の半導体素子と、この第１の半導体素子を対
向して金属突起を介して電気的に接続する第２の半導体
素子とを備え、第２の半導体素子は、第１の半導体素子
よりも面積が大きく、かつ第１の半導体素子の素子領域
により覆われる部分以外の部分に配線層および素子領域
を形成したことを特徴とするものである。
【０００８】請求項１記載の半導体装置によれば、第１
の半導体素子の素子領域に対向する位置に第２の半導体
素子の配線層または素子領域がないので、信号線間のク
ロストークノイズを零または誤動作が生じないレベルに
低減することができる。請求項２記載の半導体装置は、
第１の半導体素子と、この第１の半導体素子を対向して
金属突起を介して電気的に接続する第２の半導体素子と
を備え、第１の半導体素子の配線と第２の半導体素子の
配線とが交差していることを特徴とするものである。
の半導体素子の素子領域に対向する位置に第２の半導体
素子の配線層または素子領域がないので、信号線間のク
ロストークノイズを零または誤動作が生じないレベルに
低減することができる。請求項２記載の半導体装置は、
第１の半導体素子と、この第１の半導体素子を対向して
金属突起を介して電気的に接続する第２の半導体素子と
を備え、第１の半導体素子の配線と第２の半導体素子の
配線とが交差していることを特徴とするものである。
【０００９】請求項２記載の半導体装置によれば、配線
間の交差によりクロストークノイズを誘起しにくくな
り、誤動作が生じないレベルに低減できる。請求項３記
載の半導体装置は、第１の半導体素子と、この第１の半
導体素子を対向して金属突起を介して電気的に接続する
第２の半導体素子とを備え、第１の半導体素子の駆動電
圧と第２の半導体素子の駆動電圧の差が、半導体素子の
オンまたはオフを決定するしきい値電圧より小さいこと
を特徴とするものである。
間の交差によりクロストークノイズを誘起しにくくな
り、誤動作が生じないレベルに低減できる。請求項３記
載の半導体装置は、第１の半導体素子と、この第１の半
導体素子を対向して金属突起を介して電気的に接続する
第２の半導体素子とを備え、第１の半導体素子の駆動電
圧と第２の半導体素子の駆動電圧の差が、半導体素子の
オンまたはオフを決定するしきい値電圧より小さいこと
を特徴とするものである。
【００１０】請求項３記載の半導体装置によれば、クロ
ストークノイズを誘起しても誤動作しない。
ストークノイズを誘起しても誤動作しない。
【００１１】
【発明の実施の形態】以下この発明の実施の形態につい
て、図面を参照しながら説明する。図１は、この発明の
第１の実施の形態におけるシステムモジュールの半導体
素子接合部の断面構造を示したものである。図１におい
て、１は第１の半導体素子、２は第１の半導体素子１の
電極パッド、３は第１の半導体素子１のパッシベーショ
ン膜、４は金属突起すなわちバンプを示す。５は第２の
半導体素子、６は第２の半導体素子５の電極パッド、７
は第１の半導体素子１上の素子領域、８は第２の半導体
素子５上に形成された素子領域、１０は絶縁樹脂を示
す。
て、図面を参照しながら説明する。図１は、この発明の
第１の実施の形態におけるシステムモジュールの半導体
素子接合部の断面構造を示したものである。図１におい
て、１は第１の半導体素子、２は第１の半導体素子１の
電極パッド、３は第１の半導体素子１のパッシベーショ
ン膜、４は金属突起すなわちバンプを示す。５は第２の
半導体素子、６は第２の半導体素子５の電極パッド、７
は第１の半導体素子１上の素子領域、８は第２の半導体
素子５上に形成された素子領域、１０は絶縁樹脂を示
す。
【００１２】すなわち、この半導体装置は、第１の半導
体素子１と、この第１の半導体素子１を対向してバンプ
４を介して電気的に接続する第２の半導体素子５とを備
え、第２の半導体素子５は、第１の半導体素子１よりも
面積が大きく、かつ第１の半導体素子１の素子領域７に
より覆われる部分以外の部分に配線層および素子領域８
を形成している。
体素子１と、この第１の半導体素子１を対向してバンプ
４を介して電気的に接続する第２の半導体素子５とを備
え、第２の半導体素子５は、第１の半導体素子１よりも
面積が大きく、かつ第１の半導体素子１の素子領域７に
より覆われる部分以外の部分に配線層および素子領域８
を形成している。
【００１３】図２は第１の実施の形態におけるシステム
モジュールの半導体素子搭載部の製造工程の一例を示
す。同図（ａ）は、第１の半導体素子１の電極パッド２
上に無電解めっき法等を用いてＮｉコアＡｕ等よりなる
バンプ４を形成する。バンプ４はＡｕのみの構成でもよ
く、またＳｎ，ＰｂまたはＩｎ，Ｓｎ等から構成される
はんだバンプ４等でもよい。また、転写バンプ法による
形成も可能である。バンプ４の径は、ＮｉコアＡｕバン
プおよびＡｕバンプの場合は５μｍから１００μｍ、は
んだバンプの場合は１００μｍ程度のものを用いる。ま
た、バンプ４は第１の半導体素子１上および第２の半導
体素子５上の両方に形成することも可能である。同図
（ｂ）は次ぎに第１の半導体素子１を第２の半導体素子
５に対向して位置合わせするものである。第２の半導体
素子５は、第１の半導体素子１の素子領域７が対向する
部分を除いて、素子領域８および配線層を形成した第１
の半導体素子１より面積が大なる形状をなしており、第
２の半導体素子５の電極パッド６に対応する第１の半導
体素子１上のバンプ４を位置合わせする。同図（ｃ）は
加圧・加熱ツール９を用いて、第１の半導体素子１およ
び第２の半導体素子５をバンプ１個あたり０．１グラム
から１００グラム程度の加圧力、および２５０℃から４
５０℃程度の温度で加圧加熱し、Ａｕ−Ａｕ合金接合ま
たはＡｕ−Ａｌ合金接合する。はんだ合金接合の場合は
６０℃から２５０℃程度の温度、および半導体素子１の
自重から数グラム程度の圧力で加圧加熱し、これにより
第１の半導体素子１を第２の半導体素子５上に搭載す
る。このとき、合金接合以外にも、ＣＯＧ法として広く
知られている絶縁樹脂を介した接合法を用いたＭＢＢ
（マイクロバンプボンディング）法等のフリップチップ
法を用いてもよい。同図（ｄ）は次ぎに、第１の半導体
素子１と第２の半導体素子５の間に絶縁樹脂１０を注入
し、硬化させる。
モジュールの半導体素子搭載部の製造工程の一例を示
す。同図（ａ）は、第１の半導体素子１の電極パッド２
上に無電解めっき法等を用いてＮｉコアＡｕ等よりなる
バンプ４を形成する。バンプ４はＡｕのみの構成でもよ
く、またＳｎ，ＰｂまたはＩｎ，Ｓｎ等から構成される
はんだバンプ４等でもよい。また、転写バンプ法による
形成も可能である。バンプ４の径は、ＮｉコアＡｕバン
プおよびＡｕバンプの場合は５μｍから１００μｍ、は
んだバンプの場合は１００μｍ程度のものを用いる。ま
た、バンプ４は第１の半導体素子１上および第２の半導
体素子５上の両方に形成することも可能である。同図
（ｂ）は次ぎに第１の半導体素子１を第２の半導体素子
５に対向して位置合わせするものである。第２の半導体
素子５は、第１の半導体素子１の素子領域７が対向する
部分を除いて、素子領域８および配線層を形成した第１
の半導体素子１より面積が大なる形状をなしており、第
２の半導体素子５の電極パッド６に対応する第１の半導
体素子１上のバンプ４を位置合わせする。同図（ｃ）は
加圧・加熱ツール９を用いて、第１の半導体素子１およ
び第２の半導体素子５をバンプ１個あたり０．１グラム
から１００グラム程度の加圧力、および２５０℃から４
５０℃程度の温度で加圧加熱し、Ａｕ−Ａｕ合金接合ま
たはＡｕ−Ａｌ合金接合する。はんだ合金接合の場合は
６０℃から２５０℃程度の温度、および半導体素子１の
自重から数グラム程度の圧力で加圧加熱し、これにより
第１の半導体素子１を第２の半導体素子５上に搭載す
る。このとき、合金接合以外にも、ＣＯＧ法として広く
知られている絶縁樹脂を介した接合法を用いたＭＢＢ
（マイクロバンプボンディング）法等のフリップチップ
法を用いてもよい。同図（ｄ）は次ぎに、第１の半導体
素子１と第２の半導体素子５の間に絶縁樹脂１０を注入
し、硬化させる。
【００１４】以上のように、第２の半導体素子５上の第
１の半導体素子１の素子領域７が覆っている部分に配線
層および素子領域８を形成しない構造すなわち、素子領
域７が覆っている部分以外の部分に配線層および素子領
域８を形成する構造により、第１の半導体素子１と第２
の半導体素子５の信号線間のクロストークノイズをなく
すことができる。
１の半導体素子１の素子領域７が覆っている部分に配線
層および素子領域８を形成しない構造すなわち、素子領
域７が覆っている部分以外の部分に配線層および素子領
域８を形成する構造により、第１の半導体素子１と第２
の半導体素子５の信号線間のクロストークノイズをなく
すことができる。
【００１５】図３は、この発明の第２の実施の形態にお
けるシステムモジュールを第１の半導体素子３１の真上
から透写した平面構造を示したものである。図３におい
て、３２は第１の半導体素子３１の電極パッド、３３は
第１の半導体素子３１の上の配線、３４は金属突起すな
わちバンプを示す。３５は第２の半導体素子、３６は第
２の半導体素子３５の電極パッド、３７は第２の半導体
素子３５上に形成された配線、３８は絶縁樹脂を示す。
けるシステムモジュールを第１の半導体素子３１の真上
から透写した平面構造を示したものである。図３におい
て、３２は第１の半導体素子３１の電極パッド、３３は
第１の半導体素子３１の上の配線、３４は金属突起すな
わちバンプを示す。３５は第２の半導体素子、３６は第
２の半導体素子３５の電極パッド、３７は第２の半導体
素子３５上に形成された配線、３８は絶縁樹脂を示す。
【００１６】すなわち、この半導体装置は、第１の半導
体素子３１と、この第１の半導体素子３１を対向してバ
ンプ３４を介して電気的に接続する第２の半導体素子３
５とを備え、第１の半導体素子３１の配線３３と第２の
半導体素子３５の配線３７とが交差している。図４は、
第２の実施の形態におけるシステムモジュールの半導体
素子搭載部の製造工程の一例を示す。同図（ａ）は第１
の実施の形態と同様である。すなわち第１の半導体素子
３１の電極パッド３２上に無電解めっき法等を用いてＮ
ｉコアＡｕ等よりなるバンプ３４を形成する。バンプ３
４はＡｕのみの構成でもよく、またＳｎ，ＰｂまたはＩ
ｎ，Ｓｎ等から構成されるはんだバンプ等でもよい。ま
た、転写バンプ法による形成も可能である。バンプ３４
の径は、ＮｉコアＡｕバンプおよびＡｕバンプの場合は
５μｍから１００μｍ、はんだバンプの場合は１００μ
ｍ程度のものを用いる。また、バンプ３４は第１の半導
体素子３１および第２の半導体素子３５上の両方に形成
することも可能である。
体素子３１と、この第１の半導体素子３１を対向してバ
ンプ３４を介して電気的に接続する第２の半導体素子３
５とを備え、第１の半導体素子３１の配線３３と第２の
半導体素子３５の配線３７とが交差している。図４は、
第２の実施の形態におけるシステムモジュールの半導体
素子搭載部の製造工程の一例を示す。同図（ａ）は第１
の実施の形態と同様である。すなわち第１の半導体素子
３１の電極パッド３２上に無電解めっき法等を用いてＮ
ｉコアＡｕ等よりなるバンプ３４を形成する。バンプ３
４はＡｕのみの構成でもよく、またＳｎ，ＰｂまたはＩ
ｎ，Ｓｎ等から構成されるはんだバンプ等でもよい。ま
た、転写バンプ法による形成も可能である。バンプ３４
の径は、ＮｉコアＡｕバンプおよびＡｕバンプの場合は
５μｍから１００μｍ、はんだバンプの場合は１００μ
ｍ程度のものを用いる。また、バンプ３４は第１の半導
体素子３１および第２の半導体素子３５上の両方に形成
することも可能である。
【００１７】同図（ｂ）は次ぎに、第２の半導体素子３
５の電極パッド３６と対応する第１の半導体素子３１上
のバンプ３４を位置合わせする。このとき、第１の半導
体素子３１上の配線３３と第２の半導体素子３５上の配
線３７は交差すなわち直交の交差またはねじれのように
傾斜した交差の関係に配置されるようにする。同図
（ｃ）は第１の実施の形態と同様に、加圧・加熱ツール
３９を用いて、第１の半導体素子３１および第２の半導
体素子３５をバンプ１個あたり０．１グラムから１００
グラム程度の加圧力、および２５０℃から４５０℃程度
の温度で加圧加熱し、Ａｕ−Ａｕ合金接合またはＡｕ−
Ａｌ合金接合する。はんだ合金接合の場合は６０℃から
２５０℃程度の温度、および半導体素子３１の自重から
数グラム程度の圧力で加圧加熱し、これにより第１の半
導体素子３１を第２の半導体素子３５上に搭載する。こ
のとき、合金接合以外にも、ＣＯＧ法として広く知られ
ている絶縁樹脂を介した接合法を用いたＭＢＢ（マイク
ロバンプボンディング）法等のフリップチップ法を用い
てもよい。同図（ｄ）も第１の実施の形態と同様に、第
１の半導体素子３１と第２の半導体素子３５の間に絶縁
樹脂３８を注入し、硬化させる。
５の電極パッド３６と対応する第１の半導体素子３１上
のバンプ３４を位置合わせする。このとき、第１の半導
体素子３１上の配線３３と第２の半導体素子３５上の配
線３７は交差すなわち直交の交差またはねじれのように
傾斜した交差の関係に配置されるようにする。同図
（ｃ）は第１の実施の形態と同様に、加圧・加熱ツール
３９を用いて、第１の半導体素子３１および第２の半導
体素子３５をバンプ１個あたり０．１グラムから１００
グラム程度の加圧力、および２５０℃から４５０℃程度
の温度で加圧加熱し、Ａｕ−Ａｕ合金接合またはＡｕ−
Ａｌ合金接合する。はんだ合金接合の場合は６０℃から
２５０℃程度の温度、および半導体素子３１の自重から
数グラム程度の圧力で加圧加熱し、これにより第１の半
導体素子３１を第２の半導体素子３５上に搭載する。こ
のとき、合金接合以外にも、ＣＯＧ法として広く知られ
ている絶縁樹脂を介した接合法を用いたＭＢＢ（マイク
ロバンプボンディング）法等のフリップチップ法を用い
てもよい。同図（ｄ）も第１の実施の形態と同様に、第
１の半導体素子３１と第２の半導体素子３５の間に絶縁
樹脂３８を注入し、硬化させる。
【００１８】以上のように、第１の半導体素子３１上の
配線３３と第２の半導体素子３５上の配線３７が交差す
なわち直交またはねじれの関係にある構造よりなる半導
体装置を形成することにより、第１の半導体素子３１と
第２の半導体素子３５の配線３３，３７間のクロストー
クノイズを誤動作が生じないレベルに低減することがで
きる。
配線３３と第２の半導体素子３５上の配線３７が交差す
なわち直交またはねじれの関係にある構造よりなる半導
体装置を形成することにより、第１の半導体素子３１と
第２の半導体素子３５の配線３３，３７間のクロストー
クノイズを誤動作が生じないレベルに低減することがで
きる。
【００１９】図５はこの発明の第３の実施の形態を示
す。図５（ａ）は、第２の半導体素子５３上に第１の半
導体素子５１を対向しバンプ６４を介して搭載した状態
の断面模式図である。同図（ｂ）は第２の半導体素子５
３に対向した状態で搭載された第１の半導体素子５１上
の長さ１ｍｍの配線５２と配線５２と平行に位置する第
２の半導体素子５３の長さ１ｍｍの配線５４の関係を表
した等価回路の１例である。
す。図５（ａ）は、第２の半導体素子５３上に第１の半
導体素子５１を対向しバンプ６４を介して搭載した状態
の断面模式図である。同図（ｂ）は第２の半導体素子５
３に対向した状態で搭載された第１の半導体素子５１上
の長さ１ｍｍの配線５２と配線５２と平行に位置する第
２の半導体素子５３の長さ１ｍｍの配線５４の関係を表
した等価回路の１例である。
【００２０】図５（ｂ）において、５５は第１の半導体
素子５１上の配線５２の抵抗、５６は同じく第１の半導
体素子５１上の配線５２のインダクタンス、５７は同じ
く第１の半導体素子５１上の配線５２の対基板容量を示
し、５８は第２の半導体素子５３上の配線５４の抵抗、
５９は同じく第２の半導体素子５３上の配線５４のイン
ダクタンス、６０は同じく第２の半導体素子５３上の配
線５４の対基板容量を示す。また、６１は配線５２，５
４間に誘起される相互インダクタンス、６２は配線５
２，５４間に誘起される相互容量を示す。
素子５１上の配線５２の抵抗、５６は同じく第１の半導
体素子５１上の配線５２のインダクタンス、５７は同じ
く第１の半導体素子５１上の配線５２の対基板容量を示
し、５８は第２の半導体素子５３上の配線５４の抵抗、
５９は同じく第２の半導体素子５３上の配線５４のイン
ダクタンス、６０は同じく第２の半導体素子５３上の配
線５４の対基板容量を示す。また、６１は配線５２，５
４間に誘起される相互インダクタンス、６２は配線５
２，５４間に誘起される相互容量を示す。
【００２１】クロストークノイズは相互インダクタンス
６１と相互容量６２により誘起されるものであるが、第
３の実施の形態では第１の半導体素子５１と第２の半導
体素子５３の駆動電圧の差を、駆動電圧の低い方のしき
い値電圧より小さくしている。例えば、第２の半導体素
子５３の駆動電圧が２Ｖであり、オン（ＯＮ）とオフ
（ＯＦＦ）が１Ｖを境に決定される場合、第１の半導体
素子５１の半導体素子の駆動電圧を３Ｖ未満とする。
６１と相互容量６２により誘起されるものであるが、第
３の実施の形態では第１の半導体素子５１と第２の半導
体素子５３の駆動電圧の差を、駆動電圧の低い方のしき
い値電圧より小さくしている。例えば、第２の半導体素
子５３の駆動電圧が２Ｖであり、オン（ＯＮ）とオフ
（ＯＦＦ）が１Ｖを境に決定される場合、第１の半導体
素子５１の半導体素子の駆動電圧を３Ｖ未満とする。
【００２２】図６は第２の半導体素子５３の駆動電圧Ｑ
2 が２Ｖ、第１の半導体素子５１の駆動電圧Ｑ1 が５Ｖ
のときのそれぞれの入力バッファ直前のクロストークノ
イズＱ3 の発生状態を表した比較例であり、比較電圧の
差が３Ｖであり低い駆動電圧Ｑ2 よりも小さいので明ら
かにしきい値よりも大きく、クロストークノイズＱ3が
第２の半導体素子５３の配線５４上に大きく誘起されて
いることがわかる。
2 が２Ｖ、第１の半導体素子５１の駆動電圧Ｑ1 が５Ｖ
のときのそれぞれの入力バッファ直前のクロストークノ
イズＱ3 の発生状態を表した比較例であり、比較電圧の
差が３Ｖであり低い駆動電圧Ｑ2 よりも小さいので明ら
かにしきい値よりも大きく、クロストークノイズＱ3が
第２の半導体素子５３の配線５４上に大きく誘起されて
いることがわかる。
【００２３】図７は、第１の半導体素子５１の駆動電圧
Ｑ4 および第２の半導体素子５３の駆動電圧Ｑ5 が共に
３．３Ｖのときのそれぞれの入力バッファ直前のクロス
トークノイズＱ6 の発生状態を表したもので、比較電圧
の差が０Ｖであり明らかにしきい値よりも小さく、クロ
ストークノイズＱ6 が動作に影響を与えないレベルとな
っていることがわかる。
Ｑ4 および第２の半導体素子５３の駆動電圧Ｑ5 が共に
３．３Ｖのときのそれぞれの入力バッファ直前のクロス
トークノイズＱ6 の発生状態を表したもので、比較電圧
の差が０Ｖであり明らかにしきい値よりも小さく、クロ
ストークノイズＱ6 が動作に影響を与えないレベルとな
っていることがわかる。
【００２４】このように、第１の半導体素子５１と第２
の半導体素子５３を対向させバンプ６４を介して電気的
に接続した構造において、第１の半導体素子５１の駆動
電圧と第２の半導体素子５３の駆動電圧の差が駆動電圧
の小さい方の半導体素子のしきい値電圧より小さいこと
を特徴とする半導体装置を形成することにより、第１の
半導体素子５１と第２の半導体素子５３の信号線間のク
ロストークノイズを誤動作が生じないレベルに低減する
ことができる。
の半導体素子５３を対向させバンプ６４を介して電気的
に接続した構造において、第１の半導体素子５１の駆動
電圧と第２の半導体素子５３の駆動電圧の差が駆動電圧
の小さい方の半導体素子のしきい値電圧より小さいこと
を特徴とする半導体装置を形成することにより、第１の
半導体素子５１と第２の半導体素子５３の信号線間のク
ロストークノイズを誤動作が生じないレベルに低減する
ことができる。
【００２５】
【発明の効果】請求項１記載の半導体装置によれば、第
２の半導体素子が、第１の半導体素子よりも面積が大き
く、かつ第１の半導体素子の素子領域により覆われる部
分以外の部分に配線層および素子領域を形成したため、
第１の半導体素子の素子領域に対向する位置に第２の半
導体素子の配線層または素子領域がないので、信号線間
のクロストークノイズを零または誤動作が生じないレベ
ルに低減することができるという効果がある。
２の半導体素子が、第１の半導体素子よりも面積が大き
く、かつ第１の半導体素子の素子領域により覆われる部
分以外の部分に配線層および素子領域を形成したため、
第１の半導体素子の素子領域に対向する位置に第２の半
導体素子の配線層または素子領域がないので、信号線間
のクロストークノイズを零または誤動作が生じないレベ
ルに低減することができるという効果がある。
【００２６】請求項２記載の半導体装置によれば、第１
の半導体素子の配線と第２の半導体素子の配線とが交差
しているため、配線間の交差によりクロストークノイズ
を誘起しにくくなり、誤動作が生じないレベルに低減で
きる。請求項３記載の半導体装置によれば、第１の半導
体素子の駆動電圧と第２の半導体素子の駆動電圧の差
が、駆動電圧の小さい方の半導体素子のオンまたはオフ
を決定するしきい値電圧より小さいため、クロストーク
ノイズを誘起しても誤動作しない。
の半導体素子の配線と第２の半導体素子の配線とが交差
しているため、配線間の交差によりクロストークノイズ
を誘起しにくくなり、誤動作が生じないレベルに低減で
きる。請求項３記載の半導体装置によれば、第１の半導
体素子の駆動電圧と第２の半導体素子の駆動電圧の差
が、駆動電圧の小さい方の半導体素子のオンまたはオフ
を決定するしきい値電圧より小さいため、クロストーク
ノイズを誘起しても誤動作しない。
【図１】この発明の第１の実施の形態におけるシステム
モジュールの半導体装置の断面図である。
モジュールの半導体装置の断面図である。
【図２】その製造工程図である。
【図３】第２の実施の形態におけるシステムモジュール
の半導体装置を第１の半導体素子の真上から平面的にみ
た構成図である。
の半導体装置を第１の半導体素子の真上から平面的にみ
た構成図である。
【図４】第２の実施の形態におけるシステムモジュール
の半導体装置の製造工程図である。
の半導体装置の製造工程図である。
【図５】第３の実施の形態を示し、（ａ）はシステムモ
ジュールの半導体装置の概略断面図、（ｂ）は半導体装
置の対向した半導体素子上の配線間の等価回路の１例で
ある。
ジュールの半導体装置の概略断面図、（ｂ）は半導体装
置の対向した半導体素子上の配線間の等価回路の１例で
ある。
【図６】第２の半導体素子の駆動電圧が２Ｖ、第１の半
導体素子の駆動電圧が５Ｖのときのそれぞれの入力バッ
ファ直前のクロストークノイズの発生状態を表した参考
例の波形図である。
導体素子の駆動電圧が５Ｖのときのそれぞれの入力バッ
ファ直前のクロストークノイズの発生状態を表した参考
例の波形図である。
【図７】第１の半導体素子および第２の半導体素子が共
に３．３Ｖのときのそれぞれの入力バッファ直前のクロ
ストークノイズの発生状態を表した波形図である。
に３．３Ｖのときのそれぞれの入力バッファ直前のクロ
ストークノイズの発生状態を表した波形図である。
【図８】従来例におけるシステムモジュールの半導体装
置の接合部を示す断面図である。
置の接合部を示す断面図である。
【図９】その製造工程図である。
１ 第１の半導体素子 ２ 第１の半導体素子の電極パッド ３ 第１の半導体素子のパッシベーション膜 ４ 金属突起であるバンプ ５ 第２の半導体素子 ６ 第２の半導体素子の電極パッド ７ 第１の半導体素子１上に形成された素子領域 ８ 第２の半導体素子５上に形成された素子領域 ９ 加圧・加熱ツール １０ 絶縁樹脂 ３１ 第１の半導体素子 ３２ 第１の半導体素子の電極パッド ３３ 第１の半導体素子上の配線 ３４ バンプ ３５ 第２の半導体素子 ３６ 第２の半導体素子の電極パッド ３７ 第１の半導体素子上の配線 ３８ 絶縁樹脂 ３９ 加圧・加熱ツール ５１ 第１の半導体素子 ５２ 第１の半導体素子上の長さ１ｍｍの配線 ５３ 第２の半導体素子 ５４ 第２の半導体素子上の長さ１ｍｍの配線 ５５ 第１の半導体素子上の配線の抵抗 ５６ 第１の半導体素子上の配線のインダクタンス ５７ 第１の半導体素子上の配線の容量 ５８ 第２の半導体素子上の配線の抵抗 ５９ 第２の半導体素子上の配線のインダクタンス ６０ 第２の半導体素子上の配線の容量 ６１ 相互インダクタンス ６２ 相互容量
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 (72)発明者 藤本 博昭 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 山根 一郎 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 山下 太紀夫 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 松木 敏夫 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 春日 義昭 大阪府高槻市幸町１番１号 松下電子工業 株式会社内
Claims (3)
- 【請求項１】 第１の半導体素子と、この第１の半導体
素子を対向して金属突起を介して電気的に接続する第２
の半導体素子とを備え、前記第２の半導体素子は、前記
第１の半導体素子よりも面積が大きく、かつ前記第１の
半導体素子の素子領域により覆われる部分以外の部分に
配線層および素子領域を形成したことを特徴とする半導
体装置。 - 【請求項２】 第１の半導体素子と、この第１の半導体
素子を対向して金属突起を介して電気的に接続する第２
の半導体素子とを備え、前記第１の半導体素子の配線と
前記第２の半導体素子の配線とが交差していることを特
徴とする半導体装置。 - 【請求項３】 第１の半導体素子と、この第１の半導体
素子を対向して金属突起を介して電気的に接続する第２
の半導体素子とを備え、前記第１の半導体素子の駆動電
圧と前記第２の半導体素子の駆動電圧の差が、半導体素
子のオンまたはオフを決定するしきい値電圧より小さい
ことを特徴とする半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7288564A JPH09134998A (ja) | 1995-11-07 | 1995-11-07 | 半導体装置 |
| TW089213405U TW520816U (en) | 1995-04-24 | 1996-04-08 | Semiconductor device |
| EP96106001A EP0740343A3 (en) | 1995-04-24 | 1996-04-17 | Structure of chip on chip mounting preventing crosstalk noise |
| US08/636,651 US5821625A (en) | 1995-04-24 | 1996-04-23 | Structure of chip on chip mounting preventing from crosstalk noise |
| KR1019960012578A KR100199962B1 (ko) | 1995-04-24 | 1996-04-24 | 반도체 장치 및 그 제조방법 |
| US08/798,471 US5767009A (en) | 1995-04-24 | 1997-02-10 | Structure of chip on chip mounting preventing from crosstalk noise |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7288564A JPH09134998A (ja) | 1995-11-07 | 1995-11-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09134998A true JPH09134998A (ja) | 1997-05-20 |
Family
ID=17731892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7288564A Pending JPH09134998A (ja) | 1995-04-24 | 1995-11-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09134998A (ja) |
-
1995
- 1995-11-07 JP JP7288564A patent/JPH09134998A/ja active Pending
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