JPH02105548A - フリップチップ搭載用回路基板 - Google Patents
フリップチップ搭載用回路基板Info
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- JPH02105548A JPH02105548A JP63258437A JP25843788A JPH02105548A JP H02105548 A JPH02105548 A JP H02105548A JP 63258437 A JP63258437 A JP 63258437A JP 25843788 A JP25843788 A JP 25843788A JP H02105548 A JPH02105548 A JP H02105548A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はフリップチップ搭載用回路基板に関し、特にフ
ェイスダウンで半導体素子を搭載した後のりフロー工程
において組立の歩留を上げるとともにはんだ接続の信頼
性をも向上させることを目的としたフリップチップ搭載
用回路基板の構造に関する。
ェイスダウンで半導体素子を搭載した後のりフロー工程
において組立の歩留を上げるとともにはんだ接続の信頼
性をも向上させることを目的としたフリップチップ搭載
用回路基板の構造に関する。
従来から、広く使われているフリップチップ搭載用回路
基板の一例を第４図に示す。
基板の一例を第４図に示す。
この例では、回路基板１例えばセラミック基板またはシ
リコン基板上に導体層２．絶縁層３が順次に必要数形成
され、半導体素子のバンプ電極に対応する位置に最上層
導体４が形成されている。
リコン基板上に導体層２．絶縁層３が順次に必要数形成
され、半導体素子のバンプ電極に対応する位置に最上層
導体４が形成されている。
導体層４の例としてはＮ ｉ Ｃｒ ／ Ｐ ｄ ／
Ａ ｕ 、絶縁層３の例としてはポリイミド樹脂をあげ
ることができる。
Ａ ｕ 、絶縁層３の例としてはポリイミド樹脂をあげ
ることができる。
この回路基板上にはんだバンプが形成された半導体素子
をフェイスダウンで接続する手順の一例を第５図（ａ）
〜（ｃ）に示す。
をフェイスダウンで接続する手順の一例を第５図（ａ）
〜（ｃ）に示す。
第５図（ａ）に示すように、先ず、少なくとも半導体素
子が搭載される領域にフラックス５を塗布する。フラッ
クス５ははんだの活性化をはかり、回路基板上の最上層
導体４と半導体素子７上のはんだバンプ１０とのぬれ性
を良好にすることを目的としている。
子が搭載される領域にフラックス５を塗布する。フラッ
クス５ははんだの活性化をはかり、回路基板上の最上層
導体４と半導体素子７上のはんだバンプ１０とのぬれ性
を良好にすることを目的としている。
次に、第５図（ｂ）に示すように、コレット６で吸着し
た搭載すべき半導体素子７をフェイスダウンで回路基板
上の最上層導体４と位置あわせした後コレットにより荷
重をかけて前記半導体素子７を回路基板１に接触させる
。
た搭載すべき半導体素子７をフェイスダウンで回路基板
上の最上層導体４と位置あわせした後コレットにより荷
重をかけて前記半導体素子７を回路基板１に接触させる
。
次に、第５図（ｃ）に示すように、コレットを半導体素
子７から離脱させてマウント工程を終了する。この状態
は前記荷重により、はんだバンブ１０は数％つぶれて頭
が平坦になっており、フラックス５の粘着性により搭載
すべき回路基板上の位置に仮固定されている。
子７から離脱させてマウント工程を終了する。この状態
は前記荷重により、はんだバンブ１０は数％つぶれて頭
が平坦になっており、フラックス５の粘着性により搭載
すべき回路基板上の位置に仮固定されている。
次に、適当な方法、例えばベーパー・フェイズ・ソルダ
リング法または赤外線リフロー法により、半導体素子７
及び回路基板１を加熱し半導体素子７下のはんだバンブ
を溶融させる。この時、はんだバンブが共晶はんだなら
ば２１０℃ないし２３０℃のりフロー温度が必要である
。このはんだが溶融している状態は、溶融しているはん
だの表面張力と、半導体素子７の自重がバランスしてい
る状態である。はんだを溶融させた後加熱炉から回路基
板１及び半導体素子７をとりだし接続工程が終了する。
リング法または赤外線リフロー法により、半導体素子７
及び回路基板１を加熱し半導体素子７下のはんだバンブ
を溶融させる。この時、はんだバンブが共晶はんだなら
ば２１０℃ないし２３０℃のりフロー温度が必要である
。このはんだが溶融している状態は、溶融しているはん
だの表面張力と、半導体素子７の自重がバランスしてい
る状態である。はんだを溶融させた後加熱炉から回路基
板１及び半導体素子７をとりだし接続工程が終了する。
上述した従来の接続工程で最も大きな問題の一つは、は
んだ溶融時及び冷却開始直後の半導体素子７の位置ずれ
である。はんだバンブ１０が溶融している状態で、半導
体素子７を正規の位置に保持しているのは、はんだの表
面張力である。この状態で、第６図に示すように、半導
体素子７に衝撃または振動が加わり半導体素子７に位置
ずれが発生した場合、位置ずれが小さければセルファラ
イン効果により正規の位置に復元する。ところがセルフ
ァライン効果をもたらす復元力以上に位置ずれが大きく
なると、はんだバンプ１０はつぶれるか、あるいは位置
ずれした状態で、はんだが固着してしまう、従って、接
続不良となるか、あるいは初期的には接続されるものの
長期信頼性が問題となる。
んだ溶融時及び冷却開始直後の半導体素子７の位置ずれ
である。はんだバンブ１０が溶融している状態で、半導
体素子７を正規の位置に保持しているのは、はんだの表
面張力である。この状態で、第６図に示すように、半導
体素子７に衝撃または振動が加わり半導体素子７に位置
ずれが発生した場合、位置ずれが小さければセルファラ
イン効果により正規の位置に復元する。ところがセルフ
ァライン効果をもたらす復元力以上に位置ずれが大きく
なると、はんだバンプ１０はつぶれるか、あるいは位置
ずれした状態で、はんだが固着してしまう、従って、接
続不良となるか、あるいは初期的には接続されるものの
長期信頼性が問題となる。
従来、はんだバンプによるフェイスダウンボンディング
に用いられるのは、約５ ｍｍ角という比較的小さな半
導体素子に約２０個またはそれ以上のはんだバンブ電極
を有している場合がほとんどであった。ところが最近多
ビン化に対応すると共に、ボンディング領域が小さくで
きるという観点から１０開角以上の大型のＬＳＩ素子に
もはんだバンプによるフェイスダウンボンディングの適
用がはじまっている。この場合、ゲートアレイのように
１００固程度と電極数の多いものもあるが、たとえばメ
モリ素子のように電極数が２０個前後と少ないものもあ
る。メモリ素子のような場合には、従来の小さい半導体
素子に比べて少なくともベレットの自重が４倍以上とな
っており、はんだバンブ電極数が同じ場合には半導体素
子の位置ずれに対するはんだ電極１個に要する復元力は
、４倍必要になってくる。ところが、はんだ材料からき
まる復元力はほぼ一定であるがら、逆に言えば大型のＬ
ＳＩ素子を復元できる位置ずれの程度は従来の小型の半
導体素子の１／４以下になってしまう。
に用いられるのは、約５ ｍｍ角という比較的小さな半
導体素子に約２０個またはそれ以上のはんだバンブ電極
を有している場合がほとんどであった。ところが最近多
ビン化に対応すると共に、ボンディング領域が小さくで
きるという観点から１０開角以上の大型のＬＳＩ素子に
もはんだバンプによるフェイスダウンボンディングの適
用がはじまっている。この場合、ゲートアレイのように
１００固程度と電極数の多いものもあるが、たとえばメ
モリ素子のように電極数が２０個前後と少ないものもあ
る。メモリ素子のような場合には、従来の小さい半導体
素子に比べて少なくともベレットの自重が４倍以上とな
っており、はんだバンブ電極数が同じ場合には半導体素
子の位置ずれに対するはんだ電極１個に要する復元力は
、４倍必要になってくる。ところが、はんだ材料からき
まる復元力はほぼ一定であるがら、逆に言えば大型のＬ
ＳＩ素子を復元できる位置ずれの程度は従来の小型の半
導体素子の１／４以下になってしまう。
以上は、大型のＬＳＩ素子にはんだバンプによるフェイ
スダウンボンディングが適用されるようになってはじめ
て顕著になった不具合であり、従来の半導体素子に対し
てチップサイズが大きくなる程度に電極数が増えていな
いことに起因している。大型のＬＳＩ素子に対する復元
力が低下するために組立の歩留ひいては、信頼性が低下
し、大型のＬＳＩ素子に対するはんだバンブによるフェ
イスダウンボンディングの適用に大きな障害となってい
た。
スダウンボンディングが適用されるようになってはじめ
て顕著になった不具合であり、従来の半導体素子に対し
てチップサイズが大きくなる程度に電極数が増えていな
いことに起因している。大型のＬＳＩ素子に対する復元
力が低下するために組立の歩留ひいては、信頼性が低下
し、大型のＬＳＩ素子に対するはんだバンブによるフェ
イスダウンボンディングの適用に大きな障害となってい
た。
本発明のフリップチップ搭載用回路基板は、回路基板表
面の半導体素子搭載領域を開口部としてこれを囲む領域
が厚い絶縁層で覆われている。
面の半導体素子搭載領域を開口部としてこれを囲む領域
が厚い絶縁層で覆われている。
次に、本発明の実施例を図面を参照して説明する。
第１図は本発明の第１の実施例である。
この実施例では、回路基板１例えばセラミック基板ある
いはシリコン基板上に導体層２．絶縁層３が順次に設け
られ半導体素子のバンプ電極に相当する位置に最上層導
体４が形成されている。さらに最上層絶縁層８は厚さが
少なくとも１８０μｍないし２００μｍ以上あり、少な
くとも半導体素子の搭載位置に半導体素子の面積にほぼ
等しい面積が選択的に除去開口されている。
いはシリコン基板上に導体層２．絶縁層３が順次に設け
られ半導体素子のバンプ電極に相当する位置に最上層導
体４が形成されている。さらに最上層絶縁層８は厚さが
少なくとも１８０μｍないし２００μｍ以上あり、少な
くとも半導体素子の搭載位置に半導体素子の面積にほぼ
等しい面積が選択的に除去開口されている。
本発明に用いることのできる最上層絶縁層８の樹脂の主
な条件は以下の３点である。
な条件は以下の３点である。
第１にはんだリフロー温度例えば共晶はんだならば２１
０℃ないし２３０℃の高温に耐えなければならない。
０℃ないし２３０℃の高温に耐えなければならない。
第２に半導体素子とほぼ同じ面積を選択的に高精度で除
去できる加工性を有していなければならない。
去できる加工性を有していなければならない。
第３に厚さが少なくとも１８０μｍないし２００μｍ以
上を厚くしなければならない。
上を厚くしなければならない。
従来はこれらの条件を満たす樹脂を見出すことはできな
かったが、最近開発された感光性ポリイミド樹脂は容易
に上記３条件を満たすことができる。
かったが、最近開発された感光性ポリイミド樹脂は容易
に上記３条件を満たすことができる。
この樹脂は１回で８０μｍ〜１００μｍ厚まで塗布でき
１０μｍレベルの精度で良好にパターン加工ができる。
１０μｍレベルの精度で良好にパターン加工ができる。
ただし少なくとも２０Ｃ）ｃｚｍ以上の樹脂厚を実現す
るには上記ポリイミド樹脂の塗布・加工を少なくとも２
回くりかえす必要がある。
るには上記ポリイミド樹脂の塗布・加工を少なくとも２
回くりかえす必要がある。
以上の条件で形成された最上層絶縁層の効果を以下に説
明する。
明する。
第１図に示す回路基板上に半導体素子７を搭載しはんだ
バンプ１０を溶融した状態を第２図に示す０通常店く用
いられている半導体素子上に形成されるはんだバンプ１
０の高さは約１００μｍあるいはそれ以下である。この
はんだが溶融すると、半導体素子７は沈みこむが、沈み
こんだ状態でのはんだバンプ電極の高さＨは約８０μｍ
あるいはそれ以下である。従って、半導体素子７の下面
と最上層絶縁層８の上面との高さの差Ｘは、１００μｍ
ないし１２０μｍあるいはそれ以上となる。従って、１
００μｍ以上存在するこの高さの差Ｘのため、はんだ溶
融時に、衝撃あるいは、振動が加わって発生する半導体
素子の位置ずれを防止できる。
バンプ１０を溶融した状態を第２図に示す０通常店く用
いられている半導体素子上に形成されるはんだバンプ１
０の高さは約１００μｍあるいはそれ以下である。この
はんだが溶融すると、半導体素子７は沈みこむが、沈み
こんだ状態でのはんだバンプ電極の高さＨは約８０μｍ
あるいはそれ以下である。従って、半導体素子７の下面
と最上層絶縁層８の上面との高さの差Ｘは、１００μｍ
ないし１２０μｍあるいはそれ以上となる。従って、１
００μｍ以上存在するこの高さの差Ｘのため、はんだ溶
融時に、衝撃あるいは、振動が加わって発生する半導体
素子の位置ずれを防止できる。
第３図は本発明の第２の実施例を示す断面図である。
図に示すように、最上層絶縁層８′を２回以上の塗布・
加工で形成する場合、下層の選択的に除去する開口部を
、半導体素子のわずかに内側に、例えばその量ｙを１０
〜１００μｍとし、かつ、その厚さｈを６０〜８０μｍ
程度とする。
加工で形成する場合、下層の選択的に除去する開口部を
、半導体素子のわずかに内側に、例えばその量ｙを１０
〜１００μｍとし、かつ、その厚さｈを６０〜８０μｍ
程度とする。
この実施例の場合には、はんだ溶融時に半導体素子の下
面と前記最上層絶縁Ｎ８′の下層の上面とがほぼ一致し
、半導体素子の自重によるはんだバンプ１０のつぶれす
ぎを防止できるという利点がある。
面と前記最上層絶縁Ｎ８′の下層の上面とがほぼ一致し
、半導体素子の自重によるはんだバンプ１０のつぶれす
ぎを防止できるという利点がある。
なお、内側にくいこむ量ｙは、使用する半導体素子によ
り異なるが、半導体素子の端面とはんだバンプ電極との
距離以下に設定可能であり、この距離は１０μｍないし
１００μｍが一般的である。
り異なるが、半導体素子の端面とはんだバンプ電極との
距離以下に設定可能であり、この距離は１０μｍないし
１００μｍが一般的である。
以上、説明したように本発明は、半導体素子のずれ防止
用絶縁層を回路基板表面に設けることにより、組立の歩
留を６０〜８０％から１００％近くまで大幅に向上する
ことができるとともに、信頼性も向上することができる
という効果がある。
用絶縁層を回路基板表面に設けることにより、組立の歩
留を６０〜８０％から１００％近くまで大幅に向上する
ことができるとともに、信頼性も向上することができる
という効果がある。
本発明による効果は使用される半導体素子が大型になる
ほど顕著になる。
ほど顕著になる。
第１図及び第２図はそれぞれ本発明の第１の実施例及び
その使用例の断面図、第３図は本発明の第２の実施例の
断面図、第４図は従来のフリップフチツブ搭載用回路基
板の一例の断面図、第５図（ａ）〜（Ｃ）は従来の搭載
手順を示す断面図、第６図従来の位置ずれの状態を示す
断面図である。 １・・・回路基板、２・・・導体層、３・・・絶縁層、
４・・・最上層導体、 ５・・・フラックス、 ６・・・コレット、 ・・・半導体素子、 ８・・・最上層絶縁層、 ０・・・はんだ バンプ、 Ｘ・・・高さの差、 Ｈ・・・高さ、 ｙ・・・ずれ量、 ｈ・・・厚さ。
その使用例の断面図、第３図は本発明の第２の実施例の
断面図、第４図は従来のフリップフチツブ搭載用回路基
板の一例の断面図、第５図（ａ）〜（Ｃ）は従来の搭載
手順を示す断面図、第６図従来の位置ずれの状態を示す
断面図である。 １・・・回路基板、２・・・導体層、３・・・絶縁層、
４・・・最上層導体、 ５・・・フラックス、 ６・・・コレット、 ・・・半導体素子、 ８・・・最上層絶縁層、 ０・・・はんだ バンプ、 Ｘ・・・高さの差、 Ｈ・・・高さ、 ｙ・・・ずれ量、 ｈ・・・厚さ。
Claims (3)
- （１）回路基板表面の半導体素子搭載領域を開口部とし
てこれを囲む領域が厚い絶縁層で覆われていることを特
徴とするフリップチップ搭載用回路基板。 - （２）絶縁層が上下二層からなり上層の開口部が下層の
開口部より広い請求項（１）記載のフリップチップ搭載
用回路基板。 - （３）絶縁層が感光性ポリイミド樹脂からなる請求項（
１）及び（２）記載のフリップチップ搭載用回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258437A JPH02105548A (ja) | 1988-10-14 | 1988-10-14 | フリップチップ搭載用回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258437A JPH02105548A (ja) | 1988-10-14 | 1988-10-14 | フリップチップ搭載用回路基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105548A true JPH02105548A (ja) | 1990-04-18 |
Family
ID=17320191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258437A Pending JPH02105548A (ja) | 1988-10-14 | 1988-10-14 | フリップチップ搭載用回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105548A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521523A (ja) * | 1991-07-17 | 1993-01-29 | Matsushita Electric Works Ltd | 半導体装置実装用基板 |
| JPH07235566A (ja) * | 1994-02-22 | 1995-09-05 | Nec Corp | 光素子の実装構造 |
| WO2006114957A1 (ja) * | 2005-04-18 | 2006-11-02 | Murata Manufacturing Co., Ltd. | 電子部品モジュール |
| JP2012216671A (ja) * | 2011-03-31 | 2012-11-08 | Toshiba Corp | 電子機器、電子部品、および基板アセンブリの製造方法 |
| WO2016022375A1 (en) * | 2014-08-06 | 2016-02-11 | Invensas Corporation | Device and method for localized underfill |
| JP2016115694A (ja) * | 2014-12-11 | 2016-06-23 | 日本電気株式会社 | 光モジュールの実装構造および製造方法 |
-
1988
- 1988-10-14 JP JP63258437A patent/JPH02105548A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521523A (ja) * | 1991-07-17 | 1993-01-29 | Matsushita Electric Works Ltd | 半導体装置実装用基板 |
| JPH07235566A (ja) * | 1994-02-22 | 1995-09-05 | Nec Corp | 光素子の実装構造 |
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| JP2012216671A (ja) * | 2011-03-31 | 2012-11-08 | Toshiba Corp | 電子機器、電子部品、および基板アセンブリの製造方法 |
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| US9349614B2 (en) | 2014-08-06 | 2016-05-24 | Invensas Corporation | Device and method for localized underfill |
| US9673124B2 (en) | 2014-08-06 | 2017-06-06 | Invensas Corporation | Device and method for localized underfill |
| CN107112290A (zh) * | 2014-08-06 | 2017-08-29 | 伊文萨思公司 | 用于局部化底充胶的器件和方法 |
| JP2016115694A (ja) * | 2014-12-11 | 2016-06-23 | 日本電気株式会社 | 光モジュールの実装構造および製造方法 |
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