JP3469093B2 - 印刷回路基板および実装回路基板の製造方法 - Google Patents
印刷回路基板および実装回路基板の製造方法Info
- Publication number
- JP3469093B2 JP3469093B2 JP19322698A JP19322698A JP3469093B2 JP 3469093 B2 JP3469093 B2 JP 3469093B2 JP 19322698 A JP19322698 A JP 19322698A JP 19322698 A JP19322698 A JP 19322698A JP 3469093 B2 JP3469093 B2 JP 3469093B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit board
- layer
- solder
- printed circuit
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Description
【０００１】
【発明の属する技術分野】本発明は、フリップチップボ
ンディングに関し、特にフリップチップボンディング用
の印刷回路基板とフリップチップボンディングを用いた
実装回路基板の製造方法とに関する。
ンディングに関し、特にフリップチップボンディング用
の印刷回路基板とフリップチップボンディングを用いた
実装回路基板の製造方法とに関する。
【０００２】
【従来の技術】半導体素子を形成した半導体チップと印
刷回路基板との接続方法の１つとしてフリップチップボ
ンディングが知られている。半導体チップ上に外部接続
用のバンプを形成し、印刷回路基板上にバンプの位置に
合わせてフリップチップボンディング用の電極を形成す
る。
刷回路基板との接続方法の１つとしてフリップチップボ
ンディングが知られている。半導体チップ上に外部接続
用のバンプを形成し、印刷回路基板上にバンプの位置に
合わせてフリップチップボンディング用の電極を形成す
る。
【０００３】半導体チップの素子面を印刷回路基板と対
向させ、バンプと電極とを直接ボンディングする。半導
体チップをパッケージ化することなくそのまま用いるこ
とができるので、半導体装置の専有面積を小さくするこ
とも可能である。また、ボンディングワイヤ、リードフ
レームのリード等を介することなく、半導体チップ上の
配線を印刷回路基板上の配線に接続することができるの
で、配線長を短くすることができる。
向させ、バンプと電極とを直接ボンディングする。半導
体チップをパッケージ化することなくそのまま用いるこ
とができるので、半導体装置の専有面積を小さくするこ
とも可能である。また、ボンディングワイヤ、リードフ
レームのリード等を介することなく、半導体チップ上の
配線を印刷回路基板上の配線に接続することができるの
で、配線長を短くすることができる。
【０００４】近年、電子部品の高密度実装の要求はます
ます高くなり、入出力端子の多端子化、端子間ピッチの
微細化の要求が高い。フリップチップボンディングはこ
れらの要求にも応えることができる。
ます高くなり、入出力端子の多端子化、端子間ピッチの
微細化の要求が高い。フリップチップボンディングはこ
れらの要求にも応えることができる。
【０００５】フリップチップボンディングのバンプは、
通常、Ｓｎ−Ｐｂ系等の比較的低融点の合金で形成され
ることが多い。この方法では、低コストで簡単に半導体
チップと印刷回路基板との間の電気的（機械的）接続を
実現することができる。この合金系の組成において、Ｐ
ｂを主成分とする材料は、融点が高めになるが、柔軟性
が高く、温度サイクルによるくり返しの熱収縮に対して
信頼性の高い半田接合を提供することができる。
通常、Ｓｎ−Ｐｂ系等の比較的低融点の合金で形成され
ることが多い。この方法では、低コストで簡単に半導体
チップと印刷回路基板との間の電気的（機械的）接続を
実現することができる。この合金系の組成において、Ｐ
ｂを主成分とする材料は、融点が高めになるが、柔軟性
が高く、温度サイクルによるくり返しの熱収縮に対して
信頼性の高い半田接合を提供することができる。
【０００６】しかし、Ｐｂには複数の同位体が存在し、
それらの内、ウラン（Ｕ）、トリウム（Ｔｈ）の崩壊系
列中の中間生成物は、崩壊の際Ｈｅ原子（α線）を放出
するα崩壊を伴う。半田中のＰｂからα線が生じると、
そのα線が半導体基板内に進入し、多量の電子正孔対の
反転を引き起こす可能性を生じる。この電子正孔対の反
転により、メモリ素子の記憶内容の書き換え等が発生し
てしまう。この現象をソフトエラーと呼ぶ。ソフトエラ
ーを防止するためには、バンプ材料としてＰｂを使用し
ないことが望まれる。
それらの内、ウラン（Ｕ）、トリウム（Ｔｈ）の崩壊系
列中の中間生成物は、崩壊の際Ｈｅ原子（α線）を放出
するα崩壊を伴う。半田中のＰｂからα線が生じると、
そのα線が半導体基板内に進入し、多量の電子正孔対の
反転を引き起こす可能性を生じる。この電子正孔対の反
転により、メモリ素子の記憶内容の書き換え等が発生し
てしまう。この現象をソフトエラーと呼ぶ。ソフトエラ
ーを防止するためには、バンプ材料としてＰｂを使用し
ないことが望まれる。
【０００７】また、Ｐｂは土壌に流出すると、酸性雨に
よって溶け出し、環境に影響を及ぼす。環境の面から
も、Ｐｂを使わない半田材料が強く求められている。
よって溶け出し、環境に影響を及ぼす。環境の面から
も、Ｐｂを使わない半田材料が強く求められている。
【０００８】Ｐｂを主成分とする半田に代わる材料とし
て、Ｓｎを主成分とする半田材料が使われ始めている。
Ｓｎは、融点が２３２℃であり、Ｐｂと較べると柔軟性
が乏しい（硬い）材料である。
て、Ｓｎを主成分とする半田材料が使われ始めている。
Ｓｎは、融点が２３２℃であり、Ｐｂと較べると柔軟性
が乏しい（硬い）材料である。
【０００９】ＳｎにＡｇを添加すると、柔軟性が増し、
融点が下がることが知られている。但し、Ａｇの量を１
０％以上にすると、融点は２３２℃以上になってしま
う。Ｓｎ−３．５％Ａｇが最低の２２１℃の融点を与え
る。Ｓｎ−Ａｇ系材料の他、Ｓｎ−Ｓｂ系材料や、Ｓｎ
−Ｂｉ系材料も知られている。さらに、３元、４元の材
料も知られている。
融点が下がることが知られている。但し、Ａｇの量を１
０％以上にすると、融点は２３２℃以上になってしま
う。Ｓｎ−３．５％Ａｇが最低の２２１℃の融点を与え
る。Ｓｎ−Ａｇ系材料の他、Ｓｎ−Ｓｂ系材料や、Ｓｎ
−Ｂｉ系材料も知られている。さらに、３元、４元の材
料も知られている。
【００１０】印刷回路基板への回路素子の半田付けは、
１度に行なわれるとは限らない。多数の回路素子を印刷
回路基板に接合する場合、回路素子をいくつかの群に分
け、複数の半田接合工程によって全回路素子を接合する
階層接合が知られている。通常、半田付けリフローは、
融点より５０〜６０℃程度高い温度で行なう。階層接合
を行なうためには、融点が十分異なる半田材料が必要と
なる。
１度に行なわれるとは限らない。多数の回路素子を印刷
回路基板に接合する場合、回路素子をいくつかの群に分
け、複数の半田接合工程によって全回路素子を接合する
階層接合が知られている。通常、半田付けリフローは、
融点より５０〜６０℃程度高い温度で行なう。階層接合
を行なうためには、融点が十分異なる半田材料が必要と
なる。
【００１１】従来、ＬＳＩ素子と印刷回路基板間のフリ
ップチップ接合は、Ｐｂ−５％Ｓｎ（融点３１５℃）を
用いて行なわれる。この場合のリフロー温度は、３６０
〜３８０℃である。
ップチップ接合は、Ｐｂ−５％Ｓｎ（融点３１５℃）を
用いて行なわれる。この場合のリフロー温度は、３６０
〜３８０℃である。
【００１２】Ｉ／Ｏピン、冷却フィン、その他のパーツ
の接合は、Ｐｂ−５％Ｓｎの融点以下の半田材料を用い
て行なわれる。このような条件を満たす半田材料として
は、Ｓｎ−Ｐｂ系材料（融点１８３℃）やＡｕ−２０％
Ｓｎ系材料（融点約２８０℃）を用いることができる。
の接合は、Ｐｂ−５％Ｓｎの融点以下の半田材料を用い
て行なわれる。このような条件を満たす半田材料として
は、Ｓｎ−Ｐｂ系材料（融点１８３℃）やＡｕ−２０％
Ｓｎ系材料（融点約２８０℃）を用いることができる。
【００１３】Ｐｂを含まない半田材料を用いる場合、階
層接合が問題となる。例えば、Ｓｎ−３．５％Ａｇ（融
点２２１℃）等のＳｎ系半田材料を用いると、階層接合
を行なうためには、融点が十分離れた他の半田材料を用
いることが必要である。Ａｕ−２０％Ｓｎ系材料（融点
約２８０℃）を用いる場合、初めの接合をＡｕ−２０％
Ｓｎ系材料で行い、次の接合をＳｎ−３．５％Ａｇ半田
を用いて行なうことになる。
層接合が問題となる。例えば、Ｓｎ−３．５％Ａｇ（融
点２２１℃）等のＳｎ系半田材料を用いると、階層接合
を行なうためには、融点が十分離れた他の半田材料を用
いることが必要である。Ａｕ−２０％Ｓｎ系材料（融点
約２８０℃）を用いる場合、初めの接合をＡｕ−２０％
Ｓｎ系材料で行い、次の接合をＳｎ−３．５％Ａｇ半田
を用いて行なうことになる。
【００１４】Ｓｎ−３．５％Ａｇ半田に対するリフロー
は、２７０〜２８０℃程度の温度で行なうことになり、
Ａｕ−２０％Ｓｎ系半田の融点と十分な差を持たせるこ
とが困難になる。第２の半田材料のリフロー時に第１の
半田材料が融点に達してしまうと、半田接合時に他の部
材も同時に溶融したり、加熱によって合金組成の変質等
が生じ、半田接合部の接合信頼性が低下する問題も生じ
得る。
は、２７０〜２８０℃程度の温度で行なうことになり、
Ａｕ−２０％Ｓｎ系半田の融点と十分な差を持たせるこ
とが困難になる。第２の半田材料のリフロー時に第１の
半田材料が融点に達してしまうと、半田接合時に他の部
材も同時に溶融したり、加熱によって合金組成の変質等
が生じ、半田接合部の接合信頼性が低下する問題も生じ
得る。
【００１５】半田材料として、通常Ｓｎ−Ｐｂ共晶半田
と呼ばれる融点１８３℃の半田も知られている。この場
合も、Ｓｎ−３．５％Ａｇ系半田の融点と十分な温度差
を有さず、階層接合に問題が生じる。
と呼ばれる融点１８３℃の半田も知られている。この場
合も、Ｓｎ−３．５％Ａｇ系半田の融点と十分な温度差
を有さず、階層接合に問題が生じる。
【００１６】
【発明が解決しようとする課題】以上説明したように、
Ｐｂを含まない半田材料を用いて半導体素子を印刷回路
基板にフリップチップ接合しようとすると、種々の問題
が生じ得る。また、半田を用いた接合工程は、なるべく
低温で実施できることが望ましい。ただし、接合後の半
導体素子は、使用環境の温度上昇によっては印刷回路基
板から分離しないことが必要である。
Ｐｂを含まない半田材料を用いて半導体素子を印刷回路
基板にフリップチップ接合しようとすると、種々の問題
が生じ得る。また、半田を用いた接合工程は、なるべく
低温で実施できることが望ましい。ただし、接合後の半
導体素子は、使用環境の温度上昇によっては印刷回路基
板から分離しないことが必要である。
【００１７】本発明の目的は、Ｐｂを含まない半田材料
を用いた、新規な半導体装置のフリップチップボンディ
ング方法を提供することである。
を用いた、新規な半導体装置のフリップチップボンディ
ング方法を提供することである。
【００１８】本発明の他の目的は、リフロー温度の低温
化を可能とするフリップチップ実装技術を提供すること
である。
化を可能とするフリップチップ実装技術を提供すること
である。
【００１９】
【課題を解決するための手段】本発明の一観点によれ
ば、絶縁体基板と、前記絶縁体基板上に形成された配線
と、前記配線上に形成された電極とからなる印刷回路基
板であって、前記電極は、下からＣｒ層、Ｃｕ層、Ｎｉ
層の積層を含む下地電極層と、前記下地電極層上に形成
されたＩｎ、Ｉｎ−Ｓｎ合金、またはＩｎ−Ｂｉ合金の
最上層からなることを特徴とする印刷回路基板を含む印
刷回路基板が提供される。
ば、絶縁体基板と、前記絶縁体基板上に形成された配線
と、前記配線上に形成された電極とからなる印刷回路基
板であって、前記電極は、下からＣｒ層、Ｃｕ層、Ｎｉ
層の積層を含む下地電極層と、前記下地電極層上に形成
されたＩｎ、Ｉｎ−Ｓｎ合金、またはＩｎ−Ｂｉ合金の
最上層からなることを特徴とする印刷回路基板を含む印
刷回路基板が提供される。
【００２０】本発明の他の観点によれば、半導体チップ
上に、９０重量％〜９７重量％のＳｎと３重量％〜１０
重量％のＡｇとを含む半田材料または９０重量％〜９７
重量％のＳｎと３重量％〜１０重量％のＳｂとを含む半
田材料を用いて半田バンプを形成する工程と、印刷回路
基板上にＣｒ層、Ｃｕ層、Ｎｉ層を積層し、下地電極層
を形成する工程と、前記下地電極層上にＩｎ、Ｉｎ−Ｓ
ｎ合金、またはＩｎ−Ｂｉ合金の最上層を形成し、電極
を形成する工程と、前記半田バンプを前記電極上に配置
し、前記半導体チップを前記印刷回路基板上にフリップ
チップボンディングする工程とを含む実装回路基板の製
造方法が提供される。
上に、９０重量％〜９７重量％のＳｎと３重量％〜１０
重量％のＡｇとを含む半田材料または９０重量％〜９７
重量％のＳｎと３重量％〜１０重量％のＳｂとを含む半
田材料を用いて半田バンプを形成する工程と、印刷回路
基板上にＣｒ層、Ｃｕ層、Ｎｉ層を積層し、下地電極層
を形成する工程と、前記下地電極層上にＩｎ、Ｉｎ−Ｓ
ｎ合金、またはＩｎ−Ｂｉ合金の最上層を形成し、電極
を形成する工程と、前記半田バンプを前記電極上に配置
し、前記半導体チップを前記印刷回路基板上にフリップ
チップボンディングする工程とを含む実装回路基板の製
造方法が提供される。
【００２１】Ｉｎ、Ｉｎ−Ｓｎ合金、Ｉｎ−Ｂｉ合金
は、それぞれ１５７℃、１１３〜１５７℃、７２〜１１
０℃の低い融点を有する。電極上にこれらの金属あるい
は合金層を形成しておくことにより、低い温度で溶融金
属層を形成することができ、この溶融金属層に半田材料
を接触させることにより、半田接合を実現することがで
きる。
は、それぞれ１５７℃、１１３〜１５７℃、７２〜１１
０℃の低い融点を有する。電極上にこれらの金属あるい
は合金層を形成しておくことにより、低い温度で溶融金
属層を形成することができ、この溶融金属層に半田材料
を接触させることにより、半田接合を実現することがで
きる。
【００２２】Ｉｎ、Ｉｎ−Ｓｎ合金、Ｉｎ−Ｂｉ合金で
形成される最上層の厚さを、５０−１００μｍとするこ
とにより、接合工程を容易に行い、かつ得られる半田接
合の融点を高く保つことができる。
形成される最上層の厚さを、５０−１００μｍとするこ
とにより、接合工程を容易に行い、かつ得られる半田接
合の融点を高く保つことができる。
【００２３】
【発明の実施の形態】以下、図面を参照して本発明の実
施例を説明する。
施例を説明する。
【００２４】図１は、本発明の実施例による半導体チッ
プと印刷回路基板との組み合わせを示す。図１Ａは、半
導体チップの上面図を示し、図１（Ｂ）は、図１（Ａ）
に示す半導体チップ上に設けられた半田バンプ端子の構
成を示す。
プと印刷回路基板との組み合わせを示す。図１Ａは、半
導体チップの上面図を示し、図１（Ｂ）は、図１（Ａ）
に示す半導体チップ上に設けられた半田バンプ端子の構
成を示す。
【００２５】図１（Ａ）に示すように、半導体チップＣ
Ｈは、その表面上に半導体回路ＣＫＴを形成している。
例えば、半導体回路ＣＫＴは、ｎチャネルＭＯＳＦＥＴ
とｐチャネルＭＯＳＦＥＴとを含むＣＭＯＳ回路を構成
する。半導体チップＣＨ表面上には、接続用のバンプ端
子Ｂが複数個形成されている。なお、図においては半導
体チップＣＨの中央部に半導体回路ＣＫＴが配置され、
周辺部にバンプ端子Ｂが配置されている場合を示すが、
バンプ端子Ｂと回路ＣＫＴの配置はこの場合に限らな
い。例えば、半導体チップＣＨ全面上にバンプ端子Ｂが
分布して配置されたものでもよい。
Ｈは、その表面上に半導体回路ＣＫＴを形成している。
例えば、半導体回路ＣＫＴは、ｎチャネルＭＯＳＦＥＴ
とｐチャネルＭＯＳＦＥＴとを含むＣＭＯＳ回路を構成
する。半導体チップＣＨ表面上には、接続用のバンプ端
子Ｂが複数個形成されている。なお、図においては半導
体チップＣＨの中央部に半導体回路ＣＫＴが配置され、
周辺部にバンプ端子Ｂが配置されている場合を示すが、
バンプ端子Ｂと回路ＣＫＴの配置はこの場合に限らな
い。例えば、半導体チップＣＨ全面上にバンプ端子Ｂが
分布して配置されたものでもよい。
【００２６】各バンプ端子Ｂは、図１（Ｂ）に示すよう
な構成を有する。半導体チップＣＨは、例えばフィール
ド酸化膜を備えたＳｉ基板である。チップＣＨ表面上
に、例えば厚さ１００ｎｍのＴｉ層１、その上に４μｍ
のＮｉ層２、表面が球状の半田バンプ３が形成されてい
る。Ｔｉ層１、Ｎｉ層２は、例えばスパッタリングや無
電解または電解メッキによって形成することができる。
半田バンプ３は、Ｓｎ−Ａｇ系材料またはＳｎ−Ｓｂ系
材料で形成される。
な構成を有する。半導体チップＣＨは、例えばフィール
ド酸化膜を備えたＳｉ基板である。チップＣＨ表面上
に、例えば厚さ１００ｎｍのＴｉ層１、その上に４μｍ
のＮｉ層２、表面が球状の半田バンプ３が形成されてい
る。Ｔｉ層１、Ｎｉ層２は、例えばスパッタリングや無
電解または電解メッキによって形成することができる。
半田バンプ３は、Ｓｎ−Ａｇ系材料またはＳｎ−Ｓｂ系
材料で形成される。
【００２７】半田バンプ３をＳｎ−Ａｇ合金で形成する
場合、Ａｇの量は、３−１０ｗｔ％に選択することが好
ましい。この場合、Ｓｎの融点は２３２℃であるが、Ａ
ｇを添加することにより、融点は一旦下降し、Ａｇの量
が３．５ｗｔ％で最小値２２１℃をとり、その後再び上
昇する。Ｓｎ−Ｓｂを半田材料とする場合は、Ｓｂの量
を３−１０ｗｔ％に選択することが好ましい。Ｓｂが約
５ｗｔ％の時、融点はほぼ２４０℃となり、Ｓｂが１０
ｗｔ％になると、融点は２５０℃程度に上昇する。
場合、Ａｇの量は、３−１０ｗｔ％に選択することが好
ましい。この場合、Ｓｎの融点は２３２℃であるが、Ａ
ｇを添加することにより、融点は一旦下降し、Ａｇの量
が３．５ｗｔ％で最小値２２１℃をとり、その後再び上
昇する。Ｓｎ−Ｓｂを半田材料とする場合は、Ｓｂの量
を３−１０ｗｔ％に選択することが好ましい。Ｓｂが約
５ｗｔ％の時、融点はほぼ２４０℃となり、Ｓｂが１０
ｗｔ％になると、融点は２５０℃程度に上昇する。
【００２８】図２は、半田バンプの形成方法の例を示
す。図２（Ａ）に示すように、たとえば半導体チップＣ
Ｈ表面上にＴｉ層１、Ｎｉ層２をスパッタリングで成膜
し、パターニングすることによって下地電極を形成す
る。Ｔｉ層１をスパッタリング、パターニングした後、
その上にＮｉ層をメッキする等他のプロセスで下地電極
を形成してもよい。
す。図２（Ａ）に示すように、たとえば半導体チップＣ
Ｈ表面上にＴｉ層１、Ｎｉ層２をスパッタリングで成膜
し、パターニングすることによって下地電極を形成す
る。Ｔｉ層１をスパッタリング、パターニングした後、
その上にＮｉ層をメッキする等他のプロセスで下地電極
を形成してもよい。
【００２９】図２（Ｂ）に示すように、バンプ形成用の
凹部を有する型板２１を準備する。型板２１は、例えば
（１１０）Ｓｉ基板の表面上にレジスト層等によってマ
スクを形成し、ＫＯＨ等のアルカリ溶液を用いた異方性
エッチングを行って凹部２２を形成することによって作
成できる。なお、凹部２２は、半田バンプを形成する半
導体チップＣＨのバンプ配置箇所に合わせて形成され
る。
凹部を有する型板２１を準備する。型板２１は、例えば
（１１０）Ｓｉ基板の表面上にレジスト層等によってマ
スクを形成し、ＫＯＨ等のアルカリ溶液を用いた異方性
エッチングを行って凹部２２を形成することによって作
成できる。なお、凹部２２は、半田バンプを形成する半
導体チップＣＨのバンプ配置箇所に合わせて形成され
る。
【００３０】型板２１の上に、径２５μｍ以下の粉末に
分級した半田材料をフラックスと共に載せ、スキージに
よって扱き、型板２１に形成した凹部２２内を半田材料
によって埋める。その後、型板２１をリフロー炉に搬送
し、Ｎ2 雰囲気中で加熱することによって半田材料を溶
融する。溶融した半田材料は、表面張力により球状の半
田ボール３ａとなる。
分級した半田材料をフラックスと共に載せ、スキージに
よって扱き、型板２１に形成した凹部２２内を半田材料
によって埋める。その後、型板２１をリフロー炉に搬送
し、Ｎ2 雰囲気中で加熱することによって半田材料を溶
融する。溶融した半田材料は、表面張力により球状の半
田ボール３ａとなる。
【００３１】図２（Ｃ）に示すように、下地電極を形成
した半導体チップＣＨの表面にＲＭタイプのフラックス
２５を塗布し、チップボンダーにより型板２１の半田ボ
ール３ａと下地電極１、２との位置合わせをする。
した半導体チップＣＨの表面にＲＭタイプのフラックス
２５を塗布し、チップボンダーにより型板２１の半田ボ
ール３ａと下地電極１、２との位置合わせをする。
【００３２】図２（Ｄ）に示すように、位置合わせをし
た半導体チップＣＨと型板２１をリフロー炉内、Ｎ2 雰
囲気中で加熱し、半田ボール３ａを溶解させる。半田ボ
ール３ａは、溶解すると共に下地電極１、２上に拡が
る。このようにして、下地電極上に形成された半球状の
半田バンプ３が形成される。
た半導体チップＣＨと型板２１をリフロー炉内、Ｎ2 雰
囲気中で加熱し、半田ボール３ａを溶解させる。半田ボ
ール３ａは、溶解すると共に下地電極１、２上に拡が
る。このようにして、下地電極上に形成された半球状の
半田バンプ３が形成される。
【００３３】図２（Ｅ）に示すように、半田バンプ３を
形成した半導体チップＣＨを取り出し、キシレンとイソ
プロピルアルコールの混合溶液中で洗浄を行なう。
形成した半導体チップＣＨを取り出し、キシレンとイソ
プロピルアルコールの混合溶液中で洗浄を行なう。
【００３４】図２（Ｆ）に示すように、洗浄した半導体
チップＣＨの表面上にフラックス２６を塗布する。さら
に、フラックス２６を塗布した半導体チップＣＨをリフ
ロー炉内に搬入し、Ｎ2 雰囲気中で加熱し、リフロー処
理を行なう。
チップＣＨの表面上にフラックス２６を塗布する。さら
に、フラックス２６を塗布した半導体チップＣＨをリフ
ロー炉内に搬入し、Ｎ2 雰囲気中で加熱し、リフロー処
理を行なう。
【００３５】図２（Ｇ）に示すように、リフロー処理を
行なった半導体チップＣＨを、再びキシレンとイソプロ
ピルアルコールの混合溶液で洗浄する。このようにし
て、半田バンプ端子Ｂを備えた半導体チップＣＨを準備
することができる。
行なった半導体チップＣＨを、再びキシレンとイソプロ
ピルアルコールの混合溶液で洗浄する。このようにし
て、半田バンプ端子Ｂを備えた半導体チップＣＨを準備
することができる。
【００３６】図１（Ｃ）は、印刷回路基板ＰＣの構成例
を示す。印刷回路基板ＰＣは、例えばガラスエポキシ製
樹脂板の表面上に配線を形成したものである。印刷回路
基板ＰＣは、半導体パッケージ用の簡単なものであって
も、マルチチップモジュール等の複雑な構成のものであ
ってもよい。
を示す。印刷回路基板ＰＣは、例えばガラスエポキシ製
樹脂板の表面上に配線を形成したものである。印刷回路
基板ＰＣは、半導体パッケージ用の簡単なものであって
も、マルチチップモジュール等の複雑な構成のものであ
ってもよい。
【００３７】印刷回路基板ＰＣ上には、多数の配線Ｗが
形成されている。印刷回路基板ＰＣの半導体チップＣＨ
を配置する領域Ｐ１には、配線Ｗの先端に電極Ｅが形成
されている。領域Ｐ２は他の回路素子を半田接合する場
所である。たとえば、領域Ｐ２には他の回路素子がＡｕ
−２０％Ｓｎ合金により予め半田接合される。
形成されている。印刷回路基板ＰＣの半導体チップＣＨ
を配置する領域Ｐ１には、配線Ｗの先端に電極Ｅが形成
されている。領域Ｐ２は他の回路素子を半田接合する場
所である。たとえば、領域Ｐ２には他の回路素子がＡｕ
−２０％Ｓｎ合金により予め半田接合される。
【００３８】図１（Ｄ）は、印刷回路基板上の電極Ｅの
構成を示す。ガラスエポキシ基板１１の表面上に、Ｃｒ
層１２ａ、Ｃｕ層１２ｂ、Ｎｉ層１２ｃ、Ａｕ層１２ｄ
が積層され、下地電極層１２を形成する。これらの下地
電極層の内、Ａｕ層１２ｄは場合によっては省略しても
よい。
構成を示す。ガラスエポキシ基板１１の表面上に、Ｃｒ
層１２ａ、Ｃｕ層１２ｂ、Ｎｉ層１２ｃ、Ａｕ層１２ｄ
が積層され、下地電極層１２を形成する。これらの下地
電極層の内、Ａｕ層１２ｄは場合によっては省略しても
よい。
【００３９】下地電極層１２上に、Ｉｎ、Ｉｎ−Ｓｎ合
金、又はＩｎ−Ｂｉ合金で形成された初期接合金属層１
３が形成されている。この初期接合金属層１３は、例え
ば厚さ５０〜１００μｍ形成されている。５０μｍ以下
の厚さでは、電極Ｅとバンプ端子Ｂの接触が不確実にな
り、接合の信頼性を損なうことがある。また、１００μ
ｍ以上の厚さとすると、初期接合金属層の量が多くなり
過ぎ、接合後の半田材料の融点が低下したり、機械的性
質が劣化することがある。接合の信頼性を保つために
は、初期接合金属層１３の厚さを１００μｍ以下とする
ことが好ましい。
金、又はＩｎ−Ｂｉ合金で形成された初期接合金属層１
３が形成されている。この初期接合金属層１３は、例え
ば厚さ５０〜１００μｍ形成されている。５０μｍ以下
の厚さでは、電極Ｅとバンプ端子Ｂの接触が不確実にな
り、接合の信頼性を損なうことがある。また、１００μ
ｍ以上の厚さとすると、初期接合金属層の量が多くなり
過ぎ、接合後の半田材料の融点が低下したり、機械的性
質が劣化することがある。接合の信頼性を保つために
は、初期接合金属層１３の厚さを１００μｍ以下とする
ことが好ましい。
【００４０】初期接合金属層１３は、例えば２５ミクロ
ン以下の粉末に分級したＩｎ、Ｉｎ−Ｓｎ、Ｉｎ−Ｂｉ
等にフラクッスを混合した半田ペーストを作成し、スク
リーン印刷により下地電極層１２上に形成することがで
きる。
ン以下の粉末に分級したＩｎ、Ｉｎ−Ｓｎ、Ｉｎ−Ｂｉ
等にフラクッスを混合した半田ペーストを作成し、スク
リーン印刷により下地電極層１２上に形成することがで
きる。
【００４１】図３は、半田接合工程を示す断面図であ
る。図３（Ａ）に示すように、ガラスエポキシ基板１１
の上に下地電極層１２、初期接合金属層１３のパターン
を備えた印刷回路基板を準備する。なお、図示の構成に
おいては、下地電極層１２は、Ｃｒ層１２ａ、Ｃｕ層１
２ｂ、Ｎｉ層１２ｃの３層から形成されている。この下
地電極層１２の上に、Ｉｎ、Ｉｎ−Ｓｎ系合金、または
Ｉｎ−Ｂｉ系合金で形成された初期接合金属層１３が形
成され、電極構造Ｅが形成されている。
る。図３（Ａ）に示すように、ガラスエポキシ基板１１
の上に下地電極層１２、初期接合金属層１３のパターン
を備えた印刷回路基板を準備する。なお、図示の構成に
おいては、下地電極層１２は、Ｃｒ層１２ａ、Ｃｕ層１
２ｂ、Ｎｉ層１２ｃの３層から形成されている。この下
地電極層１２の上に、Ｉｎ、Ｉｎ−Ｓｎ系合金、または
Ｉｎ−Ｂｉ系合金で形成された初期接合金属層１３が形
成され、電極構造Ｅが形成されている。
【００４２】図３（Ｂ）に示すように、半導体チップＣ
Ｈの表面上にフラックス２７を塗布する。その後、半導
体チップＣＨと印刷回路基板１１をバンプ端子Ｂと電極
構造Ｅが対向するようにチップボンダーにより位置合わ
せする。
Ｈの表面上にフラックス２７を塗布する。その後、半導
体チップＣＨと印刷回路基板１１をバンプ端子Ｂと電極
構造Ｅが対向するようにチップボンダーにより位置合わ
せする。
【００４３】図３（Ｃ）に示すように、半導体チップＣ
Ｈを印刷回路基板１１を接触させ、リフロー炉内に搬入
し、Ｎ2 雰囲気中で加熱することによりリフロー処理を
行なう。リフロー処理により、先ず電極構造Ｅの初期接
合金属層１３が溶融し、溶融金属層が半導体チップＣＨ
上の半田バンプ３と接触する。加熱された溶融金属層が
半田バンプ３と接触することにより、半田バンプ材料と
初期接合金属層の構成元素との間で相互拡散反応が進行
し、半田バンプ端子Ｂと電極構造Ｅとの接合が進行す
る。
Ｈを印刷回路基板１１を接触させ、リフロー炉内に搬入
し、Ｎ2 雰囲気中で加熱することによりリフロー処理を
行なう。リフロー処理により、先ず電極構造Ｅの初期接
合金属層１３が溶融し、溶融金属層が半導体チップＣＨ
上の半田バンプ３と接触する。加熱された溶融金属層が
半田バンプ３と接触することにより、半田バンプ材料と
初期接合金属層の構成元素との間で相互拡散反応が進行
し、半田バンプ端子Ｂと電極構造Ｅとの接合が進行す
る。
【００４４】このリフロー工程は、初期接合金属層が十
分溶融する温度で行なうことができる。例えば、初期接
合金属層の融点の３０〜５０℃上の温度で行なうことが
できる。初期接合金属層をＩｎで形成した場合、融点が
１５７℃のため、リフロー温度は１７０〜２２０℃、よ
り好ましくは１７０〜２００℃である。初期接合金属層
をＩｎ−Ｂｉ合金で形成した場合、その融点は７２〜１
１０℃であり、リフロー工程は１００〜２００℃、より
好ましくは１００〜１４０℃で行なうことができる。
分溶融する温度で行なうことができる。例えば、初期接
合金属層の融点の３０〜５０℃上の温度で行なうことが
できる。初期接合金属層をＩｎで形成した場合、融点が
１５７℃のため、リフロー温度は１７０〜２２０℃、よ
り好ましくは１７０〜２００℃である。初期接合金属層
をＩｎ−Ｂｉ合金で形成した場合、その融点は７２〜１
１０℃であり、リフロー工程は１００〜２００℃、より
好ましくは１００〜１４０℃で行なうことができる。
【００４５】図３（Ｄ）に示すように、リフローを終了
した後、接合された半導体チップＣＨと印刷回路基板１
１の接合複合体をキシレンとイソプロピルアルコールの
混合溶液で洗浄する。
した後、接合された半導体チップＣＨと印刷回路基板１
１の接合複合体をキシレンとイソプロピルアルコールの
混合溶液で洗浄する。
【００４６】このようにして、Ｐｂを含まない半田材料
を用い、低温熱処理により半導体チップを印刷回路基板
に確実に接合することができる。
を用い、低温熱処理により半導体チップを印刷回路基板
に確実に接合することができる。
【００４７】例えば、融点が約２８０℃のＡｕ−２０％
Ｓｎの半田を階層接合の半田材料として用いる場合、リ
フロー温度を２００℃程度とした上述の初期接合金属層
を用いれば、リフロー温度よりも高い融点を有する半田
材料を階層接合に用いることが可能となる。
Ｓｎの半田を階層接合の半田材料として用いる場合、リ
フロー温度を２００℃程度とした上述の初期接合金属層
を用いれば、リフロー温度よりも高い融点を有する半田
材料を階層接合に用いることが可能となる。
【００４８】上述の実施例による実装回路基板の製造方
法の信頼性を確認するため、以下に述べる実験を行なっ
た。半導体チップ上に形成する半田バンプの材料として
は、Ａｇの組成を３〜１０ｗｔ％に選択したＳｎ−Ａｇ
合金及びＳｂの組成を３〜１０ｗｔ％に選択したＳｎ−
Ｓｂ合金を用いた。
法の信頼性を確認するため、以下に述べる実験を行なっ
た。半導体チップ上に形成する半田バンプの材料として
は、Ａｇの組成を３〜１０ｗｔ％に選択したＳｎ−Ａｇ
合金及びＳｂの組成を３〜１０ｗｔ％に選択したＳｎ−
Ｓｂ合金を用いた。
【００４９】印刷回路基板上の電極構造の最上層は、Ｉ
ｎ、Ｉｎ−２０％Ｓｎ、Ｉｎ−４０％Ｓｎ、Ｉｎ−４８
％Ｓｎ、Ｉｎ−２０％Ｂｉ、Ｉｎ−４０％Ｂｉ、Ｉｎ−
６０％Ｂｉ、Ｉｎ−６７％Ｂｉとした。バンプ径は７０
〜１００μｍ、バンプ間のピッチは１５０〜２１０μｍ
とした。また、電極構造の最上層は、それぞれ１００μ
ｍの厚さとした。
ｎ、Ｉｎ−２０％Ｓｎ、Ｉｎ−４０％Ｓｎ、Ｉｎ−４８
％Ｓｎ、Ｉｎ−２０％Ｂｉ、Ｉｎ−４０％Ｂｉ、Ｉｎ−
６０％Ｂｉ、Ｉｎ−６７％Ｂｉとした。バンプ径は７０
〜１００μｍ、バンプ間のピッチは１５０〜２１０μｍ
とした。また、電極構造の最上層は、それぞれ１００μ
ｍの厚さとした。
【００５０】なお、各初期接合金属層の材料に対するリ
フロー温度は、Ｉｎ２００℃、Ｉｎ−２０％Ｓｎ１９０
℃、Ｉｎ−４０％Ｓｎ１８０℃、Ｉｎ−４８％Ｓｎ１７
０℃、Ｉｎ−２０％Ｂｉ１８０℃、Ｉｎ−４０％Ｂｉ１
６０℃、Ｉｎ−６０％Ｂｉ１４０℃、Ｉｎ−６７％Ｂｉ
１２０℃とした。
フロー温度は、Ｉｎ２００℃、Ｉｎ−２０％Ｓｎ１９０
℃、Ｉｎ−４０％Ｓｎ１８０℃、Ｉｎ−４８％Ｓｎ１７
０℃、Ｉｎ−２０％Ｂｉ１８０℃、Ｉｎ−４０％Ｂｉ１
６０℃、Ｉｎ−６０％Ｂｉ１４０℃、Ｉｎ−６７％Ｂｉ
１２０℃とした。
【００５１】上述の各組み合わせの接合を行い、全サン
プルにおいて１０Ω以下の抵抗及び良好な接合状態を得
た。従って、Ｉｎ、Ｉｎ−Ｓｎ合金、Ｉｎ−Ｂｉ合金の
いずれかを電極上に形成した印刷回路基板を用いること
により、Ｐｂを含まない半田材料を用い、比較的低温で
半田接合処理を行なうことができる。
プルにおいて１０Ω以下の抵抗及び良好な接合状態を得
た。従って、Ｉｎ、Ｉｎ−Ｓｎ合金、Ｉｎ−Ｂｉ合金の
いずれかを電極上に形成した印刷回路基板を用いること
により、Ｐｂを含まない半田材料を用い、比較的低温で
半田接合処理を行なうことができる。
【００５２】なお、Ｐｂの代わりにＳｎを主成分とする
半田材料を用いる場合も、Ｓｎの中には同位体であるＰ
ｂが不純物として混入し易い。Ｓｎ中のＰｂ量は、１ｐ
ｐｍ以下とすることが好ましい。Ｐｂ量を１ｐｐｍ以下
とする場合、Ｓｎ中のアルファ線量は０．０１ｃｐｈ／
ｃｍ2 以下とすることができる。従って、ソフトエラー
を確実に防止することができる。
半田材料を用いる場合も、Ｓｎの中には同位体であるＰ
ｂが不純物として混入し易い。Ｓｎ中のＰｂ量は、１ｐ
ｐｍ以下とすることが好ましい。Ｐｂ量を１ｐｐｍ以下
とする場合、Ｓｎ中のアルファ線量は０．０１ｃｐｈ／
ｃｍ2 以下とすることができる。従って、ソフトエラー
を確実に防止することができる。
【００５３】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば種々
の変更、改良、組み合わせが可能なことは当業者に自明
であろう。
本発明はこれらに制限されるものではない。例えば種々
の変更、改良、組み合わせが可能なことは当業者に自明
であろう。
【００５４】
【発明の効果】以上説明したように、本発明によれば、
Ｐｂを用いず、半田バンプを用いたフリップチップ接合
を行なうことができる。
Ｐｂを用いず、半田バンプを用いたフリップチップ接合
を行なうことができる。
【００５５】また、フリップチップ接合のリフロー処理
温度を低減することができる。リフロー温度の異なる半
田材料を用い、階層接合を信頼性高く行なうことができ
る。
温度を低減することができる。リフロー温度の異なる半
田材料を用い、階層接合を信頼性高く行なうことができ
る。
【図１】本発明の実施例による半導体チップと印刷回路
基板との組み合わせを示す平面図および断面図である。
基板との組み合わせを示す平面図および断面図である。
【図２】本発明の実施例によるバンプを備えた半導体チ
ップの製造方法を説明するための概略的断面図である。
ップの製造方法を説明するための概略的断面図である。
【図３】本発明の実施例による半導体チップと印刷回路
基板と接合工程を示す概略的断面図である。
基板と接合工程を示す概略的断面図である。
１ Ｔｉ層
２ Ｎｉ層
３ 半田バンプ
Ｂ バンプ構造
Ｅ 電極構造
１２ 下地金属層
１３ 初期接合金属層
ＣＨ 半導体チップ
ＰＣ 印刷回路基板
ＣＫＴ 半導体回路
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭64−20632（ＪＰ，Ａ)
特開 平３−283542（ＪＰ，Ａ)
特開 平８−8299（ＪＰ，Ａ)
特開 平９−181125（ＪＰ，Ａ)
特開 昭61−14096（ＪＰ，Ａ)
特開 平４−263433（ＪＰ，Ａ)
特開 平９−260389（ＪＰ，Ａ)
特開 平７−283268（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/60
Claims (6)
- 【請求項１】 絶縁体基板と、前記絶縁体基板上に形成
された配線と、前記配線上に形成された電極とからなる
印刷回路基板であって、 前記電極は、下からＣｒ層、Ｃｕ層、Ｎｉ層の積層を含
む下地電極層と、 前記下地電極層上に形成されたＩｎ、Ｉｎ−Ｓｎ合金、
またはＩｎ−Ｂｉ合金の最上層からなることを特徴とす
る印刷回路基板。 - 【請求項２】 前記電極の前記最上層が５０−１００μ
ｍの範囲の厚さを有する請求項１記載の印刷回路基板。 - 【請求項３】 半導体チップ上に、９０重量％〜９７重
量％のＳｎと３重量％〜１０重量％のＡｇとを含む半田
材料または９０重量％〜９７重量％のＳｎと３重量％〜
１０重量％のＳｂとを含む半田材料を用いて半田バンプ
を形成する工程と、 印刷回路基板上にＣｒ層、Ｃｕ層、Ｎｉ層を積層し、下
地電極層を形成する工程と、 前記下地電極層上にＩｎ、Ｉｎ−Ｓｎ合金、またはＩｎ
−Ｂｉ合金の最上層を形成し、電極を形成する工程と、 前記半田バンプを前記電極上に配置し、前記半導体チッ
プを前記印刷回路基板上にフリップチップボンディング
する工程と を含む実装回路基板の製造方法。 - 【請求項４】 前記最上層を形成する工程が、厚さ５０
−１００μｍの最上層を形成する請求項３記載の実装回
路基板の製造方法。 - 【請求項５】 前記フリップチップボンディングする工
程が、２００℃以下の温度で前記半田バンプと前記電極
とをリフロー処理することを含む請求項３または４記載
の実装回路基板の製造方法。 - 【請求項６】 前記半田バンプを形成する工程が、凹部
を有する型板の凹部内に半田材料を充填するサブ工程
と、凹部内の半田材料を加熱して溶融させた後、降温し
て半田ボールを形成するサブ工程と、半田ボールを半導
体チップ上に転写するサブ工程とを含む請求項３−５の
いずれかに記載の実装回路基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19322698A JP3469093B2 (ja) | 1998-07-08 | 1998-07-08 | 印刷回路基板および実装回路基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19322698A JP3469093B2 (ja) | 1998-07-08 | 1998-07-08 | 印刷回路基板および実装回路基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000031206A JP2000031206A (ja) | 2000-01-28 |
| JP3469093B2 true JP3469093B2 (ja) | 2003-11-25 |
Family
ID=16304427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19322698A Expired - Fee Related JP3469093B2 (ja) | 1998-07-08 | 1998-07-08 | 印刷回路基板および実装回路基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3469093B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019029441A (ja) * | 2017-07-27 | 2019-02-21 | 浜松ホトニクス株式会社 | 光半導体ユニットの製造方法 |
-
1998
- 1998-07-08 JP JP19322698A patent/JP3469093B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000031206A (ja) | 2000-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6486411B2 (en) | Semiconductor module having solder bumps and solder portions with different materials and compositions and circuit substrate | |
| JP2994375B2 (ja) | モジュ―ル・アセンブリ及びリワ―クのための相互接続構造及びプロセス | |
| JP3262497B2 (ja) | チップ実装回路カード構造 | |
| JP3311215B2 (ja) | 半導体装置 | |
| JP3320979B2 (ja) | デバイスをデバイス・キャリヤ上に直接実装する方法 | |
| JP4051893B2 (ja) | 電子機器 | |
| US8101514B2 (en) | Semiconductor device having elastic solder bump to prevent disconnection | |
| EP0624053B1 (en) | Mounting device and method of connecting miniaturized electronic components by bump connections | |
| US20040080055A1 (en) | No flow underfill material and method for underfilling semiconductor components | |
| US7923125B2 (en) | Apparatus for solder crack deflection | |
| JP4397530B2 (ja) | 低アルファ放出性はんだバンプ | |
| US5841198A (en) | Ball grid array package employing solid core solder balls | |
| US6909182B2 (en) | Spherical semiconductor device and method for fabricating the same | |
| TWI242866B (en) | Process of forming lead-free bumps on electronic component | |
| JP4022139B2 (ja) | 電子装置及び電子装置の実装方法及び電子装置の製造方法 | |
| JP2581456B2 (ja) | 部品の接続構造及びその製造方法 | |
| JP4366838B2 (ja) | 電子回路モジュールの製造方法 | |
| KR100568496B1 (ko) | 주석-인듐 합금층을 갖는 필름 회로 기판 | |
| JP3469093B2 (ja) | 印刷回路基板および実装回路基板の製造方法 | |
| KR100642229B1 (ko) | 반도체 장치 및 반도체 장치의 실장 구조물 | |
| JP3838530B2 (ja) | 半導体装置の製造方法 | |
| JP2002076605A (ja) | 半導体モジュール及び半導体装置を接続した回路基板 | |
| JP3180041B2 (ja) | 接続端子及びその形成方法 | |
| JPH11330678A (ja) | 半田接合方法及び回路基板並びにその回路基板を用いた電子装置 | |
| JP2000151086A (ja) | プリント回路ユニット及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030826 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080905 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080905 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090905 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090905 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100905 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100905 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120905 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120905 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130905 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |