JPH0271552A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH0271552A JPH0271552A JP63166723A JP16672388A JPH0271552A JP H0271552 A JPH0271552 A JP H0271552A JP 63166723 A JP63166723 A JP 63166723A JP 16672388 A JP16672388 A JP 16672388A JP H0271552 A JPH0271552 A JP H0271552A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- ecl
- ttl
- integrated circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000694 effects Effects 0.000 abstract description 4
- 239000000758 substrate Substances 0.000 abstract description 2
- 238000001378 electrochemiluminescence detection Methods 0.000 description 16
- 238000001465 metallisation Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路に係り、特に論理振幅の異なるＥＣＬ
回路とＴＴＬ回路が混在する時に好適な集積回路に関す
る。
回路とＴＴＬ回路が混在する時に好適な集積回路に関す
る。
従来の集積回路は、ＳＥＭＩＣＯＮＤＵＣＴＯＲＤＡＴ
Ｅ ＢＯＯＫ ＥＣＬ （Ｍａ ｒ８５、ＨＩＴＡ
ＣＨＩ）に記載のように、ＥＣＬ入力とＴＴＬ出力が混
在するＥＣＬ Ｔｏ ＴＴＬレベル変換集積回路で
あり、ＥＣＬ信号ピンとＴＴＬ信号ピンが分割されたピ
ン配列となっていなかった。
Ｅ ＢＯＯＫ ＥＣＬ （Ｍａ ｒ８５、ＨＩＴＡ
ＣＨＩ）に記載のように、ＥＣＬ入力とＴＴＬ出力が混
在するＥＣＬ Ｔｏ ＴＴＬレベル変換集積回路で
あり、ＥＣＬ信号ピンとＴＴＬ信号ピンが分割されたピ
ン配列となっていなかった。
上記従来技術は、ＴＴＬ回路のように論理振幅が約３．
５ｖと大きい信号と、ＥＣＬ＠路のように論理振幅が約
０．８Ｖと小さい信号を混在する集積回路であるにもか
かわらず、ＴＴＬ信号ピンとＥＣＬ信号ピンが隣のピン
配置となっており、集積回路パッケージ内のメタライズ
パターン及び、ボンディングワイヤ等も含めると、ＴＴ
Ｌ信号切り換わり（立ち上がり又は、立ち下がり時）時
に発生するクロストークノイズにより、ＥＣＬ信号へ影
響を及ぼす危険をともなっていた。特に、大規模集積回
路の場合、メタライズパターン、及び、ボンディングワ
イヤは近接するため、クロストークノイズによる影響の
危険度は高くなることが予想される。本発明の目的は一
輪理振幅が異なる回路を混在する集積回路において、前
記問題点を解決することにある。
５ｖと大きい信号と、ＥＣＬ＠路のように論理振幅が約
０．８Ｖと小さい信号を混在する集積回路であるにもか
かわらず、ＴＴＬ信号ピンとＥＣＬ信号ピンが隣のピン
配置となっており、集積回路パッケージ内のメタライズ
パターン及び、ボンディングワイヤ等も含めると、ＴＴ
Ｌ信号切り換わり（立ち上がり又は、立ち下がり時）時
に発生するクロストークノイズにより、ＥＣＬ信号へ影
響を及ぼす危険をともなっていた。特に、大規模集積回
路の場合、メタライズパターン、及び、ボンディングワ
イヤは近接するため、クロストークノイズによる影響の
危険度は高くなることが予想される。本発明の目的は一
輪理振幅が異なる回路を混在する集積回路において、前
記問題点を解決することにある。
上記目的は、論理振幅の異なる回路の使用領域をチップ
、ボンディングワイヤ、メタライズパターン、端子の全
てを分割し、さらに、論理振幅の異なる信号の境界部に
論理的未使用端子を設け、電源又は、グランドに接続す
るか、あるいは、未使用状態にしておくことによって達
成される。
、ボンディングワイヤ、メタライズパターン、端子の全
てを分割し、さらに、論理振幅の異なる信号の境界部に
論理的未使用端子を設け、電源又は、グランドに接続す
るか、あるいは、未使用状態にしておくことによって達
成される。
例えば、ＥＣＬ回路とＴＴＬ回路が混在した集積回路で
は、一方には、同一振幅のＥＣＬ回路が集中した配置と
なり、もう一方には、同一振幅のＴＴＬ回路が集中した
配置になる。前記２種の回路配置の境界部においては、
論理的未使用端子が配置されているため、論理振幅の太
きｃ）ＴＴＬ信号が切り換わったとしても、クロストー
クノイズに起因する結合容量、相互インダクタンスは緩
和されるため、論理的振幅の小さいＥＣＬ信号に与える
影響は小さくなり、論理的振幅の異なる回路が混在する
集積回路の誤動作が無くなる。
は、一方には、同一振幅のＥＣＬ回路が集中した配置と
なり、もう一方には、同一振幅のＴＴＬ回路が集中した
配置になる。前記２種の回路配置の境界部においては、
論理的未使用端子が配置されているため、論理振幅の太
きｃ）ＴＴＬ信号が切り換わったとしても、クロストー
クノイズに起因する結合容量、相互インダクタンスは緩
和されるため、論理的振幅の小さいＥＣＬ信号に与える
影響は小さくなり、論理的振幅の異なる回路が混在する
集積回路の誤動作が無くなる。
以下、本発明の一実施例を第１図により説明する。集積
回路１は、リード端子２より、メタライズパターン３を
介し、ボンディングワイヤ４を介して、チップ５のポン
ディングパッド６に接続される。同様構成で複数配置さ
れている。集積回路１において、左辺側は、ＥＣＬ回路
使用領域であり、右辺側は、ＴＴＬ回路使用領域となっ
ている。
回路１は、リード端子２より、メタライズパターン３を
介し、ボンディングワイヤ４を介して、チップ５のポン
ディングパッド６に接続される。同様構成で複数配置さ
れている。集積回路１において、左辺側は、ＥＣＬ回路
使用領域であり、右辺側は、ＴＴＬ回路使用領域となっ
ている。
ＥＣＬ回路とＴＴＬ回路使用領域の境界部のリード端子
２は、集積回路搭載基板７のパッド８に接続され、メタ
ライズパターン９を介しパッド１０に接続される。パッ
ド１０は、基板７の電源又は、グランドに接続されてい
る。
２は、集積回路搭載基板７のパッド８に接続され、メタ
ライズパターン９を介しパッド１０に接続される。パッ
ド１０は、基板７の電源又は、グランドに接続されてい
る。
以上のような構成であるため、ＥＣＬ信号は、集積回路
１の左辺側の複数リード端子２より、入力又は、出力さ
れ、ＴＴＬ信号は、集積回路上の右辺側の複数リート端
子２により入力又は、出力される。集積回路１のＥＣＬ
回路とＴＴＬ回路の前記使用領域境界部のリード端子２
は、論理的未使用端子としており、電源又は、グランド
接続により、低インピーダンスの一定電位となっている
。
１の左辺側の複数リード端子２より、入力又は、出力さ
れ、ＴＴＬ信号は、集積回路上の右辺側の複数リート端
子２により入力又は、出力される。集積回路１のＥＣＬ
回路とＴＴＬ回路の前記使用領域境界部のリード端子２
は、論理的未使用端子としており、電源又は、グランド
接続により、低インピーダンスの一定電位となっている
。
以上、本実施例によれば、ＥＣＬ信号とＴＴＬ信号境界
部に論理的未使用端子があり、特にＴＴＬ信号切り換わ
り時、ＥＣＬ信号に与えるクロストークノイズの影響を
緩和することができる。
部に論理的未使用端子があり、特にＴＴＬ信号切り換わ
り時、ＥＣＬ信号に与えるクロストークノイズの影響を
緩和することができる。
尚、論理的未使用端子は、クロストークノイズの与える
影響が小さい場合は、未使状態にしておいても良い。
影響が小さい場合は、未使状態にしておいても良い。
本発明によれば、論理的に異なる回路の使用領域を分割
し、かつ、境界部には、論理的未使用端子を設けること
によって、相互素子の電気的特性に関するノイズ等を避
けることができ、異なる論理素子が混在する集積回路の
設計が容易にできるという効果がある。
し、かつ、境界部には、論理的未使用端子を設けること
によって、相互素子の電気的特性に関するノイズ等を避
けることができ、異なる論理素子が混在する集積回路の
設計が容易にできるという効果がある。
第１図は、本発明の一実施例である集積回路と集積回路
搭載基板の平面図である。 １・・・集積回路、 ２・・・リード端子、 ３・・・メタライズパターン、 ４・・・ボンディングワイヤ。 ５・・・チップ、 ７・・・集積回路搭載基板。
搭載基板の平面図である。 １・・・集積回路、 ２・・・リード端子、 ３・・・メタライズパターン、 ４・・・ボンディングワイヤ。 ５・・・チップ、 ７・・・集積回路搭載基板。
Claims (1)
- １、論理振幅の異なる素子が混在する集積回路において
、第１の論理素子使用領域と第２の論理素子使用領域を
分割し、かつ、境界部に２本以上の論理的未使用端子を
設け、電源又はグランドに接続するか、あるいは、未使
用状態にしておくことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63166723A JPH0271552A (ja) | 1988-07-06 | 1988-07-06 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63166723A JPH0271552A (ja) | 1988-07-06 | 1988-07-06 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0271552A true JPH0271552A (ja) | 1990-03-12 |
Family
ID=15836560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63166723A Pending JPH0271552A (ja) | 1988-07-06 | 1988-07-06 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0271552A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0740343A2 (en) * | 1995-04-24 | 1996-10-30 | Matsushita Electric Industrial Co., Ltd. | Structure of chip on chip mounting preventing crosstalk noise |
-
1988
- 1988-07-06 JP JP63166723A patent/JPH0271552A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0740343A2 (en) * | 1995-04-24 | 1996-10-30 | Matsushita Electric Industrial Co., Ltd. | Structure of chip on chip mounting preventing crosstalk noise |
| EP0740343A3 (en) * | 1995-04-24 | 2000-04-05 | Matsushita Electric Industrial Co., Ltd. | Structure of chip on chip mounting preventing crosstalk noise |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4592122B2 (ja) | パッケージ層の数を削減したフリップチップ・パッケージ | |
| JPS63131561A (ja) | 電子パツケージ | |
| US5399904A (en) | Array type semiconductor device having insulating circuit board | |
| US5250844A (en) | Multiple power/ground planes for tab | |
| JPH0271552A (ja) | 集積回路 | |
| JP2681427B2 (ja) | 半導体装置 | |
| KR910015039A (ko) | 반도체웨이퍼 | |
| JPS61234055A (ja) | 半導体装置 | |
| JPH0416944B2 (ja) | ||
| JPH04349640A (ja) | アナログ・デジタル混在集積回路装置実装体 | |
| JPH02186670A (ja) | 半導体集積回路 | |
| WO2001045260A1 (en) | Electronic component with reduced inductive coupling | |
| US6936911B1 (en) | Semiconductor integrated circuit device | |
| JPS60154644A (ja) | 半導体装置 | |
| JPS595640A (ja) | 半導体装置 | |
| JPS629654A (ja) | 集積回路装置実装パツケ−ジ | |
| JPH05343525A (ja) | 半導体集積回路 | |
| JPS641052B2 (ja) | ||
| US6225821B1 (en) | Package migration for related programmable logic devices | |
| JPS6380622A (ja) | 半導体集積回路装置 | |
| JPH05190674A (ja) | 半導体集積回路装置 | |
| JPS6119151A (ja) | 半導体装置 | |
| JPH081943B2 (ja) | 半導体集積回路パッケージ | |
| KR970007081Y1 (ko) | 반도체 기억장치 | |
| JP2502994Y2 (ja) | 半導体集積回路装置 |