JPS641052B2 - - Google Patents
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- JPS641052B2 JPS641052B2 JP56127071A JP12707181A JPS641052B2 JP S641052 B2 JPS641052 B2 JP S641052B2 JP 56127071 A JP56127071 A JP 56127071A JP 12707181 A JP12707181 A JP 12707181A JP S641052 B2 JPS641052 B2 JP S641052B2
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- JP
- Japan
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- ground
- power supply
- wiring
- output buffer
- gate
- Prior art date
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- 239000000872 buffer Substances 0.000 claims description 38
- 239000004065 semiconductor Substances 0.000 claims description 6
- 239000004020 conductor Substances 0.000 description 8
- 230000007257 malfunction Effects 0.000 description 6
- 238000003491 array Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000011109 contamination Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Description
【発明の詳細な説明】
本発明は、大規模集積回路、特にそのグランド
配線方法に関する。
配線方法に関する。
チツプ上に多数の未配線論理ゲートを汎用標準
パターンで構成しておき、注文があり次第製作す
べき回路に従つて所要の配線を施して完成品とす
るLSIゲートアレイは、納期を短縮してユーザに
所望LSIを迅速に供給する有力な手段である。こ
のゲートアレイは通常、チツプ中央部に上記論理
ゲート群を配設し、チツプ周辺に外部回路との入
出力用のバツフアが配置される。特にその外部へ
の出力バツフアは高い駆動能力を持つ必要があ
り、内部論理ゲート用電源より高い電圧の電源を
用いたりする。ところで従来のLSIゲートアレイ
ではグランド配線は共通であり、このため次のよ
うな問題があることが分つた。
パターンで構成しておき、注文があり次第製作す
べき回路に従つて所要の配線を施して完成品とす
るLSIゲートアレイは、納期を短縮してユーザに
所望LSIを迅速に供給する有力な手段である。こ
のゲートアレイは通常、チツプ中央部に上記論理
ゲート群を配設し、チツプ周辺に外部回路との入
出力用のバツフアが配置される。特にその外部へ
の出力バツフアは高い駆動能力を持つ必要があ
り、内部論理ゲート用電源より高い電圧の電源を
用いたりする。ところで従来のLSIゲートアレイ
ではグランド配線は共通であり、このため次のよ
うな問題があることが分つた。
即ち出力バツフアは駆動能力を高く設計され、
スイツチング動作時に出力回路に流れる電流は内
部論理ゲートより遥かに大きい。そこで出力バツ
フアが多数同時にスイツチングすると大きな電流
がグランド配線へ流れ込み、該配線の電位が上
る。内部論理ゲートがTTLで構成されていると、
TTLはグランドからの電位が信号となるからグ
ランド配線電位が上ると相対的に信号電位が下
り、場合によつては入力信号がＨ（ハイ）レベル
からＬ（ロー）レベルへ変つたと判断され、誤動
作を生じる恐れがある。
スイツチング動作時に出力回路に流れる電流は内
部論理ゲートより遥かに大きい。そこで出力バツ
フアが多数同時にスイツチングすると大きな電流
がグランド配線へ流れ込み、該配線の電位が上
る。内部論理ゲートがTTLで構成されていると、
TTLはグランドからの電位が信号となるからグ
ランド配線電位が上ると相対的に信号電位が下
り、場合によつては入力信号がＨ（ハイ）レベル
からＬ（ロー）レベルへ変つたと判断され、誤動
作を生じる恐れがある。
本発明はかゝる問題に対処しようとするもので
多数の論理ゲートから構成され、また該論理ゲー
トと外部回路との入、出力用のバツフアを設けら
れた半導体チツプを備える大規模集積回路におい
て、該出力用バツフアのグランド配線は論理ゲー
トのグランド配線とは別にして各々を独立に設
け、そして各グランド配線をそれぞれチツプ周辺
のボンデイングパツドに接続し、該パツドにそれ
ぞれ一端を接続したボンデイングワイヤを通して
各々独立に外部電源回路へ接続されるようにし、
且つ、前記出力用バツフアのグランド配線は、前
記論理ゲート及び前記入出力用のバツフアの電源
配線の外側に配置し、また、前記論理ゲートのグ
ランド配線は、前記電源配線の内側に配置してな
ることを特徴とするものである。次に図面を参照
しながらこれを詳細に説明する。
多数の論理ゲートから構成され、また該論理ゲー
トと外部回路との入、出力用のバツフアを設けら
れた半導体チツプを備える大規模集積回路におい
て、該出力用バツフアのグランド配線は論理ゲー
トのグランド配線とは別にして各々を独立に設
け、そして各グランド配線をそれぞれチツプ周辺
のボンデイングパツドに接続し、該パツドにそれ
ぞれ一端を接続したボンデイングワイヤを通して
各々独立に外部電源回路へ接続されるようにし、
且つ、前記出力用バツフアのグランド配線は、前
記論理ゲート及び前記入出力用のバツフアの電源
配線の外側に配置し、また、前記論理ゲートのグ
ランド配線は、前記電源配線の内側に配置してな
ることを特徴とするものである。次に図面を参照
しながらこれを詳細に説明する。
第１図は本発明の実施例を示し、第２図は第１
図のまた第３図は第２図の一部を拡大して示す。
これらの図で１０は半導体チツプであり、その中
央側大部分に論理ゲート（ここでは内部ゲート又
はゲートアレイともいう）１２が構成され、周辺
にはボンデイングパツド１４が、その内側に電源
導体パターン１６が被着され、外部との入出力バ
ツフア１８は電源導体パターン１６の下部に形成
される。電源導体パターンは１６ａ〜１６ｄの４
本からなり、１６ａは外部出力バツフアのグラン
ド線（電源Vccの低電位側配線）G1、１６ｂは同
バツフアの電源線（電源Vccの高電位側配線）、１
６ｃは内部ゲートと外部入力バツフアの電源線、
１６ｄは同ゲートおよびバツフアのグランド線
G2である。外部出力バツフアの電源電圧はV1＝
５〔Ｖ〕であり、内部ゲート及び外部入力バツフ
アの電源電圧はV2＝２〜３〔Ｖ〕である。ボンデ
イングパツド１４のうち網線を付したものはパタ
ーン１６ｂに接続されかつボンデイングワイヤl3
を通して電源V1の正側端子に接続され、多数の
点を付したものはパターン１６ｃに接続されかつ
ボンデイングワイヤl4を通して電源V2の正側端子
に接続され、斜線を付したものはパターン１６ａ
に接続されかつボンデイングワイヤl1を通して電
源V1，V2の共通グランド線l5に接続され、そし
て白地のものはパターン１６ｄに接続されかつボ
ンデイングワイヤl2を通して共通グランド線l5に
接続される。これらの矩形状パツドに比べて小さ
い多数の方形パツドは信号線用のボンデイングパ
ツドである。電源V1，V2の正側端子及び負側端
子（グランド線l5）は例えばICパツケージの端子
ピンであり、ワイヤl1〜l4はこのICパツケージの
２つの電源ピン、１つ（共通にした場合）又は２
つ（こゝでも分離独立させた場合）のグランドピ
ンと、半導体チツプの上記各種パツド１４との間
を接続する。電源V1，V2の低電位側端子は互い
に接続した方が好ましいので、上記のICパツケ
ージの端子ピンでもグランドG1，G2を分離する
場合は、ICパツケージを取付けるプリント板で
G1，G2を共に電源V1，V2の低電位端子へ接続す
る。
図のまた第３図は第２図の一部を拡大して示す。
これらの図で１０は半導体チツプであり、その中
央側大部分に論理ゲート（ここでは内部ゲート又
はゲートアレイともいう）１２が構成され、周辺
にはボンデイングパツド１４が、その内側に電源
導体パターン１６が被着され、外部との入出力バ
ツフア１８は電源導体パターン１６の下部に形成
される。電源導体パターンは１６ａ〜１６ｄの４
本からなり、１６ａは外部出力バツフアのグラン
ド線（電源Vccの低電位側配線）G1、１６ｂは同
バツフアの電源線（電源Vccの高電位側配線）、１
６ｃは内部ゲートと外部入力バツフアの電源線、
１６ｄは同ゲートおよびバツフアのグランド線
G2である。外部出力バツフアの電源電圧はV1＝
５〔Ｖ〕であり、内部ゲート及び外部入力バツフ
アの電源電圧はV2＝２〜３〔Ｖ〕である。ボンデ
イングパツド１４のうち網線を付したものはパタ
ーン１６ｂに接続されかつボンデイングワイヤl3
を通して電源V1の正側端子に接続され、多数の
点を付したものはパターン１６ｃに接続されかつ
ボンデイングワイヤl4を通して電源V2の正側端子
に接続され、斜線を付したものはパターン１６ａ
に接続されかつボンデイングワイヤl1を通して電
源V1，V2の共通グランド線l5に接続され、そし
て白地のものはパターン１６ｄに接続されかつボ
ンデイングワイヤl2を通して共通グランド線l5に
接続される。これらの矩形状パツドに比べて小さ
い多数の方形パツドは信号線用のボンデイングパ
ツドである。電源V1，V2の正側端子及び負側端
子（グランド線l5）は例えばICパツケージの端子
ピンであり、ワイヤl1〜l4はこのICパツケージの
２つの電源ピン、１つ（共通にした場合）又は２
つ（こゝでも分離独立させた場合）のグランドピ
ンと、半導体チツプの上記各種パツド１４との間
を接続する。電源V1，V2の低電位側端子は互い
に接続した方が好ましいので、上記のICパツケ
ージの端子ピンでもグランドG1，G2を分離する
場合は、ICパツケージを取付けるプリント板で
G1，G2を共に電源V1，V2の低電位端子へ接続す
る。
内部ゲート群を縦、横に走る導体パターンのう
ちの２０は電源線、２２はグランド線で、それぞ
れパターン１６ｃ，１６ｄへ接続される。内部ゲ
ートは第４図に示す如きTTLゲートで、マルチ
エミツタ型入力トランジスタQ1、SBDクランプ
付き出力トランジスタQ2、抵抗R1〜R3、出力の
Ｈレベルクランプ用の接合型ダイオードD4およ
びSBDQ3を基本セルとし、これらを適宜組合せ
て構成される。電源線２０は図面で見て横導体、
グランド線２２は縦導体となるので、電源、グラ
ンド導体パターン１６ｃ，１６ｄは左右側辺と上
下辺では入れ違い、コーナー部で交差する。なお
LSIゲートアレイではグリツド配線法を採用して
おり、配線はグリツドと称するマトリクス状に並
ぶ予定の縦、横線上のみを走れ、縦線、横線は層
を変えて通される。本例では横線は１層目、縦線
は２層目に設けるから、電源配線２０上にグラン
ド配線２２が直交して設けてある。
ちの２０は電源線、２２はグランド線で、それぞ
れパターン１６ｃ，１６ｄへ接続される。内部ゲ
ートは第４図に示す如きTTLゲートで、マルチ
エミツタ型入力トランジスタQ1、SBDクランプ
付き出力トランジスタQ2、抵抗R1〜R3、出力の
Ｈレベルクランプ用の接合型ダイオードD4およ
びSBDQ3を基本セルとし、これらを適宜組合せ
て構成される。電源線２０は図面で見て横導体、
グランド線２２は縦導体となるので、電源、グラ
ンド導体パターン１６ｃ，１６ｄは左右側辺と上
下辺では入れ違い、コーナー部で交差する。なお
LSIゲートアレイではグリツド配線法を採用して
おり、配線はグリツドと称するマトリクス状に並
ぶ予定の縦、横線上のみを走れ、縦線、横線は層
を変えて通される。本例では横線は１層目、縦線
は２層目に設けるから、電源配線２０上にグラン
ド配線２２が直交して設けてある。
外部入出力バツフア１８の回路例を第５図、第
６図に示す。第５図は入力バツフアでトランジス
タQ1，Q3，Q4、ダイオードQ2，Q5〜Q9、抵抗R1
〜R4からなるインバータである。入力端子INが
信号用ボンデイングパツド１４（方形状のもの）
に接続され、出力OUTは前記の内部ゲートへ接
続される。第６図は出力バツフアで、入力段アン
ドゲートを構成するトランジスタQ1〜Q3と抵抗
R1、インバータ出力段を構成するトランジスタ
Q4〜Q7、ダイオードQ8，Q9、抵抗R2〜R6からな
り、全体としてナンドゲートを構成する。これら
の入出力バツフアのうち高電圧V1及びそのグラ
ンド配線G1に接続されるのは出力バツフアの出
力段のみで、他は低電圧V1およびそのグランド
配線G2に接続される。出力バツフアでは入力IN
は内部ゲートに、そして出力OUTが信号用ボン
デイングパツド１４（方形状のもの）に接続され
る。
６図に示す。第５図は入力バツフアでトランジス
タQ1，Q3，Q4、ダイオードQ2，Q5〜Q9、抵抗R1
〜R4からなるインバータである。入力端子INが
信号用ボンデイングパツド１４（方形状のもの）
に接続され、出力OUTは前記の内部ゲートへ接
続される。第６図は出力バツフアで、入力段アン
ドゲートを構成するトランジスタQ1〜Q3と抵抗
R1、インバータ出力段を構成するトランジスタ
Q4〜Q7、ダイオードQ8，Q9、抵抗R2〜R6からな
り、全体としてナンドゲートを構成する。これら
の入出力バツフアのうち高電圧V1及びそのグラ
ンド配線G1に接続されるのは出力バツフアの出
力段のみで、他は低電圧V1およびそのグランド
配線G2に接続される。出力バツフアでは入力IN
は内部ゲートに、そして出力OUTが信号用ボン
デイングパツド１４（方形状のもの）に接続され
る。
本発明のようにすると大電流を流す出力バツフ
アの電源は内部ゲートの電源とは別系統にされる
ので、多数の出力バツフアが一斉にＨからＬ又は
その逆に変化するようなことがあつても内部ゲー
トのグランドレベルは変化せず、誤動作する恐れ
がない。また両電源系の分離は、チツプ上の電源
導体パターンの分離に加えて、ICパツケージの
端子ピンと半導体チツプのボンデイングパツドと
を結ぶボンデイングワイヤにおいても分離したの
で、出力バツフアの電流によるノイズの混入、誤
動作を確実に阻止することができる。即ちチツプ
上の電源パターンを分離してもボンデイングワイ
ヤでは共通にしてしまうと、該ワイヤが持つイン
ダクタンスによる電圧降下によりノイズ混入、誤
動作があり得るが、ボンデイングワイヤも分離し
ておくと、以後の電源系は共通にしてもノイズ混
入、誤動作はないことが確められている。このよ
うに出力バツフアの電流による悪影響を回避する
手段を構じておくと内部ゲートにはノイズマージ
ンの小さい回路を使用でき、低電源電圧、低振幅
ゲートの使用が可能になつて低消費電力化、高速
動作化が図れる。また製品試験においては個々に
機能テストし従つて出力バツフアは少数ずつ動作
させることが多く、このような場合は出力バツフ
アが多数同時に動作した場合のチエツクが出来て
いない憾みがあるが、本願のように電源系を分離
しておけば多数動作による障害発生の恐れれは無
視してよく、また同時動作出力バツフアの個数の
制限なども不要になり或いは大幅に緩和できる
等、種々の利点が得られる。
アの電源は内部ゲートの電源とは別系統にされる
ので、多数の出力バツフアが一斉にＨからＬ又は
その逆に変化するようなことがあつても内部ゲー
トのグランドレベルは変化せず、誤動作する恐れ
がない。また両電源系の分離は、チツプ上の電源
導体パターンの分離に加えて、ICパツケージの
端子ピンと半導体チツプのボンデイングパツドと
を結ぶボンデイングワイヤにおいても分離したの
で、出力バツフアの電流によるノイズの混入、誤
動作を確実に阻止することができる。即ちチツプ
上の電源パターンを分離してもボンデイングワイ
ヤでは共通にしてしまうと、該ワイヤが持つイン
ダクタンスによる電圧降下によりノイズ混入、誤
動作があり得るが、ボンデイングワイヤも分離し
ておくと、以後の電源系は共通にしてもノイズ混
入、誤動作はないことが確められている。このよ
うに出力バツフアの電流による悪影響を回避する
手段を構じておくと内部ゲートにはノイズマージ
ンの小さい回路を使用でき、低電源電圧、低振幅
ゲートの使用が可能になつて低消費電力化、高速
動作化が図れる。また製品試験においては個々に
機能テストし従つて出力バツフアは少数ずつ動作
させることが多く、このような場合は出力バツフ
アが多数同時に動作した場合のチエツクが出来て
いない憾みがあるが、本願のように電源系を分離
しておけば多数動作による障害発生の恐れれは無
視してよく、また同時動作出力バツフアの個数の
制限なども不要になり或いは大幅に緩和できる
等、種々の利点が得られる。
更に、本発明では出力バツフアのグランド配線
を最外周に配置し、論理ゲートのグランド配線は
内側に配置し、これらのグランド配線の間に電源
配線を置くので、大きな電流が流れる出力バツフ
アのグランド配線と外部共通グランド線とを結ぶ
ボンデイングワイヤを短くすることができレイア
ウト上有利である、また両グランド配線が電源配
線によりシールドされた形になり、クロストーク
の発生がない、などの利点が得られる。グランド
配線を分離する、という構成をゲートアレイに適
用すると、論理ゲートの誤動作という点でレイア
ウトに制約があつた出力バツフアの該レイアウト
の自由度が大幅に向上する。
を最外周に配置し、論理ゲートのグランド配線は
内側に配置し、これらのグランド配線の間に電源
配線を置くので、大きな電流が流れる出力バツフ
アのグランド配線と外部共通グランド線とを結ぶ
ボンデイングワイヤを短くすることができレイア
ウト上有利である、また両グランド配線が電源配
線によりシールドされた形になり、クロストーク
の発生がない、などの利点が得られる。グランド
配線を分離する、という構成をゲートアレイに適
用すると、論理ゲートの誤動作という点でレイア
ウトに制約があつた出力バツフアの該レイアウト
の自由度が大幅に向上する。
第１図は本発明の実施例を示す概略平面図、第
２図および第３図はその一部の拡大平面図、第４
図〜第６図は内部ゲートおよび入、出力バツフア
の回路例を示す回路図である。 図面で、１２は論理ゲート、１８は入、出力バ
ツフア、１０は半導体チツプ、１６ａは出力バツ
フアのグランド配線、１６ｄは論理ゲートのグラ
ンド配線、１４はボンデイングパツド、l1，l2は
ボンデイングワイヤである。
２図および第３図はその一部の拡大平面図、第４
図〜第６図は内部ゲートおよび入、出力バツフア
の回路例を示す回路図である。 図面で、１２は論理ゲート、１８は入、出力バ
ツフア、１０は半導体チツプ、１６ａは出力バツ
フアのグランド配線、１６ｄは論理ゲートのグラ
ンド配線、１４はボンデイングパツド、l1，l2は
ボンデイングワイヤである。
Claims (1)
- １ 多数の論理ゲートから構成され、また該論理
ゲートと外部回路との入、出力用のバツフアを設
けられた半導体チツプを備える大規模集積回路に
おいて、該出力用バツフアのグランド配線は論理
ゲートのグランド配線とは別にして各々を独立に
設け、そして各グランド配線をそれぞれチツプ周
辺のボンデイングパツドに接続し、該パツドにそ
れぞれ一端を接続したボンデイングワイヤを通し
て各々独立に外部電源回路へ接続されるように
し、且つ、前記出力用バツフアのグランド配線
は、前記論理ゲート及び前記入出力用のバツフア
の電源配線の外側に配置し、また、前記論理ゲー
トのグランド配線は、前記電源配線の内側に配置
してなることを特徴とする大規模集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56127071A JPS5828852A (ja) | 1981-08-13 | 1981-08-13 | 大規模集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56127071A JPS5828852A (ja) | 1981-08-13 | 1981-08-13 | 大規模集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5828852A JPS5828852A (ja) | 1983-02-19 |
| JPS641052B2 true JPS641052B2 (ja) | 1989-01-10 |
Family
ID=14950850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56127071A Granted JPS5828852A (ja) | 1981-08-13 | 1981-08-13 | 大規模集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5828852A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS601859A (ja) * | 1983-06-17 | 1985-01-08 | Fujitsu Ltd | 樹脂封止型半導体装置 |
| JPS6014460A (ja) * | 1983-07-04 | 1985-01-25 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH01260847A (ja) * | 1988-04-11 | 1989-10-18 | Nec Corp | 半導体集積回路装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5371584A (en) * | 1976-12-08 | 1978-06-26 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS54142985A (en) * | 1978-04-28 | 1979-11-07 | Toshiba Corp | Semiconductor device |
-
1981
- 1981-08-13 JP JP56127071A patent/JPS5828852A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5828852A (ja) | 1983-02-19 |
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