JPH03109767A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH03109767A JPH03109767A JP1248534A JP24853489A JPH03109767A JP H03109767 A JPH03109767 A JP H03109767A JP 1248534 A JP1248534 A JP 1248534A JP 24853489 A JP24853489 A JP 24853489A JP H03109767 A JPH03109767 A JP H03109767A
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000010586 diagram Methods 0.000 description 13
- 210000004188 enterochromaffin-like cell Anatomy 0.000 description 6
- 210000004027 cell Anatomy 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体集積回路装置に関し、特に、ＴＴＬレ
ベル（及び／またはＣＭＯＳレベル）インターフェイス
回路並びにＥＣＬレベルインターフェイス回路とが混載
され、いわゆるマスタースライス方式により製造される
半導体集積回路装置に関する。
ベル（及び／またはＣＭＯＳレベル）インターフェイス
回路並びにＥＣＬレベルインターフェイス回路とが混載
され、いわゆるマスタースライス方式により製造される
半導体集積回路装置に関する。
［従来の技術］
近年、マスタースライス方式を代表とするＡＳＩ Ｃ（
Ａｐｐｌｉｃａｔｉｏｎ ５ｐｅｃｉｆｉｃ Ｉ Ｃ
；特定用途向けＩＣ）と呼ばれる半導体集積回路装置の
普及により、従来では複数のＳＳＩで構成されていたシ
ステムが１チツプ上に実現されるようになってきた。そ
の場合に、使用されている回路によりＥＣＬレベルイン
ターフェイス回路と、ＴＴＬまたはＣＭＯＳレベルイン
ターフェイス回路の２種あるいは３種のインターフェイ
ス回路を、１チツプ上に混載しなければならないことが
しばしば起こる。ところが、ＥＣＬレベルインターフェ
イス回路は、−４，５Ｖ乃至−５，２■という負電源と
グランドレベル間で動作するのに対し、ＴＴＬやＣＭＯ
Ｓレベルインターフェイス回路は、通常５０ｖという正
電源とグランドレベル間で動作するので、上記のように
異種のインターフェイス回路を混載する場合には、シス
テム内に２電源を用意しなければならないという不都合
が生じる。この不便さを避けるために正電源でＥＣＬレ
ベルインターフェイス回路を動作させ、該回路を捉似Ｅ
ＣＬレベルインターフェイスまたはオフセットＥＣＬレ
ベルインターフェイス回路として動作させる手法が用い
られはじめている。
Ａｐｐｌｉｃａｔｉｏｎ ５ｐｅｃｉｆｉｃ Ｉ Ｃ
；特定用途向けＩＣ）と呼ばれる半導体集積回路装置の
普及により、従来では複数のＳＳＩで構成されていたシ
ステムが１チツプ上に実現されるようになってきた。そ
の場合に、使用されている回路によりＥＣＬレベルイン
ターフェイス回路と、ＴＴＬまたはＣＭＯＳレベルイン
ターフェイス回路の２種あるいは３種のインターフェイ
ス回路を、１チツプ上に混載しなければならないことが
しばしば起こる。ところが、ＥＣＬレベルインターフェ
イス回路は、−４，５Ｖ乃至−５，２■という負電源と
グランドレベル間で動作するのに対し、ＴＴＬやＣＭＯ
Ｓレベルインターフェイス回路は、通常５０ｖという正
電源とグランドレベル間で動作するので、上記のように
異種のインターフェイス回路を混載する場合には、シス
テム内に２電源を用意しなければならないという不都合
が生じる。この不便さを避けるために正電源でＥＣＬレ
ベルインターフェイス回路を動作させ、該回路を捉似Ｅ
ＣＬレベルインターフェイスまたはオフセットＥＣＬレ
ベルインターフェイス回路として動作させる手法が用い
られはじめている。
この手法をマスタースライス方式の半導体集積回路上で
実現するには、従来、次のような手段を用いてきた。第
５図は、従来のマスターウェハのチップを示す平面図で
ある。チップ２２上には、その内部に内部領域２３が設
けられ、また、その周辺部には、ＴＴＬレベルインター
フェイス回路やＥＣＬレベルインターフェイス回路等を
形成するためのインターフェイス回路ブロック２４が設
けられている。インターフェイス回路ブロック２４上に
は正電源（以下、ＶＣＣと記す）バスライン１、負電源
（以下、ｖＥＥと記す）バスライン２及びグランドバス
ライン２５が布設される。
実現するには、従来、次のような手段を用いてきた。第
５図は、従来のマスターウェハのチップを示す平面図で
ある。チップ２２上には、その内部に内部領域２３が設
けられ、また、その周辺部には、ＴＴＬレベルインター
フェイス回路やＥＣＬレベルインターフェイス回路等を
形成するためのインターフェイス回路ブロック２４が設
けられている。インターフェイス回路ブロック２４上に
は正電源（以下、ＶＣＣと記す）バスライン１、負電源
（以下、ｖＥＥと記す）バスライン２及びグランドバス
ライン２５が布設される。
第５図に図示したチップ上にＴＴＬレベルインターフェ
イス回路とＥＣＬレベルインターフェイス回路とを形成
したときの概略接続図を第６図（ａ）に、その具体的レ
イアウトパターン図を第７図（ａ）に示す［但し、第７
図（ａ＞ではＴＴＬレベルインターフェイス回路の部分
の図示が省略されている］。第６図（ａ＞に示すように
、ＴＴＬレベル入力回路１０ａとＴＴＬレベル出力回路
１０ｂとは、高位側電源接続配線１２によってＶＣＣバ
スライン１と、そして、低位側電源接続配線１４によっ
てグランドバスライン２５と接続されており、また、Ｅ
ＣＬレベル入力回路１１ａとＥＣＬレベル出力回路１１
ｂとは、高位側電源接続配線２６ａによってグランドバ
スライン２５と、そして、低位側電源接続配線１３によ
って■ＥＥバスライン２と接続されている。第７図（ａ
）に示す領域において、インターフェイス回路ブロック
２４に含まれるＴＴＬセル１０には配線が施されておら
ずＥＣＬセル１１にのみ配線が施されて該ブロックはＥ
ＣＬインターフェイス回路ブロック９となされている。
イス回路とＥＣＬレベルインターフェイス回路とを形成
したときの概略接続図を第６図（ａ）に、その具体的レ
イアウトパターン図を第７図（ａ）に示す［但し、第７
図（ａ＞ではＴＴＬレベルインターフェイス回路の部分
の図示が省略されている］。第６図（ａ＞に示すように
、ＴＴＬレベル入力回路１０ａとＴＴＬレベル出力回路
１０ｂとは、高位側電源接続配線１２によってＶＣＣバ
スライン１と、そして、低位側電源接続配線１４によっ
てグランドバスライン２５と接続されており、また、Ｅ
ＣＬレベル入力回路１１ａとＥＣＬレベル出力回路１１
ｂとは、高位側電源接続配線２６ａによってグランドバ
スライン２５と、そして、低位側電源接続配線１３によ
って■ＥＥバスライン２と接続されている。第７図（ａ
）に示す領域において、インターフェイス回路ブロック
２４に含まれるＴＴＬセル１０には配線が施されておら
ずＥＣＬセル１１にのみ配線が施されて該ブロックはＥ
ＣＬインターフェイス回路ブロック９となされている。
同図に示すように、低位側電源接続配線１３はコンタク
ト孔１６を介して下層のＥＣＬセル１１と接続され、そ
してスルーホール１７を介して上層のＶ■バスライン２
と接続されている。また、高位側電源接続配線２６ａは
コンタクト孔１６を介して下層のＥＣＬセル１１と接続
され、そしてスルーホール１７を介して上層のグランド
バスライン２５と接続されている。
ト孔１６を介して下層のＥＣＬセル１１と接続され、そ
してスルーホール１７を介して上層のＶ■バスライン２
と接続されている。また、高位側電源接続配線２６ａは
コンタクト孔１６を介して下層のＥＣＬセル１１と接続
され、そしてスルーホール１７を介して上層のグランド
バスライン２５と接続されている。
このように接続されたインターフェイス回路を正の単一
電源により給電するようにして、ＥＣＬレベルインター
フェイス回路として動作していた回路をオフセットＥＣ
Ｌレベルインターフェイス回路として動作するようにさ
せるには、第６図（ｂ）及び第７図（ｂ）に示す接続変
更が必要となる。すなわち、■ＥＥバスライン２をグラ
ンド化接続配線２７によって、グランドバスライン２５
と接続し、かつ、接続配線２６ａに替えて高位側電源接
続配線２６ｂによって、ＥＣＬセル１１と■ｏ０バスラ
イン１とを接続することである。
電源により給電するようにして、ＥＣＬレベルインター
フェイス回路として動作していた回路をオフセットＥＣ
Ｌレベルインターフェイス回路として動作するようにさ
せるには、第６図（ｂ）及び第７図（ｂ）に示す接続変
更が必要となる。すなわち、■ＥＥバスライン２をグラ
ンド化接続配線２７によって、グランドバスライン２５
と接続し、かつ、接続配線２６ａに替えて高位側電源接
続配線２６ｂによって、ＥＣＬセル１１と■ｏ０バスラ
イン１とを接続することである。
［発明が解決しようとする課題］
上述した従来のマスタースライス方式半導体集積回路装
置では、ＥＣＬレベルインターフェイス回路をオフセッ
トＥＣＬレベルインターフェイス回路として動作するよ
うに変更するには、高位側電源接続配線をグランドバス
ライン２５から■。。
置では、ＥＣＬレベルインターフェイス回路をオフセッ
トＥＣＬレベルインターフェイス回路として動作するよ
うに変更するには、高位側電源接続配線をグランドバス
ライン２５から■。。
バスライン１へと接続し直す必要がある。このことはＥ
ＣＬインターフェイス回路ブロックのレイアウトパター
ンを修正しなければならないことを意味する。したがっ
て、従来のＡＳＩＣ型の集積回路装置にあっては、ライ
ブラリに登録するレイアウトパターンやそれに付随する
情報が繁雑なものとなり、その設計工数が増大し、また
、そのメンテナンス性が悪かった。
ＣＬインターフェイス回路ブロックのレイアウトパター
ンを修正しなければならないことを意味する。したがっ
て、従来のＡＳＩＣ型の集積回路装置にあっては、ライ
ブラリに登録するレイアウトパターンやそれに付随する
情報が繁雑なものとなり、その設計工数が増大し、また
、そのメンテナンス性が悪かった。
［課題を解決するための手段］
本発明の半導体集積回路装置は、複数種のインターフェ
イス回路（例えば、ＴＴＬレベルインク−フェイス回路
とＥＣＬレベルインターフェイス回路）を有するもので
あって、各インターフェイス回路は、そのインターフェ
イス回路が接続されている独立の電源バスライン、グラ
ンドバスラインを有しており、そして、これらのバスラ
イン間は、インターフェイス回路の選択されたレベル（
例えば、ＥＣＬレベル、オフセットＥＣＬレベル）に応
じて適宜選択接続される。
イス回路（例えば、ＴＴＬレベルインク−フェイス回路
とＥＣＬレベルインターフェイス回路）を有するもので
あって、各インターフェイス回路は、そのインターフェ
イス回路が接続されている独立の電源バスライン、グラ
ンドバスラインを有しており、そして、これらのバスラ
イン間は、インターフェイス回路の選択されたレベル（
例えば、ＥＣＬレベル、オフセットＥＣＬレベル）に応
じて適宜選択接続される。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、（ｂ）は本発明の第１の実施例を示す概
略接続図である。これらの図において、第６図（ａ）、
（ｂ）の従来例の部分と同等の部分には同一の参照番号
が付されているので重複した説明は省略するが、本実施
例においては、グランドバスラインが、ＴＴＬレベル回
路用グランドバスライン３とＥＣＬレベル回路用グラン
ドバスティン４の２つに分けられ、そして、ＥＣＬまた
はオフセットＥＣＬレベルインターフェイス回路は高位
側電源接続配線１５によってＥＣＬレベル回路用グラン
ドバスライン４に接続されている。
略接続図である。これらの図において、第６図（ａ）、
（ｂ）の従来例の部分と同等の部分には同一の参照番号
が付されているので重複した説明は省略するが、本実施
例においては、グランドバスラインが、ＴＴＬレベル回
路用グランドバスライン３とＥＣＬレベル回路用グラン
ドバスティン４の２つに分けられ、そして、ＥＣＬまた
はオフセットＥＣＬレベルインターフェイス回路は高位
側電源接続配線１５によってＥＣＬレベル回路用グラン
ドバスライン４に接続されている。
この半導体集積回路装置をＴＴＬレベル及びＥＣＬレベ
ルを実現する正負２電源駆動回路として使用する場合に
は第１図（ａ）に示すように、グランドバスライン３と
グランドバスライン４とをグランド間接続配線５によっ
て接続する。この回路を正単一電源で動作させるには、
第１図（ｂ）に示すように、接続配線５を除去し、ＥＣ
Ｌレベル回路用グランドバスライン４をｖｃｃ化接続配
線６によってｖｃｃバスライン１に接続し、そして、■
ＥＥバスライン２をグランド化接続配線７によってＴＴ
Ｌレベル回路用グランドバスライン３へ接続する。この
接続変更のみによって、ＥＣＬレベル人、出力回路とし
て動作していた回路は、オフセットＥＣＬレベル人、出
力回路として動作するようになる。すなわち、この接続
変更に際してＥＣＬレベル人、出力回路１１ａ、ｌｌｂ
とオフセラ）ＥＣＬレベル人、出力回Ｉ￥８１１０．１
１ｄとは低位側電源接続配線１３と高位側電源接続配線
１５とによって、■、バスライン２及びＥＣＬレベル回
路用グランドバスライン４に接続されたままであって、
この接続には何ら変更を加える必要はないのである。
ルを実現する正負２電源駆動回路として使用する場合に
は第１図（ａ）に示すように、グランドバスライン３と
グランドバスライン４とをグランド間接続配線５によっ
て接続する。この回路を正単一電源で動作させるには、
第１図（ｂ）に示すように、接続配線５を除去し、ＥＣ
Ｌレベル回路用グランドバスライン４をｖｃｃ化接続配
線６によってｖｃｃバスライン１に接続し、そして、■
ＥＥバスライン２をグランド化接続配線７によってＴＴ
Ｌレベル回路用グランドバスライン３へ接続する。この
接続変更のみによって、ＥＣＬレベル人、出力回路とし
て動作していた回路は、オフセットＥＣＬレベル人、出
力回路として動作するようになる。すなわち、この接続
変更に際してＥＣＬレベル人、出力回路１１ａ、ｌｌｂ
とオフセラ）ＥＣＬレベル人、出力回Ｉ￥８１１０．１
１ｄとは低位側電源接続配線１３と高位側電源接続配線
１５とによって、■、バスライン２及びＥＣＬレベル回
路用グランドバスライン４に接続されたままであって、
この接続には何ら変更を加える必要はないのである。
第２図（ａ）、（ｂ）は、それぞれ、第１図（ａ）、（
ｂ）に対応する具体的レイアウトパターン図であって、
この実施例では、■ＣＣバスライン１、ｖ、、バスライ
ン２間に２つのグランドバスライン３．４が並んで配置
されている。第２図（ａ）、（ｂ）に示すように、ＴＴ
Ｌレベルインターフェイス回路ブロック８においては、
ＴＴＬセル１′０ｒ１１のみがバスラインと接続され、
また、ＥＣＬレベルインターフェイス回路ブロック９に
おいては、ＥＣＬセル１１側のみがバスラインと接続さ
れている。
ｂ）に対応する具体的レイアウトパターン図であって、
この実施例では、■ＣＣバスライン１、ｖ、、バスライ
ン２間に２つのグランドバスライン３．４が並んで配置
されている。第２図（ａ）、（ｂ）に示すように、ＴＴ
Ｌレベルインターフェイス回路ブロック８においては、
ＴＴＬセル１′０ｒ１１のみがバスラインと接続され、
また、ＥＣＬレベルインターフェイス回路ブロック９に
おいては、ＥＣＬセル１１側のみがバスラインと接続さ
れている。
正負２電源を用いＥＣＬレベルを利用する第２図（ａ）
の場合には、平行に走る２つのグランドバスライン３．
４間が、グランド間接続配線５によって接続され、また
、正単一電源を用いてオフセットＥＣＬレベルを利用す
る第２図（ｂ）の場合には、ＥＣＬレベル回路用グラン
ドバスライン４は、ＶＣＣ化接続配線６によってｖｃｃ
バスライン１と接続され、また、ＶＥＥバスライン２は
グランド化接続配線７によってＴＴＬレベル回路用グラ
ンドバスライン３に接続される。ｖｃＣ化及びグランド
化接続配線６．７は、チップコーナ一部等の空きスペー
スに配置される。
の場合には、平行に走る２つのグランドバスライン３．
４間が、グランド間接続配線５によって接続され、また
、正単一電源を用いてオフセットＥＣＬレベルを利用す
る第２図（ｂ）の場合には、ＥＣＬレベル回路用グラン
ドバスライン４は、ＶＣＣ化接続配線６によってｖｃｃ
バスライン１と接続され、また、ＶＥＥバスライン２は
グランド化接続配線７によってＴＴＬレベル回路用グラ
ンドバスライン３に接続される。ｖｃＣ化及びグランド
化接続配線６．７は、チップコーナ一部等の空きスペー
スに配置される。
第３図（ａ）、（ｂ）は、本発明の第２の実施例を示す
レイアウトパターン図である。この実施例の先の実施例
と相違する点は、２つのグランドバスライン３．４の位
置を入れ替え、ＴＴＬレベル回路用グランドバスライン
３を■Ｉバスライン２の隣に、また、ＥＣＬレベル回路
用グランドバスライン４をＶＣＣバスライン１の隣にレ
イアウトした点である。この実施例では、正負２電源を
用いる場合には、第３図（ａ）に示すように、先の実施
例と同様に、２つのグランドバスライン３．４をグラン
ドバス間接続配線５によって接続するが、正単一電源を
用いる場合には、第３図（ｂ）に示すように、ＥＣＬレ
イアウト回路用グランドバスライン４をＶＣＣ化接続配
線２０によってＶｃｃバスライン１へ、また、ＶＥＲバ
スライン２をグランド化接続配線２１によってＴＴＬレ
ベル回路用グランドバスライン３へ接続する。この実施
例によれば、先の実施例で必要とした接続配線６．７を
配置するためのスペースを確保する必要がなくなるので
、チップ面積を縮小化できる。
レイアウトパターン図である。この実施例の先の実施例
と相違する点は、２つのグランドバスライン３．４の位
置を入れ替え、ＴＴＬレベル回路用グランドバスライン
３を■Ｉバスライン２の隣に、また、ＥＣＬレベル回路
用グランドバスライン４をＶＣＣバスライン１の隣にレ
イアウトした点である。この実施例では、正負２電源を
用いる場合には、第３図（ａ）に示すように、先の実施
例と同様に、２つのグランドバスライン３．４をグラン
ドバス間接続配線５によって接続するが、正単一電源を
用いる場合には、第３図（ｂ）に示すように、ＥＣＬレ
イアウト回路用グランドバスライン４をＶＣＣ化接続配
線２０によってＶｃｃバスライン１へ、また、ＶＥＲバ
スライン２をグランド化接続配線２１によってＴＴＬレ
ベル回路用グランドバスライン３へ接続する。この実施
例によれば、先の実施例で必要とした接続配線６．７を
配置するためのスペースを確保する必要がなくなるので
、チップ面積を縮小化できる。
第４図は、本発明の第３の実施例を示すレイアウト図で
ある。この実施例は、第２の実施例のグランドバスライ
ン３．４の適宜個所にスリットを設けたものである。こ
の実施例によれば、正負２電源を用いる場合に、ＥＣＬ
レベルインターフェイスが形成されない領域において、
使用されないバスラインを使用されるバスライン、すな
わち、ＶＣＣバスライン１．ＴＴＬレベル回路用グラン
ドバスライン３に接続することにより、これらのバスラ
インを低抵抗化することができる。また、本実施例によ
れば、第４図に示すように、同一チップ上において、Ｅ
ＣＬレベルとオフセットＥＣＬレベルの両方を実現する
ことができる。
ある。この実施例は、第２の実施例のグランドバスライ
ン３．４の適宜個所にスリットを設けたものである。こ
の実施例によれば、正負２電源を用いる場合に、ＥＣＬ
レベルインターフェイスが形成されない領域において、
使用されないバスラインを使用されるバスライン、すな
わち、ＶＣＣバスライン１．ＴＴＬレベル回路用グラン
ドバスライン３に接続することにより、これらのバスラ
インを低抵抗化することができる。また、本実施例によ
れば、第４図に示すように、同一チップ上において、Ｅ
ＣＬレベルとオフセットＥＣＬレベルの両方を実現する
ことができる。
［発叩の効果］
以上説明したように、本発明は、異種のインターフェイ
ス回路の電源用バスライン（グランドバスラインを含む
）を、それぞれのインターフェイス回路毎に独立したバ
スラインとして用意し、使用されるインターフェイスレ
ベルに応じて、電源バスライン間を適宜接続するように
したものであるので、本発明によれば、使用する電源数
を変更しであるインターフェイス回路のインターフェイ
スレベルを異ならしめる場合に、インターフェイス回路
ブロック内のレイアウトは変更せずに電源バスライン間
の接続変更のみですますことができる。したがって、本
発明によれば、ある種のインターフェイス回路を異なる
インターフェイスレベルで動作させる場合に、インター
フェイス回路ブロックのレイアウトパターンの設計工数
及びレイアウトパターンに付随する各種情報の作成量を
大幅に削減することができ、がっ、それらのメンテナン
ス性を改善することができる。
ス回路の電源用バスライン（グランドバスラインを含む
）を、それぞれのインターフェイス回路毎に独立したバ
スラインとして用意し、使用されるインターフェイスレ
ベルに応じて、電源バスライン間を適宜接続するように
したものであるので、本発明によれば、使用する電源数
を変更しであるインターフェイス回路のインターフェイ
スレベルを異ならしめる場合に、インターフェイス回路
ブロック内のレイアウトは変更せずに電源バスライン間
の接続変更のみですますことができる。したがって、本
発明によれば、ある種のインターフェイス回路を異なる
インターフェイスレベルで動作させる場合に、インター
フェイス回路ブロックのレイアウトパターンの設計工数
及びレイアウトパターンに付随する各種情報の作成量を
大幅に削減することができ、がっ、それらのメンテナン
ス性を改善することができる。
第１図（ａ）及び（ｂ）は、本発明の第１の実施例を示
す概略接続図、第２図（ａ＞及び（ｂ）は、その具体的
レイアウトパターン図、第３図（ａ）及び（ｂ）は、本
発明の第２の実施例を示すレイアウトパターン図、第４
図は、本発明の第３の実施例を示すレイアウトパターン
図、第５図は従来のマスターチップのレイアウト図、第
６図（ａ）及び（ｂ）は、従来例を示す概略接続図、第
７図（ａ）及び（ｂ）は、その具体的レイアウトパター
ン図である。 １・・・ＶＣＣバスライン、 ２・・・Ｖｔεバスライ
ン、３・・・ＴＴＬレベル回路用グランドバスライン、
４・・・ＥＣＬレベル回路用グランドバスライン、５・
・・グランド間接続配線、 ６．２０・・・ＶＣＣ化
接続配線、 ７．２１．２７・・・グランド化接続配
線、 ８・・・ＴＴＬレベルインターフェイス回路ブ
ロック、 ９・・・ＥＣＬレベルインターフェイス
回路ブロック、 １０・・・ＴＴＬセル、１１・・・
ＥＣＬセル、 １２．１５．１９．２６ａ、２６ｂ
・・・高位側電源接続配線、１４．１８・・・低位側電
源接続配線、 １ンタクト孔、 １７・・・ス
ルーホール、・・・マスターチップ、 ２３・・・内
部領域、２４・・・インターフェイス回路プロ・ンク、
・・・グランドバスライン。 １３． ６・・・コ ２ ５
す概略接続図、第２図（ａ＞及び（ｂ）は、その具体的
レイアウトパターン図、第３図（ａ）及び（ｂ）は、本
発明の第２の実施例を示すレイアウトパターン図、第４
図は、本発明の第３の実施例を示すレイアウトパターン
図、第５図は従来のマスターチップのレイアウト図、第
６図（ａ）及び（ｂ）は、従来例を示す概略接続図、第
７図（ａ）及び（ｂ）は、その具体的レイアウトパター
ン図である。 １・・・ＶＣＣバスライン、 ２・・・Ｖｔεバスライ
ン、３・・・ＴＴＬレベル回路用グランドバスライン、
４・・・ＥＣＬレベル回路用グランドバスライン、５・
・・グランド間接続配線、 ６．２０・・・ＶＣＣ化
接続配線、 ７．２１．２７・・・グランド化接続配
線、 ８・・・ＴＴＬレベルインターフェイス回路ブ
ロック、 ９・・・ＥＣＬレベルインターフェイス
回路ブロック、 １０・・・ＴＴＬセル、１１・・・
ＥＣＬセル、 １２．１５．１９．２６ａ、２６ｂ
・・・高位側電源接続配線、１４．１８・・・低位側電
源接続配線、 １ンタクト孔、 １７・・・ス
ルーホール、・・・マスターチップ、 ２３・・・内
部領域、２４・・・インターフェイス回路プロ・ンク、
・・・グランドバスライン。 １３． ６・・・コ ２ ５
Claims (4)
- （１）（Ａ）第１及び第２の高位側電源バスラインと、
（Ｂ）第１及び第２の低位側電源バスラインと、（Ｃ）
前記第１の高位側電源バスラインと前記第１の低位側電
源バスラインとに接続された第１種のインターフェイス
回路と、 （Ｄ）前記第２の高位側電源バスラインと前記第２の低
位側電源バスラインとに接続された第２種のインターフ
ェイス回路と、 （Ｅ）前記第１の低位側電源バスラインと前記第２の高
位側電源バスラインとを接続する配線、または、前記第
１の高位側電源バスラインと前記第２の高位側電源バス
ラインとを接続する配線及び前記第１の低位側電源バス
ラインと前記第２の低位側電源バスラインとを接続する
配線と、 を具備するマスタースライス方式の半導体集積回路装置
。 - （２）第１種のインターフェイス回路がＴＴＬレベルイ
ンターフェイス回路及び／またはＣＭＯＳレベルインタ
ーフェイス回路であり、第２種のインターフェイス回路
がＥＣＬレベルインターフェイス回路またはオフセット
ＥＣＬレベルインターフェイス回路である請求項１記載
の半導体集積回路装置。 - （３）第１の高位側電源バスライン、第１の低位側電源
バスライン、第２の高位側電源バスライン及び第２の低
位側電源バスラインが同一配線層でこの順に互いに平行
に形成されている請求項１または２記載の半導体集積回
路装置。 - （４）第１の高位側電源バスライン、第２の高位側電源
バスライン、第１の低位側電源バスライン及び第２の低
位側電源バスラインが同一配線層でこの順に互いに平行
に形成されている請求項１または２記載の半導体集積回
路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1248534A JPH03109767A (ja) | 1989-09-25 | 1989-09-25 | 半導体集積回路装置 |
| US07/584,910 US5067003A (en) | 1989-09-25 | 1990-09-19 | Semicustom-made semiconductor integrated circuit having interface circuit selectively coupled to different voltage source |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1248534A JPH03109767A (ja) | 1989-09-25 | 1989-09-25 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03109767A true JPH03109767A (ja) | 1991-05-09 |
Family
ID=17179615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1248534A Pending JPH03109767A (ja) | 1989-09-25 | 1989-09-25 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5067003A (ja) |
| JP (1) | JPH03109767A (ja) |
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|---|---|---|---|---|
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-
1989
- 1989-09-25 JP JP1248534A patent/JPH03109767A/ja active Pending
-
1990
- 1990-09-19 US US07/584,910 patent/US5067003A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5067003A (en) | 1991-11-19 |
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