JP3137413B2 - セミカスタム集積回路 - Google Patents

セミカスタム集積回路

Info

Publication number
JP3137413B2
JP3137413B2 JP04068387A JP6838792A JP3137413B2 JP 3137413 B2 JP3137413 B2 JP 3137413B2 JP 04068387 A JP04068387 A JP 04068387A JP 6838792 A JP6838792 A JP 6838792A JP 3137413 B2 JP3137413 B2 JP 3137413B2
Authority
JP
Japan
Prior art keywords
circuit
power supply
semi
types
peripheral circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP04068387A
Other languages
English (en)
Other versions
JPH05275535A (ja
Inventor
毅 菅生
壽 杉山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP04068387A priority Critical patent/JP3137413B2/ja
Priority to DE69329042T priority patent/DE69329042T2/de
Priority to US08/036,838 priority patent/US5539223A/en
Priority to EP93104978A priority patent/EP0562613B1/en
Priority to KR1019930004650A priority patent/KR0127492B1/ko
Publication of JPH05275535A publication Critical patent/JPH05275535A/ja
Application granted granted Critical
Publication of JP3137413B2 publication Critical patent/JP3137413B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11898—Input and output buffer/driver structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＥＣＬ（エミッタ・カ
ップルド・ロジック）ゲートアレイなどのセミカスタム
ＬＳＩ（大規模集積回路）に係り、特にその周辺回路セ
ルおよび電源ラインに関する。
【０００２】
【従来の技術】図５は、従来のＥＣＬゲートアレイにお
けるチップレイアウトの一例を示す図である。このＥＣ
Ｌゲートアレイのチップ１１ａにおいては、チップ周辺
のパッド配置領域にパッド１２が配置され、その内側の
周辺回路領域に周辺回路セルが一定ピッチで配置され、
さらに、その内側の領域に内部回路１４が配置されてい
る。上記周辺回路セルとして、チップ１１ａの一対の対
向する二辺にＥＣＬ入出力回路セル２１が配置され、他
の一対の対向する二辺にＴＴＬ入出力回路セル２２が配
置されている。
【０００３】図６は、従来のＥＣＬゲートアレイにおけ
るチップレイアウトの他の例を示す図である。このＥＣ
Ｌゲートアレイのチップ１１ｂにおいては、図５のチッ
プ１１ａと比べて、周辺回路セルとして、チップ１１ｂ
の一対の対向する二辺にＥＣＬ入出力回路セル３１が配
置され、他の一対の対向する二辺の一辺にはＥＣＬとＴ
ＴＬ（トランジスタ・トランジスタ・ロジック）のどち
らか一方を選択可能な入出力回路セル３２が配置され、
他の辺にはＥＣＬ入出力回路セル３３が配置されている
点が異なる。
【０００４】しかし、図５のチップ１１ａにおいては、
ＥＣＬ入出力回路セル２１およびＴＴＬ入出力回路セル
２２の数や配置場所が限定されている。同様に、図６の
チップ１１ｂにおいては、ＥＣＬ入出力回路セル３１、
ＴＴＬ入出力回路セルとして使用する入出力回路セル３
２の数や配置場所が限定されている。
【０００５】従って、上記したような従来のＥＣＬゲー
トアレイは、ゲートアレイの重要な利点であるユーティ
リティの一層の向上が困難であり、内部回路１４と周辺
回路セルとの間の最適な配線の引き回しが制限される。
これにより、ＥＣＬゲートアレイの動作速度の低下、ス
キューの増大等を引き起こすという問題がある。
【０００６】このような問題は、ＥＣＬゲートアレイに
限らず、ＭＯＳ（絶縁ゲート型）ゲートアレイ、スタン
ダードセル方式のＬＳＩなどのセミカスタム集積回路に
おいて一般的に存在する。
【０００７】
【発明が解決しようとする課題】上記したように従来の
セミカスタム集積回路は、周辺回路セルの数や配置場所
が限定されており、ユーティリティの一層の向上が困難
であり、内部回路と周辺回路セルとの間の最適な配線の
引き回しが制限され、動作速度の低下、スキューの増大
等を引き起こすという問題があった。
【０００８】本発明は上記の問題点を解決すべくなされ
たもので、周辺回路セルの用途の自由度が高く、内部回
路と周辺回路セルとの間の最適な配線の引き回しが可能
になり、ユーティリティの一層の向上、動作の高速化、
低スキュー化などの性能の向上を図り得るセミカスタム
集積回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、集積回路チッ
プ上の周辺のパッド配置領域に配置されたパッド群と、
上記パッド配置領域の内側の領域に配置され、それぞれ
ＥＣＬレベルあるいはＴＴＬレベルの任意の一方に対応
し得る入力回路あるいは出力回路として使用できるよう
に構成された周辺回路セル群と、上記周辺回路セル群の
内側の領域に配置された内部回路と、上記周辺回路セル
群上に重なるように配置された３種類の主電源ラインを
有し、上記周辺回路セル群および内部回路に電源を供給
するための電源ラインとを具備し、上記電源ラインは、
第３層目の配線からなる上記３種類の主電源ラインと、
この３種類の主電源ラインに直交する方向に形成された
第１層目の配線からなる３種類の分岐電源ラインと、上
記３種類の主電源ラインと上記３種類の分岐電源ライン
との各対応する電源ライン相互を選択的に接続するため
に形成された第２層目の配線からなる層間接続電源ライ
ンとを有して構成されることを特徴とする。
【００１０】
【作用】どの周辺回路セルを用いても、ＥＣＬレベルあ
るいはＴＴＬレベルの任意の一方に対応し得る入力回路
あるいは出力回路として使用できるので、周辺回路セル
の自由度が高い。これにより、内部回路に合わせて個々
の周辺回路セルの種類を最適に選択することが可能にな
るので、内部回路と周辺回路セルとの間の最適な配線の
引き回しが可能になり、動作の高速化、低スキュー化な
どの性能の向上を図ることができる。
【００１１】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明に係るセミカスタムＩＣの
一実施例におけるチップレイアウトを示している。
【００１２】図１に示すチップ１１において、チップ周
辺のパッド配置領域に複数のパッド１２が配置され、そ
の内側の周辺回路領域に入出力回路セルなどの複数の周
辺回路セル１３が一定ピッチで配置され、さらに、その
内側の領域に内部回路１４が配置され、上記周辺回路セ
ル１３および内部回路１４に電源を供給するための電源
ライン１５が配置されている。上記内部回路１４はＥＣ
Ｌ回路により構成されている。
【００１３】そして、本発明では、前記周辺回路セル１
３は、それぞれＥＣＬレベルあるいはＴＴＬレベルの任
意の一方に対応し得る入力回路あるいは出力回路として
使用できるように構成されている。即ち、上記周辺回路
セル１３は、ＥＣＬレベル入力バッファ回路、ＴＴＬレ
ベル入力バッファ回路、ＥＣＬレベル出力バッファ回
路、ＴＴＬレベル出力バッファ回路の４種類の回路を含
む。そして、これらの４種類の回路は、ＬＳＩチップの
配線形成工程に際して、後述する主電源ライン１５１〜
１５３に選択的に接続されることにより選択的に使用さ
れる。なお、通常、ＥＣＬレベルの“Ｌ”／“Ｈ”は対
応して−１．７Ｖ／−０．９Ｖであり、ＴＴＬレベルの
“Ｌ”／“Ｈ”は対応して０Ｖ／＋３Ｖである。図２
は、図１中の周辺回路セル１３の一部および電源ライン
１５の一部を取り出してレイアウトの一例を示す図であ
る。
【００１４】この例では、周辺回路セル１３に含まれる
ＥＣＬレベル入力バッファ回路あるいはＴＴＬレベル入
力バッファ回路に対応し得る入力回路について、周辺回
路セル１３とパッド１２との配線１８、周辺回路セル１
３と内部回路１４との配線１９を示している。
【００１５】電源ライン１５は、前記周辺回路セル１３
群上に重なるように形成された第３層目の配線からなる
３種類の主電源ライン１５１〜１５３と、この３種類の
主電源ライン１５１〜１５３に直交する方向に形成さ
れ、第１層目の配線からなる３種類の分岐電源ライン１
６１〜１６３と、前記３種類の主電源ライン１５１〜１
５３と上記３種類の分岐電源ライン１６１〜１６３との
各対応する電源ライン相互を選択的に接続するために形
成され、第２層目の配線からなる層間接続電源ラインと
を有する。この層間接続電源ラインと第１層目の配線と
のコンタクト部を１６ａ、層間接続電源ラインと第３層
目の配線とのコンタクト部を１７ａで示しており、この
層間接続電源ラインは前記分岐電源ライン１６１〜１６
３の各一部の上方に形成されている。
【００１６】また、前記第１の主電源ライン１５１は、
第１の電源電位ＶCC（例えば＋５Ｖ）を供給するための
ものであり、第２の主電源ライン１５２は、第２の電源
電位（接地電位ＧＮＤ）を供給するためのものであり、
第３の主電源ライン１５２は、第３の電源電位ＶEE（例
えば−５．２Ｖ）を供給するためのものである。
【００１７】図３は、図１中の周辺回路セル１３に含ま
れるＥＣＬレベル入力バッファ回路の一例を示す回路図
である。ここで、Ｑ１〜Ｑ７はＮＰＮトランジスタ、Ｒ
１〜Ｒ６は抵抗、ＶBBおよびＶCSはチップ内部で生成さ
れたバイアス電位、ＶTTはチップ外部から供給される電
源電位である。
【００１８】図４は、図１中の周辺回路セル１３に含ま
れるＴＴＬレベル入力バッファ回路の一例を示す回路図
である。Ｑ１１〜Ｑ２４はＮＰＮトランジスタ、Ｒ１１
〜Ｒ２１は抵抗、ＶFFおよびＶTTはチップ内部で生成さ
れた電源電位である。
【００１９】上記実施例のＥＣＬゲートアレイによれ
ば、どの周辺回路セル１３を用いても、ＥＣＬレベルあ
るいはＴＴＬレベルの任意の一方に対応し得る入力回路
あるいは出力回路として使用できるので、周辺回路セル
１３の自由度が高い。これにより、内部回路１４に合わ
せて個々の周辺回路セル１３の種類を最適に選択するこ
とが可能になるので、内部回路１４と周辺回路セル１３
との間の最適な配線の引き回しが可能になり、動作の高
速化、低スキュー化などの性能の向上を図ることができ
る。
【００２０】なお、本発明は上記実施例のＥＣＬゲート
アレイに限らず、ＭＯＳゲートアレイ、スタンダードセ
ル方式のＬＳＩなどのセミカスタム集積回路に一般的に
適用可能である。
【００２１】
【発明の効果】上述したように本発明によれば、周辺回
路セルの用途の自由度が高く、内部回路と周辺回路セル
との間の最適な配線の引き回しが可能になり、ユーティ
リティの一層の向上、動作の高速化、低スキュー化など
の性能の向上を図り得るセミカスタム集積回路を実現す
ることができる。
【図面の簡単な説明】
【図１】本発明に係るセミカスタムＩＣの一実施例にお
けるチップレイアウトを示す図。
【図２】図１中の周辺回路セルの一部および電源ライン
の一部を取り出してレイアウトの一例を示す。
【図３】図１中の周辺回路セルに含まれるＥＣＬ入力回
路の一例を示す回路図。
【図４】図１中の周辺回路セルに含まれるＴＴＬ入力回
路の一例を示す回路図。
【図５】従来のセミカスタムＩＣにおけるチップレイア
ウトの一例を示す図。
【図６】従来のセミカスタムＩＣにおけるチップレイア
ウトの他の例を示す図。
【符号の説明】
１１…チップ、１２…パッド、１３…周辺回路セル、１
４…内部回路、１５…電源ライン、１５１〜１５３…主
電源ライン（第３層目の配線）、１６１〜１６３…分岐
電源ライン（第１層目の配線）、１６ａ…層間接続電源
ライン（第２層目の配線）と第１層目の配線とのコンタ
クト部、１７ａ…層間接続電源ラインと第３層目の配線
とのコンタクト部、１８…周辺回路セルとパッドとの配
線、１９…周辺回路セルと内部回路との配線。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−194846（ＪＰ，Ａ) 特開 平２−310945（ＪＰ，Ａ) 特開 平３−109767（ＪＰ，Ａ) 特開 平２−194548（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 21/822 H01L 27/04

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 集積回路チップ上の周辺のパッド配置領
    域に配置されたパッド群と、 上記パッド配置領域の内側の領域に配置され、それぞれ
    ＥＣＬレベルあるいはＴＴＬレベルの任意の一方に対応
    し得る入力回路あるいは出力回路として使用できるよう
    に構成された周辺回路セル群と、 上記周辺回路セル群の内側の領域に配置された内部回路
    と、上記周辺回路セル群上に重なるように配置された３種類
    の主電源ラインを有し、上記 周辺回路セル群および内部
    回路に電源を供給するための電源ラインとを具備し、 上記電源ラインは、 第３層目の配線からなる上記３種類の主電源ラインと、 この３種類の主電源ラインに直交する方向に形成された
    第１層目の配線からなる３種類の分岐電源ラインと、 上記３種類の主電源ラインと上記３種類の分岐電源ライ
    ンとの各対応する電源ライン相互を選択的に接続するた
    めに形成された第２層目の配線からなる層間接続電源ラ
    インとを有して構成されること を特徴とするセミカスタ
    ム集積回路。
  2. 【請求項２】 請求項１記載のセミカスタム集積回路に
    おいて、前記内部回路は、ＥＣＬ回路であることを特徴
    とするセミカスタム集積回路。
  3. 【請求項３】 請求項１記載のセミカスタム集積回路に
    おいて、前記周辺回路セルは、ＥＣＬレベル入力回路、
    ＴＴＬレベル入力回路、ＥＣＬレベル出力回路、ＴＴＬ
    レベル出力回路を含み、これらの回路が選択的に前記主
    電源ラインに接続されることにより選択的に使用される
    ことを特徴とするセミカスタム集積回路。
JP04068387A 1992-03-26 1992-03-26 セミカスタム集積回路 Expired - Fee Related JP3137413B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP04068387A JP3137413B2 (ja) 1992-03-26 1992-03-26 セミカスタム集積回路
DE69329042T DE69329042T2 (de) 1992-03-26 1993-03-25 Leitungsführung einer Source-Elektrodenleitung in einem semikundenintegrierten Schaltkreis
US08/036,838 US5539223A (en) 1992-03-26 1993-03-25 Wiring structure of source line used in semicustom integrated circuit
EP93104978A EP0562613B1 (en) 1992-03-26 1993-03-25 Wiring structure of source line in a semicustom integrated circuit
KR1019930004650A KR0127492B1 (ko) 1992-03-26 1993-03-25 반 주문형 집적 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP04068387A JP3137413B2 (ja) 1992-03-26 1992-03-26 セミカスタム集積回路

Publications (2)

Publication Number Publication Date
JPH05275535A JPH05275535A (ja) 1993-10-22
JP3137413B2 true JP3137413B2 (ja) 2001-02-19

Family

ID=13372263

Family Applications (1)

Application Number Title Priority Date Filing Date
JP04068387A Expired - Fee Related JP3137413B2 (ja) 1992-03-26 1992-03-26 セミカスタム集積回路

Country Status (5)

Country Link
US (1) US5539223A (ja)
EP (1) EP0562613B1 (ja)
JP (1) JP3137413B2 (ja)
KR (1) KR0127492B1 (ja)
DE (1) DE69329042T2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101899105B1 (ko) * 2016-07-28 2018-09-14 이준석 원심 분리용 용기
KR101926710B1 (ko) * 2016-07-19 2018-12-07 이준석 원심 분리용 용기, 및 원심 분리용 용기 내의 물질 이동 방법
KR102051207B1 (ko) * 2018-01-30 2019-12-03 이준석 원심분리용 피스톤

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5834829A (en) * 1996-09-05 1998-11-10 International Business Machines Corporation Energy relieving crack stop
TW360962B (en) * 1998-02-16 1999-06-11 Faraday Tech Corp Chip with hybrid input/output slot structure
US8263105B2 (en) 2004-12-01 2012-09-11 Tyco Healthcare Group Lp Biomaterial drug delivery and surface modification compositions
JP2007027314A (ja) * 2005-07-14 2007-02-01 Nec Electronics Corp 半導体集積回路装置
JP4492736B2 (ja) 2008-06-12 2010-06-30 ソニー株式会社 半導体集積回路
JP6190295B2 (ja) 2014-03-12 2017-08-30 株式会社東芝 半導体チップ、および半導体パッケージ

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5943631A (ja) * 1982-09-06 1984-03-10 Hitachi Ltd レベル変換入力回路
JPS6080250A (ja) * 1983-10-07 1985-05-08 Hitachi Ltd 半導体装置
JPS61228654A (ja) * 1985-04-02 1986-10-11 Nec Corp マスタ−スライス型半導体集積回路
JPS61253928A (ja) * 1985-05-07 1986-11-11 Hitachi Ltd 集積回路
JPS61264747A (ja) * 1985-05-20 1986-11-22 Matsushita Electronics Corp 半導体装置
JPS62106657A (ja) * 1985-11-05 1987-05-18 Fujitsu Ltd 半導体装置
JPH02310945A (ja) * 1989-05-26 1990-12-26 Hitachi Ltd 半導体装置
JPH0357245A (ja) * 1989-07-26 1991-03-12 Hitachi Ltd 半導体装置の製造方法
JPH03109767A (ja) * 1989-09-25 1991-05-09 Nec Corp 半導体集積回路装置
JPH03148132A (ja) * 1989-11-04 1991-06-24 Ricoh Co Ltd スタンダードセル方式の半導体集積回路装置
JPH0327529A (ja) * 1990-02-23 1991-02-05 Seiko Epson Corp 半導体集積回路装置
JP2683948B2 (ja) * 1990-06-19 1997-12-03 三菱電機株式会社 半導体集積回路

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101926710B1 (ko) * 2016-07-19 2018-12-07 이준석 원심 분리용 용기, 및 원심 분리용 용기 내의 물질 이동 방법
KR101899105B1 (ko) * 2016-07-28 2018-09-14 이준석 원심 분리용 용기
KR102051207B1 (ko) * 2018-01-30 2019-12-03 이준석 원심분리용 피스톤
US11623228B2 (en) 2018-01-30 2023-04-11 Jun Seok Lee Piston for centrifugation

Also Published As

Publication number Publication date
EP0562613B1 (en) 2000-07-19
EP0562613A2 (en) 1993-09-29
JPH05275535A (ja) 1993-10-22
EP0562613A3 (ja) 1994-05-04
DE69329042T2 (de) 2001-03-22
DE69329042D1 (de) 2000-08-24
KR930020682A (ko) 1993-10-20
KR0127492B1 (ko) 1997-12-29
US5539223A (en) 1996-07-23

Similar Documents

Publication Publication Date Title
JP3242101B2 (ja) 半導体集積回路
US4733288A (en) Gate-array chip
US5394008A (en) Semiconductor integrated circuit device
US4825107A (en) Master slice type integrated circuit
JP2003218682A (ja) 半導体集積回路装置
US5512766A (en) Semiconductor integrated circuit device
US6034912A (en) Semiconductor integrated circuit device and method of manufacturing the same
JP3137413B2 (ja) セミカスタム集積回路
US5291445A (en) Semiconductor integrated circuit device
US6388329B1 (en) Semiconductor integrated circuit having three wiring layers
US5045913A (en) Bit stack compatible input/output circuits
US5543651A (en) Semiconductor integrated circuit device
JPH07169840A (ja) 半導体装置
US5231300A (en) Semiconductor integrated circuit having a digital circuit
JP2645183B2 (ja) 半導体集積回路装置
JPS62150740A (ja) 半導体集積回路装置
JP2852051B2 (ja) 相補型クロックドナンド回路
US5485026A (en) Semiconductor integrated circuit device having improved integration and design flexibility
US7550838B2 (en) Semiconductor device
JPS63152163A (ja) 半導体集積回路装置
US20240096870A1 (en) Semiconductor integrated circuit device
JPH03212955A (ja) 半導体装置
JPH0427159A (ja) 半導体装置
JPS6254939A (ja) モノリシツク集積回路
JPS644667B2 (ja)

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071208

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081208

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091208

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees