JP2003218682A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】電源電圧を制御する回路ブロックを流用する場
合には、貫通電流を防止するためのインターフェースを
再設計することが必要になってしまう。このことは、低
電力化した回路ブロックが流用されることを妨げるおそ
れがある。 【課題手段】第１回路ブロックBLK1と、第２回路ブロッ
クDRV1と、第１回路ブロックと第２回路ブロックとを接
続する変換回路MIO1とを有する。第１回路ブロックは、
電源電圧が供給される第１モードと電源電圧の供給が遮
断される第２モードとを有しており、変換回路は第１回
路ブロックが第２モードにある場合には、上記第２回路
ブロックの入力ノードの電位をいずれかの動作電位に固
定して貫通電流が流れるのを抑制する機能を有する。回
路ブロックの接続にあたっては、かかる接続回路を共通
的に用いる（MIO1〜MIO4）。
合には、貫通電流を防止するためのインターフェースを
再設計することが必要になってしまう。このことは、低
電力化した回路ブロックが流用されることを妨げるおそ
れがある。 【課題手段】第１回路ブロックBLK1と、第２回路ブロッ
クDRV1と、第１回路ブロックと第２回路ブロックとを接
続する変換回路MIO1とを有する。第１回路ブロックは、
電源電圧が供給される第１モードと電源電圧の供給が遮
断される第２モードとを有しており、変換回路は第１回
路ブロックが第２モードにある場合には、上記第２回路
ブロックの入力ノードの電位をいずれかの動作電位に固
定して貫通電流が流れるのを抑制する機能を有する。回
路ブロックの接続にあたっては、かかる接続回路を共通
的に用いる（MIO1〜MIO4）。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に係わり、特に高速・低電力動作特性の優れた半導体集
積回路装置に関する。
に係わり、特に高速・低電力動作特性の優れた半導体集
積回路装置に関する。
【０００２】
【従来の技術】チップに多くの機能を集積するため、”
Deep-Submicron Microprocessor Design Issues”, IEE
E Micro, pp. 11-22, July/Aug., 1999に記載されてい
るように、チップの製造プロセスを微細化することが一
般的に行われている。微細化によりチップ上に集積でき
るMOSトランジスタの数を増やすことができ、これによ
って多くの機能を一つのチップで実現するものである。
Deep-Submicron Microprocessor Design Issues”, IEE
E Micro, pp. 11-22, July/Aug., 1999に記載されてい
るように、チップの製造プロセスを微細化することが一
般的に行われている。微細化によりチップ上に集積でき
るMOSトランジスタの数を増やすことができ、これによ
って多くの機能を一つのチップで実現するものである。
【０００３】
【発明が解決しようとする課題】チップを微細化するこ
とによってチップ上に多くの回路を集積できる。しか
し、多くの回路をチップ上に十分に小さな不良率で集積
するためには大きな設計工数を必要とする。そのため、
チップの開発期間が長くなってしまう。逆に、大きな設
計工数を投入して開発期間を短縮する場合には、設計の
ための人的リソースを圧迫し、多くの品種を開発するこ
との妨げとなる。このような課題に対応するため、既開
発の回路ブロックを多品種のチップに流用することが検
討されている。
とによってチップ上に多くの回路を集積できる。しか
し、多くの回路をチップ上に十分に小さな不良率で集積
するためには大きな設計工数を必要とする。そのため、
チップの開発期間が長くなってしまう。逆に、大きな設
計工数を投入して開発期間を短縮する場合には、設計の
ための人的リソースを圧迫し、多くの品種を開発するこ
との妨げとなる。このような課題に対応するため、既開
発の回路ブロックを多品種のチップに流用することが検
討されている。
【０００４】一方、”Identifying defects in deep-su
bmicron CMOS ICs”, IEEE Spectrum, pp. 66-71, Sept
ember, 1996に記載されているように、チップの製造プ
ロセスの微細化にともなってリーク電流（リーク電流に
はサブスレッショルドリーク電流、ゲートトンネルリー
ク電流、GIDL(Gate-Induced Drain Leakage)電流などの
接合リーク電流を含む）が増大することが知られてい
る。それらのリーク電流はチップの消費電流を増加させ
てしまう。待機時に回路の電源電圧を制御することによ
り、それらのリーク電流によるチップの消費電流を低減
させることが可能である。
bmicron CMOS ICs”, IEEE Spectrum, pp. 66-71, Sept
ember, 1996に記載されているように、チップの製造プ
ロセスの微細化にともなってリーク電流（リーク電流に
はサブスレッショルドリーク電流、ゲートトンネルリー
ク電流、GIDL(Gate-Induced Drain Leakage)電流などの
接合リーク電流を含む）が増大することが知られてい
る。それらのリーク電流はチップの消費電流を増加させ
てしまう。待機時に回路の電源電圧を制御することによ
り、それらのリーク電流によるチップの消費電流を低減
させることが可能である。
【０００５】しかしながら、待機時に回路ブロックの電
源電圧を遮断するとその回路ブロックの出力ノードがフ
ローティング状態となる。そのため、当該出力ノードか
らの出力を受ける回路ブロックではそれに起因して貫通
電流が流れてしまうことになる。このため、電源電圧を
制御する回路ブロックを流用する場合には、貫通電流を
防止するためのインターフェースを再設計することが必
要になってしまう。このことは、低電力化した回路ブロ
ックが流用されることを妨げるおそれがある。
源電圧を遮断するとその回路ブロックの出力ノードがフ
ローティング状態となる。そのため、当該出力ノードか
らの出力を受ける回路ブロックではそれに起因して貫通
電流が流れてしまうことになる。このため、電源電圧を
制御する回路ブロックを流用する場合には、貫通電流を
防止するためのインターフェースを再設計することが必
要になってしまう。このことは、低電力化した回路ブロ
ックが流用されることを妨げるおそれがある。
【０００６】
【課題を解決するための手段】第１回路ブロックと、第
２回路ブロックと、第１回路ブロックと第２回路ブロッ
クとを接続する変換回路とを有し、第１回路ブロック
は、電源電圧が供給される第１モードと電源電圧の供給
が遮断される第２モードとを有し、第１回路ブロックが
第２モードにある場合には、変換回路は第２回路ブロッ
クの入力ノードの電位を第２回路ブロックの動作電位の
いずれかに制御するようにする。特に、変換回路は所定
の電源制御インターフェースを有する回路であって、各
回路ブロックを接続する場合にはこの変換回路を介して
接続するようにする。
２回路ブロックと、第１回路ブロックと第２回路ブロッ
クとを接続する変換回路とを有し、第１回路ブロック
は、電源電圧が供給される第１モードと電源電圧の供給
が遮断される第２モードとを有し、第１回路ブロックが
第２モードにある場合には、変換回路は第２回路ブロッ
クの入力ノードの電位を第２回路ブロックの動作電位の
いずれかに制御するようにする。特に、変換回路は所定
の電源制御インターフェースを有する回路であって、各
回路ブロックを接続する場合にはこの変換回路を介して
接続するようにする。
【０００７】さらに、回路ブロックを周回するように電
源線を設け、これら電源線が配置される領域を適切に利
用して電源制御回路を配置するようにする。
源線を設け、これら電源線が配置される領域を適切に利
用して電源制御回路を配置するようにする。
【０００８】
【発明の実施の形態】＜第１の実施の形態＞図１に本発
明の基本的な構成を示す。回路ブロックBLK1、BLK2は、
１個以上のMOSトランジスタで構成されている。なお、
本明細書においては、絶縁ゲート型電界効果トランジス
タの総称としてMOSトランジスタの語を使用する。回路
ブロックBLKは望ましくはP型MOSとN型MOSとを直列接続
したCMOS回路として構成されている。ここで、回路ブロ
ックBLK1は、チップCHP1全体に対する電源の投入／遮断
とは独立にリーク電流低減のために電源電圧を制御する
モードを有する（回路ブロックBLK2も同様のモードを有
していてもよい）。マイクロI/O MIO1、MIO2、MIO3、M
IO4は本発明の特徴的な構成であり、その詳しい構成形
態は後述する。I/OバッファIOB1、IOB2は、モジュールM
DL1外部の大きな負荷容量を駆動するための低インピー
ダンスの出力ドライバ回路DRV1や、必要に応じて静電破
壊防止素子などが付加された入力バッファ回路IBF1など
から構成されている。I/OバッファMIOB1、MIOB2は、チ
ップCHP1外部（モジュールMDL1内部）の比較的大きな負
荷容量を駆動するための低インピーダンス（但し、I/O
バッファ IOBの出力ドライバ回路DRVの出力インピーダ
ンスよりは高いインピーダンスである）の出力ドライバ
回路DRV2や、必要に応じて静電破壊防止素子などが付加
された入力バッファ回路IBF2などから構成されている。
本明細書においては、モジュール内のチップ間を接続す
るためのI/Oバッファのことを、モジュール間を接続す
るためのI/Oバッファと区別する場合には、「ミニI/Oバ
ッファ」と称することにする。また、L11、L12、L13、L
21、L22、L23、L24、L31、L32、L41、L42、L43は信号線
群を示している。
明の基本的な構成を示す。回路ブロックBLK1、BLK2は、
１個以上のMOSトランジスタで構成されている。なお、
本明細書においては、絶縁ゲート型電界効果トランジス
タの総称としてMOSトランジスタの語を使用する。回路
ブロックBLKは望ましくはP型MOSとN型MOSとを直列接続
したCMOS回路として構成されている。ここで、回路ブロ
ックBLK1は、チップCHP1全体に対する電源の投入／遮断
とは独立にリーク電流低減のために電源電圧を制御する
モードを有する（回路ブロックBLK2も同様のモードを有
していてもよい）。マイクロI/O MIO1、MIO2、MIO3、M
IO4は本発明の特徴的な構成であり、その詳しい構成形
態は後述する。I/OバッファIOB1、IOB2は、モジュールM
DL1外部の大きな負荷容量を駆動するための低インピー
ダンスの出力ドライバ回路DRV1や、必要に応じて静電破
壊防止素子などが付加された入力バッファ回路IBF1など
から構成されている。I/OバッファMIOB1、MIOB2は、チ
ップCHP1外部（モジュールMDL1内部）の比較的大きな負
荷容量を駆動するための低インピーダンス（但し、I/O
バッファ IOBの出力ドライバ回路DRVの出力インピーダ
ンスよりは高いインピーダンスである）の出力ドライバ
回路DRV2や、必要に応じて静電破壊防止素子などが付加
された入力バッファ回路IBF2などから構成されている。
本明細書においては、モジュール内のチップ間を接続す
るためのI/Oバッファのことを、モジュール間を接続す
るためのI/Oバッファと区別する場合には、「ミニI/Oバ
ッファ」と称することにする。また、L11、L12、L13、L
21、L22、L23、L24、L31、L32、L41、L42、L43は信号線
群を示している。
【０００９】チップは１個の半導体基板を用いた半導体
集積回路装置であり、モジュールはそれらのチップを１
個あるいは複数個用いて構成した半導体集積回路装置で
ある。モジュールの例としては、積層CSP(Stacked Chip
Scale Package)やMCP(MultiChip Package)のように１
パッケージに複数チップが実装されるような形態があ
る。さらに別の例としては、MCM(Multi Chip Module)や
ダイナミックメモリで広く使われているSIMM(Single In
line Memory Module)のように、プリント基板上に複数
のパッケージが実装される形態がある。
集積回路装置であり、モジュールはそれらのチップを１
個あるいは複数個用いて構成した半導体集積回路装置で
ある。モジュールの例としては、積層CSP(Stacked Chip
Scale Package)やMCP(MultiChip Package)のように１
パッケージに複数チップが実装されるような形態があ
る。さらに別の例としては、MCM(Multi Chip Module)や
ダイナミックメモリで広く使われているSIMM(Single In
line Memory Module)のように、プリント基板上に複数
のパッケージが実装される形態がある。
【００１０】回路ブロックBLK1の信号線群L41は、マイ
クロI/O MIO1を介して信号線群L42によりI/Oバッファ
IOB1と接続され、信号線群L43によりモジュールMDL1
の外部と接続される。回路ブロックBLK1の信号線群L32
は、マイクロI/O MIO4を介して信号線群L31により回路
ブロックBLK2と接続されている。回路ブロックBLK2の信
号線群L11は、マイクロI/O MIO2を介して信号線群L12
によりI/OバッファIOB2と接続され、信号線群L13により
モジュールMDL1の外部と接続される。また、回路ブロッ
クBLK2の信号線群L21は、マイクロI/O MIO3を介して信
号線群L22によりミニI/OバッファMIOB1に接続され、信
号線群L23により、チップCHP1と同一モジュール内にあ
るチップCHP2内のミニI/OバッファMIOB2と接続されてい
る。
クロI/O MIO1を介して信号線群L42によりI/Oバッファ
IOB1と接続され、信号線群L43によりモジュールMDL1
の外部と接続される。回路ブロックBLK1の信号線群L32
は、マイクロI/O MIO4を介して信号線群L31により回路
ブロックBLK2と接続されている。回路ブロックBLK2の信
号線群L11は、マイクロI/O MIO2を介して信号線群L12
によりI/OバッファIOB2と接続され、信号線群L13により
モジュールMDL1の外部と接続される。また、回路ブロッ
クBLK2の信号線群L21は、マイクロI/O MIO3を介して信
号線群L22によりミニI/OバッファMIOB1に接続され、信
号線群L23により、チップCHP1と同一モジュール内にあ
るチップCHP2内のミニI/OバッファMIOB2と接続されてい
る。
【００１１】信号線群L11、L12、L21、L22、L31、L32、
L41、L42はそれぞれ、回路（回路ブロック、I/Oバッフ
ァ）固有の信号線群と電源制御インターフェース信号線
群とを含んでいる。回路固有の信号線群は特に限定しな
いが、データ信号線やアドレス信号線などが含まれる。
電源制御インターフェース信号線群の詳細については後
述する。
L41、L42はそれぞれ、回路（回路ブロック、I/Oバッフ
ァ）固有の信号線群と電源制御インターフェース信号線
群とを含んでいる。回路固有の信号線群は特に限定しな
いが、データ信号線やアドレス信号線などが含まれる。
電源制御インターフェース信号線群の詳細については後
述する。
【００１２】図２は別の構成例である。回路ブロックBL
K1は図１の回路ブロックBLK1と同一機能の回路ブロック
であり、MIO1、MIO4はマイクロI/O、IOB1、IOB3はI/Oバ
ッファである。CHP3はチップ、MDL2はモジュールであ
る。回路ブロックBLK1の信号線群L41は、マイクロI/O
MIO1を介して信号線群L42によりI/OバッファIOB1に接続
され、信号線群L43によりモジュールMDL2の外部と接続
される。回路ブロックBLK1の信号線群L32は、マイクロI
/O MIO4を介して信号線群L31によりI/OバッファIOB3に
接続され、信号線群L33によりモジュールMDL2の外部と
接続される。
K1は図１の回路ブロックBLK1と同一機能の回路ブロック
であり、MIO1、MIO4はマイクロI/O、IOB1、IOB3はI/Oバ
ッファである。CHP3はチップ、MDL2はモジュールであ
る。回路ブロックBLK1の信号線群L41は、マイクロI/O
MIO1を介して信号線群L42によりI/OバッファIOB1に接続
され、信号線群L43によりモジュールMDL2の外部と接続
される。回路ブロックBLK1の信号線群L32は、マイクロI
/O MIO4を介して信号線群L31によりI/OバッファIOB3に
接続され、信号線群L33によりモジュールMDL2の外部と
接続される。
【００１３】本発明では、各回路ブロックはマイクロI/
Oを介して、回路ブロックの外部と通信を行っている。
したがって、図１および図２のいずれの構成例でも回路
ブロックBLK1の接続先はマイクロI/Oである。接続先が
同じであることから、図１および図２のように、同じ回
路ブロックBLK1を、その回路ブロックの電源制御に関す
るインターフェース仕様を変更することなくそのまま別
々のチップまたはモジュールを構成するために使用する
ことができる。これにより、モジュールの開発に必要な
工数を大幅に削減できる。これは図１のチップCHP1と図
２のチップCHP3の製造プロセスが異なっていても可能で
あり、製造プロセス変更にともなう回路ブロックの変更
を最小限に抑えることができる。具体的には、図２のチ
ップCHP3は0.18μmのCMOSプロセスで製造されたチップ
であったとする。これに対して、図１のチップCHP1には
0.13μmのCMOSプロセスを適用する。このプロセスの微
細化によって同じチップ面積でも多くの回路を集積でき
るようになるため、チップCHP1には回路ブロックBLK1に
加えて、回路ブロックBLK2も集積する。このように既開
発の回路ブロックを他のチップに流用して新たなチップ
を開発するような場合に、各回路ブロックがマイクロI/
Oを介して外部に接続する仕様となっていれば、流用す
る回路ブロックに対して電源制御インターフェースを追
加開発する工程が不要となる。そのため、プロセスの微
細化にともなう回路ブロックの修正を最小限に抑えるこ
とができる。
Oを介して、回路ブロックの外部と通信を行っている。
したがって、図１および図２のいずれの構成例でも回路
ブロックBLK1の接続先はマイクロI/Oである。接続先が
同じであることから、図１および図２のように、同じ回
路ブロックBLK1を、その回路ブロックの電源制御に関す
るインターフェース仕様を変更することなくそのまま別
々のチップまたはモジュールを構成するために使用する
ことができる。これにより、モジュールの開発に必要な
工数を大幅に削減できる。これは図１のチップCHP1と図
２のチップCHP3の製造プロセスが異なっていても可能で
あり、製造プロセス変更にともなう回路ブロックの変更
を最小限に抑えることができる。具体的には、図２のチ
ップCHP3は0.18μmのCMOSプロセスで製造されたチップ
であったとする。これに対して、図１のチップCHP1には
0.13μmのCMOSプロセスを適用する。このプロセスの微
細化によって同じチップ面積でも多くの回路を集積でき
るようになるため、チップCHP1には回路ブロックBLK1に
加えて、回路ブロックBLK2も集積する。このように既開
発の回路ブロックを他のチップに流用して新たなチップ
を開発するような場合に、各回路ブロックがマイクロI/
Oを介して外部に接続する仕様となっていれば、流用す
る回路ブロックに対して電源制御インターフェースを追
加開発する工程が不要となる。そのため、プロセスの微
細化にともなう回路ブロックの修正を最小限に抑えるこ
とができる。
【００１４】また、チップが異なれば回路ブロックのマ
イクロI/Oを介した通信先が変わることがある。例え
ば、回路ブロックBLK1の信号線群L31の接続先は図１と
図２で異なる。図２の構成例では信号線群L32は、信号
線群L31を介して最終的にはモジュールMDL2の外部に接
続される。一方、図１の構成例では信号線群L32は、信
号線群L31を介して最終的には同じチップCHP1上の回路
ブロックBLK2に接続される。このようにチップ／モジュ
ール構成を変更するのに伴って回路ブロックのマイクロ
I/Oを介した通信先が変わる場合にも、マイクロI/OにI/
OバッファやミニI/Oバッファなどを接続することにより
構成できる。その通信先が同一モジュール内の別チップ
にあるの場合には、比較的小さな負荷容量をドライブす
ればよいのでミニI/Oバッファを用い、その通信先が別
モジュール内にある場合には、比較的大きな負荷容量を
ドライブする必要があるためにI/Oバッファを用いれば
よい。さらに、その通信先が同一チップ内にある場合に
は、I/OバッファやミニI/Oバッファは無くてもよいし、
ミニI/Oバッファよりも小さな駆動力のバッファを接続
してもよい。マイクロI/Oの存在によって、その通信先
に従って使用するバッファを自由に選択でき、インター
フェースの高速化と低電力化を図ることができる。
イクロI/Oを介した通信先が変わることがある。例え
ば、回路ブロックBLK1の信号線群L31の接続先は図１と
図２で異なる。図２の構成例では信号線群L32は、信号
線群L31を介して最終的にはモジュールMDL2の外部に接
続される。一方、図１の構成例では信号線群L32は、信
号線群L31を介して最終的には同じチップCHP1上の回路
ブロックBLK2に接続される。このようにチップ／モジュ
ール構成を変更するのに伴って回路ブロックのマイクロ
I/Oを介した通信先が変わる場合にも、マイクロI/OにI/
OバッファやミニI/Oバッファなどを接続することにより
構成できる。その通信先が同一モジュール内の別チップ
にあるの場合には、比較的小さな負荷容量をドライブす
ればよいのでミニI/Oバッファを用い、その通信先が別
モジュール内にある場合には、比較的大きな負荷容量を
ドライブする必要があるためにI/Oバッファを用いれば
よい。さらに、その通信先が同一チップ内にある場合に
は、I/OバッファやミニI/Oバッファは無くてもよいし、
ミニI/Oバッファよりも小さな駆動力のバッファを接続
してもよい。マイクロI/Oの存在によって、その通信先
に従って使用するバッファを自由に選択でき、インター
フェースの高速化と低電力化を図ることができる。
【００１５】図３に本発明の基本構成を示している。回
路ブロックBLKAと回路ブロックBLKBとはマイクロI/O M
IOを介して信号線群LA, LBにより接続されている。一般
に、回路ブロックとは多くのモジュール間で共有して使
用することが可能な、ある機能を持ったひとまとまりの
回路群である。いわゆるIPプロバイダの供給するIP(Int
ellectual Property：半導体集積回路に設けられる演算
機能や信号制御機能等の機能上のまとまりを単位とする
回路群)なども含まれる。本発明のマイクロI/Oを用いる
ことが望ましい回路ブロックとは電源制御の単位となっ
ている回路ブロックである。例えば、回路ブロックBLKA
は、チップ全体に対する電源の投入／遮断とは独立に電
源を供給／遮断が可能であるとする。回路ブロックBLKA
の電源供給が遮断され、回路ブロックBLKBには電源供給
がなされているという場合においては、回路ブロックBL
KAから回路ブロックBLKBへの信号線がフローティング状
態となり、仮に回路ブロックBLKAと回路ブロックBLKBと
を直接接続すると、電源が供給されている回路ブロック
BLKBに貫通電流が流れるという悪影響が生じる。マイク
ロI/Oを用いることにより、回路ブロックBLKAの電源制
御に起因する回路ブロックBLKBの動作への悪影響を容易
に防止することができる。
路ブロックBLKAと回路ブロックBLKBとはマイクロI/O M
IOを介して信号線群LA, LBにより接続されている。一般
に、回路ブロックとは多くのモジュール間で共有して使
用することが可能な、ある機能を持ったひとまとまりの
回路群である。いわゆるIPプロバイダの供給するIP(Int
ellectual Property：半導体集積回路に設けられる演算
機能や信号制御機能等の機能上のまとまりを単位とする
回路群)なども含まれる。本発明のマイクロI/Oを用いる
ことが望ましい回路ブロックとは電源制御の単位となっ
ている回路ブロックである。例えば、回路ブロックBLKA
は、チップ全体に対する電源の投入／遮断とは独立に電
源を供給／遮断が可能であるとする。回路ブロックBLKA
の電源供給が遮断され、回路ブロックBLKBには電源供給
がなされているという場合においては、回路ブロックBL
KAから回路ブロックBLKBへの信号線がフローティング状
態となり、仮に回路ブロックBLKAと回路ブロックBLKBと
を直接接続すると、電源が供給されている回路ブロック
BLKBに貫通電流が流れるという悪影響が生じる。マイク
ロI/Oを用いることにより、回路ブロックBLKAの電源制
御に起因する回路ブロックBLKBの動作への悪影響を容易
に防止することができる。
【００１６】なお、上記の例において回路ブロックBLKB
もまた、チップ全体に対する電源の投入／遮断とは独立
に電源を供給／遮断が可能である回路ブロックであって
もよい。また、回路ブロックBLKAと回路ブロックBLKBと
が異なる動作電圧で動作する回路ブロックであってもよ
い。例えば、図１、図２に示したI/OバッファIOB1、IOB
2、IOB3やミニI/OバッファMIOB1、MIOB2もまた回路ブロ
ックの一種である。
もまた、チップ全体に対する電源の投入／遮断とは独立
に電源を供給／遮断が可能である回路ブロックであって
もよい。また、回路ブロックBLKAと回路ブロックBLKBと
が異なる動作電圧で動作する回路ブロックであってもよ
い。例えば、図１、図２に示したI/OバッファIOB1、IOB
2、IOB3やミニI/OバッファMIOB1、MIOB2もまた回路ブロ
ックの一種である。
【００１７】本発明では、上述のように一つの回路ブロ
ックBLKAと別の回路ブロックBLKBとのインターフェース
は、マイクロI/Oを介して行われる構造になっている。
回路ブロックBLKAと回路ブロックBLKBの電源電圧が異な
る場合には、その間で信号振幅の変換（以下、レベル変
換と呼ぶ）が必要になる。図４にレベル変換機能を有す
る場合の、図３に示したマイクロI/Oを含む本発明の基
本構成例を示す。VDDA、VSSAは回路ブロックBLKAの電源
と接地を、VDDB、VSSBは回路ブロックBLKAの電源と接地
を示している。なお、回路に供給する電源電圧は高い電
位と低い電位で定義されるが、電源は高い電位を、接地
は低い電位をそれぞれ表すものとしてこれらの語を使用
する。信号線d1、d3は回路ブロックBLKAと回路ブロック
BLKBとの間の信号線群のうち、１ビット分を代表して示
したものである。ここでは送信側の回路ブロックBLKAか
らの信号が信号線d1を通して出力され、マイクロI/O M
IOを介して信号線d3を通して受信側の回路ブロックBLKB
に入力されている。マイクロI/Oは電源VDDAと接地VSSA
の間で動作するマイクロI/O前段回路MIOAと、電源VDDB
と電源VSSB電源の間で動作するマイクロI/O後段回路MIO
Bとの二段の回路から構成されている。また、信号線d2
はマイクロI/O前段回路MIOAとマイクロI/O後段回路MIOB
との間の複数本の信号線群を示している。回路ブロック
BLKAから出力された信号振幅(VDDA-VSSA)の信号d1はマ
イクロI/O前段回路MIOAに入力され、マイクロI/O前段回
路MIOAはレベル変換に必要な信号を信号線群d2を通して
マイクロI/O後段回路MIOBに入力し、マイクロI/O後段回
路MIOBは信号振幅(VDDB-VSSB)の信号に変換して、信号
線d3を通して回路ブロックBLKBに入力する。
ックBLKAと別の回路ブロックBLKBとのインターフェース
は、マイクロI/Oを介して行われる構造になっている。
回路ブロックBLKAと回路ブロックBLKBの電源電圧が異な
る場合には、その間で信号振幅の変換（以下、レベル変
換と呼ぶ）が必要になる。図４にレベル変換機能を有す
る場合の、図３に示したマイクロI/Oを含む本発明の基
本構成例を示す。VDDA、VSSAは回路ブロックBLKAの電源
と接地を、VDDB、VSSBは回路ブロックBLKAの電源と接地
を示している。なお、回路に供給する電源電圧は高い電
位と低い電位で定義されるが、電源は高い電位を、接地
は低い電位をそれぞれ表すものとしてこれらの語を使用
する。信号線d1、d3は回路ブロックBLKAと回路ブロック
BLKBとの間の信号線群のうち、１ビット分を代表して示
したものである。ここでは送信側の回路ブロックBLKAか
らの信号が信号線d1を通して出力され、マイクロI/O M
IOを介して信号線d3を通して受信側の回路ブロックBLKB
に入力されている。マイクロI/Oは電源VDDAと接地VSSA
の間で動作するマイクロI/O前段回路MIOAと、電源VDDB
と電源VSSB電源の間で動作するマイクロI/O後段回路MIO
Bとの二段の回路から構成されている。また、信号線d2
はマイクロI/O前段回路MIOAとマイクロI/O後段回路MIOB
との間の複数本の信号線群を示している。回路ブロック
BLKAから出力された信号振幅(VDDA-VSSA)の信号d1はマ
イクロI/O前段回路MIOAに入力され、マイクロI/O前段回
路MIOAはレベル変換に必要な信号を信号線群d2を通して
マイクロI/O後段回路MIOBに入力し、マイクロI/O後段回
路MIOBは信号振幅(VDDB-VSSB)の信号に変換して、信号
線d3を通して回路ブロックBLKBに入力する。
【００１８】この構成により、最適な電源電圧を各回路
ブロックに供給することができ、動作速度の向上と低電
力化を同時に実現できる。例えばI/Oバッファ、ミニI/O
バッファ、リアルタイムクロック(RTC)、割り込み処理
回路、DRAMリフレッシュ回路、低速・大容量メモリなど
の回路ブロックには比較的高い電源電圧を供給し、それ
らの回路ブロックを構成するMOSトランジスタのしきい
値電圧の絶対値を大きくすればよい。それらの回路ブロ
ックは活性化率が比較的小さいために、サブスレッショ
ルドリーク電流等のDC電流による電力消費が支配的であ
るが、そのDC電流による電力消費を小さくできる。一
方、CPU、MPEG4アクセラレータ、高速・小容量メモリな
どの回路ブロックには、比較的低い電源電圧を供給し、
それらの回路ブロックを構成するMOSトランジスタのし
きい値電圧の絶対値を小さくすればよい。高速動作が要
求されるこれらの回路ブロックは、充放電電流による消
費電流が支配的であるが、それを効率良く削減できる。
ブロックに供給することができ、動作速度の向上と低電
力化を同時に実現できる。例えばI/Oバッファ、ミニI/O
バッファ、リアルタイムクロック(RTC)、割り込み処理
回路、DRAMリフレッシュ回路、低速・大容量メモリなど
の回路ブロックには比較的高い電源電圧を供給し、それ
らの回路ブロックを構成するMOSトランジスタのしきい
値電圧の絶対値を大きくすればよい。それらの回路ブロ
ックは活性化率が比較的小さいために、サブスレッショ
ルドリーク電流等のDC電流による電力消費が支配的であ
るが、そのDC電流による電力消費を小さくできる。一
方、CPU、MPEG4アクセラレータ、高速・小容量メモリな
どの回路ブロックには、比較的低い電源電圧を供給し、
それらの回路ブロックを構成するMOSトランジスタのし
きい値電圧の絶対値を小さくすればよい。高速動作が要
求されるこれらの回路ブロックは、充放電電流による消
費電流が支配的であるが、それを効率良く削減できる。
【００１９】なお、回路ブロックを構成するMOSトラン
ジスタのしきい値電圧やゲート絶縁膜厚は、その回路ブ
ロックに供給される電源電圧や要求される動作速度に応
じて適切な大きさのものにすればよい。チップあるいは
モジュール内で一種類の大きさに限定するものではな
い。
ジスタのしきい値電圧やゲート絶縁膜厚は、その回路ブ
ロックに供給される電源電圧や要求される動作速度に応
じて適切な大きさのものにすればよい。チップあるいは
モジュール内で一種類の大きさに限定するものではな
い。
【００２０】つぎに、図４に示したような回路ブロック
BLKAと回路ブロックBLKBの動作電圧が異なる場合を例
に、マイクロI/Oの構成及び動作を説明する。マイクロI
/Oが正常動作しているというためには、フローティング
状態の信号線が入力されても、貫通電流が流れない状態
になっている必要がある。電源供給の遮断パターンとし
て、以下の４つを考える。 (1)送信側の回路ブロックBLKAの電源供給とマイクロI/O
前段回路MIOAの電源供給とが遮断される場合(VDDAある
いはVSSAへの電位供給が遮断される場合)。この状態を
「電源遮断ケース１」と称する。 (2)受信側の回路ブロックBLKBの電源供給が遮断される
(回路ブロックBLKBへのVDDBあるいはVSSBへの電位供給
が遮断される)一方、マイクロI/O後段回路MIOBの電源供
給は行われている場合。この状態を「電源遮断ケース
２」と称する。 (3)送信側の回路ブロックBLKAの電源供給が遮断される
(回路ブロックBLKAへのVDDAあるいはVSSAへの電位供給
が遮断される)一方、マイクロI/O前段回路MIOAの電源供
給は行われている場合。この状態を「電源遮断ケース
３」と称する。 (4)受信側の回路ブロックBLKBの電源供給とマイクロI/O
後段回路MIOBの電源供給とが遮断される場合(VDDBある
いはVSSBへの電位供給が遮断される場合)。この状態を
「電源遮断ケース４」と称する。
BLKAと回路ブロックBLKBの動作電圧が異なる場合を例
に、マイクロI/Oの構成及び動作を説明する。マイクロI
/Oが正常動作しているというためには、フローティング
状態の信号線が入力されても、貫通電流が流れない状態
になっている必要がある。電源供給の遮断パターンとし
て、以下の４つを考える。 (1)送信側の回路ブロックBLKAの電源供給とマイクロI/O
前段回路MIOAの電源供給とが遮断される場合(VDDAある
いはVSSAへの電位供給が遮断される場合)。この状態を
「電源遮断ケース１」と称する。 (2)受信側の回路ブロックBLKBの電源供給が遮断される
(回路ブロックBLKBへのVDDBあるいはVSSBへの電位供給
が遮断される)一方、マイクロI/O後段回路MIOBの電源供
給は行われている場合。この状態を「電源遮断ケース
２」と称する。 (3)送信側の回路ブロックBLKAの電源供給が遮断される
(回路ブロックBLKAへのVDDAあるいはVSSAへの電位供給
が遮断される)一方、マイクロI/O前段回路MIOAの電源供
給は行われている場合。この状態を「電源遮断ケース
３」と称する。 (4)受信側の回路ブロックBLKBの電源供給とマイクロI/O
後段回路MIOBの電源供給とが遮断される場合(VDDBある
いはVSSBへの電位供給が遮断される場合)。この状態を
「電源遮断ケース４」と称する。
【００２１】電源遮断ケース４の場合には、基本的に図
４の構成例のままでマイクロI/Oは正常動作する。受信
側の回路ブロックBLKB及びマイクロI/O後段回路MIOBの
電源供給が遮断されているので、送信側の回路ブロック
BLKAへの電源供給の有無に拘わらず、受信側回路ブロッ
クBLKBまたはマイクロI/O後段回路MIOBに貫通電流が流
れることはないためである。以下には電源遮断ケース１
から３をサポートするためのマイクロI/Oの構成例を示
す。
４の構成例のままでマイクロI/Oは正常動作する。受信
側の回路ブロックBLKB及びマイクロI/O後段回路MIOBの
電源供給が遮断されているので、送信側の回路ブロック
BLKAへの電源供給の有無に拘わらず、受信側回路ブロッ
クBLKBまたはマイクロI/O後段回路MIOBに貫通電流が流
れることはないためである。以下には電源遮断ケース１
から３をサポートするためのマイクロI/Oの構成例を示
す。
【００２２】電源遮断ケース１においてマイクロI/Oが
正常動作するようにしたのが、図５の構成例である。電
源遮断ケース１とは、例えばチップへの電位（VDDA,VSS
A,VDDB,VSSB）供給を行うレギュレータが、電位VDDAま
たは電位VSSAの供給を遮断することによって行える。図
５の構成例では、信号線eが受信側の回路ブロックBLKB
からマイクロI/O後段回路MIOBに入力されている。電源
遮断ケース１の場合、マイクロI/O前段回路MIOAへの電
源供給が遮断されるため、信号線群d2のうちマイクロI/
O前段回路MIOAから出力されている信号線がフローティ
ング状態になる。このフローティング状態の信号がマイ
クロI/O後段回路MIOBに入力されても、マイクロI/O後段
回路MIOBに貫通電流等が流れないようにする必要があ
る。図５では、このマイクロI/Oの正常動作を実現する
ために、上記信号線eをマイクロI/O後段回路MIOBに入力
している。したがって、回路ブロックBLKBは電位VDDAま
たは電位VSSAの供給の遮断を認識する必要がある。例え
ば、回路ブロックBLKBの仕様に「電位VDDAまたは電位VS
SAの供給が遮断された場合にはそれを通知する」という
内容を含ませればよい。または、チップが複数のモード
を有し、その特定のモードにおいては電位VDDAまたは電
位VSSAの供給が遮断されるものとしておけばよい。この
場合にはチップが当該特定のモードに入ることにより、
回路ブロックBLKBは電位VDDAまたは電位VSSAの供給の遮
断を認識することができる。受信側の回路ブロックBLKB
が、送信側の回路ブロックBLKAの電源供給遮断を検出
し、信号線eを用いてそれをマイクロI/O後段回路MIOBに
送信することで、マイクロI/Oを正常動作させる。
正常動作するようにしたのが、図５の構成例である。電
源遮断ケース１とは、例えばチップへの電位（VDDA,VSS
A,VDDB,VSSB）供給を行うレギュレータが、電位VDDAま
たは電位VSSAの供給を遮断することによって行える。図
５の構成例では、信号線eが受信側の回路ブロックBLKB
からマイクロI/O後段回路MIOBに入力されている。電源
遮断ケース１の場合、マイクロI/O前段回路MIOAへの電
源供給が遮断されるため、信号線群d2のうちマイクロI/
O前段回路MIOAから出力されている信号線がフローティ
ング状態になる。このフローティング状態の信号がマイ
クロI/O後段回路MIOBに入力されても、マイクロI/O後段
回路MIOBに貫通電流等が流れないようにする必要があ
る。図５では、このマイクロI/Oの正常動作を実現する
ために、上記信号線eをマイクロI/O後段回路MIOBに入力
している。したがって、回路ブロックBLKBは電位VDDAま
たは電位VSSAの供給の遮断を認識する必要がある。例え
ば、回路ブロックBLKBの仕様に「電位VDDAまたは電位VS
SAの供給が遮断された場合にはそれを通知する」という
内容を含ませればよい。または、チップが複数のモード
を有し、その特定のモードにおいては電位VDDAまたは電
位VSSAの供給が遮断されるものとしておけばよい。この
場合にはチップが当該特定のモードに入ることにより、
回路ブロックBLKBは電位VDDAまたは電位VSSAの供給の遮
断を認識することができる。受信側の回路ブロックBLKB
が、送信側の回路ブロックBLKAの電源供給遮断を検出
し、信号線eを用いてそれをマイクロI/O後段回路MIOBに
送信することで、マイクロI/Oを正常動作させる。
【００２３】電源遮断ケース１に加えて、電源遮断ケー
ス２でもマイクロI/Oが正常動作するようにしたのが、
図６の構成例である。電源遮断ケース２とは、例えばレ
ギュレータからの電位VDDBまたは電位VSSBの供給は行い
つつ、回路ブロックBLKBへの供給は阻止することによっ
て行える。図６の構成例では、回路ブロックBLKBへの電
源供給は、電源VDDBはそのまま供給されているが、接地
VSSBが電源スイッチPSWBを介して供給されている。電源
スイッチPSWBのオン・オフは、電源スイッチ制御回路PS
CBにより制御されている。電源スイッチ制御回路PSCBが
電源スイッチPSWBをオフするように制御することで、電
源遮断ケース２の状態になる。この電源遮断ケース２が
発生すると、信号線eがフローティング状態になる。そ
こで、電源スイッチ制御回路PSCBが電源スイッチPSWBを
オフするように制御すると、信号線crを用いてそれをマ
イクロI/O後段回路MIOBに通知する。マイクロI/O後段回
路MIOBは、この信号線crにより信号線eのフローティン
グ状態を検出できるため、マイクロI/Oを正常動作させ
ることができる。
ス２でもマイクロI/Oが正常動作するようにしたのが、
図６の構成例である。電源遮断ケース２とは、例えばレ
ギュレータからの電位VDDBまたは電位VSSBの供給は行い
つつ、回路ブロックBLKBへの供給は阻止することによっ
て行える。図６の構成例では、回路ブロックBLKBへの電
源供給は、電源VDDBはそのまま供給されているが、接地
VSSBが電源スイッチPSWBを介して供給されている。電源
スイッチPSWBのオン・オフは、電源スイッチ制御回路PS
CBにより制御されている。電源スイッチ制御回路PSCBが
電源スイッチPSWBをオフするように制御することで、電
源遮断ケース２の状態になる。この電源遮断ケース２が
発生すると、信号線eがフローティング状態になる。そ
こで、電源スイッチ制御回路PSCBが電源スイッチPSWBを
オフするように制御すると、信号線crを用いてそれをマ
イクロI/O後段回路MIOBに通知する。マイクロI/O後段回
路MIOBは、この信号線crにより信号線eのフローティン
グ状態を検出できるため、マイクロI/Oを正常動作させ
ることができる。
【００２４】電源遮断ケース１に加えて、電源遮断ケー
ス３でもマイクロI/Oが正常動作するようにしたのが、
図７の構成例である。電源遮断ケース３とは、例えばレ
ギュレータからの電位VDDAまたは電位VSSAの供給は行い
つつ、回路ブロックBLKAへの供給は阻止することによっ
て行える。図７の構成例では、回路ブロックBLKAへの電
源供給は、電源VDDAはそのまま供給されているが、接地
VSSAが電源スイッチPSWAを介して供給されている。電源
スイッチPSWAのオン・オフは、電源スイッチ制御回路PS
CAにより制御されている。電源スイッチ制御回路PSCAが
電源スイッチPSWAをオフするように制御することで、電
源遮断ケース３の状態になる。この電源遮断ケース３が
発生すると、信号線d1がフローティング状態になる。そ
こで、電源スイッチ制御回路PSCAが電源スイッチPSWAを
オフするように制御すると、信号線csを用いてそれをマ
イクロI/O前段回路MIOAに通知する。マイクロI/O前段回
路MIOAは、この信号線csにより信号線d1のフローティン
グ状態を検出できるため、マイクロI/Oを正常動作させ
ることができる。
ス３でもマイクロI/Oが正常動作するようにしたのが、
図７の構成例である。電源遮断ケース３とは、例えばレ
ギュレータからの電位VDDAまたは電位VSSAの供給は行い
つつ、回路ブロックBLKAへの供給は阻止することによっ
て行える。図７の構成例では、回路ブロックBLKAへの電
源供給は、電源VDDAはそのまま供給されているが、接地
VSSAが電源スイッチPSWAを介して供給されている。電源
スイッチPSWAのオン・オフは、電源スイッチ制御回路PS
CAにより制御されている。電源スイッチ制御回路PSCAが
電源スイッチPSWAをオフするように制御することで、電
源遮断ケース３の状態になる。この電源遮断ケース３が
発生すると、信号線d1がフローティング状態になる。そ
こで、電源スイッチ制御回路PSCAが電源スイッチPSWAを
オフするように制御すると、信号線csを用いてそれをマ
イクロI/O前段回路MIOAに通知する。マイクロI/O前段回
路MIOAは、この信号線csにより信号線d1のフローティン
グ状態を検出できるため、マイクロI/Oを正常動作させ
ることができる。
【００２５】図８は、電源遮断ケース１に加えて、電源
遮断ケース２及び電源遮断ケース３でもマイクロI/Oが
正常動作するようにした構成例である。図６および図７
の構成例の組み合わせとして構成すればよく、ここでは
詳しい説明は省略する。
遮断ケース２及び電源遮断ケース３でもマイクロI/Oが
正常動作するようにした構成例である。図６および図７
の構成例の組み合わせとして構成すればよく、ここでは
詳しい説明は省略する。
【００２６】図９は図８のマイクロI/Oのより詳しい構
成例である。NAND1は２入力NAND回路、INV1、INV2はイ
ンバータ回路、AND1は２入力AND回路、MP1はPMOSトラン
ジスタ、MN1はNMOSトランジスタである。LC1はレベル変
換回路であり、入力信号(d2, /d2)の信号振幅(VDDA-VSS
A)を増幅あるいは減衰させ、レベル変換回路LC1の電源
電圧振幅(VDDB-VSSB)に一致させてd4に出力する。d4に
出力する論理レベルは、d2として入力される論理レベル
と同じである。レベル変換回路LC1の電源供給は、電源V
DDBはそのまま供給されているが、接地VSSBがNMOSトラ
ンジスタMN1を介して供給されている。
成例である。NAND1は２入力NAND回路、INV1、INV2はイ
ンバータ回路、AND1は２入力AND回路、MP1はPMOSトラン
ジスタ、MN1はNMOSトランジスタである。LC1はレベル変
換回路であり、入力信号(d2, /d2)の信号振幅(VDDA-VSS
A)を増幅あるいは減衰させ、レベル変換回路LC1の電源
電圧振幅(VDDB-VSSB)に一致させてd4に出力する。d4に
出力する論理レベルは、d2として入力される論理レベル
と同じである。レベル変換回路LC1の電源供給は、電源V
DDBはそのまま供給されているが、接地VSSBがNMOSトラ
ンジスタMN1を介して供給されている。
【００２７】電源遮断ケース１の場合、信号線eを'L'レ
ベルにすることで、NMOSトランジスタMN1がオフし、PMO
SトランジスタMP1がオンする。したがって、信号線d2お
よび/d2がフローティング状態になってもオフ状態のNMO
SトランジスタMN1により、レベル変換回路LC1に貫通電
流が流れることが阻止される。さらに、このときレベル
変換回路LC1の出力レベルはフローティング状態になる
が、PMOSトランジスタMP1により信号線d4の論理レベル
は'H'レベルに固定されるために、マイクロI/Oを正常動
作させることができる。
ベルにすることで、NMOSトランジスタMN1がオフし、PMO
SトランジスタMP1がオンする。したがって、信号線d2お
よび/d2がフローティング状態になってもオフ状態のNMO
SトランジスタMN1により、レベル変換回路LC1に貫通電
流が流れることが阻止される。さらに、このときレベル
変換回路LC1の出力レベルはフローティング状態になる
が、PMOSトランジスタMP1により信号線d4の論理レベル
は'H'レベルに固定されるために、マイクロI/Oを正常動
作させることができる。
【００２８】電源遮断ケース２の場合、信号線crを'L'
レベルにすることで、信号線eがフローティング状態に
なってもAND回路AND1に貫通電流が流れることなく、さ
らにその出力レベルは'L'レベルに固定されるために、
マイクロI/Oを正常動作させることができる。
レベルにすることで、信号線eがフローティング状態に
なってもAND回路AND1に貫通電流が流れることなく、さ
らにその出力レベルは'L'レベルに固定されるために、
マイクロI/Oを正常動作させることができる。
【００２９】電源遮断ケース３の場合、信号線csを'L'
レベルにすることで、信号線d1がフローティング状態に
なってもNAND回路NAND1に貫通電流が流れることなく、
さらにその出力レベルは'H'レベルに固定されるため
に、マイクロI/Oを正常動作させることができる。
レベルにすることで、信号線d1がフローティング状態に
なってもNAND回路NAND1に貫通電流が流れることなく、
さらにその出力レベルは'H'レベルに固定されるため
に、マイクロI/Oを正常動作させることができる。
【００３０】図１９にレベル変換回路LC1の構成例を示
す。信号d1と相補信号/d1が入力される差動型のレベル
変換回路である。
す。信号d1と相補信号/d1が入力される差動型のレベル
変換回路である。
【００３１】なお、図４〜図９の構成例においては、回
路ブロックBLKAは１本の信号線d1により１ビット分の情
報を送信する、いわゆるシングルエンド信号で通信が行
われている。これに対して、デュアルレール信号で通信
が行われる場合（回路ブロックBLKAが信号d1とその相補
信号/d1を送信する、すなわち２本の信号線により１ビ
ット分の情報を送信する）には、マイクロI/O前段回路M
IOAは不要となる。デュアルレール信号で通信を行う場
合の論理ゲートレベルの回路の構成例は、図９の構成例
においてマイクロI/O前段回路MIOAを削除し、信号d1が
信号/d2として、信号/d1が信号d2としてレベル変換回路
LC1に入力されるようにした回路に相当する。もちろん
この場合、信号線csは不要である。
路ブロックBLKAは１本の信号線d1により１ビット分の情
報を送信する、いわゆるシングルエンド信号で通信が行
われている。これに対して、デュアルレール信号で通信
が行われる場合（回路ブロックBLKAが信号d1とその相補
信号/d1を送信する、すなわち２本の信号線により１ビ
ット分の情報を送信する）には、マイクロI/O前段回路M
IOAは不要となる。デュアルレール信号で通信を行う場
合の論理ゲートレベルの回路の構成例は、図９の構成例
においてマイクロI/O前段回路MIOAを削除し、信号d1が
信号/d2として、信号/d1が信号d2としてレベル変換回路
LC1に入力されるようにした回路に相当する。もちろん
この場合、信号線csは不要である。
【００３２】図９の入出力信号関係をまとめると図１０
のようになる。送信側回路ブロックSNDと受信側回路ブ
ロックRCVの各電源供給状態(ON, OFF1, OFF2)における
信号線d1,e,cs,crの論理レベルを示している。回路ブロ
ックの電源供給状態”ON”とはVDDA/VDDBおよびVSSA/VS
SBの電位供給がなされている状態である。回路ブロック
の電源供給状態”OFF1”とはVDDA/VDDBおよびVSSA/VSSB
の電位供給がなされ、マイクロI/O（送信側回路ブロッ
クの場合はその前段回路または受信側回路ブロックの場
合はその後段回路）への電源供給はなされているが、電
源スイッチPSWAや電源スイッチPSWBのような手段により
回路ブロックへの電源供給が遮断されている状態であ
る。回路ブロックの電源供給状態”OFF2”はVDDA/VDDB
またはVSSA/VSSBの電位供給が遮断された状態である'*'
はフローティング状態を含む全ての状態を示す。'-は'
H'レベルまたは'L'レベルの状態を示す。
のようになる。送信側回路ブロックSNDと受信側回路ブ
ロックRCVの各電源供給状態(ON, OFF1, OFF2)における
信号線d1,e,cs,crの論理レベルを示している。回路ブロ
ックの電源供給状態”ON”とはVDDA/VDDBおよびVSSA/VS
SBの電位供給がなされている状態である。回路ブロック
の電源供給状態”OFF1”とはVDDA/VDDBおよびVSSA/VSSB
の電位供給がなされ、マイクロI/O（送信側回路ブロッ
クの場合はその前段回路または受信側回路ブロックの場
合はその後段回路）への電源供給はなされているが、電
源スイッチPSWAや電源スイッチPSWBのような手段により
回路ブロックへの電源供給が遮断されている状態であ
る。回路ブロックの電源供給状態”OFF2”はVDDA/VDDB
またはVSSA/VSSBの電位供給が遮断された状態である'*'
はフローティング状態を含む全ての状態を示す。'-は'
H'レベルまたは'L'レベルの状態を示す。
【００３３】以上により、回路ブロックを構成している
MOSトランジスタのしきい値電圧の絶対値が小さいこと
によって無視できないサブスレッショルドリーク電流が
流れる場合や、MOSトランジスタの酸化膜を薄くしたた
めに無視できないゲートトンネルリーク電流が流れる場
合でも、その回路ブロックを使用しない時に上記電源遮
断ケース１〜４の状態によって、電源供給を遮断するこ
とができる。これにより、リーク電流によるモジュール
の不要な電力消費を最小限に抑えることができる。ま
た、これらの制御によりフローティング状態となったノ
ードに起因して貫通電流が流れることを、マイクロI/O
により阻止することができることが理解される。なお、
回路ブロックを構成するMOSトランジスタのしきい値電
圧やゲート絶縁膜厚および、電源スイッチを構成するMO
Sトランジスタのしきい値電圧やゲート絶縁膜厚は特に
限定しない。電源スイッチは電源スイッチのゲート端子
の電位を制御することで大きなオン電流と十分に小さな
オフ電流を得る必要がある。そのため、回路ブロックを
構成するMOSトランジスタのしきい値電圧よりも高いし
きい値電圧とし、回路ブロックを構成するMOSトランジ
スタのゲート絶縁膜よりも厚いゲート絶縁膜で構成する
方が望ましい。ここで、ゲート絶縁膜厚とはゲート絶縁
膜材料の誘電率等を考慮した実効的なゲート絶縁膜厚で
ある。
MOSトランジスタのしきい値電圧の絶対値が小さいこと
によって無視できないサブスレッショルドリーク電流が
流れる場合や、MOSトランジスタの酸化膜を薄くしたた
めに無視できないゲートトンネルリーク電流が流れる場
合でも、その回路ブロックを使用しない時に上記電源遮
断ケース１〜４の状態によって、電源供給を遮断するこ
とができる。これにより、リーク電流によるモジュール
の不要な電力消費を最小限に抑えることができる。ま
た、これらの制御によりフローティング状態となったノ
ードに起因して貫通電流が流れることを、マイクロI/O
により阻止することができることが理解される。なお、
回路ブロックを構成するMOSトランジスタのしきい値電
圧やゲート絶縁膜厚および、電源スイッチを構成するMO
Sトランジスタのしきい値電圧やゲート絶縁膜厚は特に
限定しない。電源スイッチは電源スイッチのゲート端子
の電位を制御することで大きなオン電流と十分に小さな
オフ電流を得る必要がある。そのため、回路ブロックを
構成するMOSトランジスタのしきい値電圧よりも高いし
きい値電圧とし、回路ブロックを構成するMOSトランジ
スタのゲート絶縁膜よりも厚いゲート絶縁膜で構成する
方が望ましい。ここで、ゲート絶縁膜厚とはゲート絶縁
膜材料の誘電率等を考慮した実効的なゲート絶縁膜厚で
ある。
【００３４】また、図９の構成例において、レベル変換
回路LC1の接地電位供給はNMOSトランジスタMN1を介して
行っているが、この方法に限定しない。レベル変換回路
LC1内の一部あるいは全部の回路について、NMOSトラン
ジスタMN1を用いる代わりにPMOSトランジスタを、電源V
DDBとレベル変換回路LC1の間に挿入し、電源遮断ケース
１の場合にそのPMOSトランジスタをオフするように構成
してもよい。
回路LC1の接地電位供給はNMOSトランジスタMN1を介して
行っているが、この方法に限定しない。レベル変換回路
LC1内の一部あるいは全部の回路について、NMOSトラン
ジスタMN1を用いる代わりにPMOSトランジスタを、電源V
DDBとレベル変換回路LC1の間に挿入し、電源遮断ケース
１の場合にそのPMOSトランジスタをオフするように構成
してもよい。
【００３５】また、図６から図８の構成例では、電源遮
断ケース２または電源遮断ケース３を実現するために、
電源スイッチとしてNMOSトランジスタPSWAまたはNMOSト
ランジスタPSWBを回路ブロックと接地線の間に設置して
いる。これに対して、電源スイッチとしてPMOSトランジ
スタを回路ブロックと電源線の間に設置してもよい。
断ケース２または電源遮断ケース３を実現するために、
電源スイッチとしてNMOSトランジスタPSWAまたはNMOSト
ランジスタPSWBを回路ブロックと接地線の間に設置して
いる。これに対して、電源スイッチとしてPMOSトランジ
スタを回路ブロックと電源線の間に設置してもよい。
【００３６】さらに、電源遮断ケース１〜４の全てのケ
ースを有する必要はなく、チップまたはモジュールの仕
様に応じて適宜設ければよい。電源遮断ケース１が存在
しない場合には、AND回路AND1の代わりにバッファ回路
を挿入し、信号線crをバッファリングした後にそのまま
NMOSトランジスタMN1とPMOSトランジスタMP1のゲート端
子に接続すればよい。また、電源遮断ケース２が存在し
ない場合には、AND回路AND1の代わりにバッファ回路を
挿入し、信号線eをバッファリングした後にそのままNMO
SトランジスタMN1とPMOSトランジスタMP1のゲート端子
に接続すればよい。さらにまた、上記電源遮断ケース３
が存在しない場合には、NAND回路NAND1の代わりにイン
バータ回路を挿入し、信号線d1をインバートした後にそ
のまま信号線/d2に接続すればよい。この他種々の電源
遮断ケースの組み合わせに対応できる。
ースを有する必要はなく、チップまたはモジュールの仕
様に応じて適宜設ければよい。電源遮断ケース１が存在
しない場合には、AND回路AND1の代わりにバッファ回路
を挿入し、信号線crをバッファリングした後にそのまま
NMOSトランジスタMN1とPMOSトランジスタMP1のゲート端
子に接続すればよい。また、電源遮断ケース２が存在し
ない場合には、AND回路AND1の代わりにバッファ回路を
挿入し、信号線eをバッファリングした後にそのままNMO
SトランジスタMN1とPMOSトランジスタMP1のゲート端子
に接続すればよい。さらにまた、上記電源遮断ケース３
が存在しない場合には、NAND回路NAND1の代わりにイン
バータ回路を挿入し、信号線d1をインバートした後にそ
のまま信号線/d2に接続すればよい。この他種々の電源
遮断ケースの組み合わせに対応できる。
【００３７】なお、図４から図９においてわかりやすさ
のために、回路ブロック間で送受信される信号を１ビッ
トの場合で説明した。通常、回路ブロック間で信号をや
りとりするための信号線は複数ビット分存在し、これら
の複数ビット分の信号線に対して、制御信号e, cr, cs
を設ければよいのであって、１ビット毎に制御信号を設
ける必要があるという訳ではない。また、通常、回路ブ
ロックは送信、受信可能であって、回路ブロックを送信
側、受信側とに分けて説明したが、わかりやすさを考え
てのために過ぎない。また、図４〜図９の例では差動型
のレベル変換回路を用いることを想定しているが、イン
バータ型のレベルダウン回路を用いてもよく、また回路
ブロック間の動作電圧が同じであればレベル変換回路が
不要になる。かかる変更に応じた回路変更は種々可能で
ある。 ＜第２の実施の形態＞図１１は、図６から図８の電源ス
イッチ制御回路PSCAあるいはPSCBのインターフェース構
成例である。電源スイッチPSWを制御する電源スイッチ
制御回路PSCは、要求線reqと応答線ackによるハンドシ
ェイクによって、電源スイッチPSWのオン・オフを制御
し、回路ブロックBLKの電源供給状態を制御している。
ここでは、要求線reqを'H'レベルにする(時刻T1)ことで
電源スイッチPSWがオンし、回路ブロックBLKに電源供給
を行う。完全に電源スイッチPSWがオンし、回路ブロッ
クBLKへの電源供給が完了した後、応答線ackが'H'レベ
ルになる(時刻T1B)ことで、電源スイッチ制御回路外部
に回路ブロックBLKが動作可能状態に移行したことを通
知する。逆に、要求線reqを'L'レベルにする(時刻T2)こ
とで電源スイッチPSWをオフし、回路ブロックBLKを電源
遮断状態に制御する。完全に電源スイッチPSWがオフ
し、応答線ackが'L'レベルになる(時刻T2B)ことで、電
源スイッチ制御回路外部に回路ブロックBLKが電源遮断
状態に移行したことを通知する。
のために、回路ブロック間で送受信される信号を１ビッ
トの場合で説明した。通常、回路ブロック間で信号をや
りとりするための信号線は複数ビット分存在し、これら
の複数ビット分の信号線に対して、制御信号e, cr, cs
を設ければよいのであって、１ビット毎に制御信号を設
ける必要があるという訳ではない。また、通常、回路ブ
ロックは送信、受信可能であって、回路ブロックを送信
側、受信側とに分けて説明したが、わかりやすさを考え
てのために過ぎない。また、図４〜図９の例では差動型
のレベル変換回路を用いることを想定しているが、イン
バータ型のレベルダウン回路を用いてもよく、また回路
ブロック間の動作電圧が同じであればレベル変換回路が
不要になる。かかる変更に応じた回路変更は種々可能で
ある。 ＜第２の実施の形態＞図１１は、図６から図８の電源ス
イッチ制御回路PSCAあるいはPSCBのインターフェース構
成例である。電源スイッチPSWを制御する電源スイッチ
制御回路PSCは、要求線reqと応答線ackによるハンドシ
ェイクによって、電源スイッチPSWのオン・オフを制御
し、回路ブロックBLKの電源供給状態を制御している。
ここでは、要求線reqを'H'レベルにする(時刻T1)ことで
電源スイッチPSWがオンし、回路ブロックBLKに電源供給
を行う。完全に電源スイッチPSWがオンし、回路ブロッ
クBLKへの電源供給が完了した後、応答線ackが'H'レベ
ルになる(時刻T1B)ことで、電源スイッチ制御回路外部
に回路ブロックBLKが動作可能状態に移行したことを通
知する。逆に、要求線reqを'L'レベルにする(時刻T2)こ
とで電源スイッチPSWをオフし、回路ブロックBLKを電源
遮断状態に制御する。完全に電源スイッチPSWがオフ
し、応答線ackが'L'レベルになる(時刻T2B)ことで、電
源スイッチ制御回路外部に回路ブロックBLKが電源遮断
状態に移行したことを通知する。
【００３８】図８では電源スイッチ制御回路からマイク
ロI/Oへ電源スイッチのオン・オフ状態を示す信号が信
号線csやcrを通じて出力されている。図１１の構成例で
は、信号線cがそれらの信号線に相当し、信号線cは応答
線ackよりも十分に早くに確定させている。例えば、応
答線ackが'H'レベルになるより以前(時刻T1A)に、信号
線cが'H'レベルになっている。また、応答線ackが'L'レ
ベルになるより以前(時刻T2B)に、信号線cが'L'レベル
になっている。このように、信号線cは応答線ackよりも
十分に早くに確定させる。電源スイッチPSWの制御後、
回路ブロックBLKに信号が入出力可能になった状態にお
いて、マイクロI/Oが動作可能な状態になっていなけれ
ば回路ブロック間の通信に誤動作が生じる。応答線ack
が'H'レベルに確定する以前に、信号cによりマイクロI/
Oを動作可能な状態に制御しておくことが望ましい。
ロI/Oへ電源スイッチのオン・オフ状態を示す信号が信
号線csやcrを通じて出力されている。図１１の構成例で
は、信号線cがそれらの信号線に相当し、信号線cは応答
線ackよりも十分に早くに確定させている。例えば、応
答線ackが'H'レベルになるより以前(時刻T1A)に、信号
線cが'H'レベルになっている。また、応答線ackが'L'レ
ベルになるより以前(時刻T2B)に、信号線cが'L'レベル
になっている。このように、信号線cは応答線ackよりも
十分に早くに確定させる。電源スイッチPSWの制御後、
回路ブロックBLKに信号が入出力可能になった状態にお
いて、マイクロI/Oが動作可能な状態になっていなけれ
ば回路ブロック間の通信に誤動作が生じる。応答線ack
が'H'レベルに確定する以前に、信号cによりマイクロI/
Oを動作可能な状態に制御しておくことが望ましい。
【００３９】なお、簡単のために、回路ブロックには電
源スイッチを介して接地が接続されているものとして説
明をしているが、リーク電流等によるDC的な電力消費が
問題にならない場合には電源スイッチによる電源供給遮
断は必要ない。例えば、高い動作電圧で動作し、厚いゲ
ート絶縁膜を有するトランジスタで構成されるI/Oバッ
ファがこの例に相当する。また、しきい値電圧が高いト
ランジスタで構成された回路であって、DC的な電力消費
が問題にならない場合もある。その場合には電源スイッ
チを介して接地に接続する必要がない。電源スイッチを
使用するか否かは、回路ブロックを構成しているMOSト
ランジスタの構成や、回路ブロックを構成している回路
の特性に応じて決定される。
源スイッチを介して接地が接続されているものとして説
明をしているが、リーク電流等によるDC的な電力消費が
問題にならない場合には電源スイッチによる電源供給遮
断は必要ない。例えば、高い動作電圧で動作し、厚いゲ
ート絶縁膜を有するトランジスタで構成されるI/Oバッ
ファがこの例に相当する。また、しきい値電圧が高いト
ランジスタで構成された回路であって、DC的な電力消費
が問題にならない場合もある。その場合には電源スイッ
チを介して接地に接続する必要がない。電源スイッチを
使用するか否かは、回路ブロックを構成しているMOSト
ランジスタの構成や、回路ブロックを構成している回路
の特性に応じて決定される。
【００４０】また、回路ブロックを電源スイッチを介し
て接地に接続した場合には、ある回路ブロックから発生
したノイズが、接地を介して別の回路ブロックに伝播す
ることを抑制することができる。接地線を介したノイズ
の伝播が電源スイッチを介することで減衰される。電源
スイッチは抵抗に相当し、その抵抗と各回路ブロックの
寄生容量や、接地線の寄生容量によってローパスフィル
タが形成されるためである。例えば、回路ブロックBLKA
が高速で動作するデジタル回路、回路ブロックBLKBが高
精度なA/Dコンバータ等のアナログ回路である場合を考
える。一般にデジタル回路にはアナログ回路よりも低い
電源電圧を印加するため、電源VDDA＜電源VDDBとするの
が適当である。また、接地VSSAと接地VSSBはチップ内あ
るいはモジュール外部等で接続されるのが一般的であ
る。この場合、電源VDDAと電源VDDBはその電圧が異なる
ために、モジュール外部においても分離されているの
で、電源VDDAに発生したデジタル回路のノイズが電源VD
DBに伝播することは少ない。しかし、接地VSSAと接地VS
SBは接続されているために、電源スイッチがない場合に
は、デジタル回路のノイズは接地VSSA及び接地VSSBを介
してアナログ回路に直接伝播されてしまう。しかし電源
スイッチを接地に設けることによって、図８の構成例に
即して説明すると、デジタル回路から発生したノイズ
は、電源スイッチPSWAによって減衰されて接地VSSA及び
接地VSSBに伝播する。さらに、この接地VSSA及び接地VS
SB上のノイズも、電源スイッチPSWBによって減衰され
て、アナログ回路の実質的な接地線である仮想接地線VS
SMBに伝播する。このようにしてデジタル回路とアナロ
グ回路のノイズのカップリングが低減できる。 ＜第３の実施の形態＞回路ブロックを構成しているMOS
トランジスタの基板端子（ウェル）の接続形態は多様な
形態が考えられる。図１２はPMOSトランジスタMP2の基
板端子vbpは電源VDDに、NMOSトランジスタMN2の基板端
子vbnは接地VSSに接続されている構成例である。NMOSト
ランジスタMN2の基板端子vbnを接地VSSに接続すること
により、電源スイッチPSWがオフされた場合には仮想接
地線VSSMの電位が上昇するために、NMOSトランジスタMN
2のソース・基板間に基板バイアスが印加されることに
なる。これにより、基板バイアス効果によってNMOSトラ
ンジスタMN2に流れるリーク電流を小さくすることがで
きる。一方、vbnを仮想接地線VSSMに接続してもよい。
この場合にはNMOSトランジスタMN2のウェル電位とソー
ス電位とが等しくなるために、トランジスタの高速動作
に適している。
て接地に接続した場合には、ある回路ブロックから発生
したノイズが、接地を介して別の回路ブロックに伝播す
ることを抑制することができる。接地線を介したノイズ
の伝播が電源スイッチを介することで減衰される。電源
スイッチは抵抗に相当し、その抵抗と各回路ブロックの
寄生容量や、接地線の寄生容量によってローパスフィル
タが形成されるためである。例えば、回路ブロックBLKA
が高速で動作するデジタル回路、回路ブロックBLKBが高
精度なA/Dコンバータ等のアナログ回路である場合を考
える。一般にデジタル回路にはアナログ回路よりも低い
電源電圧を印加するため、電源VDDA＜電源VDDBとするの
が適当である。また、接地VSSAと接地VSSBはチップ内あ
るいはモジュール外部等で接続されるのが一般的であ
る。この場合、電源VDDAと電源VDDBはその電圧が異なる
ために、モジュール外部においても分離されているの
で、電源VDDAに発生したデジタル回路のノイズが電源VD
DBに伝播することは少ない。しかし、接地VSSAと接地VS
SBは接続されているために、電源スイッチがない場合に
は、デジタル回路のノイズは接地VSSA及び接地VSSBを介
してアナログ回路に直接伝播されてしまう。しかし電源
スイッチを接地に設けることによって、図８の構成例に
即して説明すると、デジタル回路から発生したノイズ
は、電源スイッチPSWAによって減衰されて接地VSSA及び
接地VSSBに伝播する。さらに、この接地VSSA及び接地VS
SB上のノイズも、電源スイッチPSWBによって減衰され
て、アナログ回路の実質的な接地線である仮想接地線VS
SMBに伝播する。このようにしてデジタル回路とアナロ
グ回路のノイズのカップリングが低減できる。 ＜第３の実施の形態＞回路ブロックを構成しているMOS
トランジスタの基板端子（ウェル）の接続形態は多様な
形態が考えられる。図１２はPMOSトランジスタMP2の基
板端子vbpは電源VDDに、NMOSトランジスタMN2の基板端
子vbnは接地VSSに接続されている構成例である。NMOSト
ランジスタMN2の基板端子vbnを接地VSSに接続すること
により、電源スイッチPSWがオフされた場合には仮想接
地線VSSMの電位が上昇するために、NMOSトランジスタMN
2のソース・基板間に基板バイアスが印加されることに
なる。これにより、基板バイアス効果によってNMOSトラ
ンジスタMN2に流れるリーク電流を小さくすることがで
きる。一方、vbnを仮想接地線VSSMに接続してもよい。
この場合にはNMOSトランジスタMN2のウェル電位とソー
ス電位とが等しくなるために、トランジスタの高速動作
に適している。
【００４１】図１３の構成例では、回路ブロックを構成
しているPMOSトランジスタMP2の基板端子vbpと、NMOSト
ランジスタMN2の基板端子vbnの電位を、基板電圧制御回
路VBCによって制御した例である。vbpとvbnの電位は特
に限定しないが、回路ブロックBLKを高速動作させるた
めには、vbpには低い電圧（VDDまたはそれ以下の電圧）
を、vbnには高い電圧（VSSまたはそれ以上の電圧）を印
加すればよい。さらには、回路ブロックBLKに要求され
る動作速度に応じて、最適な電位を基板端子vbp、vbnに
印加してもよい。特にその電位をプロセスや温度、電源
電圧に応じて決定すれば、プロセスばらつきや温度・電
源電圧変動を補償できる。
しているPMOSトランジスタMP2の基板端子vbpと、NMOSト
ランジスタMN2の基板端子vbnの電位を、基板電圧制御回
路VBCによって制御した例である。vbpとvbnの電位は特
に限定しないが、回路ブロックBLKを高速動作させるた
めには、vbpには低い電圧（VDDまたはそれ以下の電圧）
を、vbnには高い電圧（VSSまたはそれ以上の電圧）を印
加すればよい。さらには、回路ブロックBLKに要求され
る動作速度に応じて、最適な電位を基板端子vbp、vbnに
印加してもよい。特にその電位をプロセスや温度、電源
電圧に応じて決定すれば、プロセスばらつきや温度・電
源電圧変動を補償できる。
【００４２】なお、図１２や図１３では回路ブロックBL
Kの中の、インバータ回路の構成例を示しているが、こ
れはCMOS論理回路の典型例として示したに過ぎず、種々
の回路に対して適用できる。 ＜第４の実施の形態＞回路ブロックのレイアウトについ
て説明する。図１４は、図１２で示した回路ブロックBL
Kのレイアウト配置例を示している。RUSRは回路ブロッ
クBLKを構成しているMOSトランジスタを配置する領域で
ある。RPWR1、RPWR2、RPWR3、RPWR4、RPWR5、RPWR6、RP
WR7、RPWR8で構成されるリング状の領域は、図１２でい
う電源線VDD、接地線VSS、仮想接地線VSSMなどの電源幹
線が、比較的太い配線幅の配線で周回して配置されてお
り、電源リングを形成している。これにより、回路ブロ
ックを構成しているMOSトランジスタに供給される電源
線、接地線、仮想接地線を低抵抗化している。
Kの中の、インバータ回路の構成例を示しているが、こ
れはCMOS論理回路の典型例として示したに過ぎず、種々
の回路に対して適用できる。 ＜第４の実施の形態＞回路ブロックのレイアウトについ
て説明する。図１４は、図１２で示した回路ブロックBL
Kのレイアウト配置例を示している。RUSRは回路ブロッ
クBLKを構成しているMOSトランジスタを配置する領域で
ある。RPWR1、RPWR2、RPWR3、RPWR4、RPWR5、RPWR6、RP
WR7、RPWR8で構成されるリング状の領域は、図１２でい
う電源線VDD、接地線VSS、仮想接地線VSSMなどの電源幹
線が、比較的太い配線幅の配線で周回して配置されてお
り、電源リングを形成している。これにより、回路ブロ
ックを構成しているMOSトランジスタに供給される電源
線、接地線、仮想接地線を低抵抗化している。
【００４３】電源スイッチPSWは上記電源リングの四辺
の領域(RPWR2、RPWR4、RPWR6、RPWR8)に配置することが
望ましい。特に電源スイッチPSWは、領域RPWR4, RPWR8
に配置することが望ましい。図１５に示すように、回路
ブロックを構成するスタンダードセルCELLに電源、接地
を供給する電源線VDD105(M1)、仮想接地線VSSM105(M1)
は、横方向に延伸している。そのため、領域RPWR4, RPW
R8に電源スイッチPSWを配置することにより、配線抵抗
の影響を小さくできる。一方、電源スイッチPSWを領域R
PWR2, RPWR6に配置する場合には、領域RPWR4, RPWR8に
配置される電源線VDD、接地線VSSの配線抵抗の影響が大
きくなる。そのため、領域RPWR4, RPWR8に電源スイッチ
PSWを優先的に配置し、さらに電源スイッチPSWのオン抵
抗の影響を減らしたい場合にさらに領域RPWR2, RPWR6に
も電源スイッチPSWを配置することが望ましい。また、
図１２などに図示されている電源スイッチ制御回路PSC
や、図１３の基板バイアス制御回路VBCは、上記電源リ
ングの四隅の領域(RPWR1、RPWR3、RPWR5、RPWR7)に配置
することができる。回路ブロックが大きくなれば領域RU
SRが大きくなり、これに応じて領域RPWR2, RPWR4, RPWR
6, RPWR8も大きくなり、回路ブロックの規模の大きさに
応じたゲート幅となるように電源スイッチPSWを配置で
きる。これに対して、領域RPWR1, RPWR3, RPWR5, RPWR7
の大きさは回路ブロックの規模に影響を受けない。この
意味からも、電源スイッチ制御回路PSCや図１３の基板
バイアス制御回路VBCを上記電源リングの四隅の領域に
配置することが望ましい。
の領域(RPWR2、RPWR4、RPWR6、RPWR8)に配置することが
望ましい。特に電源スイッチPSWは、領域RPWR4, RPWR8
に配置することが望ましい。図１５に示すように、回路
ブロックを構成するスタンダードセルCELLに電源、接地
を供給する電源線VDD105(M1)、仮想接地線VSSM105(M1)
は、横方向に延伸している。そのため、領域RPWR4, RPW
R8に電源スイッチPSWを配置することにより、配線抵抗
の影響を小さくできる。一方、電源スイッチPSWを領域R
PWR2, RPWR6に配置する場合には、領域RPWR4, RPWR8に
配置される電源線VDD、接地線VSSの配線抵抗の影響が大
きくなる。そのため、領域RPWR4, RPWR8に電源スイッチ
PSWを優先的に配置し、さらに電源スイッチPSWのオン抵
抗の影響を減らしたい場合にさらに領域RPWR2, RPWR6に
も電源スイッチPSWを配置することが望ましい。また、
図１２などに図示されている電源スイッチ制御回路PSC
や、図１３の基板バイアス制御回路VBCは、上記電源リ
ングの四隅の領域(RPWR1、RPWR3、RPWR5、RPWR7)に配置
することができる。回路ブロックが大きくなれば領域RU
SRが大きくなり、これに応じて領域RPWR2, RPWR4, RPWR
6, RPWR8も大きくなり、回路ブロックの規模の大きさに
応じたゲート幅となるように電源スイッチPSWを配置で
きる。これに対して、領域RPWR1, RPWR3, RPWR5, RPWR7
の大きさは回路ブロックの規模に影響を受けない。この
意味からも、電源スイッチ制御回路PSCや図１３の基板
バイアス制御回路VBCを上記電源リングの四隅の領域に
配置することが望ましい。
【００４４】図１５は、図１４のR14の部分について、
より具体的な電源線VDD、接地線VSS、仮想接地線VSSMの
レイアウトを図示したものである。VDD100〜VDD110は電
源線、VSS101〜VSS103およびVSS107〜VSS113は接地線、
VSSM101〜VSSM107は仮想接地線を示している。SIG100は
縦方向に電源リングを横断する配線を代表して一本だけ
示したものであり、SIG101は横方向に電源リングを横断
する配線を代表して一本だけ示したものである。図１５
で各記号の後の括弧内に記述しているM1〜M4の記号は、
その配線を設置するために使用した配線層名を示してい
る。複数記述されている場合には、それらの複数の配線
層で配線されていることを示している。M4はM3よりも、
M3はM2よりも、M2はM1よりも半導体基板から見て上層の
配線層である。また、×印入りの四角印の記号は各配線
層を接続するためのビア(VIA)を示している。RPWRで示
している部分が電源リング領域であり、RUSRで示してい
る部分が回路ブロックを構成しているMOSトランジスタ
を配置する領域である。
より具体的な電源線VDD、接地線VSS、仮想接地線VSSMの
レイアウトを図示したものである。VDD100〜VDD110は電
源線、VSS101〜VSS103およびVSS107〜VSS113は接地線、
VSSM101〜VSSM107は仮想接地線を示している。SIG100は
縦方向に電源リングを横断する配線を代表して一本だけ
示したものであり、SIG101は横方向に電源リングを横断
する配線を代表して一本だけ示したものである。図１５
で各記号の後の括弧内に記述しているM1〜M4の記号は、
その配線を設置するために使用した配線層名を示してい
る。複数記述されている場合には、それらの複数の配線
層で配線されていることを示している。M4はM3よりも、
M3はM2よりも、M2はM1よりも半導体基板から見て上層の
配線層である。また、×印入りの四角印の記号は各配線
層を接続するためのビア(VIA)を示している。RPWRで示
している部分が電源リング領域であり、RUSRで示してい
る部分が回路ブロックを構成しているMOSトランジスタ
を配置する領域である。
【００４５】電源リングは半導体基板より比較的上層の
配線層M2乃至M4によって、VDD101〜VDD103、VSS101〜VS
S103、VSSM101〜VSSM103、VSS111〜VSS113によって構成
されている。半導体基板より比較的上層の配線層は下層
の配線層と比較してピッチを広くすることができるため
に配線層厚さを厚くでき、シート抵抗を小さくできて低
抵抗な配線が実現できる。電源リングにこのような低抵
抗な配線を用いることで、電源リングを低抵抗に形成す
ることができ、いわゆる電圧ドロップを小さく抑えるこ
とができる。
配線層M2乃至M4によって、VDD101〜VDD103、VSS101〜VS
S103、VSSM101〜VSSM103、VSS111〜VSS113によって構成
されている。半導体基板より比較的上層の配線層は下層
の配線層と比較してピッチを広くすることができるため
に配線層厚さを厚くでき、シート抵抗を小さくできて低
抵抗な配線が実現できる。電源リングにこのような低抵
抗な配線を用いることで、電源リングを低抵抗に形成す
ることができ、いわゆる電圧ドロップを小さく抑えるこ
とができる。
【００４６】図１５では、上記電源リングを縦方向にシ
ャントする縦方向電源幹線RPWRVを、VDD106およびVSSM1
06によって形成している。また、電源リングを横方向に
シャントする横方向電源幹線RPWRHを、VDD107、VSS10
7、VSSM107によって形成している。これらにより、さら
に電源リングを低抵抗化できる。ここでは縦方向電源幹
線RPWRVの横方向の配置間隔および、横方向電源幹線RPW
RHの縦方向の配置間隔は特に限定しないが、縦方向電源
幹線RPWRVには比較的下層のM2配線層を用いているた
め、あまり多くの縦方向電源幹線RPWRVを配置すると、
回路ブロックを構成しているMOSトランジスタの信号線
配線のためのチャネルを少なくしてしまうことになる。
したがって、例えば約100μmおきに配置するのが適当で
ある。一方、横方向電源幹線RPWRHには比較的上層のM4
配線層を用いているため上記信号線配線のためのチャネ
ルを少なくすることは少ない。そのため、多くの数の横
方向電源幹線RPWRHを配置できる。
ャントする縦方向電源幹線RPWRVを、VDD106およびVSSM1
06によって形成している。また、電源リングを横方向に
シャントする横方向電源幹線RPWRHを、VDD107、VSS10
7、VSSM107によって形成している。これらにより、さら
に電源リングを低抵抗化できる。ここでは縦方向電源幹
線RPWRVの横方向の配置間隔および、横方向電源幹線RPW
RHの縦方向の配置間隔は特に限定しないが、縦方向電源
幹線RPWRVには比較的下層のM2配線層を用いているた
め、あまり多くの縦方向電源幹線RPWRVを配置すると、
回路ブロックを構成しているMOSトランジスタの信号線
配線のためのチャネルを少なくしてしまうことになる。
したがって、例えば約100μmおきに配置するのが適当で
ある。一方、横方向電源幹線RPWRHには比較的上層のM4
配線層を用いているため上記信号線配線のためのチャネ
ルを少なくすることは少ない。そのため、多くの数の横
方向電源幹線RPWRHを配置できる。
【００４７】上記電源リングから回路ブロックを構成し
ているMOSトランジスタへの電源供給RCELLはM1配線層を
用いて、VDD105およびVSSM105によって行っている。多
くのスタンダートセルCELL100を並べて回路を構成する
場合、全セルに電源が供給されるようにRCELLを縦方向
にスタンダートセルの配置間隔で配置することになる。
なお、回路ブロックを構成しているMOSトランジスタの
信号線を配線するためのチャネルは、主にM1〜M3の配線
層を用いる。同様な理由で、電源リングの四隅の領域に
は、電源線、接地線にはM4の配線層を用いてそれより下
層の配線を用いていない。電源スイッチ制御回路PSCや
基板バイアス制御回路VBCを設ける場合には、十分な数
の配線層M1〜M3を用いて回路を構成する。これらの回路
を設けない場合には、電源線、接地線のためにこれらの
配線層を用いることができる。
ているMOSトランジスタへの電源供給RCELLはM1配線層を
用いて、VDD105およびVSSM105によって行っている。多
くのスタンダートセルCELL100を並べて回路を構成する
場合、全セルに電源が供給されるようにRCELLを縦方向
にスタンダートセルの配置間隔で配置することになる。
なお、回路ブロックを構成しているMOSトランジスタの
信号線を配線するためのチャネルは、主にM1〜M3の配線
層を用いる。同様な理由で、電源リングの四隅の領域に
は、電源線、接地線にはM4の配線層を用いてそれより下
層の配線を用いていない。電源スイッチ制御回路PSCや
基板バイアス制御回路VBCを設ける場合には、十分な数
の配線層M1〜M3を用いて回路を構成する。これらの回路
を設けない場合には、電源線、接地線のためにこれらの
配線層を用いることができる。
【００４８】電源リング外部から電源リングへの電源お
よび接地の供給は、VDD109、VDD110、VSS109、VSS110に
よって行っている。それぞれM4配線層およびM1配線層を
用いているため、回路ブロックとマイクロI/Oとの間の
信号線の配線には、SIG100およびSIG101で示したように
M2配線層およびM3配線層を用いることができる。
よび接地の供給は、VDD109、VDD110、VSS109、VSS110に
よって行っている。それぞれM4配線層およびM1配線層を
用いているため、回路ブロックとマイクロI/Oとの間の
信号線の配線には、SIG100およびSIG101で示したように
M2配線層およびM3配線層を用いることができる。
【００４９】簡単のために、VDD100とVDD103を電気的に
接続するための配線VDD108は一本だけが図示されている
が、実際にはある間隔で多数配置して低抵抗に接続する
のが適当である。また、VDD108のごとくVDD100とVDD101
を縦方向に直接電気的に接続する配線が図示されていな
いが、M2配線層を用いてVDD108と同様に配置することが
望ましい。また、簡単のために、VSS103とVSS113を電気
的に接続するための配線VSS108は一本だけが図示されて
いるが、実際にはある間隔で多数配置して低抵抗に接続
するのが適当である。また、VSS108のごとくVSS101とVS
S111を縦方向に直接電気的に接続する配線が図示されて
いないが、M3配線層を用いてVSS108と同様に配置するこ
とが望ましい。
接続するための配線VDD108は一本だけが図示されている
が、実際にはある間隔で多数配置して低抵抗に接続する
のが適当である。また、VDD108のごとくVDD100とVDD101
を縦方向に直接電気的に接続する配線が図示されていな
いが、M2配線層を用いてVDD108と同様に配置することが
望ましい。また、簡単のために、VSS103とVSS113を電気
的に接続するための配線VSS108は一本だけが図示されて
いるが、実際にはある間隔で多数配置して低抵抗に接続
するのが適当である。また、VSS108のごとくVSS101とVS
S111を縦方向に直接電気的に接続する配線が図示されて
いないが、M3配線層を用いてVSS108と同様に配置するこ
とが望ましい。
【００５０】上記レイアウトにより、配線層を効率良く
使用して、スタンダートセルCELL100への低インピーダ
ンスな電源供給が可能になる。なお、図１５は配線層が
４層ある場合の構成例であるが、より多くの配線層があ
る場合には、図１５の構成図でさらにその配線層を用い
て電源リングをさらに低抵抗に構成することができる。
その配線層の具体的な使用方法は限定しないが、最上層
の配線層(図１５の場合M4)と最下層の配線層(図１５の
場合M1)を用いて電源リング外部から電源リングへの電
源および接地の供給を行うのが適当である。これによ
り、回路ブロックとマイクロI/Oとの間の信号線配線の
ために、多くの配線層を効率良く用いることができる。
また、横方向電源幹線RPWRHは最上位層の配線層(図１５
の場合M4)を用いて実現した方がよい。回路ブロックを
構成しているMOSトランジスタの信号線を配線するため
のチャネルを多く取れるためである。 ＜第５の実施の形態＞図１６は本発明のチップ断面図例
を示している。PSUB100はP型基板、NW100、NW110はN型
ウェル、PW100、PW110はP型ウェル、NISO100およびNISO
110はNW100およびNW110よりも深い位置に生成した不純
物層であり、いわゆる三重ウェル構造を構成するための
ディープN型ウェルである。P100およびP101はP型拡散層
であり、ゲート電極G100およびゲート絶縁膜T100ととも
にPMOSトランジスタMP100を構成している。P110およびP
111もP型拡散層であり、ゲート電極G110およびゲート絶
縁膜T110とともにPMOSトランジスタMP110を構成してい
る。N100およびN101はN型拡散層であり、ゲート電極G10
1およびゲート絶縁膜T101とともにNMOSトランジスタMN1
00を構成している。N110およびN111もN型拡散層であ
り、ゲート電極G111およびゲート絶縁膜T111とともにNM
OSトランジスタMN110を構成している。N102はN型拡散層
であり、N型ウェルNW100に電位を供給するための、PMOS
トランジスタPMOS100の基板端子である。P102はP型拡散
層であり、P型ウェルPW100に電位を供給するための、NM
OSトランジスタNMOS100の基板端子である。N112はN型拡
散層であり、N型ウェルNW110に電位を供給するための、
PMOSトランジスタPMOS110の基板端子である。P112はP型
拡散層であり、P型ウェルPW110に電位を供給するため
の、NMOSトランジスタNMOS110の基板端子である。S100
はP型拡散層であり、PSUB100に電位をここから供給す
る。
使用して、スタンダートセルCELL100への低インピーダ
ンスな電源供給が可能になる。なお、図１５は配線層が
４層ある場合の構成例であるが、より多くの配線層があ
る場合には、図１５の構成図でさらにその配線層を用い
て電源リングをさらに低抵抗に構成することができる。
その配線層の具体的な使用方法は限定しないが、最上層
の配線層(図１５の場合M4)と最下層の配線層(図１５の
場合M1)を用いて電源リング外部から電源リングへの電
源および接地の供給を行うのが適当である。これによ
り、回路ブロックとマイクロI/Oとの間の信号線配線の
ために、多くの配線層を効率良く用いることができる。
また、横方向電源幹線RPWRHは最上位層の配線層(図１５
の場合M4)を用いて実現した方がよい。回路ブロックを
構成しているMOSトランジスタの信号線を配線するため
のチャネルを多く取れるためである。 ＜第５の実施の形態＞図１６は本発明のチップ断面図例
を示している。PSUB100はP型基板、NW100、NW110はN型
ウェル、PW100、PW110はP型ウェル、NISO100およびNISO
110はNW100およびNW110よりも深い位置に生成した不純
物層であり、いわゆる三重ウェル構造を構成するための
ディープN型ウェルである。P100およびP101はP型拡散層
であり、ゲート電極G100およびゲート絶縁膜T100ととも
にPMOSトランジスタMP100を構成している。P110およびP
111もP型拡散層であり、ゲート電極G110およびゲート絶
縁膜T110とともにPMOSトランジスタMP110を構成してい
る。N100およびN101はN型拡散層であり、ゲート電極G10
1およびゲート絶縁膜T101とともにNMOSトランジスタMN1
00を構成している。N110およびN111もN型拡散層であ
り、ゲート電極G111およびゲート絶縁膜T111とともにNM
OSトランジスタMN110を構成している。N102はN型拡散層
であり、N型ウェルNW100に電位を供給するための、PMOS
トランジスタPMOS100の基板端子である。P102はP型拡散
層であり、P型ウェルPW100に電位を供給するための、NM
OSトランジスタNMOS100の基板端子である。N112はN型拡
散層であり、N型ウェルNW110に電位を供給するための、
PMOSトランジスタPMOS110の基板端子である。P112はP型
拡散層であり、P型ウェルPW110に電位を供給するため
の、NMOSトランジスタNMOS110の基板端子である。S100
はP型拡散層であり、PSUB100に電位をここから供給す
る。
【００５１】このような三重ウェル構造を用いることに
より、各回路ブロックの電源の電位と接地の電位を独立
して設定できる。例えば図４の構成例の回路ブロックBL
KAはディープN型ウェルNISO100上に、MOSトランジスタM
P100、MN100のように構成でき、回路ブロックBLKBはデ
ィープN型ウェルNISO110上に、MOSトランジスタMP110、
MN110のように構成できる。各回路ブロックで独立してM
OSトランジスタの基板電位を設定できることから、図１
３の構成例が実現できる。
より、各回路ブロックの電源の電位と接地の電位を独立
して設定できる。例えば図４の構成例の回路ブロックBL
KAはディープN型ウェルNISO100上に、MOSトランジスタM
P100、MN100のように構成でき、回路ブロックBLKBはデ
ィープN型ウェルNISO110上に、MOSトランジスタMP110、
MN110のように構成できる。各回路ブロックで独立してM
OSトランジスタの基板電位を設定できることから、図１
３の構成例が実現できる。
【００５２】図１７は図４の構成例のレイアウト例を示
している。ここでは簡単のため、図１６のディープN型
ウェルのレイアウトだけを図示している。NISOBLKAは回
路ブロックBLKAのディープN型ウェル、NISOBLKBは回路
ブロックBLKBのディープN型ウェル、NISOMIOA1〜NISOMI
OA3はマイクロI/O前段回路MIOAのディープN型ウェル、N
ISOMIOB1〜NISOMIOB3はマイクロI/O後段回路MIOBのディ
ープN型ウェルを示している。ディープN型ウェルNISOBL
KAはディープN型ウェルNISOMIOA1〜NISOMIOA3と同じ電
位(VDDA)であるために接続して形成してもよい。ディー
プN型ウェルNISOBLKBはディープN型ウェルNISOMIOB1〜N
ISOMIOB3と同じ電位(VDDB)であるために接続して形成し
てもよい。また、ディープN型ウェルNISOMIOA1〜NISOMI
OA3とディープN型ウェルNISOMIOB1〜NISOMIOB3の間に、
図１６のP型拡散層S100を設けてもよい。回路ブロックB
LKAと回路ブロックBLKBで発生したノイズがお互い干渉
し合うのを低減することができる。 ＜第６の実施の形態＞回路ブロックのテスト容易化手法
の一つとして、本発明のマイクロI/Oにスキャン機能を
付加した場合の構成例を図１８に示す。図１８で、BLKA
は送信側の回路ブロック、BLKBは受信側の回路ブロッ
ク、MIOb1からMIObnはそれぞれ１ビット分のマイクロI/
Oを示している。LA1からLAnはマイクロI/Oへの入力信号
であり、LB1からLBnはマイクロI/Oからの出力信号であ
る。ここでは簡単のために、図８で図示したようなcr、
cs、eなどの制御信号と電源関係の接続は省略してい
る。si0がスキャンデータの入力であり、si1、si2、sin
の順番にそのデータがシフトしていく。
している。ここでは簡単のため、図１６のディープN型
ウェルのレイアウトだけを図示している。NISOBLKAは回
路ブロックBLKAのディープN型ウェル、NISOBLKBは回路
ブロックBLKBのディープN型ウェル、NISOMIOA1〜NISOMI
OA3はマイクロI/O前段回路MIOAのディープN型ウェル、N
ISOMIOB1〜NISOMIOB3はマイクロI/O後段回路MIOBのディ
ープN型ウェルを示している。ディープN型ウェルNISOBL
KAはディープN型ウェルNISOMIOA1〜NISOMIOA3と同じ電
位(VDDA)であるために接続して形成してもよい。ディー
プN型ウェルNISOBLKBはディープN型ウェルNISOMIOB1〜N
ISOMIOB3と同じ電位(VDDB)であるために接続して形成し
てもよい。また、ディープN型ウェルNISOMIOA1〜NISOMI
OA3とディープN型ウェルNISOMIOB1〜NISOMIOB3の間に、
図１６のP型拡散層S100を設けてもよい。回路ブロックB
LKAと回路ブロックBLKBで発生したノイズがお互い干渉
し合うのを低減することができる。 ＜第６の実施の形態＞回路ブロックのテスト容易化手法
の一つとして、本発明のマイクロI/Oにスキャン機能を
付加した場合の構成例を図１８に示す。図１８で、BLKA
は送信側の回路ブロック、BLKBは受信側の回路ブロッ
ク、MIOb1からMIObnはそれぞれ１ビット分のマイクロI/
Oを示している。LA1からLAnはマイクロI/Oへの入力信号
であり、LB1からLBnはマイクロI/Oからの出力信号であ
る。ここでは簡単のために、図８で図示したようなcr、
cs、eなどの制御信号と電源関係の接続は省略してい
る。si0がスキャンデータの入力であり、si1、si2、sin
の順番にそのデータがシフトしていく。
【００５３】一般のフリップフロップ(FF)のスキャン
は、フリップフロップの内部状態をチップ外部から強制
的に設定する場合に用いられる。ここでは、マイクロI/
Oへの入力(LA1〜LAn)を無視して、強制的にsi0からの入
力データでマイクロI/Oの出力(LB1〜LBn)を設定する。
具体的なマイクロI/Oの構成例は省略するが、例えばマ
イクロI/O内にフリップフロップを設け、複数のマイク
ロI/Oでシフトレジスタを形成することで実現できる。
また、このスキャンパスを用いることにより、マイクロ
I/Oへの入力(LA1〜LAn)の値を、LAnからLA1の順番でsin
に出力できる。以上のようにマイクロI/Oにスキャン機
能を付加することにより、回路ブロックの機能検証を容
易に短時間に実行することができる。
は、フリップフロップの内部状態をチップ外部から強制
的に設定する場合に用いられる。ここでは、マイクロI/
Oへの入力(LA1〜LAn)を無視して、強制的にsi0からの入
力データでマイクロI/Oの出力(LB1〜LBn)を設定する。
具体的なマイクロI/Oの構成例は省略するが、例えばマ
イクロI/O内にフリップフロップを設け、複数のマイク
ロI/Oでシフトレジスタを形成することで実現できる。
また、このスキャンパスを用いることにより、マイクロ
I/Oへの入力(LA1〜LAn)の値を、LAnからLA1の順番でsin
に出力できる。以上のようにマイクロI/Oにスキャン機
能を付加することにより、回路ブロックの機能検証を容
易に短時間に実行することができる。
【００５４】以上、本発明者によりなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能である。例えば回路の具体的構造やレイア
ウト構造は、種々の実施形態を取ることができる。
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能である。例えば回路の具体的構造やレイア
ウト構造は、種々の実施形態を取ることができる。
【００５５】
【発明の効果】本発明による主な効果は以下の通りであ
る。モジュールの開発に必要な工数を削減でき、製造プ
ロセス変更にともなう回路ブロックの変更を最小限に抑
えることができる。また、最適な電源電圧を各回路ブロ
ックに供給することができ、動作速度の向上と低電力化
を同時に実現できる。またさらに、種々の手段によって
回路ブロックを使用しない時に電源供給を遮断すること
ができ、リーク電流等による不要な電力消費を最小限に
抑えることができる。
る。モジュールの開発に必要な工数を削減でき、製造プ
ロセス変更にともなう回路ブロックの変更を最小限に抑
えることができる。また、最適な電源電圧を各回路ブロ
ックに供給することができ、動作速度の向上と低電力化
を同時に実現できる。またさらに、種々の手段によって
回路ブロックを使用しない時に電源供給を遮断すること
ができ、リーク電流等による不要な電力消費を最小限に
抑えることができる。
【図１】本発明の基本的な実施例を示す図である。
【図２】図１とは別の本発明の基本的な実施例を示す図
である。
である。
【図３】マイクロI/Oを含んだ、本発明の基本的な構成
例を示す図である。
例を示す図である。
【図４】異なる電源電圧になる可能性のある二つの回路
ブロックと、その間のマイクロI/Oの構成例を示す図で
ある。
ブロックと、その間のマイクロI/Oの構成例を示す図で
ある。
【図５】電源遮断ケース１の状態でマイクロI/Oを正常
動作させるための、マイクロI/Oの構成例を示す図であ
る。
動作させるための、マイクロI/Oの構成例を示す図であ
る。
【図６】電源遮断ケース１と電源遮断ケース２の状態に
おいてマイクロI/Oを正常動作させるための、マイクロI
/Oの構成例を示す図である。
おいてマイクロI/Oを正常動作させるための、マイクロI
/Oの構成例を示す図である。
【図７】電源遮断ケース１と電源遮断ケース３の状態に
おいてマイクロI/Oを正常動作させるための、マイクロI
/Oの構成例を示す図である。
おいてマイクロI/Oを正常動作させるための、マイクロI
/Oの構成例を示す図である。
【図８】電源遮断ケース１と電源遮断ケース２と電源遮
断ケース３の状態においてマイクロI/Oを正常動作させ
るための、マイクロI/Oの構成例を示す図である。
断ケース３の状態においてマイクロI/Oを正常動作させ
るための、マイクロI/Oの構成例を示す図である。
【図９】図８のマイクロI/Oのさらに詳しい構成例を示
す図である。
す図である。
【図１０】図９のマイクロI/Oの許可される入出力信号
関係を示す図である。
関係を示す図である。
【図１１】電源スイッチ制御回路のインターフェース構
成例を示す図である。
成例を示す図である。
【図１２】回路ブロックを構成しているMOSトランジス
タの基板端子の接続例を示す図である。
タの基板端子の接続例を示す図である。
【図１３】図１２とは別の回路ブロックを構成している
MOSトランジスタの基板端子の接続例を示す図である。
MOSトランジスタの基板端子の接続例を示す図である。
【図１４】回路ブロックのレイアウト例（フロアプラン
例）を示す図である。
例）を示す図である。
【図１５】回路ブロックの電源ネット例を示す図であ
る。
る。
【図１６】回路ブロックとマイクロI/Oの断面図を示す
図である。
図である。
【図１７】回路ブロックとマイクロI/OのディープN型ウ
ェルのレイアウト例（フロアプラン例）を示す図であ
る。
ェルのレイアウト例（フロアプラン例）を示す図であ
る。
【図１８】スキャン機能を付加したマイクロI/Oを含む
本発明の基本構成例を示す図である。
本発明の基本構成例を示す図である。
【図１９】レベル変換回路の構成例を示す図である。
BLK1、BLK2、BLKA、BLKB、BLK……回路ブロック、MIO
1、MIO2、MIO3、MIO4、MIO、MIOb1、MIOb2、MIObn……
マイクロI/O、IOB1、IOB2、IOB3……I/Oバッファ、MIOB
1、MIOB2……ミニI/Oバッファ、CHP1、CHP2、CHP3……
チップ、MDL1、MDL2……モジュール、L11、L12、L13、L
21、L22、L23、L24、L31、L32、L33、L41、L42、L43、L
A、LB、d……信号線群、VDDA、VDDB、VDD……電源、VSS
A、VSSB、VSS……接地、MIOA……マイクロI/O前段回
路、MIOB……マイクロI/O後段回路、d1、d2、e、cr、c
s、/d2……信号線、PSCA、PSCB、PSC……電源スイッチ
制御回路、ctla、ctlb……電源スイッチ制御回路のイン
ターフェース信号群、PSWA、PSWB、PSW……電源スイッ
チ、VSSMA、VSSMB、VSSM……仮想接地線、NAND1……NAN
D回路、INV1、INV2……インバータ回路、AND1……AND回
路、LC1……レベル変換回路、MN1、MN2、MN100……NMOS
トランジスタ、MP1、MP2、MP100……NMOSトランジス
タ、req……要求線、ack……応答線線、vbp……PMOSト
ランジスタの基板端子、vbn……NMOSトランジスタの基
板端子、VBC……基板バイアス制御回路、RPWR1、RPWR
2、RPWR3、RPWR4、RPWR5、RPWR6、RPWR7、RPWR8……電
源リングを形成している領域、RUSR……回路ブロックを
構成しているMOSトランジスタを配置する領域、VDD10
0、VDD101、VDD102、VDD103、VDD104、VDD105、VDD10
6、VDD107、VDD108、VDD109、VDD110……電源線、VSS10
0、VSS101、VSS102、VSS103、VSS104、VSS105、VSS10
6、VSS107、VSS108、VSS109、VSS110、VSS111、VSS113
……接地線、VSSM100、VSSM101、VSSM102、VSSM103、VS
SM104、VSSM105、VSSM106、VSSM107……仮想接地線、SI
G100、SIG101……信号線、RPWRV……縦方向電源幹線、R
PWRH……横方向電源幹線、CELL100……スタンダートセ
ル。
1、MIO2、MIO3、MIO4、MIO、MIOb1、MIOb2、MIObn……
マイクロI/O、IOB1、IOB2、IOB3……I/Oバッファ、MIOB
1、MIOB2……ミニI/Oバッファ、CHP1、CHP2、CHP3……
チップ、MDL1、MDL2……モジュール、L11、L12、L13、L
21、L22、L23、L24、L31、L32、L33、L41、L42、L43、L
A、LB、d……信号線群、VDDA、VDDB、VDD……電源、VSS
A、VSSB、VSS……接地、MIOA……マイクロI/O前段回
路、MIOB……マイクロI/O後段回路、d1、d2、e、cr、c
s、/d2……信号線、PSCA、PSCB、PSC……電源スイッチ
制御回路、ctla、ctlb……電源スイッチ制御回路のイン
ターフェース信号群、PSWA、PSWB、PSW……電源スイッ
チ、VSSMA、VSSMB、VSSM……仮想接地線、NAND1……NAN
D回路、INV1、INV2……インバータ回路、AND1……AND回
路、LC1……レベル変換回路、MN1、MN2、MN100……NMOS
トランジスタ、MP1、MP2、MP100……NMOSトランジス
タ、req……要求線、ack……応答線線、vbp……PMOSト
ランジスタの基板端子、vbn……NMOSトランジスタの基
板端子、VBC……基板バイアス制御回路、RPWR1、RPWR
2、RPWR3、RPWR4、RPWR5、RPWR6、RPWR7、RPWR8……電
源リングを形成している領域、RUSR……回路ブロックを
構成しているMOSトランジスタを配置する領域、VDD10
0、VDD101、VDD102、VDD103、VDD104、VDD105、VDD10
6、VDD107、VDD108、VDD109、VDD110……電源線、VSS10
0、VSS101、VSS102、VSS103、VSS104、VSS105、VSS10
6、VSS107、VSS108、VSS109、VSS110、VSS111、VSS113
……接地線、VSSM100、VSSM101、VSSM102、VSSM103、VS
SM104、VSSM105、VSSM106、VSSM107……仮想接地線、SI
G100、SIG101……信号線、RPWRV……縦方向電源幹線、R
PWRH……横方向電源幹線、CELL100……スタンダートセ
ル。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 柳沢 一正
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 安 義彦
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 大平 信裕
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
Ｆターム(参考） 5F038 CD02 CD03 DF01 DF04 DF05
DF17 DT06 EZ20
5F064 BB09 BB12 BB26 BB31 BB40
CC12 DD34 EE52 EE57
5J056 AA00 BB17 BB19 DD13 GG04
Claims (18)
- 【請求項１】第１ノード及び第２ノードと、 上記第１ノードと第３ノードとにより定められる電源電
圧が供給される第１回路ブロックと、 上記第３ノードと上記第２ノードとの間にソース・ドレ
イン経路を有する第１MOSトランジスタと、 上記第１MOSトランジスタのオン状態とオフ状態とを制
御する第１制御回路と、 上記第１ノードと上記第２ノードとにより定められる電
源電圧が供給され、上記第１回路ブロックの出力が入力
される第１変換回路と、 第３ノード及び第４ノードと、 上記第３ノードと上記第４ノードとにより定められる電
源電圧が供給され、上記第１変換回路の出力が入力され
る第２変換回路とを有し、 上記第１制御回路は、上記第１MOSトランジスタがオン
状態に制御される場合には第１状態の第１制御信号を上
記第１変換回路に出力し、上記第１変換回路は上記第１
回路ブロックの出力の変化に応じて変化する信号を上記
第２変換回路に出力し、 上記第１制御回路は、上記第１MOSトランジスタがオフ
状態に制御される場合には第２状態の第１制御信号を上
記第１変換回路に出力し、上記第１変換回路はその出力
を上記第１ノードまたは上記第２ノードの電位に制御す
る半導体集積回路装置。 - 【請求項２】請求項１において、 上記第３ノードと第５ノードとにより定められる電源電
圧が供給され、上記第２変換回路の出力が入力される第
２回路ブロックを有し、 上記第２回路ブロックは、上記第１ノードおよび上記第
２ノードへの電位の供給がなされている場合には第１状
態の第２制御信号を上記第２変換回路に出力し、上記第
２変換回路は上記第１変換回路の出力の変化に応じて変
化する信号を上記第２回路ブロックに出力し、 上記第２回路ブロックは、上記第１ノードまたは上記第
２ノードの少なくとも一方への電位の供給がなされない
場合には第２状態の第２制御信号を上記第２変換回路に
出力し、上記第２変換回路はその出力を上記第３ノード
または上記第４ノードの電位に制御する半導体集積回路
装置。 - 【請求項３】請求項２において、 上記第４ノードと上記第５ノードとの間にソース・ドレ
イン経路を有する第２MOSトランジスタと、 上記第２MOSトランジスタのオン状態とオフ状態とを制
御する第２制御回路とを有し、 上記第２制御回路は、上記第２MOSトランジスタがオン
状態に制御される場合には第１状態の第３制御信号を上
記第２変換回路に出力し、上記第２変換回路は上記第１
変換回路の出力の変化に応じて変化する信号を上記第２
回路ブロックに出力し、 上記第２制御回路は、上記第２MOSトランジスタがオフ
状態に制御される場合には第２状態の第３制御信号を上
記第２変換回路に出力し、上記第２変換回路はその出力
を上記第３ノードまたは上記第４ノードの電位に制御す
る半導体集積回路装置。 - 【請求項４】請求項１において、 上記第１ノードと上記第２ノードとの間の電位差と上記
第３ノードと上記第４ノードとの間の電位差が異なり、 上記第２変換回路はレベル変換回路を含む半導体集積回
路装置。 - 【請求項５】請求項２において、 上記第１回路ブロックを構成するMOSトランジスタのし
きい値電圧と上記第２回路ブロックを構成するMOSトラ
ンジスタのしきい値電圧とが異なる半導体集積回路装
置。 - 【請求項６】請求項１において、 上記第１制御回路は第４制御信号を出力し、 上記第４制御信号が上記第１回路ブロックが入出力不能
であることを示す第１状態から、上記第１回路ブロック
が入出力可能であることを示す第２状態に移行する前
に、上記第１制御信号は上記第２状態から上記第１状態
に移行する半導体集積回路装置。 - 【請求項７】請求項３において、 上記第２制御回路は第５制御信号を出力し、 上記第５制御信号が上記第２回路ブロックが入出力不能
であることを示す第１状態から、上記第２回路ブロック
が入出力可能であることを示す第２状態に移行する前
に、上記第３制御信号は上記第２状態から上記第１状態
に移行する半導体集積回路装置。 - 【請求項８】請求項３において、 上記第１回路ブロックは第１ディープウェル上に形成さ
れており、 上記第２回路ブロックは上記第１ディープウェルと同じ
導電型の第２ディープウェル上に形成されており、 上記第１変換回路は上記第１ディープウェルと同じ導電
型の第３ディープウェル上に形成されており、 上記第２変換回路は上記第１ディープウェルと同じ導電
型の第４ディープウェル上に形成されており、 上記第１乃至第４ディープウェルはお互いpn接合分離さ
れている半導体集積回路装置。 - 【請求項９】第１回路ブロックと、 第２回路ブロックと、 上記第１回路ブロックと上記第２回路ブロックとを接続
する第１変換回路とを有し、 上記第１回路ブロックは、電源電圧が供給される第１モ
ードと電源電圧の供給が遮断される第２モードとを有
し、 上記第１回路ブロックが上記第２モードにある場合に
は、上記第１変換回路は上記第２回路ブロックの入力ノ
ードの電位を上記第２回路ブロックの動作電位のいずれ
かに制御する半導体集積回路装置。 - 【請求項１０】請求項９において、 第３回路ブロックと、 上記第１回路ブロックと上記第３回路ブロックとを接続
する第２変換回路とを有し、 上記第１回路ブロックが上記第２モードにある場合に
は、上記第２変換回路は上記第３回路ブロックの入力ノ
ードの電位を上記第３回路ブロックの動作電位のいずれ
かに制御する半導体集積回路装置。 - 【請求項１１】請求項１０において、 上記第１変換回路と上記第２変換回路とは、共通の電源
制御インターフェースを有する半導体集積回路装置。 - 【請求項１２】請求項９において、 上記第１回路ブロックの動作電圧と上記第２回路ブロッ
クの動作電圧とが異なる半導体集積回路装置。 - 【請求項１３】請求項１２において、 上記第１変換回路はレベル変換回路を有する半導体集積
回路装置。 - 【請求項１４】請求項９において、 上記第２回路ブロックは入出力バッファである半導体集
積回路装置。 - 【請求項１５】第１方向に延伸する第１辺と上記第１方
向と交差する第２方向に延伸する第２辺とを有し、回路
ブロックを構成する第１MOSトランジスタが形成される
第１領域と、 上記第１方向に延伸する第３辺と上記第２方向に延伸す
る第４辺とを有し、上記第１領域の第１辺と上記第３辺
とが接して配置される第２領域と、 上記第１方向に延伸する第５辺と上記第２方向に延伸す
る第６辺とを有し、上記第１領域の第２辺と上記第６辺
とが接して配置される第３領域と、 上記第１方向に延伸する第７辺と上記第２方向に延伸す
る第８辺とを有し、上記第７辺が上記第３領域の上記第
５辺とが接し、かつ上記第８辺が上記第２領域の上記第
４辺とが接して配置される第４領域とを有し、 上記第２乃至第４領域の配線層において第１乃至第３電
源線が配置され、 上記第１領域の配線層において、上記第１MOSトランジ
スタの動作電圧を供給する、上記第２方向に延伸する第
４及び第５電源線が配置され、 上記第１電源線と上記第４電源線とは電気的に接続さ
れ、 上記第３電源線と上記第５電源線とは電気的に接続さ
れ、 上記第２電源線と上記第３電源線とは複数の第２MOSト
ランジスタを介して接続され、 上記複数の第２MOSトランジスタは上記第２領域に配置
された半導体集積回路装置。 - 【請求項１６】請求項１５において、 上記複数の第２MOSトランジスタは上記第３領域に配置
された半導体集積回路装置。 - 【請求項１７】請求項１５において、 上記第４領域に上記第２MOSトランジスタのオン状態と
オフ状態とを制御する制御回路を設ける半導体集積回路
装置。 - 【請求項１８】請求項１５において、 上記第１乃至第３電源線はそれぞれ上記第２領域におい
て上記第１方向に延伸し、上記第４領域において屈曲し
て、上記第３領域において上記第２方向に延伸する半導
体集積回路装置。
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| KR1020080080499A KR100919085B1 (ko) | 2002-01-28 | 2008-08-18 | 반도체 집적 회로 장치 |
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