JP2009159011A - 半導体集積回路 - Google Patents
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Abstract
【解決手段】この半導体集積回路装置は、複数の機能ブロックを有する複数の電源ブロック(Area1〜AreaN)と、電源ブロックに対して動作用電源を供給可能な電源スイッチ(PSW1〜PSWN)と、電源ブロック毎に張られたスキャンチェインと、スキャンチェインに低リーク状態に遷移可能なベクタを供給するメモリ部(VEC)を具備し、スキャンチェインを非動作の機能ブロックだけに接続し直すことで、短時間に低リーク状態に遷移可能になる。
【選択図】図1
Description
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
電源遮断制御部PWRは、電源制御レジスタPWR_REGを有し、内部バスBUSとレジスタインタフェイスREGIFで接続される。PWR_REGは少なくとも、電源ブロック数以上のビット数を持ったレジスタ構成を取る。各電源ブロックに対応したビットに1'を書き込むと、対応したPSS信号が0'となり、対応する電源スイッチPSWがオフされる。よって、当該電源ブロックのリーク電流はほぼ0となる。
VEC ベクタ供給部
CLK クロック制御部
PWR 電源遮断制御部
Area1〜AreaN 電源ブロック
SVS1〜SVSN スキャンベクタ入力セレクタ
PSW1〜PSWN 電源スイッチ
TMR タイマ
RAM ランダムアクセスメモリ
ROM リードオンリメモリ
ARB バスアービタ
INTA 割込みコントローラ
BUS 内部バス
SI1〜SIN スキャンイン用パッド
SO1〜SON スキャンアウト用バッド
SE スキャンイネーブルパッド
VIO ベクタ供給部VECからの出力信号群
CK、CLK1_A〜CLK1_C クロック制御部CLKからのクロック信号群
VIE、VIE1_A〜VIE1_C クロック制御部CLKからのベクタイネーブル信号群
PSS 電源遮断制御部PWRからの電源スイッチコントロール信号群
SVS1S〜SVSNS スキャンベクタ入力セレクタSVS1〜SVSNからの出力信号群
21_1〜21_3 ORゲート
D1、D2a、D2b、D3 バイパス回路
BL_A,BL_B,BL_C 機能ブロック
INVA〜INVD インバータ
PTHA〜PTHH パストランジスタ
31_1〜31_3 フリップフロップ
41_1〜41_3、51_1、51_2 マルチプレクサ
REGIF レジスタインタフェイス
CTL コントローラ
PLL 位相同期回路
DIVa〜DIVn 分周器
61_a〜61_n クロックゲーティング用アンドゲート
CTAL 外部クリスタル発振信号
Claims (20)
- 第1フリップフロップ、第2フリップフロップ及び第1組合せ回路を有する第1機能ブロックと、第3フリップフロップ、第4フリップフロップ及び第2組合せ回路を有する第2機能ブロックとを有する第1電源ブロックと、
前記第1フリップフロップ及び前記第2フリップフロップを含む第1スキャンチェインと、
前記第3フリップフロップ及び前記第4フリップフロップを含む第2スキャンチェインとを有し、
前記第1電源ブロックへの電源を遮断する第1モードと、
前記第1フリップフロップの前段の回路及び前記第2フリップフロップの前段の回路に依存しない第1ベクタを前記第1スキャンチェインを介して前記第1組合せ回路に入力しその後前記第1機能ブロックに入力される第1クロック信号の遮断を行う第2モードと、前記第1ベクタの入力を行わず前記第1クロック信号の遮断のみを行う第3モードのいずれかに設定可能であることを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記第1ベクタを入力するか入力しないかを設定するための第1ビットを有する第1レジスタと、
前記第1クロック信号を入力するか入力しないかを設定するための第2ビットを有する第2レジスタをさらに有し、
前記第1ビットを前記第1ベクタを入力することを示す値に設定した場合、その後前記第2ビットを前記第1クロック信号を入力する値に設定することを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記第3フリップフロップの前段の回路及び前記第4フリップフロップの前段の回路に依存しない第2ベクタを前記第2組合せ回路に入力するか入力しないかを設定するための第1ビットと、前記第1クロック信号を入力するか入力しないかを設定するための第2ビットとを有する第2レジスタをさらに有することを特徴とする半導体集積回路装置。 - 請求項2記載の半導体集積回路装置において、
クロック制御部をさらに有し、
前記第2レジスタは、前記第1クロック信号の入力についての設定が変更されたことを示す第3ビットをさらに有し、
前記第3ビットが前記変更がなされたことを示す値に設定された場合に、前記クロック制御部が前記第1クロック信号の入力の遮断を行うことを特徴とする半導体集積回路装置。 - 請求項4記載の半導体集積回路装置において、
ベクタ供給部をさらに有し、
前記第3ビットが前記変更がなされたことを示す値に設定された場合、前記クロック制御部が前記第1ベクタを入力可能とするための第1信号を前記第1機能ブロックに入力し、その後前記ベクタ供給部が前記第1ベクタを前記第1スキャンチェインを介して前記第1機能ブロックに入力し、前記第1ベクタの入力の終了後前記クロック制御部が前記第1クロック信号の入力を遮断することにより前記第2モードに遷移することを特徴とする半導体集積回路装置。 - 請求項4記載の半導体集積回路装置において、
前記第3ビットが前記変更がなされたことを示す値に設定された場合、前記クロック制御部が前記第1クロック信号の入力を遮断することにより前記第3モードに遷移することを特徴とする半導体集積回路装置。 - 請求項4記載の半導体集積回路装置において、
前記第2モード又は前記第3モードのいずれかを終了する場合は、前記第2ビットが前記第1クロック信号を入力することを示す値に設定されることを特徴とする半導体集積回路装置。 - 請求項7記載の半導体集積回路装置において、
前記第2モード又は前記第3モードを終了する際に、前記第2ビットが前記第1クロック信号を入力することを示す値に設定された場合は、前記クロック制御部が前記第1クロック信号の供給を行うことを特徴とする半導体装置。 - 第1フリップフロップ、第2フリップフロップ及び第1組合せ回路を有する第1機能ブロックと、第3フリップフロップ、第4フリップフロップ及び第2組合せ回路を有する第2機能ブロックとを有する第1電源ブロックと、
前記第1電源ブロックへ電源を供給するための第1スイッチと、
前記第1スイッチを制御するための第1レジスタと、
前記第1機能ブロックに対して第1クロック信号を入力するかしないかを設定するための第1ビットと、前記第2機能ブロックに対して第2クロック信号を入力するか入力しないかを設定するための第2ビットとを有する第2レジスタと、
前記第1フリップフロップ及び前記第2フリップフロップを含む第1スキャンチェインと、
前記第3フリップフロップ及び前記第4フリップフロップを含む第2スキャンチェインと、
前記第1フリップフロップの前段の回路及び前記第2フリップフロップの前段の回路に依存しない第1ベクタを前記第1スキャンチェインを介して前記第1組合せ回路に入力するか入力しないかを設定するための第3ビットと、前記第3フリップフロップの前段の回路及び前記第4フリップフロップの前段の回路に依存しない第2ベクタを前記第2スキャンチェインを介して前記第2組合せ回路に入力するか入力しないかを設定の入力の可否を制御するための第4ビットとを有する第3レジスタとを有することを特徴とする半導体集積回路装置。 - 請求項9記載の半導体集積回路装置において、
前記第2レジスタは、前記第1ビット又は前記第2ビットの一方若しくは前記第1ビット及び前記第2ビットの両方の値が変化したかことを示す第5ビットをさらに有することを特徴とする半導体集積回路装置。 - 請求項10記載の半導体集積回路装置において、
クロック制御部をさらに有し、
前記第5ビットが前記変化をしたことを示す値に設定された際に、前記第1ビットが前記第1クロック信号を遮断することを示す値に設定されている場合は、前記クロック制御部が前記第1クロックの前記第1機能ブロックへの供給を遮断し、
前記第5ビットが前記変化をしたことを示す値に設定された際に、前記第2ビットが前記第2クロック信号を遮断することを示す値に設定されている場合は、前記クロック制御部によって前記第2クロック信号の前記第2機能ブロックへの供給が遮断されることを特徴とする半導体集積回路装置。 - 請求項10記載の半導体装置において、
クロック制御部と、
ベクタ供給部とをさらに有し、
前記第5ビットが前記変化をしたことを示す値に設定された際に、前記第1ビットが前記第1クロック信号を遮断することを示す値に設定され、かつ前記第3ビットが前記第1ベクタの入力を行うことを示す値に設定されている場合は、前記クロック制御部が前記第1ベクタを入力可能とするための第1信号を前記第1機能ブロックに入力し、その後前記ベクタ供給部が前記第1ベクタを前記第1スキャンチェインを介して前記第1機能ブロックに入力し、その後前記クロック制御部が前記第1クロック信号の入力を遮断し、
前記第5ビットが前記変化をしたことを示す値に設定された際に、前記第2ビットが前記第2クロック信号を遮断することを示す値に設定され、かつ前記第4ビットが前記第2ベクタの入力を行うことを示す値に設定されている場合は、前記クロック制御部が前記第2ベクタを入力可能とするための第2信号を前記第2機能ブロックに入力し、その後前記ベクタ供給部が前記第2ベクタを前記第2スキャンチェインを介して前記第2機能ブロックに入力し、その後前記クロック制御部が前記第2クロック信号の入力を遮断することを特徴とする半導体装置。 - 請求項10記載の半導体集積回路装置において、
前記第1電源ブロックは、第1バイパス回路、第2バイパス回路及び第3バイパス回路をさらに有し、
前記第1バイパス回路は、入力された信号を前記第1機能ブロック又は前記第2バイパス回路に出力し、
前記第2バイパス回路は、前記第1機能ブロック又は前記第1バイパス回路から入力された信号を前記第2機能ブロック又は前記第3バイパス回路に出力し、
前記第3バイパス回路は、前記第2機能ブロック又は前記第2バイパス回路から入力された信号を前記第1電源ブロックの外部へ出力することを特徴とする半導体集積回路装置。 - 請求項13記載の半導体集積回路装置において、
前記第3ビットが前記第1ベクタを入力することを示す値に設定されている場合は、前記第1バイパス回路は信号を前記第1機能ブロックへ出力するように設定され、前記第2バイパス回路は前記第1機能ブロックからの信号を入力されるように設定され、前記第1機能ブロックは前記第1ベクタを入力されるように設定され、
前記第3ビットが前記第1ベクタを入力しないことを示す値に設定されている場合は、前記第1バイパス回路は信号を前記第2バイパス回路へ出力するように設定され、前記第2バイパス回路は前記第1バイパス回路からの信号を入力されるように設定され、
前記第4ビットが前記第2ベクタを入力することを示す値に設定されている場合は、前記第2バイパス回路は信号を前記第2機能ブロックへ出力するように設定され、前記第3バイパス回路は前記第2機能ブロックからの信号を入力されるように設定され、前記第2機能ブロックは前記第2ベクタを入力されるように設定され、
前記第4ビットが前記第2ベクタを入力しないことを示す値に設定されている場合は、前記第2バイパス回路は信号を前記第3バイパス回路に出力するように設定され、前記第3バイパス回路は前記第2バイパス回路からの信号を入力されるように設定されることを特徴とする半導体集積回路装置。 - 請求項10記載の半導体集積回路装置において、
前記第1電源ブロックは、第5フリップフロップ、第6フリップフロップ及び第3組合せ回路を有し、第2クロック信号が入力されるか入力されないかを前記第2ビットにより設定される第3機能ブロックと、
第1バイパス回路、第2バイパス回路及び第3バイパス回路とをさらに有し、
前記第1バイパス回路は、前記第1電源ブロックの外部より入力された信号を前記第1機能ブロック又は前記第2バイパス回路に入力し、
前記第2バイパス回路は、前記第1機能ブロック又は前記第1バイパス回路から入力された信号を前記第2機能ブロック又は前記第3バイパス回路に出力し、
前記第3バイパス回路は、前記第2機能ブロックから前記第3機能ブロックを経由し入力された信号又は前記第2バイパス回路から入力された信号を出力することを特徴とする半導体集積回路装置。 - 請求項15記載の半導体集積回路装置において、
前記第3ビットが前記第1ベクタを入力することを示す値に設定されている場合は、前記第1バイパス回路は信号を前記第1機能ブロックへ出力するように設定され、前記第2バイパス回路は前記第1機能ブロックからの信号を入力されるように設定され、前記第1機能ブロックは前記第1ベクタを入力されるように設定され、
前記第3ビットが前記第1ベクタを入力しないことを示す値に設定されている場合は、前記第1バイパス回路は信号を前記第2バイパス回路へ出力するように設定され、前記第2バイパス回路は前記第1バイパス回路からの信号を入力されるように設定され、
前記第4ビットが前記第2ベクタを入力することを示す値に設定されている場合は、前記第2バイパス回路は信号を前記第2機能ブロックへ出力するように設定され、前記第3バイパス回路は前記第3機能ブロックからの信号を入力されるように設定され、前記第2機能ブロック及び前記第3機能ブロックは前記第2ベクタを入力されるように設定され、
前記第4ビットが前記第2ベクタを入力しないことを示す値に設定されている場合は、前記第2バイパス回路は信号を前記第3バイパス回路に出力するように設定され、前記第3バイパス回路は前記第2バイパス回路からの信号を入力されるように設定されることを特徴とする半導体集積回路装置。 - 請求項10記載の半導体集積回路装置において、
前記第1機能ブロックは、第5フリップフロップ、第6フリップフロップ及び第3組合せ回路をさらに有し、
前記第5フリップフロップ、第6フリップフロップを含む第3スキャンチェインをさらに有し、
前記第3レジスタは、33前記第5フリップフロップの前段の回路及び前記第6フリップフロップの前段の回路に依存しない第3ベクタを前記第3スキャンチェインを介して前記第3組合せ回路に入力するか入力しないかを設定するための第6ビットをさらに有し、
前記第2レジスタは、前記第3機能ブロックに対する第3クロック信号の入力の可否を制御するための第7ビットと、前記第1ビット、前記第2ビット又は前記第7ビットのいずれか一つが変化していることを示す第8ビットとをさらに有することを特徴とする半導体集積回路装置。 - 請求項10記載の半導体集積回路装置において、
外部より第3信号が入力された場合は、前記第1スキャンチェインを介して前記第1組合せ回路の動作をテストするための第1テスト信号が入力され、前記第2スキャンチェインを介して前記第2組合せ回路の動作をテストするための第2テスト信号が入力されることを特徴とする半導体集積回路装置。 - 第1フリップフロップ、第2フリップフロップ及び第1組合せ回路を有する第1機能ブロックと、第3フリップフロップ、第4フリップフロップ及び第2組合せ回路を有する第2機能ブロックとを有する第1電源ブロックと、
前記第1電源ブロックへの電源供給の可否を設定するための第1スイッチと、
前記第1スイッチを制御するための第1レジスタと、
前記第1フリップフロップ及び前記第2フリップフロップを含む第1スキャンチェインと、
前記第3フリップフロップ及び前記第4フリップフロップを含む第2スキャンチェインと、
前記第1機能ブロックに対して第1クロック信号を入力するか入力しないかを設定するための第1ビットと、前記第2機能ブロックに対する第2クロック信号の入力の可否を制御するための第2ビットと、前記第1フリップフロップの前段の回路及び前記第2フリップフロップの前段の回路に依存せず前記第1スキャンチェインを介して前記第1組合せ回路に入力される第1ベクタ及び前記第3フリップフロップの前段の回路及び前記第4フリップフロップの前段の回路に依存せず前記第2スキャンチェインを介して前記第2組合せ回路に入力される第2ベクタを入力するか入力しないかを設定するための第3ビットとを有する第2レジスタを有することを特徴とする半導体集積回路装置。 - 請求項19記載の半導体集積回路装置において、
前記第1機能ブロック及び前記第2機能ブロックが動作していないときに、前記第3ビットが前記第1ベクタ及び前記第2ベクタの入力を行うことを示す値に設定されている場合は、前記第1ベクタを前記第1スキャンチェインを介して入力し、かつ前記第2ベクタを前記第2スキャンチェインを介して入力し、その後前記第1クロック信号及び前記第2クロック信号を遮断し、
前記第1機能ブロック及び前記第2機能ブロックが動作していないときに、前記第3ビットが前記第1ベクタ及び前記第2ベクタを入力しないことを示す値に設定されている場合は、前記第1ベクタ及び前記第2ベクタの入力は行わず前記第1クロック信号及び前記第2クロック信号の遮断のみを行う第2操作を行うことを特徴とする半導体集積回路装置。
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