JPH11326453A - スキャンパステスト方法およびスキャンパステスト回路、ならびにスキャン回路自動生成方法およびスキャン回路自動生成装置 - Google Patents

Abstract

(57)【要約】 【課題】 スキャンモードからセットモードへの変化時
のスキューによるスパイクノイズの発生を抑制できるス
キャンパステスト回路を提供すること。 【解決手段】 各ＳＦＦ４〜７の非同期入力端子に非同
期制御回路８〜１１を接続し、非同期制御回路８，１０
の直前に非同期ディセーブル回路１２，１３を接続し、
ＳＦＦデータセレクト信号生成回路１４により、試験モ
ード、かつセットモード、または通常動作モードの選択
時に、組合せ回路１，２のデータをそれぞれＳＦＦ４と
５，６と７で保持し、試験モード時、かつスキャンモー
ドの選択時にＳＦＦ４〜７によるスキャンチェインのデ
ータを保持する。また、スキャンモードからセットモー
ドへの変化時のスキューにより非同期制御回路８，１０
の出力にスパイクノイズが発生するのを非同期ディセー
ブル回路１２，１３により抑制する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、故障検出法の一
つであるスキャンパステストを実行できるスキャンパス
テスト回路を含む集積回路において、非同期ディセーブ
ル回路を非同期制御回路の直前に挿入して、試験モード
／通常モード選択信号の試験モード選択時にセットモー
ド／スキャンモード選択信号のスキャンモードからセッ
トモードへの変換時にスパイクノイズによる正確なスキ
ャンパステストを阻害することを防止できるようにした
スキャンパステスト方法およびスキャンパステスト回
路、ならびにスキャン回路自動生成方法およびスキャン
回路自動生成装置に関する。

【０００２】

【従来の技術】半導体集積回路中の複数のフリップフロ
ップ（以下、ＦＦという）をシフトレジスタのように連
結して（これを「スキャンパス」という）、外部端子か
らテスト信号を入力して、組み合わせ回路の動作結果を
このスキャンパスを介して読み出すことにより、テスト
の容易化を図ることがたとえば、特開平０９−１９７０
１５号公報に開示されている。この公報の場合には、ス
キャンパス用のＦＦ回路はスキャンパステスト時にスキ
ャンパステスト用のクロックで動作し、通常動作モード
時においてスキャンパス用のクロックで動作し、スキャ
ンパス用のＦＦ回路と異なるクロックで非同期的に動作
するマスタ・スレーブ方式のＦＦ回路に対してその前段
にスキャンパステスト用のクロックとの切替を行うセレ
クタ回路を設け、このセレクタ回路をスキャンパステス
ト時にスキャンパス用のクロックに切替え、スキャンパ
スを形成して、故障検出テストを行うものである。

【０００３】このようなスキャンパステストを行うに際
して、従来は、特開平０５−３３３１０４号公報（集積
回路）などに示されており、これを図８にスキャンパス
テスト回路として示されている。この図８に示すスキャ
ンパステスト回路は、テスト対象となる組合せ回路１〜
３を含まないスキャン用テストデータ入力をスキャン用
テストデータ入力端子ＳＤＩから入力し、スキャン用テ
ストデータ出力をスキャン用テストデータ出力端子ＳＤ
Ｏから出力する複数のスキャンフリップフロップ（以
下、ＳＦＦという）４〜７よりなるシフトレジスタ構成
（以下、この構成をスキャンチェインという）を用い
る。

【０００４】このＳＦＦ１４４〜１４７の各クロック端
子には、クロック入力端子ＣＬＫからクロック信号が入
力されるようになっている。セットモード／スキャンモ
ード選択信号入力端子ＳＭＤと試験モード／通常動作モ
ード選択信号端子ＴＭＤは、ＳＦＦデータセレクト信号
生成回路１５２に接続され、このＳＦＦデータセレクト
信号生成回路１５２によりセットモードとスキャンモー
ドとの選択と、試験モードと通常動作モードとの選択を
行って、その選択の結果をＳＦＦ１４４〜１４７の各デ
ータセレクト端子に入力するようになっている。

【０００５】スキャン用テストデータ入力端子ＳＤＩか
ら入力されるスキャン用テストデータはＳＦＦ１４４の
スキャンデータ入力端子に入力され、組合せ回路部１４
１の出力はＳＦＦ１４４，１４５のデータ入力端子に入
力され、組合せ回路部１４２の出力はＳＦＦ１４６，１
４７のデータ入力端子に入力されるようになっている。
ＳＦＦ１４５，１４６，１４７の出力は順次次段のＳＦ
Ｆのスキャンデータ入力端に入力されるようにしてい
る。ＳＦＦデータセレクト信号生成回路１５２により選
択されたセットモードとスキャンモードとの選択と、試
験モードと通常動作モードとに応じてＳＦＦ１４４〜１
４７はスキャン用テストデータあるいは、組合せ回路１
４１，１４２のデータを保持するようにしている。

【０００６】また、組合せ回路部１４１の出力は非同期
制御回路１４８，１４９に入力され、組合せ回路部１４
２の出力は非同期制御回路１５０，１５１に入力され、
さらに非同期制御回路１４８〜１５１には、ＳＦＦデー
タセレクト信号生成回路１５２の出力が入力されるよう
になっている。非同期制御回路１４８，１４９の出力は
それぞれＳＦＦ１４４，１４５の各非同期入力リセット
端子ＲＢに入力されるようになっている。他の非同期制
御回路１５０，１５１の出力はそれぞれＳＦＦ１４６，
１４７の各非同期入力端子ＳＳに入力されるようになっ
ている。組合せ回路部１４１には、一般入力信号が入力
され、組合せ回路部１４３からは一般出力信号が出力さ
れるようになっている。

【０００７】次に、この図８のスキャンパステスト回路
の動作について説明する。ＳＦＦデータセレクト信号生
成回路１５２により、セットモード／スキャンモード選
択信号入力端子ＳＭＤに入力されるセットモード信号選
択、かつ試験モード／通常動作モード選択信号端子ＴＭ
Ｄに入力される試験モード信号の選択時、または試験モ
ード／通常動作モード選択信号端子ＴＭＤに入力される
通常動作モード信号選択時にＳＦＦ１４４と１４５、１
４６と１４７はそれぞれ組合せ回路部１４１，１４２か
らのデータを保持する。

【０００８】また、ＳＦＦデータセレクト信号生成回路
１５２により、試験モード／通常動作モード選択信号端
子ＴＭＤに入力される試験モード信号選択、かつセット
モード／スキャンモード選択信号入力端子ＳＭＤに入力
されるスキャンモード信号選択時には、ＳＦＦ１４４は
スキャン用テストデータを保持し、ＳＦＦ１４５，１４
６，１４７はそれぞれ前段のＳＦＦの出力を保持する。
このようにして、各ＳＦＦ１４４〜１４７を通じて各Ｓ
ＦＦ１４４〜１４７にスキャン用テストデータをセット
したり、あるいは組合せ回路部１４１，１４２の出力を
保持したりする。したがって、各ＳＦＦ１４４〜１４７
のデータを観測することが可能となる。

【０００９】さらに、非同期制御回路１４８と１４９、
１５０と１５１は、それぞれＳＦＦデータセレクト信号
生成回路１５２で選択された信号と組合せ回路部１４
１，１４２の出力とが入力され、この両入力に応じてＳ
ＦＦ１４４，１４５の非同期入力リセット端子ＲＢ、Ｓ
ＦＦ１４６，１４７の非同期入力リ端子ＳＢに入力する
ことにより、ＳＦＦ１４４〜１４７をリセットするよう
にしている。しかしながら、このような構成の従来のス
キャンパステスト回路では、非同期制御回路１４８〜１
５１へのセットモード／スキャンモード選択信号のスキ
ューにより、非同期制御回路１４８〜１５１の出力にス
パイクノイズが発生し、このスパイクノイズがＳＦＦ１
４４〜１４７の非同期入力となって、ＳＦＦの状態値を
変化させてしまう。

【００１０】このスパイクノイズ発生によるＳＦＦ１４
４〜１４７の状態値の変化について図９、図１０により
説明する。図９は図８のスキャンテスト回路を簡略化
し、非同期制御回路としてＯＲゲートを使用した場合を
示している。図９において、組合せ回路部１３６の入力
端には、一般入力端子ＩＮ１，ＩＮ２が接続され、出力
端には、一般出力端子ＯＵＴ１，ＯＵＴ２が接続されて
いる。３個のＳＦＦ１３１，１３３，１３５の各データ
入力端子には、組合せ回路部１３６からのデータが入力
されるようになっており、クロック端子には、クロック
入力端子ＣＬＫからクロック信号が入力されるようにな
っている。

【００１１】ＳＦＦデータセレクト信号生成回路１３７
は、試験モード／通常動作モード選択信号端子ＴＭＤ
と、セットモード／スキャンモード選択信号入力端子Ｓ
ＭＤが接続されている。試験モード／通常動作モード選
択信号端子ＴＭＤに入力される試験モード信号、通常動
作モード信号との選択と、セットモード／スキャンモー
ド選択信号入力端子ＳＭＤに入力されるセットモード信
号と、スキャンモード信号との選択をＳＦＦデータセレ
クト信号生成回路１３７で選択して、ＳＦＦ１３１，１
３３，１３５の各データセレクト端子に入力されるよう
になっている。

【００１２】ＳＦＦ１３１のスキャンデータ入力端子に
は、スキャンテストデータ入力端子ＳＤＩが接続され、
スキャンテストデータが入力されるようになっている。
ＳＦＦ１３１の出力はＳＦＦ１３３のスキャンテストデ
ータ入力端子に入力されるようになっており、同様にし
て、ＳＦＦ１３３の出力はＳＦＦ１３５のスキャンテス
トデータ入力端子に入力されるようになっている。非同
期制御回路として使用されている２入力のＯＲゲート１
３２，１３４の第１入力端には、セットモード／スキャ
ンモード選択信号入力端子ＳＭＤが接続され、ＯＲゲー
ト１３２，１３４の第２入力端には、それぞれＳＦＦ１
３１，１３３の出力が入力されるようになっている。

【００１３】ＯＲゲート１３２の出力はＳＦＦ１３３の
非同期入力セット端子ＳＢに入力されるようになってお
り、ＯＲゲート１３４の出力はＳＦＦ１３５の非同期入
力リセット端子ＲＢに入力されるようになっている。Ｓ
ＦＦ１３５の出力端にスキャン用データ出力端子ＳＤＯ
が接続されている。なお、ＳＦＦ１３１には、非同期入
力端子ＳＢが設けられていない。

【００１４】図１０はこの図９のスキャンテスト回路に
よるスパイクノイズ発生の動作説明を示すタイムチャー
トである。図１０（ｃ）に示すセットモード／スキャン
モード選択信号入力端子ＳＭＤに入力する信号が図１０
（ａ）に示すように、スキャンモードからセットモード
へ変化するとき（時刻３０１）、図１０（ｄ）に示すＳ
ＦＦ１３１の出力値ＳＤ３が「Ｌ」レベルであると、図
１０（ｅ）に示すＯＲゲート１３２の出力Ａ（時刻３０
２）により、ＳＦＦ１３３はセットされる。このとき、
図１０（ｆ）に示すＳＦＦ１３３の出力ＳＤ２が「Ｌ」
レベル（時刻３０３）であると、ＳＦＦ１３３は立ち上
がり変化が出力される。

【００１５】また、ＯＲゲート１３４の入力には、ＳＦ
Ｆ１３３の出力とセットモード／スキャンモード選択信
号入力端子ＳＭＤから図１０（ｃ）に示すようなセット
モード／スキャンモード選択信号が入力されることよ
り、その切替時のスキューによって、セットモード／ス
キャンモード選択信号の立ち下がり変化と、ＯＲゲート
１３４の出力Ｂ（時刻３０４）は図１０（ｇ）に示すよ
うに変化し、ＳＦＦ１３３の立ち上がり変化によるスパ
イクノイズが発生し、このスパイクノイズのため、ＳＦ
Ｆ１３５のデータがリセットされてしまう。したがっ
て、正常にスキャンパステストを行うことができない。

【００１６】

【発明が解決しようとする課題】このように、従来のス
キャンテスト回路では、非同期制御回路１３２，１３４
へのセットモード／スキャンモード選択信号の切替わり
時のスキューにより、非同期制御回路の出力にスパイク
ノイズが発生し、このスパイクノイズは各ＳＦＦ１３
３，１３５の非同期入力となってこれらのＳＦＦ１３
３，１３５の状態値を変化させてしまい、上述のように
正確なスキャンパステストを行うことができなくなると
いう課題がある。

【００１７】この発明は、上記従来の課題を解決するた
めになされたもので、セットモード／スキャンモード選
択信号の切替わり時のスキューによるノイズの発生を抑
制でき、ＳＦＦの状態値の不用意なセット、またはリセ
ットされることを未然に防止でき、スキャンパスが正確
に行うことができるスキャンパステスト方法およびスキ
ャンパステスト回路、ならびにスキャン回路自動生成方
法およびスキャン回路自動生成装置を提供することを目
的とする。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に、この発明のスキャンパステスト方法は、スキャンチ
ェインをなすようにシフトレジスタ構成とし、テスト対
象となる組合せ回路を含まないスキャン用テストデータ
を入力としてスキャン用データを出力する複数のスキャ
ンフリップフロップにスキャンフリップフロップデータ
セレクト信号生成回路により試験モード／通常動作モー
ド選択信号のうちの試験モードを選択し、かつセットモ
ード／スキャンモード選択信号のうちのセットモードの
選択時、あるいは前記試験モード／通常動作モード選択
信号のうちの通常動作モード選択時に前記組合せ回路か
らのデータを保持する第１工程と、前記スキャンフリッ
プフロップデータセレクト信号生成回路により前記試験
モード／通常動作モード選択信号のうちの試験モード選
択時で、かつ前記セットモード／スキャンモード選択信
号のうちのスキャンモード選択時に前記スキャンチェイ
ンからのデータを前記複数のスキャンフリップフロップ
に保持する第２工程と、前記スキャンフリップフロップ
データセレクト信号生成回路による前記スキャンモード
選択時に前記各スキャンフリップフロップの出力が他の
前記各スキャンフリップフロップの非同期入力信号とな
って入力されるのを阻止するためにこの非同期入力信号
を非同期制御回路によりマスクする第３工程と、前記ス
キャンフリップフロップデータセレクト信号生成回路に
よる前記試験モード選択時に非同期ディセーブル回路に
より非同期入力端子のないスキャンフリップフロップと
して動作し、かつ前記スキャンフリップフロップデータ
セレクト信号生成回路による前記通常動作モード時に前
記組合せ回路部の出力データをスルーする第４工程とよ
りなることを特徴とする。

【００１９】この発明のスキャンパステスト方法によれ
ば、スキャンフリップフロップデータセレクト信号生成
回路により、試験モードとセットモード選択、あるいは
通常動作モード選択時にスキャンチェインの形態をなす
複数のスキャンフリップフロップに組合せ回路のデータ
を保持し、試験モード選択時でかつスキャンモード選択
時にスキャンチェインのデータを保持する。このスキャ
ンモード選択時に各スキャンフリップフロップの出力が
他の各スキャンフリップフロップに非同期入力信号とな
って入力されるのを非同期制御回路により阻止するとと
もに、試験モード選択時に非同期ディセーブル回路は非
同期入力端子のないスキャンフリップフロップとして作
動し、かつ通常動作モード時には、組合せ回路部の出力
データをスルーする。したがって、この発明のスキャン
パステスト方法では、スパイクノイズの発生を防止し、
セットモード／スキャンモード選択信号の変化時のスキ
ューによるスキャンフリップフロップの状態値の変化を
回避し、各スキャンフリップフロップの状態値を正確に
観測することができる。

【００２０】また、この発明のスキャンパステスト回路
は、テスト対象となる組合せ回路を含まないスキャン用
テストデータを入力としてスキャン用データを出力する
ようにスキャンチェインをなすシフトレジスタ構成とし
た複数のスキャンフリップフロップと、前記複数のスキ
ャンフリップフロップに試験モード／通常動作モード選
択信号のうちの試験モード選択時で、かつセットモード
／スキャンモード選択信号のうちのセットモードの選択
時、あるいは前記試験モード／通常動作モード選択信号
のうちの通常動作モード選択時に前記組合せ回路からの
データを保持させるとともに、前記試験モード／通常動
作モード選択信号のうちの試験モード選択時で、かつ前
記セットモード／スキャンモード選択信号のうちのスキ
ャンモード選択時に前記スキャンチェインからのデータ
を前記複数のスキャンフリップフロップに保持させるス
キャンフリップフロップデータセレクト信号生成回路
と、前記各スキャンフリップフロップの非同期入力端子
の前段側に配置され、前記スキャンフリップフロップデ
ータセレクト信号生成回路により前記セットモード選択
時に前記各スキャンフリップフロップの非同期入力端子
に入力される非同期入力信号をマスクする非同期制御回
路と、前記非同期制御回路の直前に設置され、前記スキ
ャンフリップフロップデータセレクト信号生成回路によ
り前記試験モード選択時に非同期入力端子のないスキャ
ンフリップフロップとして動作し、かつ前記スキャンフ
リップフロップデータセレクト信号生成回路により前記
通常動作モード選択時には組合せ回路部の出力データを
スルーする非同期ディセーブル回路とを備えることを特
徴とする。

【００２１】この発明のスキャンパステスト回路によれ
ば、スキャンフリップフロップデータセレクト信号生成
回路による試験モード選択時で、かつセットモード選択
時あるいは通常モード選択時に組合せ回路部からのデー
タをスキャンフリップフロップに保持させる。また、試
験モード選択時で、かつスキャンモード選択時にスキャ
ンフリップフロップデータセレクト信号生成回路により
スキャンチェインからのデータをスキャンフリップフロ
ップに保持させる。非同期制御回路は、スキャンフリッ
プフロップデータセレクト信号生成回路によるセットモ
ード選択時に、非同期入力信号をマスクして各スキャン
フリップフロップの非同期入力端子に非同期入力信号が
入力されるのを阻止する。さらに、スキャンフリップフ
ロップデータセレクト信号生成回路による試験モード選
択時に、非同期ディセーブル回路は非同期入力端子のな
いスキャンフリップフロップとして動作し、スキャンフ
リップフロップデータセレクト信号生成回路による通常
動作モード選択時この非同期ディセーブル回路は組合せ
回路部の出力データをスルーして非同期制御回路に入力
させる。したがって、このスキャンパステスト回路で
は、ノイズの発生を防止し、セットモード／スキャンモ
ード選択信号の変化時にスキャンフリップフロップの状
態置の変化を回避することができる。

【００２２】この発明のスキャン回路自動生成方法は、
ネットリスト入力部に入力されたネットリスト中のフリ
ップフロップをスキャンフリップフロップに置き換える
第１工程と、前記第１工程で置き換えられた前記スキャ
ンフリップフロップからスキャンチェインを生成する第
２工程と、前記スキャンチェインを構成する前記スキャ
ンフリップフロップのうちの所定のスキャンフリップフ
ロップに非同期入力端子の存否を判定して非同期入力端
子の存在が確認されると、この非同期入力端子に非同期
制御回路を挿入する第３工程と、前記非同期入力端子を
バックトレースすることにより非同期ディセーブル回路
導入の必要性を判定した場合に非同期ディセーブル回路
を前記非同期制御回路の直前に挿入する第４工程とを備
えることを特徴とする。

【００２３】この発明のスキャン回路自動生成方法によ
れば、ネットリスト入力部でネットリスト中のフリップ
フロップを抽出して、スキャンフリップフロップに置き
換え、スキャンフリップフロップからスキャンチェイン
を生成する。スキャンチェインを構成するスキャンフリ
ップフロップのうちの所定のスキャンフリップフロップ
に非同期入力端子がある場合に、非同期入力端子に非同
期制御回路を挿入し、この非同期入力端子をバックトレ
ースすることにより、非同期ディセーブル回路の導入の
必要時に非同期制御回路の直前に非同期ディセーブル回
路に挿入する。したがって、この発明のスキャン回路自
動生成方法では、スパイクノイズの発生を防止でき、セ
ットモード／スキャンモード選択信号の変換時にスキャ
ンフリップフロップの状態値の変化を回避することがで
きる。

【００２４】この発明のスキャン回路自動生成装置は、
スキャンチェイン、非同期制御回路および非同期ディー
ゼル回路を含まないネットリスト入力時にネットリスト
中のフリップフロップをスキャンフリップフロップに置
換するスキャンフリップフロップ置き換え処理部と、前
記スキャンフリップフロップ置き換え処理部から出力さ
れるネットリストに対してスキャンチェインを構成する
スキャンチェイン生成部と、前記スキャンチェインを構
成する前記スキャンフリップフロップのうちの所定のス
キャンフリップフロップに非同期入力端子が存在する場
合に、この非同期入力端子に非同期制御回路を挿入する
非同期制御回路挿入部と、前記非同期制御回路に非同期
ディセーブル回路導入の必要時に非同期ディセーブル回
路を前記非同期制御回路の直前に挿入する非同期ディセ
ーブル回路挿入部とを備えることを特徴とする。

【００２５】この発明のスキャン回路自動生成装置によ
れば、スキャンフリップフロップ置き換え処理部におい
て、スキャンチェイン、非同期制御回路、非同期ディセ
ーブル回路を含まないネットリスト中のフリップフロッ
プをスキャンフリップフロップに置き換え、続いてスキ
ャンチェイン生成部でスキャンフリップフロップにより
スキャンチェイン構成とする。スキャンチェインを構成
するスキャンフリップフロップのうちの所定のスキャン
フリップフロップに非同期入力端子があると、非同期制
御回路挿入部で非同期入力端子に非同期制御回路を挿入
する。この非同期制御回路に非同期ディセーブル回路の
導入の必要時には、非同期制御回路の直前に非同期ディ
セーブル回路を挿入する。したがって、この発明のスキ
ャン回路自動生成装置では、スパイクノイズの発生を防
止でき、セットモード／スキャンモード選択信号の変化
時にスキャンフリップフロップの状態値の変化を回避で
きる。

【００２６】

【発明の実施の形態】次に、この発明の実施の形態につ
いて図面に基づき説明する。図１はこの発明によるスキ
ャンパステスト回路及び方法の実施の形態の構成を示す
ブロック図である。この図１において、組合せ回路部１
と２間には、ＳＦＦ４，５が配置され、組合せ回路部２
と３との間には、ＳＦＦ６と７が配置されている。

【００２７】これらのＳＦＦ４〜７は図２に示すように
構成されている。この図２において、データ入力端子
Ｄ，スキャンデータ入力端子ＳＩ，データセレクト端子
ＳＳ、クロック端子ＣＫを備えている。データセレクト
端子ＳＳに入力されるデータセレクト信号により、セレ
クタＳＥを制御してデータ入力端子Ｄに入力されるデー
タと、スキャンデータ端子ＳＩに入力されるスキャンデ
ータとの選択を行ってどちらか一方のデータを取り込む
ようになっている。各ＳＦＦ４〜７の出力Ｑから出力信
号を取り出すようになっている。

【００２８】このような端子を有する各ＳＦＦ４〜７の
各クロック端子ＣＫにクロック入力端子ＣＬＫからクロ
ックが入力されるようになっている。ＳＦＦ４と５のデ
ータ入力端子Ｄには、組合せ回路部１のデータが入力さ
れるようになっており、ＳＦＦ６と７のデータ入力端子
Ｄには組合せ回路部２のデータが入力されるようになっ
ている。ＳＦＦ４のデータセレクト端子ＳＳには、スキ
ャン用テストデータ入力端子ＳＤＩからスキャン用テス
トデータが入力されるようになっている。

【００２９】ＳＦＦ４の出力はＳＦＦ５のデータセレク
ト端子ＳＳに入力されるようになっており、以下ＳＦＦ
５、ＳＦＦ７，ＳＦＦ６の順に順次出力が次段のＳＦＦ
のデータセレクト端子ＳＳに入力され、ＳＦＦ６の出力
はデータ出力端子に出力されるようになっている。ＳＦ
Ｆ４，５には、それぞれ非同期入力端子として、非同期
入力リセット端子ＲＢが設けられており、ＳＦＦ６，７
には、それぞれ非同期入力端子として、非同期入力セッ
ト端子ＳＢが設けられている。ＳＦＦ４，５の各非同期
入力リセット端子ＲＢには、非同期制御回路（図中で
は、「ＡＳＣ」として示されている）８，９の出力が入
力されるようになっており、ＳＦＦ６，７の非同期入力
セット端子ＳＢには、非同期制御回路１０，１１の出力
が入力されるようになっている。ＳＦＦ４，５の出力は
組合せ回路部２に送出され、ＳＦＦ６，７の出力は組合
せ回路部３に送出されるようになっている。

【００３０】非同期制御回路８〜１１のうち、非同期制
御回路８，１０の一方の入力端には、それぞれ試験モー
ド／通常動作モード選択信号端子ＴＭＤに入力される通
常動作モード時にスルーとなる非同期ディセーブル回路
（図中では、「ＴＭＣ」として示されている）１２，１
３を通して組合せ回路部１，２のデータが入力されるよ
うになっている。非制御回路９，１１の各一方の入力端
には、組合せ回路部１，２のデータが入力されるように
なっている。非同期制御回路８〜１１の他方の入力端に
は、セットモード／スキャンモード選択信号入力端子Ｓ
ＭＤが接続されている。

【００３１】このセットモード／スキャンモード選択信
号入力端子ＳＭＤと前記試験モード／通常動作モード選
択信号端子ＴＭＤは、ＳＦＦデータセレクト信号生成回
路１４の入力端に接続されている。このＳＦＦデータセ
レクト信号生成回路１４は、セットモード／スキャンモ
ード選択信号入力端子ＳＭＤに入力されるセットモード
信号とスキャンモード信号、試験モード／通常動作モー
ド選択信号端子ＴＭＤに入力される試験モード信号と通
常動作モード信号との選択をそれぞれ行って、その選択
された信号、すなわちセットモード信号、スキャンモー
ド信号と、試験モード信号、通常動作モード信号のいず
れか、あるいはその組合せに応じて、ＳＦＦ８〜１１の
スキャンデータ入力端子ＳＩに送出するようになってい
る。なお、組合せ回路部１には、一般入力信号が入力さ
れるようになっており、組合せ回路部３からは一般出力
信号が出力されるようになっている。

【００３２】次に、この発明の実施の形態におけるスキ
ャンパステスト回路及び方法の動作について説明する。
この実施の形態では、スキャン用テストデータ入力端子
ＳＤＩには、テスト対象となる組合せ回路を含まない、
スキャン用テストデータを入力とし、スキャン用データ
出力端子ＳＤＯからスキャン用データ出力を出力とする
複数のＳＦＦ（この図１では、４個の場合を例示してい
る）からなるシフトレジスタ構成によるスキャンチェイ
ンをなしている。

【００３３】試験モード／通常動作モード選択信号端子
ＴＭＤに入力される試験モード信号と通常動作モード信
号のうち、ＳＦＦデータセレクト信号生成回路１４によ
る試験モード信号選択時で、かつセットモード／スキャ
ンモード選択信号入力端子ＳＭＤに入力されるセットモ
ード信号とスキャンモード信号のうち、ＳＦＦデータセ
レクト信号生成回路１４によるセットモード信号選択
時、または、通常動作モード信号選択時は、ＳＦＦデー
タセレクト信号生成回路１４により選択された試験モー
ド信号、セットモード信号、通常動作モード信号はそれ
ぞれＳＦＦ４〜７の各スキャンデータ入力端子ＳＩに入
力され、ＳＦＦ４と５は組合せ回路１からのデータを保
持し、ＳＦＦ６と７は組合せ回路２からのデータを保持
する。

【００３４】また、ＳＦＦデータセレクト信号生成回路
１４が試験モード／通常動作モード選択信号端子ＴＭＤ
に入力される試験モード信号選択時で、かつセットモー
ド／スキャンモード選択信号入力端子ＳＭＤに入力され
るスキャンモード信号選択時には、ＳＦＦデータセレク
ト信号生成回路１４により選択された試験モード信号及
びスキャンモード信号は、それぞれＳＦＦ４〜７の各ス
キャンデータ入力端子ＳＩに入力され、ＳＦＦ４〜７は
スキャンチェインからのデータを保持する。したがっ
て、スキャンチェインを通して、各ＳＦＦ４〜７にデー
タをセットしたり、組合せ回路１，２出力を保持した各
ＳＦＦ４〜７のデータを観測することができる。

【００３５】上記非同期制御回路８〜１１は、たとえ
ば、上記特開平０５−３３３１０４号公報などに示され
るように、セットモード／スキャンモード選択信号入力
端子ＳＭＤに入力されるスキャンモード信号選択時、Ｓ
ＦＦの出力が他のＳＦＦの非同期入力信号となり、ＳＦ
Ｆの内部状態値をセット、または、リセットされないよ
うに、各ＳＦＦ４〜７の非同期入力端子の直前におかれ
る。すなわち、ＳＦＦ４，５の各非同期入力端子とし
て、非同期入力リセット端子ＲＢには非同期制御回路
８，９が接続され、ＳＦＦ６，７の各非同期入力端子と
して、非同期入力セット端子ＳＢには非同期制御回路１
０，１１が設置されており、このスキャンモード信号選
択時に、非同期制御回路８〜１１により非同期入力信号
をマスクする。

【００３６】非同期ディセーブル回路１２，１３はそれ
ぞれ非同期制御回路８，１０の直前に接続されており、
試験モード／通常動作モード選択信号端子ＴＭＤに試験
モード信号の入力時に、この非同期ディセーブル回路１
２，１３はそれぞれ非同期入力端子のないＳＦＦとして
動作する。また、試験モード／通常動作モード選択信号
端子ＴＭＤに通常動作モード信号の入力時には、非同期
ディセーブル回路１２，１３はそれぞれ組合せ回路部
１，２のデータをスルーするように動作する。したがっ
て、この通常動作モード信号の入力時には、非同期ディ
セーブル回路１２，１３をそれぞれ通して組合せ回路部
１，２のデータが非同期ディセーブル回路１２，１３を
通して非同期制御回路８，１０に入力される。

【００３７】これに関して、従来は、各非同期制御回路
へのセットモード／スキャンモード選択信号入力端子Ｓ
ＭＤに入力されるセットモード信号と、スキャンモード
選択信号の変化時のスキューにより各非同期制御回路の
出力にスパイクノイズが発生し、このスパイクノイズが
ＳＦＦの非同期入力となって、ＳＦＦの状態値を変化さ
せてしまっていた。しかし、この実施の形態では、非同
期ディセーブル回路１２，１３を各非同期制御回路８，
１０の前段に挿入することにより、スパイクノイズの発
生を防ぐことができる。したがって、セットモード／ス
キャンモード選択信号入力端子ＳＭＤに入力されるセッ
トモード信号と、スキャンモード選択信号の変化時のス
キューによるＳＦＦの状態値の変化を回避できる。

【００３８】次に、この発明の実施の形態における上記
スキャンチェイン、非同期制御回路、非同期ディセーブ
ル回路を自動生成するスキャン回路自動生成装置および
スキャン回路自動生成方法について説明する。図３はこ
の実施の形態であるスキャン回路自動生成装置の構成説
明図であり、図３に示すように、スキャン回路自動挿入
装置は、スキャンチェイン、非同期制御回路、非同期デ
ィセーブル回路を含まない図６に示すようなネットリス
ト３０をネットリスト入力部３１に入力する。

【００３９】この図６に示すように、ネットリスト３０
は、３個のＦＦ１１１〜１１３を有し、ＦＦ１１１には
非同期入力端子が設けていないが、他のＦＦ１１２，１
１３にはそれぞれ非同期入力端子として、非同期入力セ
ット端子ＳＢ、非同期入力リセット端子ＲＢが設けられ
ている。ＦＦ１１１〜１１３の各入力端子には組合せ回
路部１１４のデータが入力されるようになっており、Ｆ
Ｆ１１１の出力はＦＦ１１２の非同期入力セット端子Ｓ
Ｂに出力され、ＦＦ１１２の出力はＦＦ１１３の非同期
入力リセット端子ＲＢに送出されるようになっている。

【００４０】ＳＦＦ１１３の出力は組合せ回路部１１４
に送出するようになっている。組合せ回路部１１４の入
力端には、一般入力端子Ｎ１，Ｎ２が接続され、出力端
には、一般出力端子ＯＵＴ１，ＯＵＴ２が接続されてい
る。このネットリスト入力部３１にネットリスト３０を
入力することにより、ネットリスト中に読み込まれたＦ
Ｆ１１１〜１１３を読み出すようになっており、読み出
されたＦＦ１１１〜１１３はＳＦＦ置き換え部３２でＳ
ＦＦに変換するようになっている。

【００４１】ＳＦＦ置き換え処理部３２が出力したＦＦ
１１１〜１１３をそれぞれＳＦＦに変換したネットリス
トに対して、図３に示すスキャンチェイン生成部３３は
図７に示すようにスキャンチェインを生成するようにな
っている。この図７からも明らかなように、図６で示し
たＦＦ１１１〜１１３に対応してＳＦＦ１２１〜１２３
に変換され、これらのＳＦＦ１２１〜１２３がシフトレ
ジスタのように構成され、スキャンチェインが生成され
ている。図６で示した組合せ回路部１１４は図７では、
組合せ回路部１２４として示されている。

【００４２】このＳＦＦ１２１〜１２３によるスキャン
チェインが生成されることにより、図７に示すように、
ＳＦＦ１２１〜１２３のデータをセレクトするために、
ＳＦＦデータセレクト信号生成回路１２５が設けられて
おり、ＳＦＦデータセレクト信号生成回路１２５の入力
端に、試験モード／通常動作モード選択信号端子ＴＭＤ
と、セットモード／スキャンモード選択信号入力端子Ｓ
ＭＤが接続されている。この試験モード／通常動作モー
ド選択信号端子ＴＭＤに導入される試験モード信号また
は通常動作モード信号と、セットモード／スキャンモー
ド選択信号入力端子ＳＭＤに導入されるセットモード信
号またはスキャンモード信号の選択した信号をＳＦＦ１
２１〜１２３の各データセレクト端子に入力するように
している。

【００４３】このＳＦＦ１２１〜１２３も前記図２で示
したのと同様の端子を有している。ＳＦＦ１２１〜１２
３の各データ入力端子には、組合せ回路１２４のデータ
が入力され、各クロック端子には、クロック入力端子Ｃ
ＬＫからのクロックが入力されるようになっている。Ｓ
ＦＦ１２１のスキャンデータ入力端子には、スキャン用
テストデータ入力端子ＳＤＩからスキャン用テストデー
タが入力され、ＳＦＦ１２１の出力は、ＳＦＦ１２２の
スキャンデータ入力端子と非同期入力セット端子ＳＢと
に送出され、ＳＦＦ１２２の出力はＳＦＦ１２３のスキ
ャンデータ入力端子と非同期入力リセット端子ＳＢとに
送出されるようになっている。ＳＦＦ１２３の出力はス
キャン用データ出力端子ＳＤＯに送出するようになって
いる。

【００４４】図３において、スキャンチェイン生成部３
３が出力したネットリストに対して、未処理ＳＦＦ抽出
部３４は、非同期制御回路の挿入判定および非同期ディ
セーブル回路の挿入判定が行われていないＳＦＦを検出
するようになっている。この未処理ＳＦＦ抽出部３４で
非同期制御回路の挿入判定および非同期ディセーブル回
路の挿入判定が行われていないＳＦＦが検出されると、
未処理ＳＦＦ抽出部３４からＳＦＦが出力される。

【００４５】未処理ＳＦＦ抽出部３４から出力されるＳ
ＦＦに対して、非同期制御回路（図３では、非同期制御
回路を「ＡＳＣ」と表示している）挿入判定部３５は非
同期制御回路を挿入するべき非同期入力端子があるかど
うかを判定するようになっている。非同期制御回路挿入
判定部３５が未処理ＳＦＦ抽出部３４から出力されたＳ
ＦＦに対する判定の結果、このＳＦＦに非同期制御回路
を挿入するべき非同期入力端子があると判定した場合に
は、非同期制御回路挿入部３６で非同期入力端子を抽出
する。

【００４６】さらに、この非同期制御回路挿入部３６に
おいて、非同期入力端子を抽出したＳＦＦの非同期入力
端子に対して非同期制御回路を挿入する。また、非同期
制御回路挿入部３６で抽出された非同期入力端子に対し
て、非同期ディセーブル回路挿入判定部３７（図３で
は、非同期ディセーブル回路を「ＴＭＣ」と表示してい
る）は、非同期ディセーブル回路を挿入する回路構成か
どうかの判定を行うようになっている。この非同期ディ
セーブル回路挿入判定部３７は、非同期入力端子が非同
期ディセーブル回路を挿入する回路構成であると判定し
た場合には、非同期ディセーブル回路挿入部３８で非同
期ディセーブル回路を挿入する。

【００４７】上記のようにして、ネットリスト挿入部３
１にネットリスト３０を挿入して読み込まれたネットリ
スト３０から、未処理ＳＦＦ存在判定部３９は、非同期
制御回路挿入判定と、非同期ディセーブル回路挿入判定
とが行われていないＳＦＦが存在するか、否かの判定を
行うようになっている。この未処理ＳＦＦ存在判定部３
９による判定の結果、まだ非同期制御回路挿入判定と、
非同期ディセーブル回路挿入判定とが行われていないＳ
ＦＦが存在する場合には、非同期制御回路挿入判定と、
非同期ディセーブル回路挿入判定とが行われていないＳ
ＦＦが存在しなくなるまで、前記未処理ＳＦＦ抽出部３
４によるＳＦＦ抽出から、非同期ディセーブル回路挿入
部３８による非同期ディセーブル回路挿入までの一連の
処理を行うようになっている。

【００４８】前記未処理ＳＦＦ存在判定部３９による判
定の結果、すべてのＳＦＦに対しての処理が行われてい
ると判定されると、ネットリスト出力部４０から変換後
のネットリスト４１が出力されるようになっている。こ
のようにして、この実施の形態のスキャン回路自動生成
装置からスキャンパステスト回路が自動生成される。図
４は前記スキャン回路自動生成装置におけるネットリス
ト出力部から出力されたネットリスト４１の回路の構成
を示すブロック図である。この図４では、ＳＦＦが３個
の場合を例示しており、各ＳＦＦの構成は、前記図２で
述べたのと同様あり、ここでの重複説明を避けるため省
略する。

【００４９】この図４において、ＳＦＦ１０１〜１０３
の各データ入力端子には、組合せ回路部１０８からデー
タが入力されるようになっており、各クロック端子に
は、クロック入力端子ＣＬＫからクロックが入力される
ようになっている。ＳＦＦ１０１のスキャンデータ入力
端子には、スキャン用テストデータ入力端子ＳＤＩから
スキャン用テストデータが入力されるようになってい
る。ＳＦＦ１０１の出力は順次ＳＦＦ１０２，１０７，
１０３の各スキャンデータ入力端子に入力されるように
なっている。

【００５０】ＳＦＦ１０２と１０３には、それぞれ非同
期入力端子として非同期入力リセット端子ＲＢが設けら
れているが、ＳＦＦ１０１と１０７には、非同期入力端
子が設けられていない。試験モード／通常動作モード選
択信号入力端子ＴＭＤからは、試験モード信号と通常動
作モード信号がＳＦＦデータセレクタ信号生成回路１０
９の一方の入力端とセレクタ１０６の制御端子に入力さ
れるようになっている。セットモード／スキャンモード
選択信号入力端子ＳＭＤからセットモード信号とスキャ
ンモード信号がＳＦＦデータセレクタ信号生成回路１０
９の他方の入力端に入力されるようになっているととも
に、非同期制御回路として使用されている２入力ＯＲゲ
ート１０４，１０５の各一方の入力端に入力されるよう
になっている。

【００５１】前記ＳＦＦデータセレクタ信号生成回路１
０９の出力はＳＦＦ１０１，１０２，１０７，１０３の
各データセレクト端子に入力されるようになっている。
ＯＲゲート１０４の他方の入力端には、ＳＦＦ１０１の
出力が入力されるようになっている。ＯＲゲート１０４
の出力は、ＳＦＦ１０２の非同期入力リセット端子ＲＢ
に入力されるよいうになっている。ＳＦＦ１０２の出力
は前記セレクタ１０６の一方の入力端に入力されるよう
になっているとともに、ＳＦＦ１０７のデータ入力端子
およびスキャンデータ入力端子に入力されるようになっ
ている。

【００５２】ＳＦＦ１０７の出力は前記セレクタ１１０
６の他方の入力端とＳＦＦ１０３のスキャンデータ入力
端子に送出するようになっている。このＳＦＦ１０７と
セレクタ１０６とにより非同期ディセーブル回路を構成
している。ＯＲゲート１０６の出力は、ＳＦＦ１０３の
非同期入力リセット端子ＲＢに入力されるようになって
いる。ＳＦＦ１０３の出力端から組合せ回路部１０８と
スキャン用データ出力端子ＳＤＯに送出するようになっ
ている。

【００５３】なお、組合せ回路部１０８の入力端には、
一般入力端子Ｎ１，Ｎ２が接続され、組合せ回路部１０
８の出力端には、一般出力端子ＯＵＴ１，ＯＵＴ２が接
続されている。前記セットモード／スキャンモード選択
信号入力端子ＳＭＤは「０」でセットモード、「１」で
スキャンモードとなるようにしている。また、試験モー
ド／通常動作モード選択信号端子ＴＭＤは、「０」で通
常動作モード、「１」で試験モードとなるようにしてい
る。

【００５４】次に、この図４のスキャンテスト回路及び
方法の動作について説明する。この実施の形態でのスキ
ャンパステスト方法は、テスト対象となる組合せ回路を
含まない、セットモード／スキャンモード選択信号入力
端子ＳＤＩに導入されるセットモード信号と、スキャン
モード信号を入力とし、スキャン用データ出力端子ＳＤ
Ｏから出力されるスキャン用データ出力を出力とする複
数のＳＦＦからなるシフトレジスタ構成によるスキャン
チェインの形態をなしている。

【００５５】試験モード／通常動作モード選択信号端子
ＴＭＤに入力される信号が試験モード信号であり、か
つ、セットモード／スキャンモード選択信号入力端子Ｓ
ＭＤに入力される信号がセットモード信号時、または試
験モード／通常動作モード選択信号端子ＴＭＤに入力さ
れる信号が通常動作モード信号時の場合には、ＳＦＦは
組合せ回路部１０８からのデータを保持する。また、試
験モード／通常動作モード選択信号端子ＴＭＤに入力さ
れる信号が試験モード信号であり、かつ、セットモード
／スキャンモード選択信号入力端子ＳＭＤに入力される
信号がスキャンモード信号時の場合には、スキャンチェ
インからのデータを保持する。

【００５６】したがって、スキャンチェインを通して、
ＳＦＦ１０１１〜１０３および１０７にデータをセット
したり、組合せ回路部１０８の出力を保持したＳＦＦ１
０１０〜１０３および１０７のデータを観測することが
できる。さらに、ＳＦＦデータセレクト信号生成回路１
０９によって、上記条件を満たす信号が生成されＳＦＦ
１０１〜１０３および１０７に分配される。

【００５７】非同期制御回路であるＯＲゲート１０４，
１０５は、セットモード／スキャンモード選択信号入力
端子ＳＭＤに入力される信号がスキャンモード信号時
に、ＳＦＦの出力が他のＳＦＦの非同期入力信号とな
り、内部状態値をセット、または、リセットしないよう
に、ＳＦＦ１０２、１０３の非同期入力端子の直前に設
置され、このスキャンモード信号時に、非同期入力信号
をマスクする。非同期ディセーブル回路は、試験モード
／通常動作モード選択信号端子ＴＭＤに入力される試験
モード信号または通常動作モード信号で制御されるセレ
クタ１０６とＳＦＦ１０７とで構成されており、非同期
制御回路であるＯＲゲート１０５の直前に設置されてい
る。

【００５８】試験モード／通常動作モード選択信号端子
ＴＭＤに入力される信号が試験モード信号の入力時、す
なわち、「１」のときに、セレクタ１０６によりＳＦＦ
１０７側が選択される。また、試験モード／通常動作モ
ード選択信号端子ＴＭＤに入力される信号が通常動作モ
ード信号時（すなわち、「０」のとき）は、ＳＦＦ１０
２のデータをスルーする。従来は、ＯＲゲート１０４と
ＯＲゲート１０５へのセットモード／スキャンモード選
択信号入力端子ＳＭＤに入力されるセットモード信号２
とスキャンモード信号の変化時によるスキューによりＯ
Ｒゲート１０５の出力にスパイクノイズが発生する。

【００５９】このスパイクノイズがＳＦＦ１０３の非同
期入力となって、ＳＦＦ１０３の状態値を変化させてし
まう。しかし、試験モード時、ＳＦＦ１０７をＯＲゲー
ト１０５の前段に挿入することにより、スパイクノイズ
の発生を防ぐことができる。したがって、セットモード
／スキャンモード選択信号入力端子ＳＭＤに入力される
セットモード信号とキャンモード信号の変化時によるス
キューによって発生するスパイクノイズによるＳＦＦ１
０３の状態値の変化を回避できる。

【００６０】次に、上記スパイクノイズによるＳＦＦ１
０３の状態値の変化を回避できる動作について図５のタ
イミングチャートを参照して説明する。図５（ａ）はス
キャンモードとセットモードとの切替えのタイミング、
図５（ｂ）はクロック入力端子ＣＬＫに入力するクロッ
クを示す。図５（ｃ）に示すように、セットモード／ス
キャンモード選択信号入力端子ＳＭＤに入力される信号
が図５（ａ）に示すように、スキャンモードからセット
モードに変化する時刻２０１において、図５（ｄ）に示
すＳＦＦ１０１の出力値ＳＤ３が「Ｌ」レベルである
と、図５（ｅ）に示すようにＯＲゲート１０４の出力２
０２がＳＦＦ１０２の非同期入力リセット端子ＲＢに入
力されて、このＳＦＦ１０２が図５（ｆ）における時刻
２０３で示すようにセットされる。

【００６１】このとき、図５（ｆ）に示すＳＦＦ１０２
の出力値ＳＤ２が「Ｌ」レベルであると、ＳＦＦ１０２
の出力は図５（ｆ）における時刻２０３で示すように、
立ち上がりに変化が生じる。しかし、ＯＲゲート１０５
の前段は、非同期ディセーブル回路の構成要素をなす非
同期入力端子を有しないＳＦＦ１０７であり、ＳＦＦ１
０７が保持しているデータは、セットモード／スキャン
モード選択信号入力端子ＳＭＤに入力される信号の変
化、すなわち、スキャンモード信号からセットモード信
号への変化に対しては、何ら影響がない。

【００６２】したがって、セットモード／スキャンモー
ド選択信号入力端子ＳＭＤに入力されるスキャンモード
信号からセットモード信号への変化によるスキューによ
ってＯＲゲート１０５の出力に図５（ｉ）に示すよう
に、スパイクノイズが重畳されることがない。その結
果、図５（ｈ）に示すように、ＳＦＦ１０３の出力、す
なわち、保持しているデータがリセットされることがな
くなる。なお、図５（ｇ）は試験モード／通常動作モー
ド選択信号端子ＴＭＤに入力される信号を示しており、
ここでは、「１」のハイレベルの状態であり、したがっ
て「試験モード」であることを示している。

【００６３】

【発明の効果】以上にように、この発明によれば、非同
期制御回路の直前に非同期ディセーブル回路を配置し、
試験モード時に非同期ディセーブル回路を非同期入力端
子のないＳＦＦとして機能させ、セットモード／スキャ
ンモード選択信号入力端子に入力されるスキャンモード
信号からセットモード信号への変化時にスキューによる
スパイクノイズの発生を抑制するようにしたので、ＳＦ
Ｆの状態値が不用意にセットまたはリセットされなくな
り、したがって、各ＳＦＦの状態値を正確に観測するこ
とができ、ひいては、スキャンパステストを正確に行う
ことができる。

【図面の簡単な説明】

【図１】この発明によるスキャンパステスト回路及びス
キャンパステスト方法の実施の形態の構成を示すブロッ
ク図である。

【図２】図１のスキャンパステスト回路に適用されるス
キャンフリップフロップの入出力端子を示す回路図であ
る。

【図３】この発明の実施の形態におけるスキャン回路自
動生成装置の構成説明図である。

【図４】図３のスキャン回路自動生成装置におけるネッ
トリスト出力部から出力されるネットリストの回路図で
ある。

【図５】図４のネットリストの動作を説明するためのタ
イミングチャートである。

【図６】図３のスキャン回路自動生成装置におけるネッ
トリスト入力部に挿入されるネットリストの回路図であ
る。

【図７】図３のスキャン回路自動生成装置により生成さ
れるスキャンチェインの回路図である。

【図８】従来のスキャンパステスト回路の構成を示すブ
ロック図である。

【図９】従来のスキャンパステスト回路の別の構成例を
示す回路図である。

【図１０】図９のスキャンパステスト回路の動作を説明
するためのタイミングチャートである。

【符号の説明】

１〜３，１０８，１１４，１２４……組合せ回路部、４
〜７，１０１〜１０３，１０７，１２１〜１２３……Ｓ
ＦＦ、８〜１１……非同期制御回路、１２，１３……非
同期ディセーブル回路、１４，１０９，１２５……ＳＦ
Ｆデータセレクト信号出力回路、３０，４１……ネット
リスト、３１……ネットリスト入力部、３２……ＳＦＦ
置き換え処理部、３３……スキャンチェイン生成部、３
４……未処理ＳＦＦ抽出部、３５……非同期制御回路挿
入判定部、３６……非同期制御回路挿入部、３７……非
同期ディセーブル回路挿入判定部、３８……非同期ディ
セーブル回路挿入部、３９……未処理ＳＦＦ存在判定
部、４０……ネットリスト出力部、１０４，１０５……
ＯＲゲート。

Claims (15)

【特許請求の範囲】
1. 【請求項１】 スキャンチェインをなすようにシフトレ
   ジスタ構成とし、テスト対象となる組合せ回路を含まな
   いスキャン用テストデータを入力としてスキャン用デー
   タを出力する複数のスキャンフリップフロップにスキャ
   ンフリップフロップデータセレクト信号生成回路により
   試験モード／通常動作モード選択信号のうちの試験モー
   ドを選択し、かつセットモード／スキャンモード選択信
   号のうちのセットモードの選択時、あるいは前記試験モ
   ード／通常動作モード選択信号のうちの通常動作モード
   選択時に前記組合せ回路からのデータを保持する第１工
   程と、 前記スキャンフリップフロップデータセレクト信号生成
   回路により前記試験モード／通常動作モード選択信号の
   うちの試験モード選択時で、かつ前記セットモード／ス
   キャンモード選択信号のうちのスキャンモード選択時に
   前記スキャンチェインからのデータを前記複数のスキャ
   ンフリップフロップに保持する第２工程と、 前記スキャンフリップフロップデータセレクト信号生成
   回路による前記スキャンモード選択時に前記各スキャン
   フリップフロップの出力が他の前記各スキャンフリップ
   フロップの非同期入力信号となって入力されるのを阻止
   するためにこの非同期入力信号を非同期制御回路により
   マスクする第３工程と、 前記スキャンフリップフロップデータセレクト信号生成
   回路による前記試験モード選択時に非同期ディセーブル
   回路により非同期入力端子のないスキャンフリップフロ
   ップとして動作し、かつ前記スキャンフリップフロップ
   データセレクト信号生成回路による前記通常動作モード
   時に前記組合せ回路部の出力データをスルーする第４工
   程と、 とよりなることを特徴とするスキャンパステスト方法。
2. 【請求項２】 前記非同期制御回路は、ＯＲゲートであ
   ることを特徴とする請求項１記載のスキャンパステスト
   方法。
3. 【請求項３】 前記スキャンフリップフロップデータセ
   レクト信号生成回路は、「１」の前記試験モードを選択
   することを特徴とする請求項１記載のスキャンパステス
   ト方法。
4. 【請求項４】 前記スキャンフリップフロップデータセ
   レクト信号生成回路は、「０」の前記通常動作モードを
   選択することを特徴とする請求項１記載のスキャンパス
   テスト方法。
5. 【請求項５】 テスト対象となる組合せ回路を含まない
   スキャン用テストデータを入力としてスキャン用データ
   を出力するようにスキャンチェインをなすシフトレジス
   タ構成とした複数のスキャンフリップフロップと、 前記複数のスキャンフリップフロップに試験モード／通
   常動作モード選択信号のうちの試験モード選択時で、か
   つセットモード／スキャンモード選択信号のうちのセッ
   トモードの選択時、あるいは前記試験モード／通常動作
   モード選択信号のうちの通常動作モード選択時に前記組
   合せ回路からのデータを保持させるとともに、前記試験
   モード／通常動作モード選択信号のうちの試験モード選
   択時で、かつ前記セットモード／スキャンモード選択信
   号のうちのスキャンモード選択時に前記スキャンチェイ
   ンからのデータを前記複数のスキャンフリップフロップ
   に保持させるスキャンフリップフロップデータセレクト
   信号生成回路と、 前記各スキャンフリップフロップの非同期入力端子の前
   段側に配置され、前記スキャンフリップフロップデータ
   セレクト信号生成回路により前記セットモード選択時に
   前記各スキャンフリップフロップの非同期入力端子に入
   力される非同期入力信号をマスクする非同期制御回路
   と、 前記非同期制御回路の直前に設置され、前記スキャンフ
   リップフロップデータセレクト信号生成回路により前記
   試験モード選択時に非同期入力端子のないスキャンフリ
   ップフロップとして動作し、かつ前記スキャンフリップ
   フロップデータセレクト信号生成回路により前記通常動
   作モード選択時には前記組合せ回路部の出力データをス
   ルーする非同期ディセーブル回路と、 を備えることを特徴とするスキャンパステスト回路。
6. 【請求項６】 前記非同期制御回路は、ＯＲゲートであ
   ることを特徴とする請求項５記載のスキャンパステスト
   回路。
7. 【請求項７】 前記スキャンフリップフロップデータセ
   レクト信号生成回路は、「１」の前記試験モードを選択
   することを特徴とする請求項５記載のスキャンパステス
   ト回路。
8. 【請求項８】 前記スキャンフリップフロップデータセ
   レクト信号生成回路は、「０」の前記通常動作モードを
   選択することを特徴とする請求項５記載のスキャンパス
   テスト回路。
9. 【請求項９】 ネットリスト入力部に入力されたネット
   リスト中のフリップフロップをスキャンフリップフロッ
   プに置き換える第１工程と、 前記第１工程で置き換えられた前記スキャンフリップフ
   ロップからスキャンチェインを生成する第２工程と、 前記スキャンチェインを構成する前記スキャンフリップ
   フロップのうちの所定のスキャンフリップフロップに非
   同期入力端子の存否を判定して非同期入力端子の存在が
   確認されると、この非同期入力端子に非同期制御回路を
   挿入する第３工程と、 前記非同期入力端子をバックトレースすることにより非
   同期ディセーブル回路導入の必要性を判定した場合に非
   同期ディセーブル回路を前記非同期制御回路の直前に挿
   入する第４工程と、 を備えることを特徴とするスキャン回路自動生成方法。
10. 【請求項１０】 前記第４工程は、非同期ディセーブル
    回路の挿入後前記ネットリスト入力部で読み込まれたネ
    ットリストから前記非同期制御回路と前記非同期ディセ
    ーブル回路挿入の必要性のあるスキャンフリップフロッ
    プが残存する場合にすべてのスキャンフリップフロップ
    に対して前記非同期制御回路と前記非同期ディセーブル
    回路の挿入処理を行った後にリスト出力部からネットリ
    ストを出力することを特徴とする請求項９記載のスキャ
    ン回路自動生成方法。
11. 【請求項１１】 前記非同期制御回路は、ＯＲゲートで
    あることを特徴とする請求項９または１０記載のスキャ
    ン回路自動生成方法。
12. 【請求項１２】 スキャンチェイン、非同期制御回路お
    よび非同期ディーゼ回路を含まないネットリスト入力時
    にネットリスト中のフリップフロップをスキャンフリッ
    プフロップに置換するスキャンフリップフロップ置き換
    え処理部と、 前記スキャンフリップフロップ置き換え処理部から出力
    されるネットリストに対してスキャンチェインを構成す
    るスキャンチェイン生成部と、 前記スキャンチェインを構成する前記スキャンフリップ
    フロップのうちの所定のスキャンフリップフロップに非
    同期入力端子が存在する場合に、この非同期入力端子に
    非同期制御回路を挿入する非同期制御回路挿入部と、 前記非同期制御回路に非同期ディセーブル回路導入の必
    要時に非同期ディセーブル回路を前記非同期制御回路の
    直前に挿入する非同期ディセーブル回路挿入部と、 を備えることを特徴とするスキャン回路自動生成装置。
13. 【請求項１３】 前記スキャンフリップフロップ置き換
    え処理部は、前記ネットリストをネットリスト入力部に
    入力してこのネットリスト入力部で読み出されたフリッ
    プフロップをスキャンフリップフロップに置き換えるこ
    とを特徴とする請求項１２記載のスキャン回路自動生成
    装置。
14. 【請求項１４】 前記非同期制御回路挿入部は、非同期
    挿入判定部で非同期入力端子の存在が判定されたスキャ
    ンフリップフロップに非同期制御回路を挿入することを
    特徴とする請求項１２記載のスキャン回路自動生成装
    置。
15. 【請求項１５】 前記非同期ディセーブル回路挿入部
    は、前記挿入された前記非同期制御回路に対して非同期
    ディセーブル回路挿入判定部により前記非同期ディセー
    ブル回路を挿入する回路構成になっていると判断した場
    合に前記非同期ディセーブル回路を前記非同期制御回路
    の直前に挿入することを特徴とする請求項１２記載のス
    キャン回路自動生成装置。