JP2679622B2 - クロック位相制御回路 - Google Patents
クロック位相制御回路Info
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Description
【０００１】
【産業上の利用分野】本発明は高速信号の論理的処理の
際のクロック信号によるデータ信号のリタイミングに関
し、特にデータ信号とクロック信号との位相関係の調整
に関する。
際のクロック信号によるデータ信号のリタイミングに関
し、特にデータ信号とクロック信号との位相関係の調整
に関する。
【０００２】
【従来の技術】従来、データ信号をクロック信号でリタ
イミングする場合、リタイミングする論理回路のタイミ
ング仕様、すなわちデータホールド時間やデータセット
アップ時間からクロック信号とデータ信号との間の位相
差を計算し、それらの位相差にマージンを加えてデータ
信号とクロック信号との間の位相差を決定していた。そ
の後ＬＳＩ設計時に、決定した位相差に基づいてデータ
信号線やクロック信号線に固定的な遅延素子を追加して
いた。
イミングする場合、リタイミングする論理回路のタイミ
ング仕様、すなわちデータホールド時間やデータセット
アップ時間からクロック信号とデータ信号との間の位相
差を計算し、それらの位相差にマージンを加えてデータ
信号とクロック信号との間の位相差を決定していた。そ
の後ＬＳＩ設計時に、決定した位相差に基づいてデータ
信号線やクロック信号線に固定的な遅延素子を追加して
いた。
【０００３】また、上記の固定的な遅延素子を追加した
回路を実際に使用する際に、外部に遅延線を挿入して再
調整する（データ信号とクロック信号との位相差をシン
クロスコープ等の測定器で測定し、調整する）という方
法もあった。
回路を実際に使用する際に、外部に遅延線を挿入して再
調整する（データ信号とクロック信号との位相差をシン
クロスコープ等の測定器で測定し、調整する）という方
法もあった。
【０００４】
【発明が解決しようとする課題】データ信号、クロック
信号が高速になると、リタイミングする論理回路中の素
子のタイミング仕様、すなわちデータホールド時間、デ
ータセットアップ時間、立ち上がり時間等のばらつきや
回路配線長を考慮しなければならず、マージンを十分取
った設計が困難になり、遅延回路を遅延調整用に付加
し、遅延回路の定数を１点ずつ調整する必要が生じる場
合もある。
信号が高速になると、リタイミングする論理回路中の素
子のタイミング仕様、すなわちデータホールド時間、デ
ータセットアップ時間、立ち上がり時間等のばらつきや
回路配線長を考慮しなければならず、マージンを十分取
った設計が困難になり、遅延回路を遅延調整用に付加
し、遅延回路の定数を１点ずつ調整する必要が生じる場
合もある。
【０００５】このような点に鑑み本発明は、高速信号の
論理的処理の際に、クロック信号とデータ信号との位相
調整が容易なクロック位相制御回路を提供することを目
的とする。
論理的処理の際に、クロック信号とデータ信号との位相
調整が容易なクロック位相制御回路を提供することを目
的とする。
【０００６】
【課題を解決するための手段】本発明のクロック位相制
御回路は、入力データ信号がクロック信号によってリタ
イミングされる論理回路であり、前記クロック信号をあ
らかじめ定められたＮ種類の遅延量によって遅延させ
て、Ｎ種類の遅延クロック信号として出力するＮ個の遅
延手段と、前記Ｎ種類の遅延クロック信号を入力し、該
Ｎ種類の遅延クロック信号のうちの１つを選択し、選択
クロック信号として出力する第１の選択手段と、あらか
じめ定められている検査データ信号を発生するパターン
発生手段と、前記入力データ信号と前記検査データ信号
とを入力し、該入力データ信号と該検査データ信号のう
ちの１つのデータ信号を選択し、選択データ信号として
出力する第２の選択手段と、前記選択データ信号をデー
タ信号として入力し、前記選択クロック信号をクロック
信号として入力し、該クロック信号によって該データ信
号をリタイミングして出力データ信号として出力するリ
タイミング手段と、前記出力データ信号と前記検査デー
タ信号との位相が一致しているかを判定し、該判定をす
べての前記Ｎ種類の遅延量について行う判定手段と、前
記判定手段における前記Ｎ種類の遅延量についての判定
結果から最適な遅延量を決定し、決定遅延量選択信号を
出力する遅延量決定手段と、あらかじめ定められている
手順によって、前記Ｎ種類の遅延量のうちの１つを試験
遅延量として選択する信号を、試験遅延量選択信号とし
て発生する遅延量選択信号発生手段と、前記試験遅延量
選択信号と前記決定遅延量選択信号とを入力し、該試験
遅延量選択信号と該決定遅延量選択信号のうちの１つの
遅延量選択信号を選択し、前記第１の選択手段に入力す
る第３の選択手段とを有する。
御回路は、入力データ信号がクロック信号によってリタ
イミングされる論理回路であり、前記クロック信号をあ
らかじめ定められたＮ種類の遅延量によって遅延させ
て、Ｎ種類の遅延クロック信号として出力するＮ個の遅
延手段と、前記Ｎ種類の遅延クロック信号を入力し、該
Ｎ種類の遅延クロック信号のうちの１つを選択し、選択
クロック信号として出力する第１の選択手段と、あらか
じめ定められている検査データ信号を発生するパターン
発生手段と、前記入力データ信号と前記検査データ信号
とを入力し、該入力データ信号と該検査データ信号のう
ちの１つのデータ信号を選択し、選択データ信号として
出力する第２の選択手段と、前記選択データ信号をデー
タ信号として入力し、前記選択クロック信号をクロック
信号として入力し、該クロック信号によって該データ信
号をリタイミングして出力データ信号として出力するリ
タイミング手段と、前記出力データ信号と前記検査デー
タ信号との位相が一致しているかを判定し、該判定をす
べての前記Ｎ種類の遅延量について行う判定手段と、前
記判定手段における前記Ｎ種類の遅延量についての判定
結果から最適な遅延量を決定し、決定遅延量選択信号を
出力する遅延量決定手段と、あらかじめ定められている
手順によって、前記Ｎ種類の遅延量のうちの１つを試験
遅延量として選択する信号を、試験遅延量選択信号とし
て発生する遅延量選択信号発生手段と、前記試験遅延量
選択信号と前記決定遅延量選択信号とを入力し、該試験
遅延量選択信号と該決定遅延量選択信号のうちの１つの
遅延量選択信号を選択し、前記第１の選択手段に入力す
る第３の選択手段とを有する。
【０００７】上記本発明のクロック位相制御回路は、前
記第１の選択手段が、前記第３の選択手段から出力され
る前記遅延量選択信号によって前記Ｎ個の遅延手段のう
ちの１つを選択する。
記第１の選択手段が、前記第３の選択手段から出力され
る前記遅延量選択信号によって前記Ｎ個の遅延手段のう
ちの１つを選択する。
【０００８】上記本発明のクロック位相制御回路は、前
記第２の選択手段が、位相決定制御信号によって前記デ
ータ信号のうちの１つを選択する。
記第２の選択手段が、位相決定制御信号によって前記デ
ータ信号のうちの１つを選択する。
【０００９】上記本発明のクロック位相制御回路は、前
記第３の選択手段が、前記位相決定制御信号によって前
記遅延量選択信号のうちの１つを選択する。
記第３の選択手段が、前記位相決定制御信号によって前
記遅延量選択信号のうちの１つを選択する。
【００１０】
【００１１】
（１）Ｎ種類の遅延クロック信号によって検査データ信
号をリタイミングして出力し、検査データ信号と出力デ
ータ信号との位相が一致しているかを判定し、判定結果
から遅延量決定手段において最適な遅延量を決定し、決
定遅延量に基づいて第１の選択手段から出力された選択
クロック信号によって、入力データ信号がリタイミング
されるので、論理回路の設計の際に素子のタイミング仕
様のばらつきや回路配線長を考慮してマージンを取る必
要がなく、また遅延調整用の遅延回路を論理回路に付加
する必要がなくなる。
号をリタイミングして出力し、検査データ信号と出力デ
ータ信号との位相が一致しているかを判定し、判定結果
から遅延量決定手段において最適な遅延量を決定し、決
定遅延量に基づいて第１の選択手段から出力された選択
クロック信号によって、入力データ信号がリタイミング
されるので、論理回路の設計の際に素子のタイミング仕
様のばらつきや回路配線長を考慮してマージンを取る必
要がなく、また遅延調整用の遅延回路を論理回路に付加
する必要がなくなる。
【００１２】（２）第２の選択手段が位相決定制御信号
によって最適位相決定のための検査データ信号と入力デ
ータ信号とのうちの１つを選択し、第３の選択手段が位
相決定制御信号によって試験遅延量選択信号と決定遅延
量選択信号とのうちの１つを選択するので、位相決定制
御信号の切り換えによって、遅延量の検査とデータのリ
タイミングとを同じ回路構成で行うことができる。
によって最適位相決定のための検査データ信号と入力デ
ータ信号とのうちの１つを選択し、第３の選択手段が位
相決定制御信号によって試験遅延量選択信号と決定遅延
量選択信号とのうちの１つを選択するので、位相決定制
御信号の切り換えによって、遅延量の検査とデータのリ
タイミングとを同じ回路構成で行うことができる。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例のブロック図であ
る。
て説明する。図１は本発明の一実施例のブロック図であ
る。
【００１４】図１の構成を以下に説明する。データ信号
入力端子Ａからは入力データ信号１０が入力され、選択
回路１０１に入力される。検査パターン発生回路１０３
からは検査データ信号列１３が発生され、選択回路１０
１に入力される。位相決定制御信号入力端子Ｃからは位
相決定制御信号１２が入力され、選択回路１０１と選択
回路１１０に入力される。位相決定制御信号１２は位相
決定を行うときアクティブにする信号で、位相決定制御
信号１２がアクティブのとき、選択回路１０１は検査デ
ータ信号列１３を選択し、選択回路１１０は試験遅延量
選択信号１８を選択する。また、位相決定制御信号１２
が非アクティブのとき、選択回路１０１は入力データ信
号１０を選択し、選択回路１１０は決定遅延量選択信号
１７を選択する。
入力端子Ａからは入力データ信号１０が入力され、選択
回路１０１に入力される。検査パターン発生回路１０３
からは検査データ信号列１３が発生され、選択回路１０
１に入力される。位相決定制御信号入力端子Ｃからは位
相決定制御信号１２が入力され、選択回路１０１と選択
回路１１０に入力される。位相決定制御信号１２は位相
決定を行うときアクティブにする信号で、位相決定制御
信号１２がアクティブのとき、選択回路１０１は検査デ
ータ信号列１３を選択し、選択回路１１０は試験遅延量
選択信号１８を選択する。また、位相決定制御信号１２
が非アクティブのとき、選択回路１０１は入力データ信
号１０を選択し、選択回路１１０は決定遅延量選択信号
１７を選択する。
【００１５】選択回路１０１においては、入力データ信
号１０と検査データ信号列１３とのうち、位相決定制御
信号１２によって選択された信号が選択データ信号１４
として出力され、フリップフロップ１０２に入力され
る。フリップフロップ１０２からは出力データ信号１５
がデータ信号出力端子Ｄに出力され、かつ、判定回路１
０４に入力される。判定回路１０４においては、フリッ
プフロップ１０２の出力データ信号１５について、エラ
ーの有無が判定され、判定結果１６として出力され、遅
延量決定回路１０９に入力される。遅延量決定回路１０
９からは決定遅延量選択信号１７が出力され、選択回路
１１０に入力される。遅延量選択信号発生回路１１１か
らは試験遅延量選択信号１８が出力され、選択回路１１
０に入力される。選択回路１１０においては、決定遅延
量選択信号１７と試験遅延量選択信号１８のうち、位相
決定制御信号１２によって選択された信号が遅延量選択
信号２３として出力され、選択回路１０８に入力され
る。
号１０と検査データ信号列１３とのうち、位相決定制御
信号１２によって選択された信号が選択データ信号１４
として出力され、フリップフロップ１０２に入力され
る。フリップフロップ１０２からは出力データ信号１５
がデータ信号出力端子Ｄに出力され、かつ、判定回路１
０４に入力される。判定回路１０４においては、フリッ
プフロップ１０２の出力データ信号１５について、エラ
ーの有無が判定され、判定結果１６として出力され、遅
延量決定回路１０９に入力される。遅延量決定回路１０
９からは決定遅延量選択信号１７が出力され、選択回路
１１０に入力される。遅延量選択信号発生回路１１１か
らは試験遅延量選択信号１８が出力され、選択回路１１
０に入力される。選択回路１１０においては、決定遅延
量選択信号１７と試験遅延量選択信号１８のうち、位相
決定制御信号１２によって選択された信号が遅延量選択
信号２３として出力され、選択回路１０８に入力され
る。
【００１６】一方、クロック信号入力端子Ｂからは入力
クロック信号１１が入力され、遅延１回路１０５、遅延
２回路１０６、‥‥‥、遅延Ｎ回路１０７に入力され
る。ここで、遅延回路は１からＮ（Ｎは自然数）までの
Ｎ個ある。遅延１回路１０５からは遅延１クロック１９
が出力され、遅延２回路１０６からは遅延２クロック２
０が出力され、‥‥‥、遅延Ｎ回路１０７からは遅延Ｎ
クロック２１が出力され、共に選択回路１０８に入力さ
れる。選択回路１０８からは選択クロック信号２２がク
ロック信号出力端子Ｅに出力され、かつ、フリップフロ
ップ１０２に入力される。
クロック信号１１が入力され、遅延１回路１０５、遅延
２回路１０６、‥‥‥、遅延Ｎ回路１０７に入力され
る。ここで、遅延回路は１からＮ（Ｎは自然数）までの
Ｎ個ある。遅延１回路１０５からは遅延１クロック１９
が出力され、遅延２回路１０６からは遅延２クロック２
０が出力され、‥‥‥、遅延Ｎ回路１０７からは遅延Ｎ
クロック２１が出力され、共に選択回路１０８に入力さ
れる。選択回路１０８からは選択クロック信号２２がク
ロック信号出力端子Ｅに出力され、かつ、フリップフロ
ップ１０２に入力される。
【００１７】図１の動作を説明する。まず、遅延量を決
定する動作について説明する。位相決定制御信号１２を
アクティブにして、検査データ信号列１３と試験遅延量
選択信号１８とを選択する。クロック信号入力端子Ｂか
ら入力された入力クロック信号１１に対しては、遅延１
回路１０５、遅延２回路１０６、‥‥‥、遅延Ｎ回路１
０７で遅延が付加される。本発明では説明を簡単化する
ためＮ＝８、遅延回路それぞれの遅延量はクロック信号
の周期をＭとして遅延１回路はＭ／８、遅延２回路は２
×（Ｍ／８）、遅延３回路は３×（Ｍ／８）、‥‥‥、
遅延８回路は８×（Ｍ／８）とする。
定する動作について説明する。位相決定制御信号１２を
アクティブにして、検査データ信号列１３と試験遅延量
選択信号１８とを選択する。クロック信号入力端子Ｂか
ら入力された入力クロック信号１１に対しては、遅延１
回路１０５、遅延２回路１０６、‥‥‥、遅延Ｎ回路１
０７で遅延が付加される。本発明では説明を簡単化する
ためＮ＝８、遅延回路それぞれの遅延量はクロック信号
の周期をＭとして遅延１回路はＭ／８、遅延２回路は２
×（Ｍ／８）、遅延３回路は３×（Ｍ／８）、‥‥‥、
遅延８回路は８×（Ｍ／８）とする。
【００１８】第１回目の検査は、遅延量選択信号発生回
路１１１から試験遅延量選択信号１８として遅延１クロ
ック１９を選択する信号を出力し、選択回路１０８は選
択クロック信号２２として遅延１クロック１９を出力す
る。一方、検査パターン発生回路１０３からは検査用の
データ信号として検査データ信号列１３を発生する。検
査データ信号列１３はＰＮパターン、０／１の交番パタ
ーン等が可能であるが、本発明ではＰＮパターンとす
る。検査データ信号列１３はフリップフロップ１０２に
おいて遅延１クロック１９でリタイミングされる。リタ
イミングされた出力データ信号１５は、判定回路１０４
において入力された検査データ信号列１３（ＰＮパター
ン）がエラーなくリタイミングされているかが判定され
る。判定結果１６は遅延量決定回路１０９に第１回目の
検査結果、すなわち遅延１クロック１９における判定結
果として入力される。
路１１１から試験遅延量選択信号１８として遅延１クロ
ック１９を選択する信号を出力し、選択回路１０８は選
択クロック信号２２として遅延１クロック１９を出力す
る。一方、検査パターン発生回路１０３からは検査用の
データ信号として検査データ信号列１３を発生する。検
査データ信号列１３はＰＮパターン、０／１の交番パタ
ーン等が可能であるが、本発明ではＰＮパターンとす
る。検査データ信号列１３はフリップフロップ１０２に
おいて遅延１クロック１９でリタイミングされる。リタ
イミングされた出力データ信号１５は、判定回路１０４
において入力された検査データ信号列１３（ＰＮパター
ン）がエラーなくリタイミングされているかが判定され
る。判定結果１６は遅延量決定回路１０９に第１回目の
検査結果、すなわち遅延１クロック１９における判定結
果として入力される。
【００１９】同様に第２回目の検査として、遅延２クロ
ック２０を選択して第１回目と同様の検査をおこない、
検査データ信号列１３（ＰＮパターン）がエラーなくリ
タイミングされているかを判定する。これを、遅延８ク
ロック２１（第８回目の検査）まで繰り返す。
ック２０を選択して第１回目と同様の検査をおこない、
検査データ信号列１３（ＰＮパターン）がエラーなくリ
タイミングされているかを判定する。これを、遅延８ク
ロック２１（第８回目の検査）まで繰り返す。
【００２０】図２は図１の遅延量決定の動作を示すタイ
ミングチャート例であり、遅延１クロック１９から遅延
８クロック２１までの判定結果の例を示す。この判定結
果によって、遅延量決定回路１０９で最適な遅延量を推
定する。表１および表２は、説明の簡単化のための遅延
量決定回路の動作表である。表１は遅延量決定の具体例
であり、表２は遅延量決定回路１０９中の遅延量決定テ
ーブルである。
ミングチャート例であり、遅延１クロック１９から遅延
８クロック２１までの判定結果の例を示す。この判定結
果によって、遅延量決定回路１０９で最適な遅延量を推
定する。表１および表２は、説明の簡単化のための遅延
量決定回路の動作表である。表１は遅延量決定の具体例
であり、表２は遅延量決定回路１０９中の遅延量決定テ
ーブルである。
【００２１】例えば、図２に示すように遅延１クロック
１９と遅延８クロック２１でエラーがあり、遅延２クロ
ック２０から遅延７クロックまでエラーがないと判定し
た場合は、表２のテーブルａと一致するので、表１に示
すように最適クロック信号として遅延４クロックを選択
し、決定遅延量選択信号１７として出力する。表２の各
テーブルは、遅延量とエラーの有無との関係から最適な
遅延量を決定したものである。
１９と遅延８クロック２１でエラーがあり、遅延２クロ
ック２０から遅延７クロックまでエラーがないと判定し
た場合は、表２のテーブルａと一致するので、表１に示
すように最適クロック信号として遅延４クロックを選択
し、決定遅延量選択信号１７として出力する。表２の各
テーブルは、遅延量とエラーの有無との関係から最適な
遅延量を決定したものである。
【００２２】
【表１】
【００２３】
【表２】 ○印＝エラーなし ×印＝エラーあり 次に、選択された最適位相に基づいて実際に入力データ
信号が入力される動作を説明する。第８回目までの検査
が終了してエラーの有無が判定され、遅延量決定回路１
０９で最適な遅延量が決定されると、位相決定制御信号
１２を非アクティブにして、入力データ信号１０と決定
遅延量選択信号１７を選択する。
信号が入力される動作を説明する。第８回目までの検査
が終了してエラーの有無が判定され、遅延量決定回路１
０９で最適な遅延量が決定されると、位相決定制御信号
１２を非アクティブにして、入力データ信号１０と決定
遅延量選択信号１７を選択する。
【００２４】選択回路１０１においては、データ信号入
力端子Ａから入力された入力データ信号１０が選択さ
れ、選択データ信号１４としてフリップフロップ１０２
に入力される。クロック信号入力端子Ｂから入力された
入力クロック信号１１は、Ｎ個の遅延回路１０５、１０
６、‥‥‥、１０７においてＮ種類の遅延が付加され、
それぞれ選択回路１０８に入力される。
力端子Ａから入力された入力データ信号１０が選択さ
れ、選択データ信号１４としてフリップフロップ１０２
に入力される。クロック信号入力端子Ｂから入力された
入力クロック信号１１は、Ｎ個の遅延回路１０５、１０
６、‥‥‥、１０７においてＮ種類の遅延が付加され、
それぞれ選択回路１０８に入力される。
【００２５】選択回路１１０においては、決定遅延量選
択信号１７が選択され、遅延量選択信号２３として選択
回路１０８に入力される。選択回路１０８においては、
入力されたＮ種類の遅延が付加された遅延クロック１
９、２０、‥‥‥、２１のうちから、遅延量選択信号２
３によって最適なクロックが選択され、選択クロック信
号２２としてフリップフロップ１０２に入力され、か
つ、クロック信号出力端子Ｅに出力される。
択信号１７が選択され、遅延量選択信号２３として選択
回路１０８に入力される。選択回路１０８においては、
入力されたＮ種類の遅延が付加された遅延クロック１
９、２０、‥‥‥、２１のうちから、遅延量選択信号２
３によって最適なクロックが選択され、選択クロック信
号２２としてフリップフロップ１０２に入力され、か
つ、クロック信号出力端子Ｅに出力される。
【００２６】フリップフロップ１０２においては、選択
データ信号１４（入力データ信号１０）を選択クロック
信号２２（入力クロック信号１１に遅延を付加したも
の）によってリタイミングし、出力データ信号１５をデ
ータ信号出力端子Ｄに出力する。
データ信号１４（入力データ信号１０）を選択クロック
信号２２（入力クロック信号１１に遅延を付加したも
の）によってリタイミングし、出力データ信号１５をデ
ータ信号出力端子Ｄに出力する。
【００２７】以上のような動作によって、遅延量決定回
路１０９で得られた決定遅延量から入力データ信号に対
する入力クロック信号の最適位相が自動的に選択され、
入力データ信号に応じた、エラーのない出力データ信号
が出力される。
路１０９で得られた決定遅延量から入力データ信号に対
する入力クロック信号の最適位相が自動的に選択され、
入力データ信号に応じた、エラーのない出力データ信号
が出力される。
【００２８】本実施例では説明の簡単化のため、遅延ク
ロック信号の種類を８種類とし、検査データ信号列とし
てＰＮパターンを用い、遅延量決定回路の最適位相決定
方法として表２のテーブルを示したが、本発明はこれら
の数値、方法に限定されるものではない。
ロック信号の種類を８種類とし、検査データ信号列とし
てＰＮパターンを用い、遅延量決定回路の最適位相決定
方法として表２のテーブルを示したが、本発明はこれら
の数値、方法に限定されるものではない。
【００２９】
【発明の効果】以上説明したように本発明は、以下の効
果を有する。
果を有する。
【００３０】（１）Ｎ種類の遅延クロック信号によって
検査データ信号をリタイミングして出力し、検査データ
信号と出力データ信号との位相が一致しているかを判定
し、判定結果から遅延量決定手段において最適な遅延量
を決定し、決定遅延量に基づいて第１の選択手段から出
力された選択クロック信号によって、入力データ信号が
リタイミングされることによって、論理回路の設計の際
に素子のタイミング仕様のばらつきや回路配線長を考慮
してマージンを取る必要がなく、また遅延調整用の遅延
回路を論理回路に付加して、遅延回路の定数を１点ずつ
調整する必要がなくなるという効果を有する。
検査データ信号をリタイミングして出力し、検査データ
信号と出力データ信号との位相が一致しているかを判定
し、判定結果から遅延量決定手段において最適な遅延量
を決定し、決定遅延量に基づいて第１の選択手段から出
力された選択クロック信号によって、入力データ信号が
リタイミングされることによって、論理回路の設計の際
に素子のタイミング仕様のばらつきや回路配線長を考慮
してマージンを取る必要がなく、また遅延調整用の遅延
回路を論理回路に付加して、遅延回路の定数を１点ずつ
調整する必要がなくなるという効果を有する。
【００３１】（２）第２の選択手段が位相決定制御信号
によって最適位相決定のための検査データ信号と入力デ
ータ信号とのうちの１つを選択し、第３の選択手段が位
相決定制御信号によって試験遅延量選択信号と決定遅延
量選択信号とのうちの１つを選択することによって、位
相決定制御信号の切り換えによって、遅延量の検査とデ
ータのリタイミングとを同じ回路構成で行うことができ
るという効果を有する。
によって最適位相決定のための検査データ信号と入力デ
ータ信号とのうちの１つを選択し、第３の選択手段が位
相決定制御信号によって試験遅延量選択信号と決定遅延
量選択信号とのうちの１つを選択することによって、位
相決定制御信号の切り換えによって、遅延量の検査とデ
ータのリタイミングとを同じ回路構成で行うことができ
るという効果を有する。
【図１】本発明の一実施例のブロック図
【図２】図１の遅延量決定の動作を示すタイミングチャ
ート例
ート例
Ａ データ信号入力端子 Ｂ クロック信号入力端子 Ｃ 位相決定制御信号入力端子 Ｄ データ信号出力端子 Ｅ クロック信号出力端子 １０ 入力データ信号 １１ 入力クロック信号 １２ 位相決定制御信号 １３ 検査データ信号列 １４ 選択データ信号 １５ 出力データ信号 １６ 判定結果 １７ 決定遅延量選択信号 １８ 試験遅延量選択信号 １９ 遅延１クロック ２０ 遅延２クロック ２１ 遅延Ｎクロック ２２ 選択クロック信号 ２３ 遅延量選択信号 １０１、１０８、１１０ 選択回路 １０２ フリップフロップ １０３ 検査パターン発生回路 １０４ 判定回路 １０５ 遅延１回路 １０６ 遅延２回路 １０７ 遅延Ｎ回路 １０９ 遅延量決定回路 １１１ 遅延量選択信号発生回路
Claims (1)
- 【請求項１】 入力データ信号がクロック信号によって
リタイミングされる論理回路において、 前記クロック信号をあらかじめ定められたＮ種類の遅延
量によって遅延させて、Ｎ種類の遅延クロック信号とし
て出力するＮ個の遅延手段と、 前記Ｎ種類の遅延クロック信号を入力し、該Ｎ種類の遅
延クロック信号のうちの１つを選択し、選択クロック信
号として出力する第１の選択手段と、 あらかじめ定められている検査データ信号を発生するパ
ターン発生手段と、 前記入力データ信号と前記検査データ信号とを入力し、
該入力データ信号と該検査データ信号のうちの１つのデ
ータ信号を選択し、選択データ信号として出力する第２
の選択手段と、 前記選択データ信号をデータ信号として入力し、前記選
択クロック信号をクロック信号として入力し、該クロッ
ク信号によって該データ信号をリタイミングして出力デ
ータ信号として出力するリタイミング手段と、 前記出力データ信号と前記検査データ信号との位相が一
致しているかを判定し、該判定をすべての前記Ｎ種類の
遅延量について行う判定手段と、 前記判定手段における前記Ｎ種類の遅延量についての判
定結果から最適な遅延量を決定し、決定遅延量選択信号
を出力する遅延量決定手段と、 あらかじめ定められている手順によって、前記Ｎ種類の
遅延量のうちの１つを試験遅延量として選択する信号
を、試験遅延量選択信号として発生する遅延量選択信号
発生手段と、 前記試験遅延量選択信号と前記決定遅延量選択信号とを
入力し、該試験遅延量選択信号と該決定遅延量選択信号
のうちの１つの遅延量選択信号を選択し、前記第１の選
択手段に入力する第３の選択手段とを有し、 前記第１の選択手段が、前記第３の選択手段から出力さ
れる前記遅延量選択信号によって前記Ｎ個の遅延手段の
うちの１つを選択し、 前記第２の選択手段が、位相決定制御信号によって前記
データ信号のうちの１つを選択し、 前記第３の選択手段が、前記位相決定制御信号によって
前記遅延量選択信号の うちの１つを選択する ことを特徴
とする、クロック位相制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6103588A JP2679622B2 (ja) | 1994-05-18 | 1994-05-18 | クロック位相制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6103588A JP2679622B2 (ja) | 1994-05-18 | 1994-05-18 | クロック位相制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07312591A JPH07312591A (ja) | 1995-11-28 |
| JP2679622B2 true JP2679622B2 (ja) | 1997-11-19 |
Family
ID=14357938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6103588A Expired - Fee Related JP2679622B2 (ja) | 1994-05-18 | 1994-05-18 | クロック位相制御回路 |
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| Country | Link |
|---|---|
| JP (1) | JP2679622B2 (ja) |
Families Citing this family (4)
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|---|---|---|---|---|
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| JP4621050B2 (ja) * | 2005-03-28 | 2011-01-26 | 株式会社アドバンテスト | クロック乗替装置、及び試験装置 |
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-
1994
- 1994-05-18 JP JP6103588A patent/JP2679622B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH07312591A (ja) | 1995-11-28 |
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