JP3726752B2 - 半導体集積回路の試験回路およびその試験方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路を何らかの装置に組み込む前の部品としての検査、試験のために用いられる半導体集積回路の試験回路およびその試験方法に関する。
【0002】
【従来の技術】
本発明の試験回路は、特に半導体集積回路を何らかの装置に組み込む前の部品としての検査、試験のために用いられる。このような半導体集積回路は、一般的にLSI(Large Scale Integrated Circuit)テスタと呼ばれる試験装置を使って、良・不良を検査される。
【0003】
近年、半導体集積回路の動作周波数の向上は著しく、LSIテスタを用いて実動作周波数で試験することが困難となってきた。このため、部品としての半導体集積回路の試験は、遅延性能を見ない単なる機能試験となっている。この結果、半導体集積回路の遅延性能に関する良・不良は、実際の装置に組み込んで動作させるまで判らないという問題がある。
【0004】
【発明が解決しようとする課題】
本発明は、上記問題点に鑑みなされたものであり、特別な半導体集積回路装置の試験装置を用いることなく、半導体集積回路の機能試験パタンと、外部からの比較的遅いクロック信号とを用いて、機能試験パタンの任意のサイクルでの動作周期の限界、つまり本半導体集積回路装置の遅延性能を容易に試験することができる半導体集積回路の試験回路およびその試験方法を提供することを目的とする。
【0005】
【課題を解決するための手段】
上記目的を達成するために、請求項1記載の発明は、外部から入力されたクロック信号から、第1の遅延調整信号により、所定のワンショット信号を生成するワンショット回路と、ワンショット回路からの出力信号を、第2の遅延調整信号により所定の時間遅延させる可変遅延回路と、可変遅延回路からの出力信号を反転出力するためのNAND回路と、NAND回路からの出力信号と、外部から入力されたクロック信号との論理積をとる第1のAND回路と、を有することを特徴としている。
【0006】
請求項2記載の発明は、請求項1記載の発明において、NAND回路の他の入力端には、本試験回路を有効にするための制御信号が入力されることを特徴としている。
【0007】
請求項3記載の発明は、請求項2記載の発明において、本試験装置を有効にするための制御信号と、外部からのクロック信号とを関連付けるためのフリップフロップ回路をさらに有し、フリップフロップ回路から出力された制御信号が、NAND回路に入力されることを特徴としている。
【0008】
請求項4記載の発明は、請求項1から3のいずれか1項に記載の発明において、ワンショット回路は、外部からのクロック信号を第1の遅延調整信号により所定の時間遅延させる可変遅延インバータ回路と、可変インバータ回路からの出力信号と、外部からのクロック信号との論理積をとる第2のAND回路と、を有することを特徴としている。
【0009】
請求項5記載の発明は、外部から入力されたクロック信号から、第1の遅延調整信号により、所定のワンショット信号を生成するワンショット信号生成工程と、ワンショット信号生成工程により生成された信号を、第2の遅延調整信号により所定の時間遅延させる第2の遅延工程と、第2の遅延工程により遅延された信号を反転出力する反転出力工程と、反転出力工程により生成された信号と、外部から入力されたクロック信号との論理積をとる第2の論理積演算工程と、を有することを特徴としている。
【0010】
請求項6記載の発明は、請求項5記載の発明において、反転出力工程は、本試験回路を有効にするための制御信号が有効なときのみ、第2の遅延工程により遅延された信号を反転出力することを特徴としている。
【0011】
請求項7記載の発明は、請求項6記載の発明において、本試験装置を有効にするための制御信号は、外部からのクロック信号に関連付けられることを特徴としている。
【0012】
請求項8記載の発明は、請求項5から7のいずれか1項に記載の発明において、ワンショット生成工程は、外部からのクロック信号を第1の遅延調整信号により所定の時間遅延させる第1の遅延工程と、第1の遅延工程により遅延された信号と、外部からのクロック信号との論理積をとる第1の論理積演算工程と、を有することを特徴としている。
【0013】
【発明の実施の形態】
本発明は、クロック信号に同期して動作する半導体集積回路における集積回路内のクロック信号を制御することによって、所望のサイクルタイミングでのクロック周期を容易に変更することができることを特徴としている。
【0014】
図1を参照して本発明を概説すると、クロック入力1の信号は、遅延調整入力4により遅延を制御される可変遅延インバータ回路10および2入力AND12からなるワンショット回路に入力される。ワンショット回路の出力信号は、遅延調整入力5により試験サイクルでのクロック周期を決定する可変遅延回路11によってある設定時間遅延させられた後、2入力NAND13に接続する。2入力NAND13のもう一方の入力には、制御入力3の信号が接続する。2入力NAND13の出力は、もとのクロック入力1とともに2入力AND14に入力され、出力2に至る。
【0015】
この試験回路は、制御入力3がディセーブル(Lレベル)のとき入力1のクロック信号をそのまま出力2に伝える。一方、制御入力3がイネーブル(Hレベル)のとき当該クロックサイクル内に可変遅延回路10、11の遅延時間から決定されるクロック周期でもう1発クロックが入る動作(作用)を実行する。
【0016】
従って、特別な半導体集積回路装置の試験装置を用いることなく、本半導体集積回路装置の機能試験パタンと外部からの比較的遅いクロック信号とを用いて、機能試験パタンの任意のサイクルでの動作周期の限界、つまり本半導体集積回路装置の遅延性能を試験できる効果が得られる。
【0017】
以下、本発明の実施の形態を添付図面を参照しながら詳細に説明する。図1は、本発明の実施の形態における半導体集積回路の試験回路を示す図である。本試験回路は、可変遅延インバータ回路10、2入力AND12、可変遅延回路11、2入力NAND13、および2入力AND14を備える。
【0018】
図1の可変遅延回路10、11、2入力AND12、14、2入力NAND13および図3のフリップフロップ15は、当業者にとってよく知られており、また本発明とは直接関係しないので、その詳細な構成は省略する。
【0019】
クロック入力1の信号は、遅延調整入力4によりパルス幅を決定する可変遅延インバータ回路10および2入力AND12からなるワンショット回路に入力される。ワンショット回路の出力信号は、遅延調整入力5により試験サイクルでのクロック周期を決定する可変遅延回路11によって、ある設定時間遅延させられた後に、2入力NAND13に接続する。2入力NAND13のもう一方の入力には、制御入力信号3が接続し、その出力は、もとのクロック入力1とともに2入力AND14に入力され、出力2に至る。
【0020】
図2は、本発明の実施の形態における半導体集積回路の試験回路の動作タイミングを示すチャートである。以下、本実施の形態の動作につき図1の回路図および図2のタイミング図を用いて説明する。
【0021】
本実施の形態の制御入力3がディセーブル(Lレベル)のとき、2NAND13の出力は、Hレベル固定となり、2入力AND14の一方の入力がHレベル固定となるため、入力1のクロック信号がそのまま出力2に伝わる。一方、制御入力3がイネーブル(Hレベル)に変化すると、2入力NAND13の入力がHレベルになり本発明の試験回路が有効となる。
【0022】
クロック入力1は、可変遅延インバータ回路10による遅延調整入力4で設定された遅延時間T1だけ遅延された反転出力と、もとのクロック入力1と、の論理和を2入力AND12でとられる。結果として、2入力AND12の出力は、クロック入力1を可変遅延インバータ回路10の遅延時間T1で決まるパルス幅に加工された信号となる。
【0023】
この2入力AND12の出力は、さらに可変遅延回路11によって遅延調整入力5で設定された遅延時間T2だけ遅れる。当該反転出力が、もとのクロック入力1とともに2入力AND14に供給される。2入力AND14の出力は、クロック入力1の立ち上がりエッヂから遅延時間T1で立ち下がり、遅延時間T2で再び立ち上がる動作となる。すなわち、当該クロックサイクル内に可変遅延回路10、11の遅延時間から決まるクロック周期(T1+T2)でもう1発クロックが入る動作(作用)となる。
【0024】
次に、本発明の第2の実施の形態について、図3、図4を参照しながら説明する。第2の実施の形態の基本的構成は、上記の通りであるが、図3に示す構成をとることによって、試験回路を有効にするタイミングを容易に行うことができる。図3において、クロック入力1の立ち下がりエッヂで動作するフリップフロップ15を、制御入力3と2入力NAND13との間に追加する。
【0025】
本実施の形態の動作につき図3の回路図および図4のタイミング図を用いて説明する。本実施の形態の制御入力3がディセーブル(Lレベル)のとき、フリップフロップ15の出力はLレベルとなるため、2NAND13の出力は、Hレベル固定となり、入力1のクロック信号がそのまま出力2に伝わる。一方、制御入力3がイネーブル(Hレベル)に変化すると、クロック入力1の立ち下がりエッヂで制御入力3のデータがフリップフロップ15に取り込まれ、フリップフロップ出力がHレベルになる。即ち、試験回路の制御入力に関し、クロック信号のサイクルタイミングの考慮を容易に行うことができる。
【0026】
なお、上述した実施の形態は、本発明の好適な実施の形態の一例を示すものであり、本発明はそれに限定されることなく、その要旨を逸脱しない範囲内において、種々変形実施が可能である。
【0027】
【発明の効果】
以上の説明から明らかなように、当該クロックサイクル内に可変遅延回路10、11の遅延時間から決まるクロック周期(T1+T2)でもう1発クロックが入る動作(作用)となるので、特別な半導体集積回路装置の試験装置を用いることなく、本半導体集積回路装置の機能試験パタンと外部からの比較的遅いクロック信号を用いて、機能試験パタンの任意のサイクルでの動作周期の限界、つまり本半導体集積回路装置の遅延性能を試験できる効果が得られる。
【図面の簡単な説明】
【図1】本発明の実施の形態における半導体集積回路の試験回路を示す図である。
【図2】本発明の実施の形態における半導体集積回路の試験回路の動作タイミングを示すチャートである。
【図3】本発明の第2の実施の形態における半導体集積回路の試験回路を示す図である。
【図4】本発明の第2の実施の形態における半導体集積回路の試験回路の動作タイミングを示すチャートである。
【符号の説明】
10 可変遅延インバータ回路
11 可変遅延回路
12 2入力AND
13 2入力NAND
14 2入力AND
15 フリップフロップ
Claims (8)
- 外部から入力されたクロック信号から、第1の遅延調整信号により、所定のワンショット信号を生成するワンショット回路と、
前記ワンショット回路からの出力信号を、第2の遅延調整信号により所定の時間遅延させる可変遅延回路と、
前記可変遅延回路からの出力信号を反転出力するためのNAND回路と、
前記NAND回路からの出力信号と、前記外部から入力されたクロック信号との論理積をとる第1のAND回路と、
を有することを特徴とする半導体集積回路の試験回路。 - 前記NAND回路の他の入力端には、本試験回路を有効にするための制御信号が入力されることを特徴とする請求項1記載の半導体集積回路の試験回路。
- 前記本試験装置を有効にするための制御信号と、前記外部からのクロック信号とを関連付けるためのフリップフロップ回路をさらに有し、
前記フリップフロップ回路から出力された制御信号が、前記NAND回路に入力されることを特徴とする請求項2記載の半導体集積回路の試験回路。 - 前記ワンショット回路は、
前記外部からのクロック信号を前記第1の遅延調整信号により所定の時間遅延させる可変遅延インバータ回路と、
前記可変インバータ回路からの出力信号と、前記外部からのクロック信号との論理積をとる第2のAND回路と、
を有することを特徴とする請求項1から3のいずれか1項に記載の半導体集積回路の試験回路。 - 外部から入力されたクロック信号から、第1の遅延調整信号により、所定のワンショット信号を生成するワンショット信号生成工程と、
前記ワンショット信号生成工程により生成された信号を、第2の遅延調整信号により所定の時間遅延させる第2の遅延工程と、
前記第2の遅延工程により遅延された信号を反転出力する反転出力工程と、
前記反転出力工程により生成された信号と、前記外部から入力されたクロック信号との論理積をとる第2の論理積演算工程と、
を有することを特徴とする半導体集積回路の試験方法。 - 前記反転出力工程は、
本試験回路を有効にするための制御信号が有効なときのみ、前記第2の遅延工程により遅延された信号を反転出力することを特徴とする請求項5記載の半導体集積回路の試験方法。 - 前記本試験装置を有効にするための制御信号は、
前記外部からのクロック信号に関連付けられることを特徴とする請求項6記載の半導体集積回路の試験方法。 - 前記ワンショット生成工程は、
前記外部からのクロック信号を前記第1の遅延調整信号により所定の時間遅延させる第1の遅延工程と、
前記第1の遅延工程により遅延された信号と、前記外部からのクロック信号との論理積をとる第1の論理積演算工程と、
を有することを特徴とする請求項5から7のいずれか1項に記載の半導体集積回路の試験方法。
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