WO2012059986A1 - 遅延測定回路、および遅延測定方法 - Google Patents
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Definitions
- the delay measurement circuit 20 has the same number of holding circuits as the delay cells # 1 to #x, but the holding circuits other than the holding circuits 25, 26, and 27 are described in FIG. Is omitted.
- each of the holding circuits 26 to 27 is assumed to be a holding circuit that has the same circuit as the holding circuit 25 and performs the same operation as the holding circuit 25. Is omitted.
- each of the DelayCells # 2 to #x is assumed to be the same DelayCell as the DelayCell # 1, and the following description is omitted.
- the signal transmitted to the holding circuit 25 is the STOP 1 signal
- the signal transmitted to the holding circuit 26 is the STOP 2 signal
- the signal transmitted to the holding circuit 27 Is a STOPX signal.
- the high level INIT signal is input to the gate of the N-type transistor Inst_R7 via the net_R7, and the N-type transistor Inst_R7 is turned on.
- net_R5 is connected to the ground
- the other terminal of the OR gate Inst_R1 is fixed at the low level.
- a high level signal is input as the INIT signal
- a low level signal is input to the D terminal of Inst_R3.
- the CK terminal of Inst_R3 is passed through Inst_R5, Inst_R9, and Inst_R1. A high level signal is input to.
- the holding circuit 25 changes the voltage value applied to the D terminal of the Inst_R3 to a voltage at which the logic value becomes the low level regardless of the value of the SET1 signal.
- the voltage applied to the CK terminal is changed so that the logical value becomes a high level.
- Inst_R3 takes in the Low level value input to the D terminal. That is, when the INIT signal is received, the holding circuit 25 resets the state of Inst_R3 regardless of the values of the SET1 signal and the STOP1 signal.
- the holding circuit 25 can appropriately hold the information held in the D flip-flop.
- the net_R5 becomes unstable by the delay of Inst_R10 until the net_R5 is fixed at 0 V after the Inst_R6 disconnects the wiring. However, since the time is sufficiently short, the actual operation is not affected.
- FIG. 10 is a time chart for explaining processing in which the holding circuit according to the first embodiment holds the SET signal.
- the values of the INIT signal, the A signal 1 to 2 signal, the X set signal, the X stop signal, the SET 1 signal, the SETX signal, the net_R 2, the net_R 5 to net_R 7, and the X retention 1 signal are at a high level or low level. It shall be shown whether it is.
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Abstract
遅延測定回路20は、入力される信号と出力される信号とが一対一で対応する被測定回路13に入力されている信号の値が変化した場合に、Xset信号を生成するセットパルスジェネレーター21を有する。また、遅延測定回路20は、被測定回路13から出力されている信号の値が変化した場合に、Xstop信号を生成するストップパルスジェネレーター22を有する。また、遅延測定回路は、セットパルスジェネレータ21によって生成されたXset信号を遅延させる複数のDelayCell#1~#xを直列に接続した遅延部23を有する。そして、遅延測定回路20は、Xset信号が生成されてからXstop信号が生成されるまでの間、遅延部23が有する各DelayCell#1~#xから出力されたXset信号を個別に取り込んで保持する遅延情報保持部24を有する。
Description
本発明は、遅延測定回路、および遅延測定方法に関する。
従来、信号が回路に入力されてから出力されるまでの時間を測定することで、回路の遅延特性を評価する技術が知られている。このような技術の一例として、入力される信号と出力される信号とが一対一で対応する回路にパルス信号を入力し、入力したパルス信号が被測定回路から出力されるまでの遅延時間を測定する遅延測定回路の技術が知られている。
例えば、遅延測定回路は、図12に示すように、入力されたパルス信号を遅延させてから出力する複数の遅延素子を直列に接続した遅延回路を有する。また、遅延測定回路は、被測定回路と遅延回路とに対して、所定の波形を有するパルス信号を同時に出力するパルスジェネレーターを有する。また、遅延測定回路は、被測定回路によって遅延したパルス信号と、各遅延素子から出力されたパルス信号とを受信する複数のFF(Flip Flop)1~nを、各遅延素子の後段に有する。なお、図12は、遅延測定回路を説明するための図である。
ここで、各FF1~nは、それぞれ異なる数の遅延素子を通過したパルス信号を受信するので、それぞれ異なるタイミングで遅延素子からパルス信号を受信する。そして、各FF1~nは、被測定回路から遅延したパルス信号を受信する前に、接続された遅延素子からパルス信号を受信した場合には、遅延素子から受信したパルス信号を取り込む。
つまり、各FF1~nは、被測定回路がパルス信号を遅延させる時間に応じて、パルス信号を取り込んだFFとパルス信号を取り込んでいないFFとに分かれる。遅延測定回路は、被測定回路と遅延回路とにパルス信号を入力した後に、各FF1~nがパルス信号を取り込んでいるか否かを判別することによって、被測定回路がパルス信号を遅延させた時間を測定する。
しかしながら、上述した遅延回路と被測定回路とに同じパルス信号を入力する技術では、被測定回路に対して所定の波形を有するパルス信号のみを入力するので、遅延時間の最大値であるワーストディレイを適切に測定することができないという問題があった。
例えば、被測定回路は、論理値がLowレベルからHighレベルを経由してLowレベルへと変化する信号を入力された場合と論理値がHighレベルからLowレベルを経由してHighレベルへと変化する信号を入力された場合とで異なる特性を有する場合がある。つまり、被測定回路は、入力された信号の変化する方向、すなわちLowレベルからHighレベルへの変化、あるいはHighレベルからLowレベルへの変化の方向ごとに異なる遅延時間で信号を出力する場合がある。このため、遅延測定回路は、被測定回路に入力された信号が例えばLowレベルからHighレベルへの一方向に変化する場合の入力信号の遅延を測定した場合には、ワーストディレイを適切に測定することができない場合がある。
一つの側面では、本願に開示の技術は、被測定回路のワーストディレイを適切に測定する。
一つの側面では、遅延測定回路は、入力される信号と出力される信号とが一対一で対応する被測定回路に入力されている信号の値が変化した場合に、第一トリガ信号を生成する第一トリガ信号生成部を有する。また、遅延測定回路は、被測定回路から出力されている信号の値が変化した場合に、第二トリガ信号を生成する第二トリガ信号生成部を有する。また、遅延測定回路は、第一トリガ信号生成部によって生成された第一トリガ信号を遅延させる複数の遅延素子を直列に接続した遅延部を有する。また、遅延測定回路は、第一トリガ信号生成部によって第一トリガ信号が生成されてから、第二トリガ信号生成部によって第二トリガ信号が生成されるまでの間、遅延部が有する各遅延素子から出力された第一トリガ信号を個別に取り込んで保持する遅延情報保持部を有する。
一つの側面では、被測定回路のワーストディレイを適切に測定する。
以下に添付図面を参照して本願に係る遅延測定回路、および遅延測定方法について説明する。
以下の実施例1では、図1を用いて、遅延測定回路を有するチップの一例を説明する。図1は、実施例1に係る測定部を有するチップを説明するための図である。
図1に示すように、チップ1は、リングオシレーター2と測定部10とを有する。また、チップ1は、ScanLatch#1~#Xを有する。
ここで、各ScanLatch#1~#Xは、後述する測定部10から被測定回路のディレイ情報を示す信号であるXretention1~xを受信し、受信した信号を保持するラッチである。このため、チップ1は、各ScanLatch#1~#Xに保持されたXretention1~xを取得することによって、被測定回路の遅延特性を取得することができる。
リングオシレーター2は、複数のDelayCellと一つのインバータとを接続した発振回路を有する。ここで、DelayCellとは、後述する測定部10が有するDelayCellと同種の遅延素子である。また、リングオシレーター2は、複数のDフリップフロップを有する分周器を発振回路の後段に有する。
このようなリングオシレーター2は、発振回路を用いて、DelayCellの遅延特性に応じた高い周波数の信号を発振する。また、リングオシレーター2は、分周器を用いて、発振した信号の周波数を下げた後に、チップ1の外部へ出力する。利用者は、リングオシレーター2から出力された信号の周波数を測定し、測定した周波数の値に基づいて、DelayCell一つあたりの遅延時間を前もって算出する。
つまり、後述する測定部10は、複数のDelayCellを用いて、被測定回路の遅延特性を測定する。しかし、各DelayCellの遅延値は、チップ1の製造過程におけるプロセスばらつきにより遅延値が異なってしまう。
このため、実施例1では、測定部10とリングオシレーター2とを同一のチップ1に設置する。そして、被測定回路の遅延特性を測定する処理に先立って、リングオシレーター2が有するDelayCell一つ当たりの遅延時間を前もって算出しておく。この結果、プロセスばらつきが考慮されたDelayCellの遅延時間を用いて、被測定回路の遅延時間を算出できるので、被測定回路の遅延時間を精度良く求めることができる。
次に、図2を用いて、測定部10が有する各部について説明する。なお、図2は、実施例1に係る測定部を説明するための図である。図2に示すように、測定部10は、ラッチ11、ラッチ12、被測定回路13、遅延測定回路20を有する。また、遅延測定回路20は、セットパルスジェネレーター21、ストップパルスジェネレーター22、遅延部23、遅延情報保持部24を有する。また、遅延部23は、DelayCell#1~#xを有する。また、遅延情報保持部24は、保持回路25~27を有する。
遅延測定回路20は、遅延素子であるInst_T1、ORゲートであるInst_T2、T3を有する。また、遅延測定回路20は、Inst_T1と各保持回路25~27とを接続する配線net_ini1、Inst_T2とストップパルスジェネレーター22とを接続する配線net_ini2を有する。また、遅延測定回路20は、Inst_T3とセットパルスジェネレーター21とを接続する配線net_ini3を有する。
ここで、以下の説明では、遅延測定回路20は、各DelayCell#1~#xと同数の保持回路を有するが、各保持回路25、26、27以外の保持回路については、図2への記載を省略する。また、以下の説明では、各保持回路26~27は、保持回路25と同様の回路を有し、保持回路25と同様の動作を行う保持回路であるものとし、保持回路26~27についての説明は省略する。また、以下の説明では、各DelayCell#2~#xは、DelayCell#1と同一のDelayCellであるものとし、以下の説明を省略する。
ラッチ11は、被測定回路13とセットパルスジェネレーター21とにAsignal1信号を送信する回路である。また、ラッチ12は、被測定回路13から出力されたAsignal2信号を受信する回路である。また、被測定回路13は、他のパスから入力を受け付けるような回路ではなく、入力された信号と出力された信号とが一対一で対応する回路である。つまり、被測定回路13は、ラッチ11からAsignal1信号を受信した場合には、受信したAsignal1信号を遅延させた後にAsignal2信号として出力する回路である。ここで、Asignal2信号は、Asignal1信号の論理反転となる信号であってもよい。被測定回路13は、例えばバッファやインバーターだけを有する回路であって、組合せ論理を有しない回路である。
図3は、実施例1に係るセットパルスジェネレータを説明するための図である。セットパルスジェネレーター21は、被測定回路13に入力されている信号の論理値がLowレベルからHighレベルに変化した場合、又はHighレベルからLowレベルに変化した場合に、出力信号Xsetを所定の値にセットする。具体的には、セットパルスジェネレーター21は、図3に示すように、遅延素子であるInst_1~3、XOR(Exclusive-OR)ゲートであるInst_4、RSフリップフロップであるInst_5を有する。
例えば、セットパルスジェネレーター21では、ラッチ11からAsignal1信号を受信した場合には、XORゲートInst_4の一方の入力端子にAsignal1信号がそのまま入力される。そして、XORゲートInst_4の他方の入力端子には、遅延素子Inst_1、Inst_2、Inst_3によって遅延されたAsignal1信号が入力される。すると、XORゲートInst_4は、入力された2つの信号の排他的論理和をとるので、Asignal1信号の値が変化した後、遅延素子Inst_1、Inst_2、Inst_3による遅延時間の期間、Highパルス信号をnet_Bに出力する。RSフリップフロップInst_5は、net_Bを介してRSフリップフロップInst_5のS端子にInst_4で生成されたパルスが入力されると、出力端子QをHighにセットし、Xset信号としてHighを出力する。
図4は、RSフリップフロップの回路例を説明するための図である。図3のInst_5は、図4に示すように、NANDゲートを有するRSフリップフロップである。このため、Inst_5は、セットパルスジェネレーター21がAsignal1信号を受信してからINIT信号の印加によりリセットされるまでの間、Xset信号としてHighレベルの信号を出力する。図3の例では、INIT信号にHighレベルの信号が印加されるとRSフリップフロップInst_5がリセットされる。
また、セットパルスジェネレーター21は、後述するDelayCell#xが遅延させた信号を出力した場合には、Inst_T3とnet_ini3とを介して、DelayCell#xが出力した信号を図3に示すINIT端子から受信する。つまり、セットパルスジェネレーター21は、DelayCell#xが出力した信号をINIT信号として受信する。すると、セットパルスジェネレーター21は、受信したINIT信号をInst_R5のR端子(Reset端子)に入力し、Inst_R5の状態をリセットする。
また、セットパルスジェネレーター21は、測定部10がINIT信号を受信した場合には、Inst_T3とnet_ini3とを介してINIT信号を受信する。そして、セットパルスジェネレーター21は、受信したINIT信号をInst_R5のR端子に入力することで、Inst_R5の状態をリセットする。
このように、セットパルスジェネレーター21は、Asignal1信号の変化に応じて、所定のパルス信号を生成する。このため、セットパルスジェネレーター21は、論理値がLowレベルからHighレベルへ遷移する信号をAsignal1信号として受信した場合だけではなく、論理値がHighレベルからLowレベルへ遷移する信号をAsignal1信号として受信した場合にも所定のパルス信号を生成する。
つまり、セットパルスジェネレーター21は、被測定回路13に対してどのような波形の信号が入力された場合にも、各DelayCell#1~#xに対して、所定のパルス信号であるXset信号を生成することができる。この結果、遅延測定回路20は、被測定回路13に対して入力される信号の波形に係らず、被測定回路13の遅延特性を適切に測定することができる。
図2に戻って、ストップパルスジェネレーター22は、被測定回路13から出力されているAsignal2信号の値が変化した場合には、変化の正負に係らず、所定の波形を有するXstopを生成する。具体的には、ストップパルスジェネレーター22は、図5に示すように、遅延素子であるInst_6~8、XORゲートであるInst_9、RSフリップフロップであるInst_10を有する。なお、図5は、実施例1に係るストップパルスジェネレーター22を説明するための図である。
図5に示すように、ストップパルスジェネレーター22は、セットパルスジェネレーター21と同様の回路を有し、被測定回路13から出力されているAsignal2信号の論理値が変化した場合には、変化の正負に係らず、所定の波形を有するXstopを生成する。例えば、ストップパルスジェネレーター22は、Asignal2信号の値がHighレベルからLowレベルに遷移した場合、又は、Asignal2信号の値がLowレベルからHighレベルに遷移した場合に、所定の波形を有するパルス信号であるXstopを生成する。
また、ストップパルスジェネレーター22は、後述するDelayCell#xが信号を出力した場合には、Inst_T2とnet_ini2とを介して、DelayCell#xが出力した信号をINIT信号として受信する。そして、ストップパルスジェネレーター22は、RSフリップフロップであるInst_10の状態をリセットする。また、ストップパルスジェネレーター22は、測定部10がINIT信号を受信した場合には、Inst_T2とnet_ini2とを介してINIT信号を受信し、Inst_10の状態をリセットする。
このように、ストップパルスジェネレーター22は、Asignal2信号の波形にかかわらず、被測定回路13が入力された信号を出力したタイミングで所定の波形を有するパルス信号であるXstop信号を生成することができる。結果として、遅延測定回路20は、任意の波形を有する信号を用いて、被測定回路13の遅延特性を測定することができる。
以下の説明では、ストップパルスジェネレーター22が生成したXstop信号のうち、保持回路25へ送信された信号をSTOP1信号、保持回路26へ送信された信号をSTOP2信号、保持回路27へ送信された信号をSTOPX信号とする。
図2に戻って、DelayCell#1は、セットパルスジェネレーター21からXset信号を受信した場合には、受信したXset信号を遅延させ、遅延させたXset信号をDelayCell#2と保持回路25とへ送信する。
また、DelayCell#2は、Xset信号を受信した場合には、受信したXset信号を遅延させ、遅延させたXset信号をDelayCell#3と保持回路26とへ送信する。また、DelayCell#xは、遅延させたXset信号を保持回路27へ送信するとともに、Inst_T2、T3へ送信する。
つまり、各DelayCell#1~#xは、Xset信号を受信した場合には、遅延させたXset信号を各保持回路25~27へ段階的に送信する遅延素子である。以下の説明では、DelayCell#1から保持回路25へ送信されるXset信号をSET1信号とし、DelayCell#2から保持回路26へ送信されるXset信号をSET2信号とする。また、以下の説明では、DelayCell#xから保持回路27へ送信されるXset信号をSETX信号とする。
遅延情報保持部24は、Xset信号が生成されてから、Xstop信号が生成されるまでの間、各DelayCell#1~#xから出力されたSET1~SETX信号を個別に取り込んで保持する。具体的には、遅延情報保持部24は、複数の保持回路25~27を有する。また、遅延情報保持部24は、DelayCell#1から送信されたSET1信号とストップパルスジェネレーター22により生成されたSTOP1信号とを保持回路25へ送信する。
また、遅延情報保持部24は、DelayCell#2から送信されたSET2信号とストップパルスジェネレーター22により生成されたSTOP2信号とを保持回路26へ送信する。また、遅延情報保持部24は、DelayCell#xから送信されたSETX信号とストップパルスジェネレーター22により生成されたSTOPX信号とを保持回路27へ送信する。
つまり、遅延情報保持部24は、各DelayCell#1~#xから出力されたSET1~X信号をそれぞれ異なる保持回路25~27へ伝達する。また、遅延情報保持部24は、ストップパルスジェネレーター22により生成されたXstop信号を各保持回路25~27へ伝達する。
ここで、後述するように、各保持回路25~27は、SET1~X信号をXstop信号をトリガとして保持する。このため、遅延情報保持部24は、Xset信号が生成されてから、Xstop信号が生成されるまでの間、各DelayCell#1~#xから出力されたSET1~SETX信号を個別に取り込んで保持することができる。
以下、遅延情報保持部24が有する各保持回路25~27が有する回路、および、各保持回路25~27が実行する処理について説明する。保持回路25は、DelayCell#1およびストップパルスジェネレーター22と接続される。また、保持回路25は、DelayCell#1が送信したSET1信号をストップパルスジェネレーター22が生成したSTOP1信号よりも先に受信した場合には、受信したSET1信号を取り込んで保持する。
また、保持回路25は、SET1信号を取り込んで保持するDフリップフロップを有し、DフリップフロップがSET1信号を保持した場合には、Dフリップフロップとストップパルスジェネレーター22との接続を切る。また、保持回路25は、DフリップフロップがSET1信号を保持した場合には、DフリップフロップにSTOP1信号を入力する回路部分をLowレベルに固定する。また、保持回路25は、Inst_T1、net_ini1を介してINIT信号を受信した場合には、Dフリップフロップの状態をリセットする。
図6は、実施例1に係る保持回路25を説明するための図である。図6に示すように、保持回路25は、ORゲートであるInst_R1、ANDゲートであるInst_R2、DフリップフロップであるInst_R3、NOTゲートであるInst_R4を有する。また、保持回路25は、遅延素子であるInst_R5、Inst_R8、Inst_R10を有する。
また、保持回路25は、P型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)であるInst_R6、N型MOSFETであるInst_R7、R11を有する。ここで、Inst_R3は、図7に示すように、NANDゲートを組み合わせたDフリップフロップである。なお、図7は、Dフリップフロップの回路例を説明するための図である。
以下、具体例を用いて、保持回路25の動作を説明する。例えば、保持回路25は、DelayCell#1からSET1信号を受信する。ここで、SET1信号は、論理値がLowレベルからHighレベルを経由してLowレベルへと遷移する信号である。また、INIT信号にはLowレベルの信号が入力されており、DフリップフロップInst_R3の出力値は、Lowレベルにリセットされているものとする。
INIT信号にLowレベルの信号が入力されている場合には、NOTゲートであるInst_R4を介して、Highレベルの信号がInst_R2の一方の入力端子に入力される。このため、Inst_R2は、INIT信号がLowレベルであり、かつ、保持回路25がSET1信号としてHighレベルの信号を受信した場合には、net_R2を介して、DフリップフロップであるInst_R3のD端子にHighレベルの信号が入力される。
ここで、DフリップフロップInst_R3の出力値がLowである場合、P型トランジスタInst_R6は導通状態となっている。そのため、ストップパルスジェネレーター22からのSTOP1信号は、net_R5を介して、STOP1信号がORゲートInst_R1の一方の入力端子に伝達される。ORゲートInst_R1のもう一方の入力端子には、INIT信号としてLowレベルの信号が入力されているので、STOP1信号がInst_R6及びInst_R1を介してnet_R6に伝達される。
このため、Inst_R1は、保持回路にINIT信号がLowレベルであり、かつ、STOP1信号がLowレベルからHighレベルに変化した場合には、net_R6を介して、Inst_R3のCK(CLOCK:クロック)端子に入力される信号がLowレベルからHighレベルに変化する。この結果、Inst_R3は、D端子入力されていたHighレベル信号を取り込み、出力端子QをHighレベルにセットする。DフリップフロップInst_R3のQ端子出力のHighレベルの信号は、Xretention1信号を介してScanLatch#1へ送信される。
つまり、Inst_R3は、CK端子にHighレベルの電圧が印加されたことをトリガとして、D端子に入力された信号を保持し、保持した信号をXretention1信号としてScanLatch#1へ出力するDフリップフロップである。
また、Inst_R3は、Inst_R8とnet_R7とを介して、Inst_R6にXretention1信号を出力する。そのため、DフリップフロップであるInst_R3のQ端子出力がHighにセットされると、net_R7がHighレベルになるため、P型MOSFETであるInst_R6は非導通となる。
つまり、Inst_R6は、Inst_R3のQ端子出力がLowレベルに固定されている場合には、導通状態となり、STOP1信号をnet_R5、および、ORゲートであるInst_R1へ伝達させる。また、SET1信号がHighレベルになった場合には、InstR_3がQ端子出力の信号をHighレベルにセットするので、net_R7がHighレベルとなる。
この結果、P型MOSFETであるInst_R6は、非導通となり、STOP1信号がnet_R5を介してInst_R1に入力されないようにする。このため、Inst_R3は、CK端子にHighレベルの電圧が印加されなくなるので、論理値がHighレベルのXretention1信号を保持する。
また、Inst_R3は、Xretention1信号をInst_R8、net_R7、Inst_R10を介して、Inst_R11へ送信する。すると、N型MOSFETであるInst_R11がnet_R5とグランドとを接続し、net_R5の電位を0Vに固定する。その結果、Inst_R1の出力がLowレベルに固定されるため、Inst_R3は、HighレベルのXretention1信号を保持し続ける。
このように、遅延情報保持部24は、各保持回路25~27のDフリップフロップがSET1~X信号を保持した場合には、Dフリップフロップとストップパルスジェネレーター22との接続を遮断させるとともに、Xstop信号をDフリップフロップへ入力する回路部分をLowレベルに固定する。このため、各保持回路25~27は、ノイズの影響を受けて、DフリップフロップにXstop信号を入力する回路部分がHighレベルの電圧を生じさせることを防ぐことができる。結果として、遅延測定回路20は、Dフリップフロップに保持されたディレイの情報を適切に保持しつづけることができる。
また、INIT信号としてHighレベルの信号が保持回路25に入力された場合には、NOTゲートであるInst_R4を介して、Lowレベルの信号がInst_R2の一方の入力端子に入力される。その結果、ANDゲートInst_R2の出力はLowとなり、DフリップフロップInst_R3のD端子にはLowレベルの信号が入力される。一方、INIT信号としてHighレベルの信号が入力された場合、受信したINIT信号はInst_R5、Inst_R9を介してInst_R1の一方の入力端子に入力する。
ここで、HighレベルのINIT信号は、net_R7を介してN型トランジスタInst_R7のゲートに入力され、N型トランジスタInst_R7が導通する。その結果、net_R5とグランドが接続され、ORゲートInst_R1の他方の端子はLowレベルに固定される。前述の通り、INIT信号としてHighレベルの信号が入力されると、Inst_R3のD端子にLowレベルの信号が入力されるが、これと並行して、Inst_R5、Inst_R9、Inst_R1を介してInst_R3のCK端子にHighレベルの信号が入力される。ここで、バッファInst_R5及びInst_R9によりInst_R3のCK端子への信号の伝達を遅らせることにより、Inst_R3のD端子がLowになった後に、Inst_R3のCK端子をHighレベルに変化させることができる。
このため、保持回路25は、INIT信号にHighレベルの信号が入力された場合には、SET1信号の値に係らず、Inst_R3のD端子に印加する電圧値を論理値がLowレベルとなる電圧に遷移させ、CK端子に印加する電圧を論理値がHighレベルとなるように遷移させる。そして、Inst_R3は、D端子に入力されたLowレベルの値を取り込む。つまり、保持回路25は、INIT信号を受信した場合には、SET1信号やSTOP1信号の値に係らず、Inst_R3の状態をリセットする。
このように、遅延測定回路20は、複数の保持回路25~27を有する。また、保持回路25は、SET1信号を受信した後にSTOP1信号を受信した場合には、SET1信号を保持し、保持したSET1信号をXretention1信号としてScanLatch#1へ出力する。このため、チップ1は、ScanLatch#1に保持されたXretention1信号に基づいて、Xset信号が生成されてからXstop信号が生成されるまでの間に、Xset信号がDelayCell#1を通過したか否かを判別することができる。
また、他の保持回路26~27も、保持回路25と同様の処理を実行する。そして、各保持回路26~27は、Xretention2~X信号を各ScanLatch#2~Xへ出力する。つまり、遅延測定回路20は、Xset信号が出力されてからXstop信号が出力されるまでの間に、Xset信号がいくつのDelayCellを通過したかを示すXretention1~x信号を各ScanLatch#1~Xに出力する。
ここで、一つのDelayCellがXset信号を遅延させる時間は、リングオシレーター2のROSC―OUTから求めることができる。この結果、各ScanLatch#1~Xに保持された各Xretention1~x信号の論理値がHighレベルであるか、Lowレベルであるかに基づいて、信号が被測定回路13を伝播する時間を正確に測定することができる。
ここで、被測定回路13の遅延特性は、電源ノイズやクロストークノイズ等の影響を受けることで、刻々と変化する。つまり、被測定回路13のワーストディレイは、その時々によって変化する。
例えば、図8は、被測定回路の遅延特性の変化を説明するための図である。図8に示す例では、被測定回路13は、1回目の測定時において、4つ目までのフリップフロップにXset信号が伝達するまで信号を遅延させた。また、被測定回路13は、2回目の測定時において、6つ目までのフリップフロップにXset信号が伝達するまで信号を遅延させた。また、被測定回路13は、3回目の測定時において、3つ目までのフリップフロップにXset信号が伝達するまで信号を遅延させた。
このような例において、従来の遅延測定回路は、連続して被測定回路の遅延特性を測定した場合には、最新の測定結果である3回目の測定結果のみを保持する。このため、従来の遅延測定回路は、被測定回路のワーストディレイである2回目の測定結果を出力することができない。
一方、実施例1に係る各保持回路25~27は、フリップフロップがSET信号を保持した場合には、STOP信号をフリップフロップに伝達する経路を遮断させる。つまり、各保持回路25~27は、遅延測定回路20が被測定回路13の遅延特性を連続して測定した際に、一度でもSET信号をSTOP信号よりも先に受信した場合には、Xretention信号を保持し続ける。
このため、図8に示す例では、遅延測定回路20は、被測定回路13の遅延特性を連続して測定した場合には、図8に示す2回目の測定結果を保持し続ける。この結果、チップ1は、被測定回路13の遅延特性を連続して測定した場合には、被測定回路13のワーストディレイを適切に測定することができる。
また、利用者は、従来の遅延測定回路を用いて被測定回路の遅延特性を測定した場合には、ワーストディレイを適切に測定することができないので、ディレイマージンを過剰に見積もる場合がある。しかし、遅延測定回路20は、被測定回路13のワーストディレイを適切に測定することができるので、ディレイマージンの過剰な見積もりを防ぐことができる。
また、Inst_R6がnet_R5を遮断させた場合には、net_R5の電位がノイズの影響を受けて不安定となる場合がある。このような場合には、net_R5の電位がHighレベルへと遷移し、Inst_R3のCK端子に所定の閾値よりも高い電圧を印加し、Inst_R3がnet_R2の電位を新たに保持してしまう。
そこで、保持回路25は、Inst_R3がSET1信号を保持した場合には、Inst_R3にSTOP1信号を伝達する配線を断線させるとともに、net_R5とアースとを接続し、net_R5の電位を0Vに固定する。このため、保持回路25は、net_R5の電圧値がHighレベルとなるのを防ぐことができる。
結果として、保持回路25は、Dフリップフロップに保持した情報を適切に保持し続けることができる。なお、Inst_R6が配線を断線させてから、net_R5が0Vに固定されるまでは、Inst_R10のディレイ分だけnet_R5が不安定となるものの、その時間は十分に短いため、実動作に影響はない。
[遅延測定回路の動作の流れ]
次に、図を用いて、実施例1に係る遅延測定回路20の動作の流れについて説明する。まず、図9を用いて、遅延測定回路20が有する各部23~27を初期化する動作を説明する。なお、図9は、実施例1に係る遅延測定回路20の初期化を説明するためのタイムチャートである。なお、図9に示すタイムチャートでは、SET1信号、STOP1信号、INIT信号、net_R1~net_R7、Xretention1信号の値がHighレベルであるかLowレベルであるかを示すものとする。
次に、図を用いて、実施例1に係る遅延測定回路20の動作の流れについて説明する。まず、図9を用いて、遅延測定回路20が有する各部23~27を初期化する動作を説明する。なお、図9は、実施例1に係る遅延測定回路20の初期化を説明するためのタイムチャートである。なお、図9に示すタイムチャートでは、SET1信号、STOP1信号、INIT信号、net_R1~net_R7、Xretention1信号の値がHighレベルであるかLowレベルであるかを示すものとする。
例えば、図9中の実線で示すように、保持回路25は、INIT信号として、Highレベルの電圧を印加された場合には、Inst_R4によってLowレベルに反転させた電圧をInst_R2に印加する。このため、保持回路25は、net_R2を介して、Inst_R3のD端子にLowレベルの電圧を印加する。また、保持回路25は、INIT信号としてHighレベルの信号を受信した場合には、受信したINIT信号をInst_R5とInst_R9とを用いて遅延させる。そして、保持回路25は、遅延させたINIT信号をInst_R1に入力する。
その後、保持回路25は、net_R6を介して、Inst_R3のCK端子に遅延させたINIT信号を入力する。つまり、保持回路25は、Inst_R3のCK端子にHighレベルの電圧を印加する。この結果、Inst_R3は、D端子のLowレベルを保持するので、Xretention1信号の値がLowレベルとなる。つまり、保持回路25は、INIT信号を受信した場合には、Inst_R3の状態をリセットする。
ここで、保持回路25は、Inst_R5とInst_R9とを用いて、受信したINIT信号を遅延させ、遅延させたINIT信号をトリガ信号としてInit_R3に入力する。このため、保持回路25は、INIT信号を受信した場合に、Inst_R4によって反転されたINIT信号がInst_R3のD端子へ入力される前に、トリガ信号がInst_R3のCK端子に入力されることを防止する。
次に、図10を用いて、保持回路25がSET1信号を保持し、Xretention1信号を出力する動作を説明する。なお、図10は、実施例1に係る保持回路がSET信号を保持する処理を説明するためのタイムチャートである。図10に示す例では、INIT信号、Asignal1~2信号、Xset信号、Xstop信号、SET1信号、SETX信号、net_R2、net_R5~net_R7、Xretention1信号の値がHighレベルであるか、Lowレベルであるかを示すものとする。
図10に示す例では、セットパルスジェネレーター21は、Asignal1信号を受信した場合には、所定の波形を有するXset信号を出力する。その後、保持回路25は、DelayCell#1によって遅延されたXset信号であるSET1信号を受信した場合には、net_R2を介して、Inst_R3のD端子にHighレベルの電圧を印加する。
また、ストップパルスジェネレーター22は、Asignal2信号を受信した場合には、所定の波形を有するXstop信号を出力する。すると、保持回路25は、net_R5とnet_R6とを介して、Inst_R3のCK端子にHighレベルの電圧を印加する。このため、Inst_R3のQ端子出力には、D端子のHighレベル信号がセットされ、Highレベルの値を有するXretention1信号を出力する。
また、保持回路25は、Inst_R8とInst_R10とを用いて、遅延させたXretention1信号をInst_R6とInst_R11に入力し、net_R5の電位をグランドに落とす。このため、保持回路25は、新たなSTOP1信号が入力された場合にも、Inst_R3のCK端子にHighレベルの電圧を印加しないので、Inst_R3の値を適切に保持することができる。
次に、図11を用いて、保持回路25がXretention1の出力を保持する動作について説明する。なお、図11は、取り込んだ信号を保持し続ける処理を説明するためのタイムチャートである。図11に示す例では、INIT信号、Asignal1~2信号、Xset信号、Xstop信号、SET1信号、SETX信号、net_R2、net_R5~net_R7、Xretention1信号の値がHighレベルであるか、Lowレベルであるかを示すものとする。また、保持回路25がSET1信号を取り込む処理については、図10と同様の処理であるため、説明を省略する。
例えば、図11に示す例では、Asignal2信号がHighレベルからLowレベルへと遷移するエッジによって新たなXstop信号が生成される。このような場合には、保持回路25は、STOP1信号を受信する。しかし、保持回路25は、Inst_R3とストップパルスジェネレーター22との接続を断線させるとともに、net_R5をグランドと接続している。このため、保持回路25は、Inst_R3のCK端子にHighレベルの電圧を印加せず、Inst_R3の値を保持し続ける。このため、保持回路25は、Xretention1信号をHighレベルに保ち続けることができる。
また、保持回路25は、新たなAsignal1信号が出力され、新たなSET1信号を受信した場合にも、Inst_R3にトリガ信号を入力することがないので、Inst_R3の値を保持し続ける。このため、保持回路25は、Xretention1信号をHighレベルに保ち続けることができる。また、保持回路26~27も、SET2~X信号をSTOP2~X信号よりも先に受信した場合には、保持回路25と同様の動作を行うので、Xretention2~x信号をHighレベルに保ち続けることができる。結果として、チップ1は、被測定回路13のワーストディレイを保持することができる。
[実施例1の効果]
上述したように、実施例1に係る遅延測定回路20は、被測定回路13に入力されるAsignal1信号の論理値が変化した場合には、変化の正負に係らず、所定の波形を有するXset信号を生成するセットパルスジェネレーター21を有する。また、遅延測定回路20は、被測定回路13から出力されるAsignal2信号の論理値が変化した場合には、変化の正負に係らず、所定の波形を有するXstop信号を生成するストップパルスジェネレーター22を有する。
上述したように、実施例1に係る遅延測定回路20は、被測定回路13に入力されるAsignal1信号の論理値が変化した場合には、変化の正負に係らず、所定の波形を有するXset信号を生成するセットパルスジェネレーター21を有する。また、遅延測定回路20は、被測定回路13から出力されるAsignal2信号の論理値が変化した場合には、変化の正負に係らず、所定の波形を有するXstop信号を生成するストップパルスジェネレーター22を有する。
また、遅延測定回路20は、Xset信号を遅延される複数のDelayCell#1~#xを有する。そして、遅延測定回路20は、Xset信号が生成されてからXstop信号が生成されるまでの間、各DelayCell#1~#xから出力されたXset信号を個別に取り込んで保持する遅延情報保持部24を有する。
このため、遅延測定回路20は、被測定回路13に入力される信号の波形に係らず、被測定回路13の遅延特性を測定することができる。つまり、遅延測定回路20は、被測定回路13が入力された波形ごとに異なる遅延特性を有する場合にも、適切に遅延特性を測定することができる。このため、遅延測定回路20は、被測定回路13のワーストディレイを適切に測定することができる。
また、セットパルスジェネレーター21は、Asignal1信号の論理値がHighレベルからLowレベルに遷移した場合、又は、Asignal1信号の論理値がLowレベルからHighレベルに遷移した場合には、所定の波形を有するXset信号を出力する。また、ストップパルスジェネレーター22は、Asignal2信号の論理値がHighレベルからLowレベルに遷移した場合、又は、Asignal2信号の論理値がLowレベルからHighレベルに遷移した場合には、所定の波形を有するXstop信号を出力する。
このため、遅延測定回路20は、被測定回路13に入力される信号の論理値がLowレベルからHighレベルに遷移する信号のみならず、HighレベルからLowレベルに遷移する場合にも、被測定回路13のワーストディレイを適切に測定することができる。
また、遅延測定回路20は、複数の保持回路25~27を有する。また、各保持回路25~27は、それぞれ異なるDelayCell#1~#xから出力されたSET信号を受信するとともに、Xstop信号を受信するDフリップフロップを有する。そして、各保持回路25~27が有するDフリップフロップは、それぞれ異なるDelayCell#1~#xから出力されたSET信号を受信した後でXstop信号を受信した場合には、受信したSET信号を保持する。このため、遅延測定回路20は、被測定回路13の遅延特性を連続して測定した際に、被測定回路13が発生させるワーストディレイの情報を保持し続けることができる。
また、各保持回路25~27は、DフリップフロップがSET信号を保持した場合には、Dフリップフロップとストップパルスジェネレーター22とを接続する経路を遮断させると共に、DフリップフロップにXstop信号を入力する配線部分の電圧値をグランド、すなわちLowレベルに落とす。このため、遅延測定回路20は、ノイズの影響を受けて、DフリップフロップにXstop信号を入力する回路部分がHighレベルの電圧を生じさせることを防ぐことができる。結果として、遅延測定回路20は、Dフリップフロップに保持されたディレイの情報を適切に保持しつづけることができる。
これまで本発明の実施例について説明したが実施例は、上述した実施例以外にも様々な異なる形態にて実施されてよいものである。そこで、以下では実施例2として本発明に含まれる他の実施例を説明する。
(1)回路構成について
実施例1に係る遅延測定回路20は、図2に示す回路を有していた。しかし、実施例はこれに限定されるものではなく、同様の機能を有する他の回路構成を有する遅延測定回路でもよい。また、実施例1に係るチップ1は、測定部10とは別にリングオシレーター2を有していた。しかし、実施例は、これに限定されるものではなく、リングオシレーター2と測定部10とは、それぞれ独立した回路であってもよい。
実施例1に係る遅延測定回路20は、図2に示す回路を有していた。しかし、実施例はこれに限定されるものではなく、同様の機能を有する他の回路構成を有する遅延測定回路でもよい。また、実施例1に係るチップ1は、測定部10とは別にリングオシレーター2を有していた。しかし、実施例は、これに限定されるものではなく、リングオシレーター2と測定部10とは、それぞれ独立した回路であってもよい。
また、測定部10は、被測定回路13の遅延特性を測定するだけの独立したチップ1に搭載されていた。しかし、実施例はこれに限定されるものではなく、例えば、測定部10は、DVFS(Dynamic Voltage and Frequency Scaling)等の技術が適用されたチップに搭載され、動的電圧制御が行なわれる度に被測定回路13が実際に動作する際の遅延特性を測定してもよい。この場合、保持回路26~27で保持された各Xretention1~x信号の値をチップ1内部のバス(不図示)を介してチップ1内部のCPU(Central Processing Unit)から読み出す構成としてもよい。
(2)DelayCellの数について
実施例1に係る遅延測定回路20は、複数のDelayCell#1~#xを有していた。しかし、実施例は、これに限定されるものではなく、任意の数のDelayCellを有する遅延測定回路であってもよい。また、遅延測定回路20は、Xset信号を受信した場合には、受信したXset信号を所定の時間間隔で、各保持回路25~26に順次送信する遅延部を有してもよい。
実施例1に係る遅延測定回路20は、複数のDelayCell#1~#xを有していた。しかし、実施例は、これに限定されるものではなく、任意の数のDelayCellを有する遅延測定回路であってもよい。また、遅延測定回路20は、Xset信号を受信した場合には、受信したXset信号を所定の時間間隔で、各保持回路25~26に順次送信する遅延部を有してもよい。
(3)Inst_R11によるnet_R5の電位の固定について
実施例1に係るInst_R11は、Inst_R3がQ端子出力をHighレベルに固定した場合には、net_R5とグランドとを導通させることでnet_R5の電位を0Vに固定していた。しかし、実施例はこれに限定されるものではなく、net_R5の電位をLowレベルと判断される程度の電位に固定することによって、Inst_R1からInst_R3のCK端子にHighレベルの信号が入力されることを防いでもよい。
実施例1に係るInst_R11は、Inst_R3がQ端子出力をHighレベルに固定した場合には、net_R5とグランドとを導通させることでnet_R5の電位を0Vに固定していた。しかし、実施例はこれに限定されるものではなく、net_R5の電位をLowレベルと判断される程度の電位に固定することによって、Inst_R1からInst_R3のCK端子にHighレベルの信号が入力されることを防いでもよい。
1 チップ
2 リングオシレーター
10 測定部
11 ラッチ
12 ラッチ
13 被測定回路
20 遅延測定回路
21 セットパルスジェネレーター
22 ストップパルスジェネレーター
23 遅延部
24 遅延情報保持部
25 保持回路
26 保持回路
27 保持回路
2 リングオシレーター
10 測定部
11 ラッチ
12 ラッチ
13 被測定回路
20 遅延測定回路
21 セットパルスジェネレーター
22 ストップパルスジェネレーター
23 遅延部
24 遅延情報保持部
25 保持回路
26 保持回路
27 保持回路
Claims (6)
- 入力される信号と出力される信号とが一対一で対応する被測定回路に入力されている信号の値が変化した場合に、第一トリガ信号を生成する第一トリガ信号生成部と、
前記被測定回路から出力されている信号の値が変化した場合に、第二トリガ信号を生成する第二トリガ信号生成部と、
前記第一トリガ信号生成部によって生成された第一トリガ信号を遅延させる複数の遅延素子を直列に接続した遅延部と、
前記第一トリガ信号生成部によって前記第一トリガ信号が生成されてから、前記第二トリガ信号生成部によって前記第二トリガ信号が生成されるまでの間、前記遅延部が有する各遅延素子から出力された第一トリガ信号を個別に取り込んで保持する遅延情報保持部と
を有することを特徴とする遅延測定回路。 - 前記第一トリガ信号生成部は、前記被測定回路に入力されている信号の値がHighからLowに遷移した場合、又は、当該信号の値がLowからHighに遷移した場合には、前記第一トリガ信号を生成し、
前記第二トリガ信号生成部は、前記被測定回路から出力されている信号の値がHighからLowに遷移した場合、又は、当該信号の値がLowからHighに遷移した場合には、前記第二トリガ信号を生成することを特徴とする請求項1に記載の遅延測定回路。 - 前記遅延情報保持部は、それぞれ異なる遅延素子から出力された第一トリガ信号を、前記第二トリガ信号生成部によって生成された前記第二トリガ信号をトリガとして保持する複数のフリップフロップを有する
ことを特徴とする請求項1~2に記載の遅延測定回路。 - 前記遅延情報保持部は、前記フリップフロップが前記第一トリガ信号を保持した場合には、該フリップフロップと前記第二トリガ信号生成部との接続を遮断させるとともに、当該フリップフロップに前記第二トリガ信号を入力する回路部分の電圧値をLowレベルに固定することを特徴とする請求項3に記載の遅延測定回路。
- 入力された信号を遅延させる複数の遅延素子を直列に接続した遅延回路と、
入力される信号と出力される信号とが一対一で対応する被測定回路および前記遅延回路に対して、所定の波形を有するトリガ信号を入力する信号入力回路と、
前記信号入力回路によってトリガ信号が入力されてから、前記被測定回路が遅延させたトリガ信号を出力するまでの間、前記遅延回路が有する遅延素子が出力した信号を個別に取り込むとともに、前記遅延素子が出力した信号を取り込んだ場合には、前記被測定回路から新たなトリガ信号が出力された場合にも、当該信号の値を保持する記憶素子を複数有する遅延情報保持部と、
を有することを特徴とする遅延測定回路。 - 入力される信号と出力される信号とが一対一で対応する被測定回路の遅延特性を測定する装置によって実行される方法であって
前記被測定回路に入力される信号の値が変化した場合には、第一トリガ信号を生成し、
前記被測定回路から出力されている信号の値が変化した場合には、第二トリガ信号を生成し、
入力された第一トリガ信号を遅延させる複数の遅延素子を直列に接続した遅延装置に前記第一トリガ信号を入力し、前記第一トリガ信号が生成されてから前記第二トリガ信号が生成されるまでの間、前記遅延装置が有する各遅延素子から出力された第一トリガ信号を個別に取り込んで保持する遅延測定方法。
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- 2013-04-30 US US13/873,508 patent/US8624649B2/en not_active Expired - Fee Related
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