JP2007171060A - 動作モード設定回路、動作モード設定回路を有するlsi、及び動作モード設定方法 - Google Patents
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Abstract
【課題】専用のテストモード設定端子を設けずに、一般的な用途の端子を使用してLSIのテストモード/通常動作モードを設定できる動作モード設定回路を提供する。
【解決手段】論理回路110aは、システムリセット時、モード端子TA1を介して入力されるモード信号と、システムリセット信号を1クロック遅延した信号とに基づいて、AND演算を行う。論理回路110aは、前記システムリセット信号に応答して所定期間Tdm、通常動作モードを示す信号を出力し、前記所定期間Tdm後、前記入力されたモード信号の値を出力する。このモード信号は、セレクタ109a及びフィリップフロップ108aにより保持され、LSI本体部200に出力される。
【選択図】 図2
【解決手段】論理回路110aは、システムリセット時、モード端子TA1を介して入力されるモード信号と、システムリセット信号を1クロック遅延した信号とに基づいて、AND演算を行う。論理回路110aは、前記システムリセット信号に応答して所定期間Tdm、通常動作モードを示す信号を出力し、前記所定期間Tdm後、前記入力されたモード信号の値を出力する。このモード信号は、セレクタ109a及びフィリップフロップ108aにより保持され、LSI本体部200に出力される。
【選択図】 図2
Description
本発明は、テストモード専用端子を設けることなく、LSIの動作テストを行う技術に関する。
MPU(microprocessor unit)、メモリ等のLSI(large scale integrated circuit)は、製品として出荷する前に、その動作テストが詳細に行われる。この動作テストは、LSIをテストモードに設定し、LSIを構成する各回路ブロックについて行われる。
テストモードでは一般に、外部接続端子の入出力状態が、通常モードとは大幅に異なる設定となっている。LSIをテストモードにするには、例えばテストモード設定用の専用端子が用いられる。この専用端子をH(high)レベル電圧又はL(low)レベル電圧にすることによって、テストモード/通常動作モードが設定される。
LSIの機能は近年、益々増加しており、それに伴ってLSIに設けられる端子の数が増加している。従って、LSIの動作テストにのみ必要となるテストモード端子を設けずに、LSIをテストモードに設定する技術が、例えば下記特許文献1に開示されている。この特許文献1では、通常動作に使用される端子が、テストモード設定用端子として用いられる。
特開2003−273232号
上記特許文献1の場合、テストモード設定用端子として使用できる端子は、例えばマイコンのリセット時の起動プログラムを選択する端子のように、特定用途の端子に限られている。
本発明は、専用のテストモード設定端子を設けずに、一般的な用途の端子を使用してLSIのテストモード/通常動作モードを設定できる動作モード設定回路を提供することを目的としている。
LSIの動作モードを設定し、該LSIと同一チップ内に設けられるモード設定回路であって、システムリセット信号を、クロック信号の1サイクル分遅延する第1遅延回路と、システムリセット信号を、クロック信号の2サイクル分遅延する第2遅延回路と、
システムリセット時、通常動作モード及びテストモードの一方のモードを示すモード信号を入力するモード端子と、前記モード端子を介して入力される前記モード信号と、前記第1遅延回路に入力されるシステムリセット信号とに基づいて、論理演算を行う論理回路と、前記システムリセット信号と前記第2遅延回路の出力信号に基づいて、前記モード端子の入出力を設定する設定回路と、第1及び第2入力端子を有し、前記第1入力端子には前記論理回路の出力信号が入力され、前記第1遅延回路の出力信号に基づいて、前記第1及び第2入力端子に入力された信号の一方を選択する選択回路と、前記選択回路により選択された信号を、前記クロック信号に基づいて保持し、保持した信号を前記選択回路の第2入力端子に供給すると共にモード信号としてLSI本体に提供する保持回路とを具備する。
システムリセット時、通常動作モード及びテストモードの一方のモードを示すモード信号を入力するモード端子と、前記モード端子を介して入力される前記モード信号と、前記第1遅延回路に入力されるシステムリセット信号とに基づいて、論理演算を行う論理回路と、前記システムリセット信号と前記第2遅延回路の出力信号に基づいて、前記モード端子の入出力を設定する設定回路と、第1及び第2入力端子を有し、前記第1入力端子には前記論理回路の出力信号が入力され、前記第1遅延回路の出力信号に基づいて、前記第1及び第2入力端子に入力された信号の一方を選択する選択回路と、前記選択回路により選択された信号を、前記クロック信号に基づいて保持し、保持した信号を前記選択回路の第2入力端子に供給すると共にモード信号としてLSI本体に提供する保持回路とを具備する。
専用のテストモード設定端子を設けずに、一般的な用途の端子を使用してLSIのテストモード/通常動作モードを設定できるLSI動作モード設定回路が提供される。
以下、図面を参照して本発明の実施の形態を説明する。
図1は本発明によるLSI動作モード設定回路100の構成を示すブロック図である。このLSIテストモード設定回路100は、LSI300内に設けられる回路であって、例えばLSI本体部200と共に1チップ上に設けられる。LSI本体部としては、MPU、メモリ等の集積回路である。
信号群Aは通常動作時に端子群TG(A1〜An)から出力される信号、又はシステムリセット信号RSTがアクティブレベルのとき、つまりシステムリセット時にチップ外部から端子群TGに入力される動作モード設定入力信号(後述される)を示す。尚、図1では、LSI300のLSI本体部200に接続される他の外部端子は省略されている。
端子群TGの端子TA1〜TAnに関して、バッファ111a〜111n、セレクタ109a〜109n、及びフリップフロップ(FF)108a〜108nがそれぞれ設けられる。このうち、端子TA1、TA2に関しては更に、論理回路110a、110bが設けられている。バッファ111a〜111nには、LSI本体部200から信号LSa〜LSnがそれぞれ直接入力される。
端子102はシステムリセット信号RSTの入力端子、端子103はシステムクロック信号CLKの入力端子である。システムリセット信号RSTは、本実施例ではLow activeの信号として説明する。
チャタリング/グリッジ除去回路104は、システムリセット信号RSTのチャタリングやグリッジ等の不安定電位を除去するための回路である。チャタリング/グリッジ除去回路104は、入力されるシステムリセット信号RSTの電位レベル(H/L)が所定クロック期間連続して同一の場合、そのレベルを出力する。またチャタリング/グリッジ除去回路104は、クロック信号CLKに同期したシステムリセット信号を発生する。チャタリング/グリッジ除去回路104の動作をリセットの同期化と呼ぶ。
フリップフロップ106は、システムクロック信号CLKの立ち上がりエッジで、チャタリング/グリッジ除去回路104の出力信号#201を保持し、保持した信号を出力する。フリップフロップ107は、システムクロック信号CLKの立ち上がりエッジでフリップフロップの出力信号#202を保持し、保持した信号を出力する。従って、フリップフロップ106はチャタリング/グリッジ除去回路104により同期化されたシステムリセット信号#201の1クロックサイクル遅延の信号を発生し、フリップフロップ107は、システムリセット信号#201の2クロックサイクル遅延の信号#203を発生する。
NAND回路105は、チャタリング/グリッジ除去回路104の出力信号#201とフリップフロップ107の出力信号#203が共にHレベルのとき、出力信号#204としてLレベル信号を発生する。NAND回路105の出力信号#204がHレベルのとき、バッファ111a〜111nの出力端子はハイインピーダンスとなる。つまりNAND回路105は、端子TA1〜TAnの入出力方向を制御する。
論理回路110a、110bは組み合わせ回路であって、各LSIの仕様に応じて論理及び使用する数が決定される。本実施例では、論理回路110a、110bはAND回路に相当する。つまり論理回路110aは、入力信号#201がHレベルのとき、入力信号#205の値をそのまま出力する。論理回路110bの動作は、論理回路110aと同様である。
セレクタ109a〜109nは、リセット時(信号#203がLレベル時)に入力A側の信号(動作モード設定信号)を選択し、リセット解除後は入力B側の信号(フリップフロップ108a〜108nに保持された信号)を選択する。フリップフロップ108a〜108nは、後述するようにセレクタ109a〜109nにより選択された動作モードを保持するために設けられている。
図2(A)は、本発明の基本動作を説明するために、図1のLSI動作モード設定回路100の要部構成を抽出して示す回路ブロック図である。図2(B)は図2(A)の特定信号(#201〜#204)の波形を示すタイミングチャートである。図2(A)には示されていない端子TA2についての回路要素111b、110b、109b、108bは、回路要素111a、110a、109a、108aと同様に動作する。従って、これら回路要素111b、110b、109b、108bの動作説明は、以下の説明において省略する。
信号#201は同期化されたシステムリセット信号であり、図2(B)では時刻t1〜t3の期間Lレベルとなっている。信号#202、#203は、信号#201をそれぞれ1サイクル遅延、2サイクル遅延した信号である。信号#204は信号#201と#203のNAND論理演算した信号であって、この信号#204がHレベルの期間(t1〜t5)、端子群TGはモード設定信号の入力状態になる。
信号#202がLレベルの期間Tmcに動作モードが更新可能になる。具体的には、信号#202がLレベルの期間Tmc(t2〜t4)にセレクタ109aの入力A側が選択される。このとき、信号群A中の信号MA1は論理回路110aにより演算処理され、演算結果がセレクタ109aを通りフリップフロップ108aに入力される。信号#202がHレベルの期間、セレクタ109aの入力B側が選択される。
本実施例の特徴は、セレクタ109aの選択制御信号#202がHレベルになるタイミングt4が、論理回路110aの一方の入力信号#201が時刻t3でHレベルに変化してから1サイクル後であるという点である。
論理回路110aは本実施例ではAND論理に設定されているので、信号#201がLレベルの期間(t1〜t3)、論理回路110aは必ずLレベルを出力する。時刻t3で、信号#201がHレベルとなると、論理回路110aは入力信号MA1のレベルと同一のレベルの信号を出力する。時刻t4で信号#202はHレベルとなるが、同時にその時点までにセレクタ109aが選択(出力)していた値が、フリップフロップ108aにより保持される。それ以降、フリップフロップ108aが出力する値は、セレクタ109aを介してフリップフロップ108aにフィードバックされ、システムリセット信号RSTがアクティブレベルになるまでは、時刻t4で保持したレベルが継続してフリップフロップ108aから出力される。
図3は、LSI300に設定された動作モードの1例を示す図である。
動作モード番号0〜nのモードは、ユーザが使用できる通常動作モードであって、上位2ビットつまり端子MA1、MA2が共に0に設定されている。ユーザは所望の動作モードを決定して、該動作モードに対応する端子TA1〜TAnに接続されるボード上の配線を抵抗素子を用いてプルアップ又はプルダウンする。例えば、動作モード番号0にLSI300を設定したい場合は図4のように、端子TA1〜TAnに接続される全ての配線パターンを抵抗素子を介してGNDに接続する。又、動作モード番号1にLSI300を設定したい場合は、端子TAnに接続される配線パターンを抵抗素子を介して電源に接続し、他の端子TA1〜TAn−1に接続される配線パターンを抵抗素子を介してGNDに接続する。
動作モード番号n+1〜n+pのモードは、LSIの設計者が使用するテストモードであって、上位2ビットつまり端子MA1、MA2の一方又は両方が1に設定される。このテストモードにおける動作は、製品仕様書には何ら説明されておらず、非公開な動作である。設計者は所望のテストモードを決定し、該テストモードに対応する信号を端子TA1〜TAnに、システムリセット中に供給する。
図1及び図2の説明に戻る。信号#201がLレベルの間(t1〜t3)、論理回路110a、110bにより、モード設定入力信号の上位2ビットが通常動作モード(0,0)に固定される。つまり、例え信号群Aとしてテストモードを示す信号(上位2ビットに1が含まれる信号)が入力されている場合でも、論理回路110a、110bは共に0を出力する。この結果、期間Tdm(t2〜t3)に、フリップフロップ108a〜108nは、通常動作モード中の任意のモードをLSI本体部200に出力する。
次の期間Ttm(t3〜t4)は、信号#201がHレベルで、#202がLレベルであるから、セレクタ109a、109bは、端子TA1、TA2に入力されている信号MA1、MA2の値をそのまま出力する。つまり期間Ttm(t3〜t4)中、フリップフロップ108a〜108nは、信号群Aとして入力された動作モード(本来の動作モード)をそのまま出力する。この本来の動作モードは、前述したようにシステムリセット信号が後にアクティブレベルになるまで、セレクタ109a〜109n及びフリップフロップ108a〜108nにより保持される。
次に、図3に示した各種動作モードについて説明する。
動作モード番号0〜nのモードは、前述したようにユーザが使用する動作モードであって、兼用ピンなども公開(例えば製品仕様書に明記)されている通常動作モードである。ここで兼用ピンとは、各種動作モードで兼用される端子であって、設定された動作モードに応じて入力端子又は出力端子として機能する。
動作モード番号n+1〜n+mのモードは、LSIが回路基板に搭載され、製品仕様書に示される動作をテストするための実動作テストモードであり、前述したようにLSIの設計者が使用するモードである。このモードにおける兼用ピンや動作周波数は非公開となっている。
動作モード番号n+m+1〜n+pのモードは、LSIが単体でテストされるチップテストモードであって、このモードもLSIの設計者が使用するモードである。このモードでは、LSIを構成する各機能ブロックが個別にテストされる。
従来、動作モード番号n+1〜n+pのようなテストモードにLSIを設定するためには、通常使用される端子の他に、テストモードか否かを示すTEST端子(テストモード専用端子)を別途設け、TEST端子を例えば電源電圧に設定してから、テストモード信号を信号群Aとして入力していた。または、LSIをテストモードに設定するために、システムリセット信号を利用してテストモード信号を入力していた。
しかし、システムリセット信号を利用してテストモードを設定するLSIの場合、ユーザの通常動作時において、図4を用いて後述するようにシステムリセット中にLSIが一時的にテストモードとなることがある。上記通常動作モード以外の動作モードはユーザには知らされないため、ユーザは実動作モードあるいはチップテストにおける動作は考慮せずに、LSIを用いたシステムのボード(回路基板)を設計する。従って、前述のように通常動作時において、LSIが一時的にテストモードになると、入力端子として想定していた端子が出力端子になったり、その逆に出力端子が入力端子となる。そのような場合、ボード上の他のデバイスまたはLSIそのものを破損する危険性がある。従って従来は、リセット期間中、LSIのほとんどの端子をバッファ111a〜111nのように入力状態に制御し、ユーザのボードでプルアップ(pull-up)またはプルダウン(pull-down)処理してボード上のデバイスを保護するように推奨されていた。
図4は例えばユーザのボードにLSI300を組み付け、システムリセットがアクティブになり、端子群TGがバッファ111a〜111nの制御により入力端子に設定された後に、端子群TG中のある端子TAjの電位が変化する様子を示す図である。プルダウン抵抗Rpは、図3のユーザが使用する動作モード(動作モード番号:0〜n)を設定するための抵抗素子である。端子群TGは通常動作モードにおいて出力端子として使用されていると仮定する。従って、ユーザボード上の接続先部品の入力端子Tuは入力端子であり、入力抵抗は無限大であると想定される。
システムリセット信号がアクティブとなる直前までHレベルであった信号が、ボード上のプルダウン抵抗RpによりLレベルにまで低下するまでに要する時間(Pll-up / down 安定待ち時間)Twsは、プルダウン抵抗の定数にも依存するが、数100nsから1μs程度が一般的である。尚、プルアップ抵抗を使用したときも同様な時間が必要となる。
動作モード更新期間Tmc(図2(B)参照)において、端子群TGの端子TA3〜TAnから入力される信号は、セレクタ109c〜109nを通り、フリップフロップ108c〜108nにより、システムクロックCLKの周期ごとにサンプルされる。ここで、システムクロックを33MHzとすると、リセット後20から30サイクルもの間(安定待ち時間Twsの間)、動作モードが不安定な状態になる。
ここで、モード設定信号(信号群A)の上位2ビット(MA1、MA2)について設けられている論理回路110a、110bを、他のビット(MA3〜MAn)について構成されている回路(バッファ111、セレクタ109及びフリップフロップ108による回路)のように省略した場合を仮定する。この場合、Pll-up / down 安定待ち時間Tws中に動作モードがテストモードとなり得る。テストモードにおいては、通常動作モードで兼用端子として使用される端子以外に、多数の端子が兼用端子として使用される。テストモードにおける各端子の振る舞いは、製品仕様書には何ら記載されず非公開な情報である。従って、テストモードにおいてのみ兼用端子として使用される端子も、前述したようにシステムリセット時は入力状態に制御し、ユーザのボードにてプルアップ、プルダウンすることが必要となる。これはユーザにとって、ボードのコストアップならびにサイズ拡大を意味する。
図2のように、リセット信号RSTが時刻t1でアクティブとなり、時刻t2までの1クロック周期はセレクタ109a〜109nにより、時刻t1までのモードが選択される。時刻t2から時刻t3の期間は、論理回路110a、110bが共に0を出力し、その値がセレクタ109a、109bを通りフリップフロップ108a、108bから出力される。この時刻t2から時刻t3の期間Tdmは、通常動作モードにおける任意の動作モードをダミーモードとして選択するダミーモード選択期間である。
時刻t3〜t4の期間Ttmに、端子TA1、TA2に入力された本来のモード(テストモードあるいは通常動作モード)が論理回路110a、110bからそのまま出力され、その値が時刻t4でセレクタ109a、109bにより選択され、フリップフロップ108a、108bにより保持される。つまり、期間Ttmに本来の動作モードがフリップフロップ108a〜108nに入力され、そのモードが時刻t4以降フリップフロップ108a、108bにより保持される。
従ってユーザとしては、製品仕様書等で公開されている兼用端子についてのみ、ボード上で適切な措置を講ずればよいことになる。
以上説明したように、本発明によれば専用のテストモード設定端子を設けずに、一般的な用途の端子(リセット入力端子102、クロック入力端子103)を使用してLSIのテストモード/通常動作モードを設定できる動作モード設定回路を提供できる。更に、ユーザがLSI300を通常動作モードで使用する場合、リセット信号がアクティブとなっているときに、LSI300が一時的にもテストモードとはならない。従って、テストモードのときのみ兼用端子となる端子に、ユーザのボード上で接続される他のデバイスの誤動作を防止するためのプルアップやプルダウン部品を削減できる。
以上の説明はこの発明の実施の形態であって、この発明の装置及び方法を限定するものではなく、様々な変形例を容易に実施することができる。
102…リセット端子、103…クロック入力端子、104…チャタリング/グリッジ除去回路、105…NAND回路、106、107、108a〜108n…フリップフロップ、109a〜109n…セレクタ、110a、110b…論理回路、111a〜111n…バッファ。
Claims (9)
- LSIの動作モードを設定し、該LSIと同一チップ内に設けられるモード設定回路であって、
システムリセット信号を、クロック信号の1サイクル分遅延する第1遅延回路と、
システムリセット信号を、クロック信号の2サイクル分遅延する第2遅延回路と、
システムリセット時、通常動作モード及びテストモードの一方のモードを示すモード信号を入力するモード端子と、
前記モード端子を介して入力される前記モード信号と、前記第1遅延回路に入力されるシステムリセット信号とに基づいて、論理演算を行う論理回路と、
前記システムリセット信号と前記第2遅延回路の出力信号に基づいて、前記モード端子の入出力を設定する設定回路と、
第1及び第2入力端子を有し、前記第1入力端子には前記論理回路の出力信号が入力され、前記第1遅延回路の出力信号に基づいて、前記第1及び第2入力端子に入力された信号の一方を選択する選択回路と、
前記選択回路により選択された信号を、前記クロック信号に基づいて保持し、保持した信号を前記選択回路の第2入力端子に供給すると共にモード信号としてLSI本体に提供する保持回路と、
を具備する動作モード設定回路。 - 前記論理回路は、前記リセット期間中の所定期間に通常モードを示す信号を出力し、前記所定期間後、前記クロック信号の1サイクルの期間に、前記モード端子に入力されている値を出力することを特徴とする請求項1記載の動作モード設定回路。
- 前記論理回路はAND回路であることを特徴とする請求項1又は2記載の動作モード設定回路。
- 前記システムリセット時、通常動作モード又はテストモードにおける動作を設定する動作設定信号を入力する複数の第2モード端子を具備し、
前記リセット期間中の所定期間に、通常モードにおける任意の動作モードが前記LSI本体に提供され、前記所定期間の後、前記第1及び第2モード端子に入力されたモードが前記LSI本体に提供されることを特徴とする請求項2記載の動作モード設定回路。 - LSI本体と該LSI本体の動作モードを設定するモード設定回路からなるLSIであって、
前記モード設定回路は、
システムリセット信号を、クロック信号に基づいて1サイクル遅延する第1遅延回路と、
システムリセット信号を、クロック信号に基づいて2サイクル遅延する第2遅延回路と、
システムリセット時、通常動作モード及びテストモードの一方のモードを示すモード信号を入力するモード端子と、
前記モード端子を介して入力される前記モード信号と、前記第1遅延回路に入力されるシステムリセット信号とに基づいて、論理演算を行う論理回路と、
前記システムリセット信号と前記第2遅延回路の出力信号に基づいて、前記モード端子を入出力を設定する設定回路と、
第1及び第2入力端子を有し、前記第1入力端子には前記論理回路の出力信号が入力され、前記第1遅延回路の出力信号に基づいて、前記第1及び第2入力端子に入力された信号の一方を選択する選択回路と、
前記選択回路により選択された信号を、前記クロック信号に基づいて保持し、保持した信号を前記選択回路の第2入力端子に供給すると共にモード信号としてLSI本体に提供する保持回路と、
を具備することを特徴とする動作モード設定回路を有するLSI。 - 前記論理回路は、前記リセット期間中の所定期間に通常モードを示す信号を出力し、前記所定期間後、前記クロック信号の1サイクルの期間に、前記モード端子に入力されている値を出力することを特徴とする請求項5記載のLSI。
- 前記システムリセット時、通常動作モード又はテストモードにおける動作を設定する動作設定信号を入力する複数の第2モード端子を具備し、
前記リセット期間中の所定期間に、通常モードにおける任意の動作モードが前記LSI本体に提供され、前記所定期間の後、前記第1及び第2モード端子に入力されたモードが前記LSI本体に提供されることを特徴とする請求項6記載のLSI。 - LSIの動作モードを設定する方法であって、
システムリセット期間中に、通常動作モード及びテストモードの一方のモードを示すモード信号を入力し、
前記システムリセット信号に応答して所定期間、通常動作モードを示す信号を前記LSIに出力し、
前記所定期間後、前記システムリセット期間中に入力されたモード信号の値を前記LSIに出力することを特徴とする動作モード設定方法。 - 前記システムリセット時、通常動作モード又はテストモードにおける動作を設定する動作設定信号を入力し、
前記リセット期間中の所定期間に、通常モードにおける任意の動作モードが前記LSIに提供され、前記所定期間の後、前記第1及び第2モード端子に入力されたモードが前記LSI本体に提供されることを特徴とする請求項2記載の動作モード設定方法。
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