JP3540247B2

JP3540247B2 - 半導体装置のテスト回路および同テスト回路を用いたテスト方法

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Publication number: JP3540247B2
Application number: JP2000142659A
Authority: JP
Inventors: 敏明梅島
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2000-05-16
Filing date: 2000-05-16
Publication date: 2004-07-07
Anticipated expiration: 2020-05-16
Also published as: JP2001324548A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置のテスト回路およびテスト方法に関するものである。
【０００２】
【従来の技術】
たとえばＳＯＣ（システム・オン・チップ）に見られるＩＰ（ＩｎｔｅｌｌｅｃｔｕａｌＰｒｏｐｅｒｔｙ＝設計資産）コアなどの１つの機能を有する機能ブロックを内蔵した半導体装置において、上記機能ブロックのテストは一般にテストバス方式で行われ、半導体装置の外部端子をテスト端子として利用してテスト信号の入出力が行われる。
【０００３】
図５の（Ａ）は従来のテスト回路を構成するテスト入力信号の入力部の一例を示す回路図、（Ｂ）は同じくテスト出力信号の出力部の一例を示す回路図である。
図５の（Ａ）に示したテスト回路の入力部の例では、ゲート回路としてのＡＮＤ回路１０２と、入力バッファ回路１０４とを備え、入力バッファ回路１０４の入力端子は第１の外部端子１０６に接続され、出力端子はＡＮＤ回路１０２の一方の入力端子に接続されている。また、ＡＮＤ回路１０２のもう一方の入力端子にはテストマスク信号１０８（アクティブロー）が入力されている。そして、ＡＮＤ回路１０２の出力信号は、半導体装置内の回路に通常入力信号１１０として供給され、一方、入力バッファ回路１０４の出力信号はテスト入力信号１１２として不図示の機能ブロックに供給される。
このような構成により、テスト実行時には、第１の外部端子１０６よりテスト入力信号を供給し、入力バッファ回路１０４を通じ機能ブロックに供給してテストが行われる。
【０００４】
また、（Ｂ）に示したテスト回路の出力部の例では、半導体装置内の前記回路からの通常出力信号１１４およびテスト時に機能ブロックが出力するテスト出力信号１１６を入力としてテスト選択信号１１８にもとづきいずれかの信号を出力するセレクタ回路１２０と、出力制御信号１２２にもとづいて出力インピーダンスが制御され、セレクタ回路１２０の出力信号を第２の外部端子１２４に出力する出力バッファ回路１２６とを備えている。
【０００５】
出力制御信号１２２は、出力制御回路１２８により生成され、出力制御回路１２８は、図５の（Ｂ）に示したように、テスト出力イネーブル信号１３０が入力されるか、またはセレクタ回路１２０が通常出力信号１１４を選択している状態で通常出力イネーブル信号１３２が入力されたとき、出力制御信号１２２を出力バッファ回路１２６に出力して、出力バッファ回路１２６の出力インピーダンスを通常のインピーダンスとしセレクタ回路１２０の出力信号を第２の外部端子１２４に出力させる。
出力制御回路１２８は、より詳しくは、テスト選択信号１１８および通常出力イネーブル信号１３２を入力とするＡＮＤ回路１３４と、テスト出力イネーブル信号１３０およびＡＮＤ回路１３４の出力信号を入力として出力制御信号１２２を出力するＯＲ回路１３６とを含んでいる。
【０００６】
このような構成により、テスト実行時にはセレクタ回路１２０にテスト出力信号１１６を選択させ、また出力バッファ回路１２６の出力をアクティブに制御することで、機能ブロックからのテスト出力信号１１６を半導体装置の外部に取り出す。
【０００７】
【発明が解決しようとする課題】
ところで、近年の半導体装置の大規模化、高機能化により、半導体装置に内蔵される機能ブロックも高機能化が進んでおり、必然的に機能ブロックの入出力端子の数が増加し、また、内蔵される機能ブロックの数も多くなっている。そのため、テスト信号の入出力に用いる外部端子の数が不足し、これに対処すべくテストパターンを数回に分けて入力するといったことが行われる。しかし、その結果、テストプログラムが複雑になることから、その作成に手間と時間がかかり、また、テスト時間の増大を招いている。
【０００８】
本発明はこのような問題を解決するためになされたもので、その目的は、テスト用の外部端子不足を解消して、テストを容易かつ短時間で行えるようにする半導体装置のテスト回路および同テスト回路を用いたテスト方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、上記目的を達成するため、半導体装置が含む機能ブロックをテストすべく前記半導体装置に設けられ、通常入力信号およびテスト入力信号を入力する第１の外部端子と、テストマスク信号が入力されていない場合のみ開いて前記第１の外部端子からの通常入力信号を前記半導体装置内の回路に供給するゲート回路と、前記半導体装置内の前記回路からの通常出力信号およびテスト時に前記機能ブロックが出力するテスト出力信号を入力としてテスト選択信号にもとづきいずれかの信号を選択して出力するセレクタ回路と、前記セレクタ回路の出力信号を第２の外部端子に出力するとともに、出力制御信号にもとづいて出力インピーダンスが制御される出力バッファ回路とを備えたテスト回路であって、前記第１および第２の外部端子は同一の端子であり、前記外部端子から入力されたテスト入力信号をテストクロック信号に同期して保持し、保持した前記テスト入力信号を前記機能ブロックに供給するテストレジスタ回路を含むことを特徴とする。
【００１０】
また、本発明は、半導体装置が含む機能ブロックをテストすべく前記半導体装置に設けられ、通常入力信号およびテスト入力信号を入力する第１の外部端子と、テストマスク信号が入力されていない場合のみ開いて前記第１の外部端子からの通常入力信号を前記半導体装置内の回路に供給するゲート回路と、前記半導体装置内の前記回路からの通常出力信号およびテスト時に前記機能ブロックが出力するテスト出力信号を入力としてテスト選択信号にもとづきいずれかの信号を選択して出力するセレクタ回路と、前記セレクタ回路の出力信号を第２の外部端子に出力するとともに、出力制御信号にもとづいて出力インピーダンスが制御される出力バッファ回路とを備え、前記第１および第２の外部端子は同一の端子であり、前記外部端子から入力されたテスト入力信号をテストクロック信号に同期して保持し、保持した前記テスト入力信号を前記機能ブロックに供給するテストレジスタ回路を含む半導体装置のテスト回路を用いたテスト方法であって、前記セレクタ回路にテスト選択信号を供給してテスト出力信号を選択させ、前記出力バッファ回路に前記出力制御信号を供給して、前記テストクロック信号が第１のレベルである期間では出力をハイインピーダンスとさせ、前記テストクロック信号が第２のレベルである期間では前記セレクタ回路が出力するテスト出力信号を前記外部端子に出力させ、前記テストクロック信号が第１のレベルである期間にテスト入力信号を前記外部端子を通じて入力し、前記テストクロック信号の第２のレベルが終了する時点で、前記外部端子よりテスト出力信号を取得することを特徴とする。
【００１１】
本発明の半導体装置のテスト回路を用いて半導体装置に内蔵された機能ブロックをテストする場合には、セレクタ回路にテスト選択信号を供給してテスト出力信号を選択させ、また、出力バッファ回路に出力制御信号を供給して、テストクロック信号が第１のレベルである期間では出力をハイインピーダンスとさせ、テストクロック信号が第２のレベルである期間ではセレクタ回路が出力するテスト出力信号を外部端子に出力させる。そして、テストクロック信号が第１のレベルである期間にテスト入力信号を外部端子を通じて入力し、テストクロック信号の第２のレベルが終了する時点で、外部端子よりテスト出力信号を取得して、期待値と照合し異常の有無を判定する。
このように、本発明では、同一の外部端子をテスト入力信号の入力と、テスト出力信号の出力とに使用するため、テストに必要な外部端子の数は従来の半分となる。よって、半導体装置におけるテスト用の外部端子不足を解消でき、テストパターンを数回に分けて入力したりする必要がなくなる。その結果、テストプログラムは簡素になって、その作成に手間と時間がかからなくなるとともに、テストに要する時間も短縮する。
【００１２】
【発明の実施の形態】
次に本発明の実施の形態例について図面を参照して説明する。
図１は本発明による半導体装置のテスト回路の一例を示す回路図、図２は図１の半導体装置のテスト回路を含む半導体装置を示すブロック図、図３は実施の形態例の半導体装置のテスト回路の動作を示すタイミングチャートである。図１において、図５と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
以下では、これらの図面を参照して本発明による半導体装置のテスト回路の一例について説明すると同時に、本発明のテスト方法の実施の形態例について説明する。
【００１３】
図２に示したように、実施の形態例の半導体装置２は機能ブロック４と、機能ブロック４をテストするための実施の形態例のテスト回路６とを含み、外部端子８からのテスト入力信号１１２は、テスト回路６を通じて機能ブロック４に供給され、一方、機能ブロック４が出力するテスト出力信号１１６はテスト回路６を通じて外部端子８に出力される。
【００１４】
テスト回路６は、図１に示したように、図５の（Ａ）および（Ｂ）の回路を結合するとともに、新たにテストレジスタ回路１０を設けた構成となっている。
テストレジスタ回路１０には、外部端子８から入力されたテスト入力信号が入力バッファ回路１０４を通じて入力されており、テストレジスタ回路１０は、テストクロック信号１２に同期して入力バッファ回路１０４の出力信号を保持するとともに、保持した信号をテスト入力信号１１２として機能ブロック４に供給する。
また、図５の場合と異なり、出力バッファ回路１２６はテスト出力信号１１６および通常出力信号１１４を外部端子８に出力し、入力バッファ回路１０４は外部端子８からテスト入力信号および通常入力信号を取り込む構成となっている。
【００１５】
次に、このように構成されたテスト回路６の動作について、図３をも参照して詳しく説明する。
まず、テストを行わず、半導体装置２に通常の動作を行わせる場合は、テスト選択信号１１８はローレベルに設定し、テストマスク信号１０８はハイレベルに設定する。これによりセレクタ回路１２０は機能ブロック４が出力する通常出力信号１１４を選択して出力し、したがって、通常出力イネーブル信号１３２がハイレベルとなったタイミングで出力バッファ回路１２６の出力はアクティブとなり、外部端子８より通常出力信号１１４が出力される。
一方、外部端子８から入力された通常入力信号は、入力バッファ回路１０４およびＡＮＤ回路１０２を通じて機能ブロック４に供給される。
【００１６】
次に、機能ブロック４をテストする場合について説明する。
まずテストモードとするため、テスト選択信号１１８をハイレベルに設定する。これによりセレクタ回路１２０は、機能ブロック４からのテスト出力信号１１６を選択して出力する。また、このときＡＮＤ回路１３４のアクティブローの入力端子１４がハイレベルであることから、通常出力イネーブル信号１３２がＡＮＤ回路１３４を通じてＯＲ回路１３６に供給されることはない。
【００１７】
テスト出力イネーブル信号１３０は、図３に示したように、テストクロック信号１２がハイレベル（本発明にかかわる第１のレベル）である期間（Ｔ１−Ｈ、Ｔ２−Ｈ、Ｔ３−Ｈ、……）ではローレベル、テストクロック信号１２がローレベル（本発明にかかわる第２のレベル）である期間（Ｔ１−Ｌ、Ｔ２−Ｌ、Ｔ３−Ｌ、……）ではハイレベルとなるものとし、その結果、同じ波形の出力制御信号１２２が出力バッファ回路１２６に供給される。よって、テストクロック信号１２がローレベルの期間では出力バッファ回路１２６の出力はハイインピーダンスとなって信号を出力せず、テストクロック信号１２がハイレベルの期間でのみセレクタ回路１２０からの信号を外部端子８に出力する。
【００１８】
なお、テスト出力イネーブル信号１３０は、図３に示したように、厳密には立ち上がりのタイミングは、テストクロック信号１２の立ち下りより若干遅延させておく。これは、不図示のテスタ装置から外部端子８を通じてテスト入力信号１１２が入力されている状態で、出力バッファ回路１２６がテスト出力信号１１６を出力してしまい、テスト装置によるドライブと出力バッファ回路１２６によるドライブとがぶつかることを防止するためである。
【００１９】
そして、テストクロック信号１２がハイレベルである期間に、不図示のテスタ装置よりテスト入力信号（図３のＴＩ＿ｎ、ＴＩ＿ｎ＋１、ＴＩ＿ｎ＋２、……）を外部端子８を通じて入力する。
このテスト入力信号は、テストクロック信号１２の立ち下りでテストレジスタ回路１０に取り込まれ、テストレジスタ回路１０は取り込んだ信号を、つづくテストクロック信号１２の立ち上がりから、次のテストクロック信号１２の立ち上がまでの期間に亘ってテスト入力信号１１２として出力する。
【００２０】
そして、機能ブロック４では、テストレジスタ回路１０から供給されたテスト入力信号１１２にもとづいて動作し、結果としてのテスト出力信号１１６（ＴＯ＿ｍ、ＴＯ＿ｍ＋１、ＴＯ＿ｍ＋２、……）を、テストクロック信号１２の立ち上がりから次の立ち上がりの期間に出力する。セレクタ回路１２０はこのテスト出力信号１１６を選択して出力バッファ回路１２６に出力し、出力バッファ回路１２６は、テストクロック信号１２がローレベルである期間にセレクタ回路１２０からのテスト出力信号１１６（ＴＯ＿ｍ、ＴＯ＿ｍ＋１、ＴＯ＿ｍ＋２、……）を出力する。
【００２１】
外部の不図示のテスタ装置は、出力バッファ回路１２６が出力したテスト出力信号を外部端子８を通じ、テストクロック信号１２の立ち上がりのタイミングＳＴＢ、すなわちローレベルが終了する時点で取り込み、期待値と照合して、機能ブロック４が正常か否かを判定する。
【００２２】
このように、本実施の形態例では、外部端子８をテスト入力信号の入力と、テスト出力信号の出力とに兼用して使用するため、テストに必要な外部端子の数は従来の半分となる。よって、半導体装置におけるテスト用の外部端子不足を解消でき、テストパターンを数回に分けて入力したりする必要がなくなることから、テストプログラムは簡素になって、その作成に手間と時間がかからなくなるとともに、テスト時間も短縮する。
【００２３】
なお、本実施の形態例では、説明のため１つの外部端子８と関連する回路のみを示したが、通常は、外部端子は複数であり、各外部端子ごとに図１などと同様の関連回路が設けられる。
【００２４】
次に、第２の実施の形態例について説明する。
図４は第２の実施の形態例のテスト回路を示す回路図である。図中、図１と同一の要素には同一の符号が付されており、それらに関する説明はここでは省略する。
図４に示したテスト回路１６は、バウンダリー・スキャン・テストを行う構成の半導体装置で、上述のようなテストを行えるようにした点でテスト回路６と異なり、バウンダリー・スキャン・レジスタ（ＢＳＲ：ＢｏｕｎｄａｒｙＳｃａｎＲｅｇｉｓｔｅｒ）をテストレジスタ回路１０として使用する点に特徴がある。
【００２５】
すなわち、テスト回路１６は、外部端子８からのテスト入力信号およびＢＳＲシリアル入力データ信号１８を入力とし、ＢＳＲ選択信号２０にもとづき、いずれかの入力信号を選択してテストレジスタ回路１０に供給するＢＳＲデータセレクタ回路２２と、テストクロック信号１２およびＢＳＲクロック信号２４を入力としＢＳＲ選択信号２０にもとづき、いずれかのクロック信号を選択してテストレジスタ回路１０に出力するテストクロックセレクタ回路２６とをさらに備えている。そして、テストレジスタ回路１０は保持した信号を、テスト入力信号１１２として機能ブロック４に出力するとともに、ＢＳＲシリアル出力データ信号３２として機能ブロック４に出力する。
【００２６】
なお、本実施の形態例では、テストクロック信号１２はバッファ回路２８を通じてテストクロックセレクタ回路２６に入力されている。また、通常出力信号１１４はバンダリー・スキャン用回路３０（信号を保持するためのレジスタとマルチプレクサとを含んで構成されている）に入力され、バンダリー・スキャン用回路３０の出力がセレクタ回路１２０に供給されている。
【００２７】
このテスト回路１６で、バウンダリー・スキャン・テストを行う場合には、ＢＳＲ選択信号２０をハイレベルとして、ＢＳＲデータセレクタ回路２２にはＢＳＲシリアル入力データ信号１８を選択させ、テストクロックセレクタ回路２６にはＢＳＲクロック信号２４を選択させる。これによりＢＳＲシリアル入力データ信号１８はテストレジスタ回路１０に保持され、ＢＳＲシリアル出力データ信号３２として機能ブロック４に供給される。また、ＡＮＤ回路３４のアクティブローの入力端子は、ハイレベルであることからＡＮＤ回路３４の出力はローレベルとなり、セレクタ回路１２０は、バウンダリー・スキャン・テストの結果としての通常出力信号１１４をバンダリー・スキャン用回路３０が保持したものを選択して出力し、この信号は出力バッファ回路１２６を通じ外部端子８より外部に出力される。
【００２８】
なお、バウンダリー・スキャン・テストは周知の技術であり、ＢＳＲシリアル入力データ信号１８、ＢＳＲシリアル出力データ信号３２、ＢＳＲクロック信号２４、バンダリー・スキャン用回路３０についての詳しい説明はここでは省略する。
【００２９】
一方、テスト回路６で行ったようなテストを行う場合には、ＢＳＲ選択信号２０をローレベルに設定すればよい。これにより、外部端子８からのテスト入力信号１１２、およびテストクロック信号１２がテストレジスタ回路１０に供給され、また、セレクタ回路１２０はテスト出力信号１１６を選択して出力する。
このように第２の実施の形態例のテスト回路１６では、バウンダリー・スキャン・レジスタをテストレジスタ回路１０として使用するので、本発明にもとづくテスト回路を構成しても増加する回路要素を最小限に抑えることが可能となる。
【００３０】
【発明の効果】
以上説明したように本発明の半導体装置のテスト回路を用いて半導体装置に内蔵された機能ブロックをテストする場合には、セレクタ回路にテスト選択信号を供給してテスト出力信号を選択させ、また、出力バッファ回路に出力制御信号を供給して、テストクロック信号が第１のレベルである期間では出力をハイインピーダンスとさせ、テストクロック信号が第２のレベルである期間ではセレクタ回路が出力するテスト出力信号を外部端子に出力させる。そして、テストクロック信号が第１のレベルである期間にテスト入力信号を外部端子を通じて入力し、テストクロック信号の第２のレベルが終了する時点で、外部端子よりテスト出力信号を取得して、期待値と照合して異常の有無を判定する。
このように、本発明では、同一の外部端子をテスト入力信号の入力と、テスト出力信号の出力とに使用するため、テストに必要な外部端子の数は従来の半分となる。よって、半導体装置におけるテスト用の外部端子不足を解消でき、テストパターンを数回に分けて入力したりする必要がなくなる。その結果、テストプログラムは簡素になって、その作成に手間と時間がかからなくなるとともに、テストに要する時間も短縮する。
【図面の簡単な説明】
【図１】本発明による半導体装置のテスト回路の一例を示す回路図である。
【図２】図１の半導体装置のテスト回路を含む半導体装置を示すブロック図である。
【図３】実施の形態例の半導体装置のテスト回路の動作を示すタイミングチャートである。
【図４】第２の実施の形態例のテスト回路を示す回路図である。
【図５】（Ａ）は従来のテスト回路を構成するテスト入力信号の入力部の一例を示す回路図、（Ｂ）は同じくテスト出力信号の出力部の一例を示す回路図である。
【符号の説明】
２……半導体装置、４……機能ブロック、６……テスト回路、８……外部端子、１０……テストレジスタ回路、１２……テストクロック信号、１４……入力端子、１６……テスト回路、１８……ＢＳＲシリアル入力データ信号、２０……ＢＳＲ選択信号、２２……ＢＳＲデータセレクタ回路、２４……ＢＳＲクロック信号、２６……テストクロックセレクタ回路、２８……バッファ回路、３０……バンダリー・スキャン用回路、３２……ＢＳＲシリアル出力データ信号、３４……ＡＮＤ回路、１０２……ＡＮＤ回路、１０４……入力バッファ回路、１０６……第１の外部端子、１０８……テストマスク信号、１１０……通常入力信号、１１２……テスト入力信号、１１４……通常出力信号、１１６……テスト出力信号、１１８……テスト選択信号、１２０……セレクタ回路、１２２……出力制御信号、１２４……第２の外部端子、１２６……出力バッファ回路、１２８……出力制御回路、１３０……テスト出力イネーブル信号、１３２……通常出力イネーブル信号、１３４……ＡＮＤ回路、１３６……ＯＲ回路。

Claims

半導体装置が含む機能ブロックをテストすべく前記半導体装置に設けられ、通常入力信号およびテスト入力信号を入力する第１の外部端子と、
テストマスク信号が入力されていない場合のみ開いて前記第１の外部端子からの通常入力信号を前記半導体装置内の回路に供給するゲート回路と、
前記半導体装置内の前記回路からの通常出力信号およびテスト時に前記機能ブロックが出力するテスト出力信号を入力としてテスト選択信号にもとづきいずれかの信号を選択して出力するセレクタ回路と、
前記セレクタ回路の出力信号を第２の外部端子に出力するとともに、出力制御信号にもとづいて出力インピーダンスが制御される出力バッファ回路とを備えたテスト回路であって、
前記第１および第２の外部端子は同一の端子であり、
前記外部端子から入力されたテスト入力信号をテストクロック信号に同期して保持し、保持した前記テスト入力信号を前記機能ブロックに供給するテストレジスタ回路を含むことを特徴とする半導体装置のテスト回路。
入力端子が前記外部端子に接続され、出力端子が前記テストレジスタ回路の入力端子に接続された入力バッファ回路を含むことを特徴とする請求項１記載の半導体装置のテスト回路。
テスト出力イネーブル信号が入力されるか、または前記セレクタ回路が通常出力信号を選択している状態で通常出力イネーブル信号が入力されたとき、前記出力制御信号を前記出力バッファ回路に出力して、前記出力バッファ回路の出力インピーダンスを通常のインピーダンスとし前記セレクタ回路の出力信号を前記外部端子に出力させる出力制御回路を備えたことを特徴とする請求項１記載の半導体装置のテスト回路。
前記出力制御回路は、テスト選択信号および前記通常出力イネーブル信号を入力とするＡＮＤ回路と、前記テスト出力イネーブル信号および前記ＡＮＤ回路の出力信号を入力として前記出力制御信号を出力するＯＲ回路とを含むことを特徴とする請求項３記載の半導体装置のテスト回路。
前記外部端子からのテスト入力信号およびＢＳＲシリアル入力データ信号を入力とし、ＢＳＲ選択信号にもとづき、いずれかの入力信号を選択して前記テストレジスタ回路に供給するＢＳＲデータセレクタ回路と、前記テストクロック信号およびＢＳＲクロック信号を入力とし前記ＢＳＲ選択信号にもとづき、いずれかのクロック信号を選択して前記テストレジスタ回路に出力するテストクロックセレクタ回路とをさらに備え、前記テストレジスタ回路は保持した信号を、テスト入力信号として出力するとともに、ＢＳＲシリアル出力データ信号として出力することを特徴とする請求項１記載の半導体装置のテスト回路。
半導体装置が含む機能ブロックをテストすべく前記半導体装置に設けられ、通常入力信号およびテスト入力信号を入力する第１の外部端子と、テストマスク信号が入力されていない場合のみ開いて前記第１の外部端子からの通常入力信号を前記半導体装置内の回路に供給するゲート回路と、前記半導体装置内の前記回路からの通常出力信号およびテスト時に前記機能ブロックが出力するテスト出力信号を入力としてテスト選択信号にもとづきいずれかの信号を選択して出力するセレクタ回路と、前記セレクタ回路の出力信号を第２の外部端子に出力するとともに、出力制御信号にもとづいて出力インピーダンスが制御される出力バッファ回路とを備え、前記第１および第２の外部端子は同一の端子であり、前記外部端子から入力されたテスト入力信号をテストクロック信号に同期して保持し、保持した前記テスト入力信号を前記機能ブロックに供給するテストレジスタ回路を含む半導体装置のテスト回路を用いたテスト方法であって、
前記セレクタ回路にテスト選択信号を供給してテスト出力信号を選択させ、
前記出力バッファ回路に前記出力制御信号を供給して、前記テストクロック信号が第１のレベルである期間では出力をハイインピーダンスとさせ、前記テストクロック信号が第２のレベルである期間では前記セレクタ回路が出力するテスト出力信号を前記外部端子に出力させ、
前記テストクロック信号が第１のレベルである期間にテスト入力信号を前記外部端子を通じて入力し、
前記テストクロック信号の第２のレベルが終了する時点で、前記外部端子よりテスト出力信号を取得することを特徴とする半導体装置のテスト方法。