JP2001021619A - Ｌｓｉリセット回路およびこれを用いた電子機器 - Google Patents
Ｌｓｉリセット回路およびこれを用いた電子機器Info
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- JP2001021619A JP2001021619A JP11191996A JP19199699A JP2001021619A JP 2001021619 A JP2001021619 A JP 2001021619A JP 11191996 A JP11191996 A JP 11191996A JP 19199699 A JP19199699 A JP 19199699A JP 2001021619 A JP2001021619 A JP 2001021619A
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Abstract
(57)【要約】
【課題】ＬＳＩテストのために既に存在するスキャンパ
スを利用し、各レジスタにハードウェアを追加すること
なく、レジスタのリセット手段を提供する。 【解決手段】出力する信号の論理を１または０に切り替
えることにより、ＬＳＩテストモードか非テストモード
かを指定するＬＳＩテストモード２０と、電源ＯＮから
一定時間経過後に、出力する信号の論理を切り替えるリ
セット２３とを有し、ＬＳＩテストモード２０の指定が
非テストモード時であった場合に、リセット２３の論理
を新たなスキャンモード信号としてセレクタ１１〜１ｎ
に出力し、セレクタは、クロック２４から供給されるク
ロック毎にスキャンパスの先頭のレジスタから順次０デ
ータを入力することにより、レジスタ１〜ｎのリセット
を行う。
スを利用し、各レジスタにハードウェアを追加すること
なく、レジスタのリセット手段を提供する。 【解決手段】出力する信号の論理を１または０に切り替
えることにより、ＬＳＩテストモードか非テストモード
かを指定するＬＳＩテストモード２０と、電源ＯＮから
一定時間経過後に、出力する信号の論理を切り替えるリ
セット２３とを有し、ＬＳＩテストモード２０の指定が
非テストモード時であった場合に、リセット２３の論理
を新たなスキャンモード信号としてセレクタ１１〜１ｎ
に出力し、セレクタは、クロック２４から供給されるク
ロック毎にスキャンパスの先頭のレジスタから順次０デ
ータを入力することにより、レジスタ１〜ｎのリセット
を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩリセット回
路およびこれを用いた電子機器に関し、特にスキャンパ
スを有するＬＳＩのＬＳＩリセット回路およびこれを用
いた電子機器に関する。
路およびこれを用いた電子機器に関し、特にスキャンパ
スを有するＬＳＩのＬＳＩリセット回路およびこれを用
いた電子機器に関する。
【０００２】
【従来の技術】ＬＳＩ等の論理回路の高集積化に伴って
論理回路のテストは益々困難になっている。これに対
し、入出力ピン数やハードウェア量を極力増加させずに
回路構造を変更し、テストの困難さを軽減した例として
スキャンパス方式が実用化されている。そして、このス
キャンパス方式を用いた例としては、例えば、特開平０
７−２８７０５２号公報（特許第２６２４１６９号公
報）で開示されているスキャンパスを有する論理集積回
路がある。
論理回路のテストは益々困難になっている。これに対
し、入出力ピン数やハードウェア量を極力増加させずに
回路構造を変更し、テストの困難さを軽減した例として
スキャンパス方式が実用化されている。そして、このス
キャンパス方式を用いた例としては、例えば、特開平０
７−２８７０５２号公報（特許第２６２４１６９号公
報）で開示されているスキャンパスを有する論理集積回
路がある。
【０００３】この公報の論理集積回路においては、外部
からリセット信号を入力されたときに、まず初期化信号
をスキャンパスに接続されている全てのフリップフロッ
プのリセット端子に出力し、全てのフリップフロップを
リセットしている。この初期化信号のパルス幅は、全て
のフリップフロップをリセットするために必要な時間に
設定されており、リセット信号のパルス幅より充分短く
なっている。これにより、リセット信号を入力されたと
き、最初に初期化信号により全てのフリップフロップを
リセットした後、リセット信号の入力がなくなるまでの
間にスキャンパステストを行っている。
からリセット信号を入力されたときに、まず初期化信号
をスキャンパスに接続されている全てのフリップフロッ
プのリセット端子に出力し、全てのフリップフロップを
リセットしている。この初期化信号のパルス幅は、全て
のフリップフロップをリセットするために必要な時間に
設定されており、リセット信号のパルス幅より充分短く
なっている。これにより、リセット信号を入力されたと
き、最初に初期化信号により全てのフリップフロップを
リセットした後、リセット信号の入力がなくなるまでの
間にスキャンパステストを行っている。
【０００４】
【発明が解決しようとする課題】上述した従来の技術に
おいては、スキャンパスに接続されたレジスタ（フリッ
プフロップ）をリセットする場合、スキャンパスとは別
に各レジスタにリセット端子によるリセット制御論理を
設けており、そのためハードウェア量が増えてしまうと
いう問題があった。
おいては、スキャンパスに接続されたレジスタ（フリッ
プフロップ）をリセットする場合、スキャンパスとは別
に各レジスタにリセット端子によるリセット制御論理を
設けており、そのためハードウェア量が増えてしまうと
いう問題があった。
【０００５】本発明の目的は、ＬＳＩテストのために既
に存在するスキャンパスを利用し、リセットのためのハ
ードウェアをレジスタに追加することなく、スキャンパ
スに接続されたレジスタのリセット手段を提供すること
にある。
に存在するスキャンパスを利用し、リセットのためのハ
ードウェアをレジスタに追加することなく、スキャンパ
スに接続されたレジスタのリセット手段を提供すること
にある。
【０００６】
【課題を解決するための手段】本発明の第１のＬＳＩリ
セット回路は、ＬＳＩのスキャンパスに接続された複数
のレジスタと、スキャンデータを入力するためのスキャ
ン入力ピンと、スキャンデータを出力するためのスキャ
ン出力ピンと、前記レジスタにクロックを供給するクロ
ック入力ピンと、スキャンモード信号を入力するための
スキャンモード入力ピンと、前記スキャンデータと実論
理で使用するための論理とを前記スキャンモード信号に
より各レジスタの入力部分で切り替えるセレクタとを備
えたＬＳＩにおけるＬＳＩリセット回路であって、出力
する信号の論理を１または０に切り替えることにより、
ＬＳＩテストモードか非テストモードかを指定するテス
トモード入力ピンと、電源ＯＮから一定時間経過後に、
出力する信号の論理を切り替える電源ＯＮ入力ピンとを
有し、前記テストモード入力ピンの指定が非テストモー
ドであった場合に、前記電源ＯＮ入力ピンの論理を前記
スキャンモード信号に代わる新たなスキャンモード信号
として前記セレクタに出力するとともに、前記スキャン
データの代わりに０データをスキャンパスの先頭のセレ
クタに供給し、各セレクタは、前記クロック入力ピンか
ら供給されるクロック毎にスキャンパスの先頭のレジス
タから順次０データを入力することにより、前記複数の
レジスタのリセットを行うことを特徴とする。
セット回路は、ＬＳＩのスキャンパスに接続された複数
のレジスタと、スキャンデータを入力するためのスキャ
ン入力ピンと、スキャンデータを出力するためのスキャ
ン出力ピンと、前記レジスタにクロックを供給するクロ
ック入力ピンと、スキャンモード信号を入力するための
スキャンモード入力ピンと、前記スキャンデータと実論
理で使用するための論理とを前記スキャンモード信号に
より各レジスタの入力部分で切り替えるセレクタとを備
えたＬＳＩにおけるＬＳＩリセット回路であって、出力
する信号の論理を１または０に切り替えることにより、
ＬＳＩテストモードか非テストモードかを指定するテス
トモード入力ピンと、電源ＯＮから一定時間経過後に、
出力する信号の論理を切り替える電源ＯＮ入力ピンとを
有し、前記テストモード入力ピンの指定が非テストモー
ドであった場合に、前記電源ＯＮ入力ピンの論理を前記
スキャンモード信号に代わる新たなスキャンモード信号
として前記セレクタに出力するとともに、前記スキャン
データの代わりに０データをスキャンパスの先頭のセレ
クタに供給し、各セレクタは、前記クロック入力ピンか
ら供給されるクロック毎にスキャンパスの先頭のレジス
タから順次０データを入力することにより、前記複数の
レジスタのリセットを行うことを特徴とする。
【０００７】本発明の第２のＬＳＩリセット回路は、Ｌ
ＳＩのスキャンパスに接続された複数のレジスタと、ス
キャンデータを入力するためのスキャン入力ピンと、ス
キャンデータを出力するためのスキャン出力ピンと、前
記レジスタにクロックを供給するクロック入力ピンと、
スキャンモード信号を入力するためのスキャンモード入
力ピンと、前記スキャンデータと実論理で使用するため
の論理とを前記スキャンモード信号により各レジスタの
入力部分で切り替えるセレクタとを備えたＬＳＩにおけ
るＬＳＩリセット回路であって、出力する信号の論理を
１または０に切り替えることにより、ＬＳＩテストモー
ドか非テストモードかを指定するテストモード入力ピン
と、電源ＯＮから一定時間経過後に、出力する信号の論
理を切り替える電源ＯＮ入力ピンと、前記テストモード
入力ピンの論理により、前記スキャン入力ピンからのス
キャンデータまたは０データのいずれかを選択し、スキ
ャンパスの先頭のセレクタに前記選択したデータを供給
する第１の選択手段と、前記テストモード入力ピンの論
理により、前記スキャンモード入力ピンの論理または前
記電源ＯＮ入力ピンの論理のいずれかを選択し、この選
択した出力を、前記スキャンモード信号に代わる新たな
スキャンモード信号として前記セレクタに出力する第２
の選択手段とを有することを特徴とする。
ＳＩのスキャンパスに接続された複数のレジスタと、ス
キャンデータを入力するためのスキャン入力ピンと、ス
キャンデータを出力するためのスキャン出力ピンと、前
記レジスタにクロックを供給するクロック入力ピンと、
スキャンモード信号を入力するためのスキャンモード入
力ピンと、前記スキャンデータと実論理で使用するため
の論理とを前記スキャンモード信号により各レジスタの
入力部分で切り替えるセレクタとを備えたＬＳＩにおけ
るＬＳＩリセット回路であって、出力する信号の論理を
１または０に切り替えることにより、ＬＳＩテストモー
ドか非テストモードかを指定するテストモード入力ピン
と、電源ＯＮから一定時間経過後に、出力する信号の論
理を切り替える電源ＯＮ入力ピンと、前記テストモード
入力ピンの論理により、前記スキャン入力ピンからのス
キャンデータまたは０データのいずれかを選択し、スキ
ャンパスの先頭のセレクタに前記選択したデータを供給
する第１の選択手段と、前記テストモード入力ピンの論
理により、前記スキャンモード入力ピンの論理または前
記電源ＯＮ入力ピンの論理のいずれかを選択し、この選
択した出力を、前記スキャンモード信号に代わる新たな
スキャンモード信号として前記セレクタに出力する第２
の選択手段とを有することを特徴とする。
【０００８】本発明の第３のＬＳＩリセット回路は、Ｌ
ＳＩのスキャンパスに接続された複数のレジスタと、ス
キャンデータを入力するためのスキャン入力ピンと、ス
キャンデータを出力するためのスキャン出力ピンと、前
記レジスタにクロックを供給するクロック入力ピンと、
スキャンモード信号を入力するためのスキャンモード入
力ピンと、前記スキャンデータと実論理で使用するため
の論理とを前記スキャンモード信号により各レジスタの
入力部分で切り替えるセレクタとを備えたＬＳＩにおけ
るＬＳＩリセット回路であって、出力する信号の論理を
１または０に切り替えることにより、ＬＳＩテストモー
ドか非テストモードかを指定するテストモード入力ピン
と、外部から一定時間ＯＮのリセット信号を入力され、
前記テストモード入力ピンによる指定が非テストモード
であった場合に、前記リセット信号を出力するリセット
入力ピンとを有し、前記テストモード入力ピンの指定が
非テストモードであった場合に、前記リセット入力ピン
の論理を前記スキャンモード信号に代わる新たなスキャ
ンモード信号として前記セレクタに出力するとともに、
前記スキャンデータの代わりに０データをスキャンパス
の先頭のセレクタに供給し、各セレクタは、前記クロッ
ク入力ピンから供給されるクロック毎にスキャンパスの
先頭のレジスタから順次０データを入力することによ
り、前記複数のレジスタのリセットを行うことを特徴と
する。
ＳＩのスキャンパスに接続された複数のレジスタと、ス
キャンデータを入力するためのスキャン入力ピンと、ス
キャンデータを出力するためのスキャン出力ピンと、前
記レジスタにクロックを供給するクロック入力ピンと、
スキャンモード信号を入力するためのスキャンモード入
力ピンと、前記スキャンデータと実論理で使用するため
の論理とを前記スキャンモード信号により各レジスタの
入力部分で切り替えるセレクタとを備えたＬＳＩにおけ
るＬＳＩリセット回路であって、出力する信号の論理を
１または０に切り替えることにより、ＬＳＩテストモー
ドか非テストモードかを指定するテストモード入力ピン
と、外部から一定時間ＯＮのリセット信号を入力され、
前記テストモード入力ピンによる指定が非テストモード
であった場合に、前記リセット信号を出力するリセット
入力ピンとを有し、前記テストモード入力ピンの指定が
非テストモードであった場合に、前記リセット入力ピン
の論理を前記スキャンモード信号に代わる新たなスキャ
ンモード信号として前記セレクタに出力するとともに、
前記スキャンデータの代わりに０データをスキャンパス
の先頭のセレクタに供給し、各セレクタは、前記クロッ
ク入力ピンから供給されるクロック毎にスキャンパスの
先頭のレジスタから順次０データを入力することによ
り、前記複数のレジスタのリセットを行うことを特徴と
する。
【０００９】本発明の第４のＬＳＩリセット回路は、Ｌ
ＳＩのスキャンパスに接続された複数のレジスタと、ス
キャンデータを入力するためのスキャン入力ピンと、ス
キャンデータを出力するためのスキャン出力ピンと、前
記レジスタにクロックを供給するクロック入力ピンと、
スキャンモード信号を入力するためのスキャンモード入
力ピンと、前記スキャンデータと実論理で使用するため
の論理とを前記スキャンモード信号により各レジスタの
入力部分で切り替えるセレクタとを備えたＬＳＩにおけ
るＬＳＩリセット回路であって、出力する信号の論理を
１または０に切り替えることにより、ＬＳＩテストモー
ドか非テストモードかを指定するテストモード入力ピン
と、外部から一定時間ＯＮのリセット信号を入力され、
前記テストモード入力ピンによる指定が非テストモード
であった場合に、前記リセット信号を第２の選択手段に
出力するリセット入力ピンと、前記テストモード入力ピ
ンの論理により、前記スキャン入力ピンからのスキャン
データまたは０データのいずれかを選択し、スキャンパ
スの先頭のセレクタに前記選択したデータを供給する第
１の選択手段と、前記テストモード入力ピンの論理によ
り、前記スキャンモード入力ピンの論理または前記リセ
ット入力ピンの論理のいずれかを選択し、この選択した
出力を、前記スキャンモード信号に代わる新たなスキャ
ンモード信号として前記セレクタに出力する第２の選択
手段とを有することを特徴とする。
ＳＩのスキャンパスに接続された複数のレジスタと、ス
キャンデータを入力するためのスキャン入力ピンと、ス
キャンデータを出力するためのスキャン出力ピンと、前
記レジスタにクロックを供給するクロック入力ピンと、
スキャンモード信号を入力するためのスキャンモード入
力ピンと、前記スキャンデータと実論理で使用するため
の論理とを前記スキャンモード信号により各レジスタの
入力部分で切り替えるセレクタとを備えたＬＳＩにおけ
るＬＳＩリセット回路であって、出力する信号の論理を
１または０に切り替えることにより、ＬＳＩテストモー
ドか非テストモードかを指定するテストモード入力ピン
と、外部から一定時間ＯＮのリセット信号を入力され、
前記テストモード入力ピンによる指定が非テストモード
であった場合に、前記リセット信号を第２の選択手段に
出力するリセット入力ピンと、前記テストモード入力ピ
ンの論理により、前記スキャン入力ピンからのスキャン
データまたは０データのいずれかを選択し、スキャンパ
スの先頭のセレクタに前記選択したデータを供給する第
１の選択手段と、前記テストモード入力ピンの論理によ
り、前記スキャンモード入力ピンの論理または前記リセ
ット入力ピンの論理のいずれかを選択し、この選択した
出力を、前記スキャンモード信号に代わる新たなスキャ
ンモード信号として前記セレクタに出力する第２の選択
手段とを有することを特徴とする。
【００１０】本発明の第５のＬＳＩリセット回路は、本
発明の第１〜第４のＬＳＩリセット回路において、前記
一定時間の計時手段は、遅延回路であることを特徴とす
る。本発明の第６のＬＳＩリセット回路は、本発明の第
１〜第４のＬＳＩリセット回路において、前記一定時間
の計時手段は、カウンタまたはタイマであることを特徴
とする。
発明の第１〜第４のＬＳＩリセット回路において、前記
一定時間の計時手段は、遅延回路であることを特徴とす
る。本発明の第６のＬＳＩリセット回路は、本発明の第
１〜第４のＬＳＩリセット回路において、前記一定時間
の計時手段は、カウンタまたはタイマであることを特徴
とする。
【００１１】本発明の第７のＬＳＩリセット回路は、本
発明の第１〜第４のＬＳＩリセット回路において、前記
一定時間の計時手段は、ソフトウェアによるレジスタ手
段であることを特徴とする。
発明の第１〜第４のＬＳＩリセット回路において、前記
一定時間の計時手段は、ソフトウェアによるレジスタ手
段であることを特徴とする。
【００１２】本発明の電子機器は、本発明の第１〜第７
のＬＳＩリセット回路の少なくともいずれかを用いたこ
とを特徴とする。
のＬＳＩリセット回路の少なくともいずれかを用いたこ
とを特徴とする。
【００１３】
【発明の実施の形態】本発明の実施の形態について図面
を参照して説明する。図１は、本発明のＬＳＩリセット
回路の一例を示す構成図である。
を参照して説明する。図１は、本発明のＬＳＩリセット
回路の一例を示す構成図である。
【００１４】セレクタ１００は、ＬＳＩテストモード２
０により、スキャンイン２１からの信号か、論理「０」
かを選択し、その出力は、セレクタ１１への入力とな
る。セレクタ１０１は、スキャンモード２２とリセット
２３の出力信号を反転回路２６で反転させた信号とのい
ずれかを、ＬＳＩテストモード２０で選択しスキャンモ
ード信号Ｓとして出力する。
０により、スキャンイン２１からの信号か、論理「０」
かを選択し、その出力は、セレクタ１１への入力とな
る。セレクタ１０１は、スキャンモード２２とリセット
２３の出力信号を反転回路２６で反転させた信号とのい
ずれかを、ＬＳＩテストモード２０で選択しスキャンモ
ード信号Ｓとして出力する。
【００１５】そして、このセレクタ１０１の出力信号で
あるスキャンモード信号Ｓにより、セレクタ１００の出
力と実論理値３１のいずれかをセレクタ１１が選択し、
セレクタ１１の選択した出力がレジスタ１の入力とな
る。このレジスタ１に入力された値は、クロック２４か
らクロックが印加されるとレジスタ１に保持される。
あるスキャンモード信号Ｓにより、セレクタ１００の出
力と実論理値３１のいずれかをセレクタ１１が選択し、
セレクタ１１の選択した出力がレジスタ１の入力とな
る。このレジスタ１に入力された値は、クロック２４か
らクロックが印加されるとレジスタ１に保持される。
【００１６】なお、レジスタおよびセレクタは、スキャ
ンパスにそれぞれ１〜ｎ，１１〜１ｎのｎ個ずつ接続さ
れているものとして説明する。
ンパスにそれぞれ１〜ｎ，１１〜１ｎのｎ個ずつ接続さ
れているものとして説明する。
【００１７】レジスタ２には、レジスタ１の出力と実論
理値３２とをセレクタ１０１の出力により選択するセレ
クタ１２の出力が入力となっており、クロック２４から
クロックが印加されるとレジスタ２には、セレクタ１２
により選択された値が保持される。
理値３２とをセレクタ１０１の出力により選択するセレ
クタ１２の出力が入力となっており、クロック２４から
クロックが印加されるとレジスタ２には、セレクタ１２
により選択された値が保持される。
【００１８】以下同様に、各レジスタは、セレクタ１０
１の出力により、スキャンパスの一つ前のレジスタ値
か、実論理値かを選択するセレクタの出力を入力とした
構成に数珠繋ぎ状態になっており、最後のレジスタｎの
出力は、スキャンアウト２５で検出する。
１の出力により、スキャンパスの一つ前のレジスタ値
か、実論理値かを選択するセレクタの出力を入力とした
構成に数珠繋ぎ状態になっており、最後のレジスタｎの
出力は、スキャンアウト２５で検出する。
【００１９】次に、本発明の一実施の形態の動作につい
て図１および図２を参照して詳細に説明する。図２は、
本発明のＬＳＩリセット回路の動作を説明するためのタ
イムチャートである。
て図１および図２を参照して詳細に説明する。図２は、
本発明のＬＳＩリセット回路の動作を説明するためのタ
イムチャートである。
【００２０】最初に、ＬＳＩテスト実施時の動作につい
て図１を参照して説明する。
て図１を参照して説明する。
【００２１】ＬＳＩテストを実施する時は、まず、ＬＳ
Ｉテストモード２０を論理「１」に固定する。この状態
をＬＳＩテストモードと称する。これにより、図１に示
すように、セレクタ１００においては、スキャンイン２
１からのデータが選択され、セレクタ１０１において
は、スキャンモード２２からの入力信号がスキャンモー
ド信号Ｓとして選択される。
Ｉテストモード２０を論理「１」に固定する。この状態
をＬＳＩテストモードと称する。これにより、図１に示
すように、セレクタ１００においては、スキャンイン２
１からのデータが選択され、セレクタ１０１において
は、スキャンモード２２からの入力信号がスキャンモー
ド信号Ｓとして選択される。
【００２２】この状態で、スキャンモード２２を論理
「１」にすると、セレクタ１１では、セレクタ１００で
選択された出力、すなわちスキャンイン２１からのデー
タが選択され、クロック２４からクロックを供給する
と、スキャンイン２１からのデータはレジスタ１に保持
される。
「１」にすると、セレクタ１１では、セレクタ１００で
選択された出力、すなわちスキャンイン２１からのデー
タが選択され、クロック２４からクロックを供給する
と、スキャンイン２１からのデータはレジスタ１に保持
される。
【００２３】セレクタ１２では、レジスタ１のデータが
選択される。そして、クロック２４から次のクロックを
供給すると、レジスタ２には、１クロック前にレジスタ
１に保持されていたデータが保持され、レジスタ１に
は、新たにスキャンイン２１のデータが保持される。
選択される。そして、クロック２４から次のクロックを
供給すると、レジスタ２には、１クロック前にレジスタ
１に保持されていたデータが保持され、レジスタ１に
は、新たにスキャンイン２１のデータが保持される。
【００２４】さらに、クロック２４からクロックを印加
し続けると、各レジスタをデータが毎クロックスキャン
して、スキャンパスのレジスタ数（ｎ個）のクロックを
印加した時点で、レジスタｎには、初めに、スキャンイ
ン２１から与えたデータが保持され、スキャンアウト２
５で、それが観測できる。
し続けると、各レジスタをデータが毎クロックスキャン
して、スキャンパスのレジスタ数（ｎ個）のクロックを
印加した時点で、レジスタｎには、初めに、スキャンイ
ン２１から与えたデータが保持され、スキャンアウト２
５で、それが観測できる。
【００２５】次に、スキャンモード２２を論理「０」と
すると、セレクタ１１〜セレクタ１ｎは、スキャンパス
側でない、実論理側のデータが選択され、クロック２４
からクロックが印加されると、実論理値３１，実論理値
３２〜実論理値３ｎがそれぞれレジスタ１，レジスタ２
〜レジスタｎに保持される。
すると、セレクタ１１〜セレクタ１ｎは、スキャンパス
側でない、実論理側のデータが選択され、クロック２４
からクロックが印加されると、実論理値３１，実論理値
３２〜実論理値３ｎがそれぞれレジスタ１，レジスタ２
〜レジスタｎに保持される。
【００２６】以上説明した動作を利用し、スキャンモー
ド２２とクロック２４から印加するクロックとを制御し
ながら、スキャンイン２１から与えるデータとスキャン
アウト２５で検出するデータを参照することで、ＬＳＩ
の論理テストが可能となる。
ド２２とクロック２４から印加するクロックとを制御し
ながら、スキャンイン２１から与えるデータとスキャン
アウト２５で検出するデータを参照することで、ＬＳＩ
の論理テストが可能となる。
【００２７】次に、本発明の特徴である、非ＬＳＩテス
トモード時の、スキャンパスに接続されたレジスタのリ
セット動作について説明する。
トモード時の、スキャンパスに接続されたレジスタのリ
セット動作について説明する。
【００２８】まず、非ＬＳＩテスト時は、ＬＳＩテスト
モード２０を論理「０」に固定する。この状態で、電源
ＯＮすると、セレクタ１００は、論理「０」を選択し、
セレクタ１０１は、リセット２３からの入力信号を反転
回路２６で反転した論理をスキャンモード信号Ｓとして
選択する。
モード２０を論理「０」に固定する。この状態で、電源
ＯＮすると、セレクタ１００は、論理「０」を選択し、
セレクタ１０１は、リセット２３からの入力信号を反転
回路２６で反転した論理をスキャンモード信号Ｓとして
選択する。
【００２９】ここで、リセット２３からの入力信号につ
いて図２のタイムチャートを用いて説明する。
いて図２のタイムチャートを用いて説明する。
【００３０】ＬＳＩの電源がＯＮすると、図示していな
い遅延回路等により、論理「０」の信号がリセット２３
に入力される。この論理「０」は反転回路２６により論
理「１」に反転され、この論理「１」がスキャンモード
信号Ｓとして各セレクタ１１〜１ｎに出力される。この
論理「１」のスキャンモード信号Ｓは、一定の遅延時間
後にリセット２３への入力信号が論理「１」に変わるま
で、各セレクタ１１〜１ｎに出力され続ける。この遅延
時間は、スキャンパスに接続されているｎ個のレジスタ
が全てリセットされるのを保証する時間、すなわち、ｎ
以上のクロックが印加される時間以上に設定されてい
る。
い遅延回路等により、論理「０」の信号がリセット２３
に入力される。この論理「０」は反転回路２６により論
理「１」に反転され、この論理「１」がスキャンモード
信号Ｓとして各セレクタ１１〜１ｎに出力される。この
論理「１」のスキャンモード信号Ｓは、一定の遅延時間
後にリセット２３への入力信号が論理「１」に変わるま
で、各セレクタ１１〜１ｎに出力され続ける。この遅延
時間は、スキャンパスに接続されているｎ個のレジスタ
が全てリセットされるのを保証する時間、すなわち、ｎ
以上のクロックが印加される時間以上に設定されてい
る。
【００３１】以上、図２を用いて説明したように、電源
ＯＮ直後の一定時間、リセット２３からの入力信号は論
理「０」としているため、セレクタ１０１は、スキャン
モード信号Ｓとして論理「１」を出力する。これによ
り、セレクタ１１は、セレクタ１００の出力、すなわ
ち、論理「０」を選択するので、クロック２４からクロ
ックが印加されると、レジスタ１は論理「０」を保持す
る。さらに、クロックが印加されると、セレクタ１２の
出力も論理「０」なので、レジスタ２にも論理「０」が
保持される。このまま、クロックが印加され続けると、
いずれは、レジスタ１〜レジスタｎまでのスキャンパス
に接続されているレジスタは、全て、論理「０」とな
り、リセットされる。
ＯＮ直後の一定時間、リセット２３からの入力信号は論
理「０」としているため、セレクタ１０１は、スキャン
モード信号Ｓとして論理「１」を出力する。これによ
り、セレクタ１１は、セレクタ１００の出力、すなわ
ち、論理「０」を選択するので、クロック２４からクロ
ックが印加されると、レジスタ１は論理「０」を保持す
る。さらに、クロックが印加されると、セレクタ１２の
出力も論理「０」なので、レジスタ２にも論理「０」が
保持される。このまま、クロックが印加され続けると、
いずれは、レジスタ１〜レジスタｎまでのスキャンパス
に接続されているレジスタは、全て、論理「０」とな
り、リセットされる。
【００３２】その後、リセット２３からの入力信号が論
理「１」に変化すると、セレクタ１０１は、論理「０」
を出力するので、セレクタ１１は、スキャンパス側でな
い、実論理３１側のデータを選択し、次のクロックで
は、レジスタ１に実論理値３１が保持されることにな
る。同様に、レジスタ２〜ｎにも実論理値３２〜３ｎが
それぞれ保持される。よって、スキャンパスで接続され
ていたレジスタ１〜ｎのリセットは、解除される。
理「１」に変化すると、セレクタ１０１は、論理「０」
を出力するので、セレクタ１１は、スキャンパス側でな
い、実論理３１側のデータを選択し、次のクロックで
は、レジスタ１に実論理値３１が保持されることにな
る。同様に、レジスタ２〜ｎにも実論理値３２〜３ｎが
それぞれ保持される。よって、スキャンパスで接続され
ていたレジスタ１〜ｎのリセットは、解除される。
【００３３】次に、本発明の他の実施の形態について図
３を参照して説明する。
３を参照して説明する。
【００３４】本実施の形態は、図１に示される本発明の
一実施の形態に対して、リセット信号回路２７を追加し
た点が異なる。上述した本発明の一実施の形態において
は、電源ＯＮ直後の一定時間、外部に設けられた遅延回
路からリセット２３に論理「０」の信号を入力していた
が、本実施の形態は、遅延回路に相当する部分をリセッ
ト信号回路２７に備えている。さらに、リセット信号回
路２７から論理「０」を出力する条件として、ＬＳＩテ
ストモード２０が非ＬＳＩテストモード状態に設定され
ていることを確認するため、ＬＳＩテストモード２０か
らの信号がリセット信号回路２７に入力されている。
一実施の形態に対して、リセット信号回路２７を追加し
た点が異なる。上述した本発明の一実施の形態において
は、電源ＯＮ直後の一定時間、外部に設けられた遅延回
路からリセット２３に論理「０」の信号を入力していた
が、本実施の形態は、遅延回路に相当する部分をリセッ
ト信号回路２７に備えている。さらに、リセット信号回
路２７から論理「０」を出力する条件として、ＬＳＩテ
ストモード２０が非ＬＳＩテストモード状態に設定され
ていることを確認するため、ＬＳＩテストモード２０か
らの信号がリセット信号回路２７に入力されている。
【００３５】そして、ＬＳＩの電源がＯＮすると、電源
ＯＮ信号がリセット２３からリセット信号回路２７に送
られる。一方、ＬＳＩテストモード２０からも、非ＬＳ
Ｉテストモードであることを示す論理「０」がリセット
信号回路２７に送られる。リセット信号回路２７は、こ
れらの両信号を受信したことにより内部の遅延回路をＯ
Ｎし、この遅延回路による遅延が設定された遅延時間に
なるまでの間は、論理「０」を出力する。この論理
「０」は反転回路２６により論理「１」に反転され、こ
の論理「１」がスキャンモード信号Ｓとして各セレクタ
に出力される。
ＯＮ信号がリセット２３からリセット信号回路２７に送
られる。一方、ＬＳＩテストモード２０からも、非ＬＳ
Ｉテストモードであることを示す論理「０」がリセット
信号回路２７に送られる。リセット信号回路２７は、こ
れらの両信号を受信したことにより内部の遅延回路をＯ
Ｎし、この遅延回路による遅延が設定された遅延時間に
なるまでの間は、論理「０」を出力する。この論理
「０」は反転回路２６により論理「１」に反転され、こ
の論理「１」がスキャンモード信号Ｓとして各セレクタ
に出力される。
【００３６】上述した本発明の他の実施の形態において
は、ＬＳＩテストモード２０が非ＬＳＩテストモード状
態に設定されていることを確認して、セレクタ１０１に
リセットのための信号を出力できるという効果がある。
は、ＬＳＩテストモード２０が非ＬＳＩテストモード状
態に設定されていることを確認して、セレクタ１０１に
リセットのための信号を出力できるという効果がある。
【００３７】なお、以上説明した本発明の一実施の形態
または他の実施の形態においては、遅延時間の生成を遅
延回路によって行ったが、電源ＯＮ直後の一定時間をカ
ウントする手段であれば、遅延回路の他に、例えば、カ
ウンタ，タイマや、ソフトウェアによるレジスタ手段等
であってもかまわない。
または他の実施の形態においては、遅延時間の生成を遅
延回路によって行ったが、電源ＯＮ直後の一定時間をカ
ウントする手段であれば、遅延回路の他に、例えば、カ
ウンタ，タイマや、ソフトウェアによるレジスタ手段等
であってもかまわない。
【００３８】さらに、本発明の一実施の形態または他の
実施の形態においては、電源ＯＮによる信号を外部から
入力していたが、電源ＯＮによる信号の代わりに、一定
時間だけ論理「１」の信号を外部からリセット２３に入
力するようにしてもよい。この場合は、図１における反
転回路２６、または、図３におけるリセット信号回路２
７および反転回路２６が削除できる。
実施の形態においては、電源ＯＮによる信号を外部から
入力していたが、電源ＯＮによる信号の代わりに、一定
時間だけ論理「１」の信号を外部からリセット２３に入
力するようにしてもよい。この場合は、図１における反
転回路２６、または、図３におけるリセット信号回路２
７および反転回路２６が削除できる。
【００３９】また、本発明が以上の実施の形態の説明に
限定されず、本発明の技術思想の範囲内において、各実
施の形態は適宜変更され得ることは明らかである。
限定されず、本発明の技術思想の範囲内において、各実
施の形態は適宜変更され得ることは明らかである。
【００４０】
【発明の効果】上述したように、本発明は、ＬＳＩテス
トのために既に存在するスキャンパスを基本構成として
利用し、電源ＯＮ直後の一定時間の間、リセット２３か
らの入力信号を各レジスタのスキャンモード信号として
用ることにより、各レジスタに論理「０」を入力してリ
セットするようにしたため、各レジスタにリセットのた
めのハードウェアを追加することなく、各レジスタのリ
セットを行うことができるという効果を有する。
トのために既に存在するスキャンパスを基本構成として
利用し、電源ＯＮ直後の一定時間の間、リセット２３か
らの入力信号を各レジスタのスキャンモード信号として
用ることにより、各レジスタに論理「０」を入力してリ
セットするようにしたため、各レジスタにリセットのた
めのハードウェアを追加することなく、各レジスタのリ
セットを行うことができるという効果を有する。
【図１】本発明のＬＳＩリセット回路の一例を示す構成
図である。
図である。
【図２】本発明のＬＳＩリセット回路の動作を説明する
ためのタイムチャートである
ためのタイムチャートである
【図３】本発明のＬＳＩリセット回路の他の例を示す構
成図である。
成図である。
１ レジスタ ２ レジスタ ｎ レジスタ １１ セレクタ １２ セレクタ １ｎ セレクタ ２０ ＬＳＩテストモード ２１ スキャンイン ２２ スキャンモード ２３ リセット ２４ クロック ２５ スキャンアウト ２６ 反転回路 ２７ リセット信号回路 ３１ 実論理値 ３２ 実論理値 ３ｎ 実論理値 １００ セレクタ １０１ セレクタ Ｓ スキャンモード信号
Claims (8)
- 【請求項１】 ＬＳＩのスキャンパスに接続された複数
のレジスタと、スキャンデータを入力するためのスキャ
ン入力ピンと、スキャンデータを出力するためのスキャ
ン出力ピンと、前記レジスタにクロックを供給するクロ
ック入力ピンと、スキャンモード信号を入力するための
スキャンモード入力ピンと、前記スキャンデータと実論
理で使用するための論理とを前記スキャンモード信号に
より各レジスタの入力部分で切り替えるセレクタとを備
えたＬＳＩにおけるＬＳＩリセット回路であって、 出力する信号の論理を１または０に切り替えることによ
り、ＬＳＩテストモードか非テストモードかを指定する
テストモード入力ピンと、電源ＯＮから一定時間経過後
に、出力する信号の論理を切り替える電源ＯＮ入力ピン
とを有し、 前記テストモード入力ピンの指定が非テストモードであ
った場合に、前記電源ＯＮ入力ピンの論理を前記スキャ
ンモード信号に代わる新たなスキャンモード信号として
前記セレクタに出力するとともに、前記スキャンデータ
の代わりに０データをスキャンパスの先頭のセレクタに
供給し、各セレクタは、前記クロック入力ピンから供給
されるクロック毎にスキャンパスの先頭のレジスタから
順次０データを入力することにより、前記複数のレジス
タのリセットを行うことを特徴とするＬＳＩリセット回
路。 - 【請求項２】 ＬＳＩのスキャンパスに接続された複数
のレジスタと、スキャンデータを入力するためのスキャ
ン入力ピンと、スキャンデータを出力するためのスキャ
ン出力ピンと、前記レジスタにクロックを供給するクロ
ック入力ピンと、スキャンモード信号を入力するための
スキャンモード入力ピンと、前記スキャンデータと実論
理で使用するための論理とを前記スキャンモード信号に
より各レジスタの入力部分で切り替えるセレクタとを備
えたＬＳＩにおけるＬＳＩリセット回路であって、 出力する信号の論理を１または０に切り替えることによ
り、ＬＳＩテストモードか非テストモードかを指定する
テストモード入力ピンと、 電源ＯＮから一定時間経過後に、出力する信号の論理を
切り替える電源ＯＮ入力ピンと、 前記テストモード入力ピンの論理により、前記スキャン
入力ピンからのスキャンデータまたは０データのいずれ
かを選択し、スキャンパスの先頭のセレクタに前記選択
したデータを供給する第１の選択手段と、 前記テストモード入力ピンの論理により、前記スキャン
モード入力ピンの論理または前記電源ＯＮ入力ピンの論
理のいずれかを選択し、この選択した出力を、前記スキ
ャンモード信号に代わる新たなスキャンモード信号とし
て前記セレクタに出力する第２の選択手段とを有するこ
とを特徴とするＬＳＩリセット回路。 - 【請求項３】 ＬＳＩのスキャンパスに接続された複数
のレジスタと、スキャンデータを入力するためのスキャ
ン入力ピンと、スキャンデータを出力するためのスキャ
ン出力ピンと、前記レジスタにクロックを供給するクロ
ック入力ピンと、スキャンモード信号を入力するための
スキャンモード入力ピンと、前記スキャンデータと実論
理で使用するための論理とを前記スキャンモード信号に
より各レジスタの入力部分で切り替えるセレクタとを備
えたＬＳＩにおけるＬＳＩリセット回路であって、 出力する信号の論理を１または０に切り替えることによ
り、ＬＳＩテストモードか非テストモードかを指定する
テストモード入力ピンと、外部から一定時間ＯＮのリセ
ット信号を入力され、前記テストモード入力ピンによる
指定が非テストモードであった場合に、前記リセット信
号を出力するリセット入力ピンとを有し、 前記テストモード入力ピンの指定が非テストモードであ
った場合に、前記リセット入力ピンの論理を前記スキャ
ンモード信号に代わる新たなスキャンモード信号として
前記セレクタに出力するとともに、前記スキャンデータ
の代わりに０データをスキャンパスの先頭のセレクタに
供給し、各セレクタは、前記クロック入力ピンから供給
されるクロック毎にスキャンパスの先頭のレジスタから
順次０データを入力することにより、前記複数のレジス
タのリセットを行うことを特徴とするＬＳＩリセット回
路。 - 【請求項４】 ＬＳＩのスキャンパスに接続された複数
のレジスタと、スキャンデータを入力するためのスキャ
ン入力ピンと、スキャンデータを出力するためのスキャ
ン出力ピンと、前記レジスタにクロックを供給するクロ
ック入力ピンと、スキャンモード信号を入力するための
スキャンモード入力ピンと、前記スキャンデータと実論
理で使用するための論理とを前記スキャンモード信号に
より各レジスタの入力部分で切り替えるセレクタとを備
えたＬＳＩにおけるＬＳＩリセット回路であって、 出力する信号の論理を１または０に切り替えることによ
り、ＬＳＩテストモードか非テストモードかを指定する
テストモード入力ピンと、 外部から一定時間ＯＮのリセット信号を入力され、前記
テストモード入力ピンによる指定が非テストモードであ
った場合に、前記リセット信号を第２の選択手段に出力
するリセット入力ピンと、 前記テストモード入力ピンの論理により、前記スキャン
入力ピンからのスキャンデータまたは０データのいずれ
かを選択し、スキャンパスの先頭のセレクタに前記選択
したデータを供給する第１の選択手段と、 前記テストモード入力ピンの論理により、前記スキャン
モード入力ピンの論理または前記リセット入力ピンの論
理のいずれかを選択し、この選択した出力を、前記スキ
ャンモード信号に代わる新たなスキャンモード信号とし
て前記セレクタに出力する第２の選択手段とを有するこ
とを特徴とするＬＳＩリセット回路。 - 【請求項５】 前記一定時間の計時手段は、遅延回路で
あることを特徴とする請求項１〜４のいずれか１項記載
のＬＳＩリセット回路。 - 【請求項６】 前記一定時間の計時手段は、カウンタま
たはタイマであることを特徴とする請求項１〜４のいず
れか１項記載のＬＳＩリセット回路。 - 【請求項７】 前記一定時間の計時手段は、ソフトウェ
アによるレジスタ手段であることを特徴とする請求項１
〜４のいずれか１項記載のＬＳＩリセット回路。 - 【請求項８】 請求項１〜７の少なくともいずれか１項
記載のＬＳＩリセット回路を用いたことを特徴とする電
子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11191996A JP2001021619A (ja) | 1999-07-06 | 1999-07-06 | Ｌｓｉリセット回路およびこれを用いた電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11191996A JP2001021619A (ja) | 1999-07-06 | 1999-07-06 | Ｌｓｉリセット回路およびこれを用いた電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001021619A true JP2001021619A (ja) | 2001-01-26 |
Family
ID=16283888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11191996A Pending JP2001021619A (ja) | 1999-07-06 | 1999-07-06 | Ｌｓｉリセット回路およびこれを用いた電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001021619A (ja) |
-
1999
- 1999-07-06 JP JP11191996A patent/JP2001021619A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020312 |