JP3339479B2 - クロック制御回路および方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、論理回路に組み
込まれたフリップフロップ回路に供給されるクロックを
制御するためのクロック制御回路および方法に関し、さ
らに詳しくは、通常のクロックに代えてテスト用のクロ
ックをフリップフロップ回路に供給するためのクロック
制御回路および方法に関する。

【０００２】

【従来の技術】近年、ＬＳＩの高速化に伴い、遅延故障
を早期に検出するための手段が重要になってきており、
現状では、高速テスタを利用した高速試験を行うことに
より、遅延故障の検出を行っているのが通例である。し
かしながら、高速テスタは非常に高額であり、テストコ
ストの増大を招く一因となっている。そこで、安価なテ
スタによる故障試験を可能とするための技術として、ス
キャンパス・テストの機能を利用したディレイテスト手
法が注目されている。

【０００３】ところで、スキャンパス・テストの機能を
利用してディレイテストを行う場合、テスト対象のパス
を有効に設定することが困難であり、縮退故障を対象と
した場合のように、高い故障検出率を実現するテストパ
タンの生成が困難であった。この問題を解決するための
従来技術として、例えば特開平３−６１８７２号公報
（特許番号第２６１９９５７号）に開示されたものが知
られている。図１３に示すように、この従来技術では、
テスト対象の論理回路に含まれる複数のラッチ１は、複
数のグループに分類されており、各ラッチのグループに
対して、クロックの印加／抑制を制御するためのＯＳラ
ッチ２が設けられている。

【０００４】この従来技術によれば、例えばソースラッ
チ１−１からターゲットラッチ１−２に至る経路の信号
伝達時間をテストする場合、ソースラッチ１−１および
ターゲットラッチ１−２がそれぞれ属するグループに設
けられたＯＳラッチ（１）およびＯＳラッチ（３）に
「有効値」を設定し、他のＯＳラッチに「無効値」を設
定する。これにより、ソースラッチ１−１およびターゲ
ットラッチ１−２が属するグループにおいてのみ、ラッ
チにクロックが供給され、他のグループに属するラッチ
にはクロックの供給が抑止される。

【０００５】そして、このようにＯＳラッチに各値を設
定した後、ソースラッチ１−１にクロックＣＬＫ１を印
加すると、テスト用のデータがソースラッチ１−１に取
り込まれて経路上に出力される。ここで、データが経路
上を伝達してターゲットラッチ１−２に到達した後にク
ロックＣＬＫ２を印加すると、このデータはターゲット
ラッチ１−２に正しく取り込まれ、それ以前にクロック
ＣＬＫ２を印加するとデータが正しく取り込まれない。
つまり、ターゲットラッチ１−２に取り込まれるデータ
が変化するときのクロックＣＬＫ２の時間位置から、デ
ータがターゲットラッチ１−２に到達した時刻を知るこ
とができ、クロックＣＬＫ１とクロックＣＬＫ２との間
の時間間隔から信号の伝達時間を割り出すことが可能と
なる。

【０００６】また、この技術によれば、ソースラッチ１
−１とターゲットラッチ１−２との間の経路上に、例え
ばＯＳラッチ（２）が設けられたグループに属するラッ
チ１−３に設定された値により制御されるゲート回路１
−３０が存在していても、ＯＳラッチ（２）に有効値が
設定されない限り、ラッチ１−３の値が変化することが
ない。したがって、ディレイテストにおける信号伝達経
路の破壊を防止することができる。

【０００７】

【発明が解決しようとする課題】ところで、上述の従来
技術によれば、各ラッチのクロックの時間位置を把握す
る必要上、各ラッチは外部からクロックを入力するもの
でなければならない。このため、テスト可能な経路が、
外部からクロックを入力するラッチ間の経路に限定され
るという不都合がある。従って、例えばＬＳＩ内部で生
成されたクロックなどにより制御されるフリップフロッ
プ回路間の経路をテストすることができず、論理回路の
テストを柔軟に行うことが出来ないという問題がある。

【０００８】この発明は、上記事情に鑑みてなされたも
ので、論理回路に組み込まれたラッチなどのフリップフ
ロップ回路に対し、テスト用クロックを任意に供給する
ことができ、論理回路のテストの柔軟性を改善すること
が可能なクロック制御回路を提供することを目的とす
る。

【０００９】

【課題を解決するための手段】上記課題を解決するた
め、この発明は以下の構成を有する。即ち、この発明に
かかるクロック制御装置は、論理回路（例えば後述する
パス１０１〜１０３に相当する構成要素）に組み込まれ
た複数のフリップフロップ回路（例えば後述するフリッ
プフロップ回路２１〜２３，３１〜３３に相当する構成
要素）に供給されるクロックを制御するためのクロック
制御回路であって、前記複数のフリップフロップ回路に
対応づけて設けられ、通常のクロック（例えば後述する
通常のクロックＣＬＫ１〜ＣＬＫ３に相当する要素）お
よびテスト用のクロック（例えば後述するテスト用のク
ロックＴＣＬＫ１〜ＴＣＬＫ３に相当する要素）の一方
を制御信号として他方を通過させるように、これら通常
のクロックとテスト用のクロックとを論理演算して前記
複数のフリップフロップ回路にそれぞれ供給する複数の
クロック供給回路（例えば後述するクロック供給回路１
１〜１３に相当する構成要素）を備えたことを特徴とす
る。

【００１０】この装置の構成によれば、クロック供給回
路は、例えば論理和回路や論理積回路などの論理ゲート
回路として機能し、テスト用のクロックと通常のクロッ
クとを論理演算して、見かけ上、一方のクロックを制御
信号として他方のクロックを通過させる。例えば、クロ
ック供給回路が論理和回路として機能するものである場
合、クロック供給回路に入力される通常のクロックを制
御信号とし、これを論理値「０」に固定すれば、このク
ロック供給回路の出力信号は、テスト用のクロックと同
値となり、このクロック供給回路はテスト用のクロック
を通過させる。逆に、テスト用のクロックを制御信号と
し、これを論理値「０」に固定すれば、クロック供給回
路は、通常のクロックと同値の信号を出力し、この通常
のクロックを通過させる。クロック供給回路を通過した
通常のクロックまたはテスト用クロックの何れかのクロ
ックが、論理回路に組み込まれたフリップフロップ回路
に供給される。

【００１１】したがって、各クロック供給回路は、テス
ト用のクロックおよび通常のクロックの一方を制御信号
として他方を通過させ、これをフリップフロップ回路に
供給する。換言すれば、各クロック供給回路は、通常の
クロックおよびテスト用のクロックの何れかを選択し
て、対応するフリップフロップ回路に供給する。これに
より、論理回路に組み込まれた複数のフリップフロップ
回路に対し、テスト用のクロックを任意に供給すること
が可能となり、論理回路に対して行われるテストの柔軟
性を改善することが可能となる。

【００１２】また、この発明は、前記複数のフリップフ
ロップ回路のそれぞれについて選択状態とするか否かを
規定するデータ（例えば後述するレジスタ回路４１０に
格納されるデータＲＤＡＴＡに相当する要素）に基づ
き、前記テスト用のクロック（例えば後述するテスト用
のクロックＴＣＬＫ１〜ＴＣＬＫ３に相当する要素）を
前記複数のクロック供給回路に分配するクロック分配回
路（例えば後述するクロック分配回路４０に相当する構
成要素）をさらに備えたことを特徴とする。

【００１３】この構成によれば、各クロック供給回路に
は、各フリップフロップ回路を選択状態とするか否かを
規定するデータに基づいてテスト用のクロックが分配さ
れる。そしてテスト用のクロックが分配されたクロック
供給回路からフリップフロップ回路にテスト用のクロッ
クが供給される。すなわち、上記データにより選択状態
とすることが規定されたフリップフロップ回路にのみテ
スト用のクロックが供給され、このフリップフロップ回
路が選択的にテスト用のクロックに同期して動作する。
このとき、上記データにより選択状態としないことが規
定されたフリップフロップ回路は動作せず、例えばその
出力を固定する。したがって、上記データを設定するこ
とにより、論理回路に組み込まれたラッチなどの複数の
フリップフロップ回路に対し、テスト用クロックを任意
に供給することが可能となり、これら複数のフリップフ
ロップ回路のクロックを任意に制御することが可能とな
る。これにより、テスト対象外となるフリップフロップ
回路が動作し、テスト対象のパスの伝播経路が破壊され
るといった問題を防止する事ができる。

【００１４】さらに、この発明にかかる前記クロック分
配回路は、前記データを格納するレジスタ回路（例えば
後述するレジスタ回路４１０に相当する構成要素）と、
前記レジスタ回路に格納されたデータに応じて前記テス
ト用のクロックを前記複数のクロック供給回路にそれぞ
れ選択的に出力するゲート回路（例えば後述するゲート
回路４２０に相当する構成要素）と、を備えたことを特
徴とする。

【００１５】この構成によれば、レジスタ回路には、各
フリップフロップ回路を選択状態とするか否かを規定す
るデータが格納され、ゲート回路は、レジスタ回路に格
納されたデータに応じてテスト用のクロックをクロック
供給回路に出力する。例えば、レジスタ回路に格納され
たデータが、フリップフロップ回路を「選択状態としな
いデータ」であれば、テスト用のクロックを出力せず、
また、レジスタ回路に格納されたデータが、フリップフ
ロップ回路を「選択状態とするデータ」であれば、テス
ト用のクロックを出力する。つまり、ゲート回路は、レ
ジスタ回路に格納されたデータに応じて、テスト用のク
ロックを選択的にクロック供給回路に出力する。

【００１６】さらにまた、この発明にかかる前記クロッ
ク分配回路は、予め準備された複数種類の信号（例えば
後述するディレイテスト用のクロックＤＴＣＬＫおよび
縮退故障用のクロックＳＴＣＬＫに相当する要素）の中
から何れかを選択し、これを前記テスト用のクロックと
して前記ゲート回路に出力する選択回路（例えば後述す
るクロック選択回路５００に相当する構成要素）をさら
に備えたことを特徴とする。

【００１７】この構成によれば、選択回路により複数種
類の信号の何れかを選択することにより、テスト用のク
ロックの信号内容が切り替えられる。したがって、クロ
ック供給回路からフリップフロップ回路に供給されるテ
スト用のクロックの信号内容を切り替えることが可能と
なる。

【００１８】さらにまた、この発明にかかる前記複数の
信号は、少なくとも、縮退故障テストを行うためのクロ
ック信号（例えば後述する縮退故障用のクロックＳＴＣ
ＬＫに相当する要素）と、ディレイテストを行うための
クロック信号（例えば後述するディレイテスト用のクロ
ックＤＴＣＬＫに相当する要素）とを含むことを特徴と
する。

【００１９】この構成によれば、クロック供給回路から
各フリップフロップ回路に供給されるテスト用のクロッ
クとして、少なくとも縮退故障テストを行うためのクロ
ック信号と、ディレイテストを行うためのクロック信号
とが、選択的に供給される。したがって、論理回路のテ
ストとして、縮退故障テストとディレイテストを実施す
ることが可能となる。

【００２０】なお、前記ゲート回路は、前記データが、
フリップフロップ回路を選択状態とするものでない場
合、フリップフロップ回路のクロックとして、このフリ
ップフロップ回路の出力を保持する論理値を出力するも
のとしてもよい。これにより、選択状態にないフリップ
フロップ回路の出力が変化することなく、選択状態にあ
るフリップフロップ回路のみを動作させることが可能と
なる。

【００２１】次に、この発明にかかるクロック制御方法
は、論理回路（例えば後述するパス１０１〜１０３に相
当する構成要素）に組み込まれた複数のフリップフロッ
プ回路（例えば後述するフリップフロップ回路２１〜２
３，３１〜３３に相当する構成要素）に供給されるクロ
ックを制御するためのクロック制御方法であって、前記
複数のフリップフロップ回路の通常のクロック（例えば
後述する通常のクロックＣＬＫ１〜ＣＬＫ３に相当する
要素）およびテスト用のクロック（例えば後述するテス
ト用のクロックＴＣＬＫ１〜ＴＣＬＫ３に相当する要
素）の一方を制御信号として他方を通過させるように、
これら通常のクロックとテスト用のクロックとを論理演
算して前記複数のフリップフロップ回路に供給するステ
ップ（例えば後述するステップＳ１０およびステップＳ
１１に相当する要素）を含むことを特徴とする。

【００２２】また、この発明にかかるクロック制御方法
は、論理回路（例えば後述するフリップフロップ回路２
１〜２３，３１〜３３に相当する構成要素）に組み込ま
れた複数のフリップフロップ回路（例えば後述するフリ
ップフロップ回路２１〜２３，３１〜３３に相当する構
成要素）に供給されるクロックを制御するためのクロッ
ク制御方法であって、（ａ）前記複数のフリップフロッ
プ回路のそれぞれについて選択状態とするか否かを規定
するデータ（例えば後述するデータＲＤＡＴＡに相当す
る要素）を反映させてテスト用のクロック（例えば後述
するテスト用のクロックＴＣＬＫ１〜ＴＣＬＫ３に相当
する要素）を出力する第１のステップ（例えば後述する
ステップＳ１０に相当する要素）と、（ｂ）前記複数の
フリップフロップ回路の通常のクロック（例えば後述す
る通常のクロックＣＬＫ１〜ＣＬＫ３に相当する要素）
および前記テスト用のクロックの一方を制御信号として
他方を通過させるように、これら通常のクロックとテス
ト用のクロックとを論理演算して前記複数のフリップフ
ロップ回路に供給する第２のステップ（例えば後述する
ステップＳ１１に相当する要素）と、を含むことを特徴
とする。

【００２３】さらに、この発明にかかる前記第１のステ
ップにおいて、前記データに応じて前記テスト用のクロ
ックが前記複数のクロック供給回路にそれぞれ選択的に
出力されるように、前記データと前記テスト用のクロッ
クとを論理演算することを特徴とする（例えば後述する
クロック分配回路４０の機能に相当する要素）。

【００２４】さらにまた、この発明にかかる前記第１の
ステップにおいて、予め準備された複数種類の信号（例
えば後述するディレイテスト用のクロックＤＴＣＬＫお
よび縮退故障用のクロックＳＴＣＬＫに相当する要素）
の中から何れかを選択し、これを前記テスト用のクロッ
クとすることを特徴とする（例えば後述するクロック選
択回路５００の機能に相当する要素）。

【００２５】

【発明の実施の形態】以下、図面を参照しながら、この
発明の実施の形態を説明する。 ＜実施の形態１＞図１に、この発明の実施の形態１にか
かるクロック制御回路が適用された半導体回路の構成例
を示す。この半導体回路は、いわゆるスキャンパス( Sc
an path)方式を利用したディレイテストが可能なように
構成されたものであって、信号の伝達経路であるパス１
０１〜１０３を形成する論理回路（符号なし）に組み込
まれたスキャン用の複数のフリップフロップ回路２１〜
２３，３１〜３３を有し、これらフリップフロップ回路
が、各パスの始端と終端とに配置されている。

【００２６】また、パス１０１上には、論理和回路Ａが
配置され、その論理和回路の一方の入力端子には、フリ
ップフロップ回路２１の出力からの信号線が接続され、
他方の入力端子には、バス１０２の始端である、フリッ
プフロップ回路２２の出力信号線が接続され、バス１０
２上に生じた信号変化が、バス１０１に対しても影響を
及ぼす構成となっている。

【００２７】スキャンパスによるテスト時には、これら
スキャン用のフリップフロップ回路に、テストに必要な
入力データの設定や、テスト対象の論理回路から出力さ
れたデータの取り込みが行われる。このフリップフロッ
プ回路２１〜２３，３１〜３３は、そのクロックが論理
値「０」のときにデータを取り込み、論理値「１」のと
きにデータを保持するものとなっている。なお、この実
施の形態では、ディレイテスト対象として、パス１０１
〜１０３を想定するが、これに限定されることなく、テ
ストの内容に応じて、適宜、パスを設定すればよい。

【００２８】また、この半導体回路は、複数のフリップ
フロップ回路２１〜２３，３１〜３３に供給されるクロ
ックＣＬＫ０１〜ＣＬＫ０３を制御するための本願発明
に係るクロック制御回路（符号なし）を備える。このク
ロック制御回路は、フリップフロップ回路２１〜２３，
３１〜３２に対応づけて設けられた図１に示す複数のク
ロック供給回路１１〜１３と、これらクロック供給回路
１１〜１３にテスト用のクロックを分配するための図２
に示すクロック分配回路４０とを備えて構成される。

【００２９】ここで、クロック供給回路１１〜１３は、
通常のクロックＣＬＫ１〜ＣＬＫ３およびテスト用のク
ロックＴＣＬＫ１〜ＴＣＬＫ３の一方を制御信号として
他方を通過させるように、これら通常のクロックとテス
ト用のクロックとを論理演算して複数のフリップフロッ
プ回路２１〜２３，３１〜３２にそれぞれ供給するよう
に構成され、具体的には論理和回路からなる。

【００３０】また、クロック分配回路４０は、前記複数
のフリップフロップ回路２１〜２３，３１〜３３のそれ
ぞれについて、これらのフリップフロップ回路を選択状
態とするか否かを個別的に規定するデータＲＤＡＴＡに
基づき、予め準備されたテスト用のクロックＤＣＬＫを
前記テスト用のクロックＴＣＬＫ１〜ＴＣＬＫ３として
複数のクロック供給回路１１〜１３に分配するように構
成される。

【００３１】具体的には、クロック分配回路４０は、前
記データＲＤＡＴＡを格納するフリップフロップ４１１
〜４１３からなるレジスタ回路４１０と、このレジスタ
回路４１０に格納されたデータＲＤＡＴＡに応じてテス
ト用のクロックＤＣＬＫをクロック供給回路１１〜１３
に出力するゲート回路４２０とから構成され、このゲー
ト回路４２０は、データＲＤＡＴＡとテスト用のクロッ
クＤＣＬＫとを論理和演算する論理和回路４２１〜４２
３から構成される。

【００３２】ここで、フリップフロップ４１１〜４１３
は、フリップフロップ４１１を初段とするシフトレジス
タを構成し、このフリップフロップ４１１のデータ端子
に前記データＲＤＡＴＡが入力され、レジスタ用のクロ
ックＲＣＬＫに同期して順次下位側にシフトされるよう
に構成される。また、フリップフロップ４１１〜４１３
の各セット端子には、テスト用モード信号ＴＥＳＴが共
通に入力される。

【００３３】また、ゲート回路４２０は、テスト用のク
ロックＴＣＬＫ１〜ＴＣＬＫ３がデータＲＤＡＴＡに応
じてテスト用のクロックＤＣＬＫと同値または所定の論
理値をとるように、データＲＤＡＴＡとテスト用のクロ
ックＤＣＬＫとを論理演算してテスト用のクロックＴＣ
ＬＫ１〜ＴＣＬＫ３を生成し、これをクロック供給回路
１１〜１３に出力するように構成される。具体的には、
ゲート回路４２０を構成する論理和回路４２１〜４２３
は、一方の入力信号（正論理）としてテスト用のクロッ
クＤＣＬＫを共通に入力し、他方の入力信号（負論理）
としてフリップフロップ４１１〜４１３の出力信号をそ
れぞれ入力し、テスト用のクロックＴＣＬＫ１〜ＴＣＬ
Ｋ３をそれぞれ出力する。

【００３４】上述のテスト用モード信号ＴＥＳＴ、テス
ト用のクロックＤＣＬＫ、データＲＤＡＴＡは、テスト
時にのみ使用される特定の外部端子（以下、テスト用端
子と称す）に設定される。なお、通常のクロックＣＬＫ
１〜ＣＬＫ３は、通常の外部端子を介して入力される信
号、または半導体回路の内部で生成される信号の何れで
あってもよいが、この実施の形態１では、通常のクロッ
クＣＬＫ１〜ＣＬＫ３は、半導体回路の内部で生成され
るものであって、外部から直接的に制御することが不能
なものとする。

【００３５】以下、この実施の形態１に係るクロック制
御回路の各動作モードでの動作を説明する。 （Ａ）通常モード 図３に、半導体回路が通常動作する場合の通常モードに
おける各テスト用端子の設定値を示す。この図に示すよ
うに、半導体回路を通常モードに設定する場合、テスト
用モード信号ＴＥＳＴとして論理値「０」を設定し、テ
スト用のクロックＤＣＬＫとして論理値「０」を設定す
る。ここで、テスト用モード信号ＴＥＳＴとして論理値
「０」を設定すると、フリップフロップ４１１〜４１３
の全てに論理値「１」がセットされる。したがって、テ
スト用端子に対するデータＲＤＡＴＡの設定は任意であ
る。

【００３６】このように各テスト端子の信号を設定した
場合、図２に示すクロック分配回路４０から出力される
テスト用のクロックＴＣＬＫ１〜ＴＣＬＫ３は、すべて
論理値「０」に固定され、これを入力する図１に示すク
ロック供給回路１１〜１３は、通常のクロックＣＬＫ１
〜ＣＬＫ３をクロックＣＬＫ０１〜ＣＬＫ０３として各
フリップフロップ回路に出力する。つまりこの場合、ク
ロック供給回路１１〜１３は、クロックＣＬＫ０１〜Ｃ
ＬＫ０３を制御信号として、通常のクロックＣＬＫ１〜
ＣＬＫ３を各フリップフロップ回路に出力する。したが
って、フリップフロップ回路２１〜２３，３１〜３３に
は通常のクロックが供給され、通常の動作が可能とされ
る。

【００３７】（Ｂ）ディレイテストモード ディレイテストを行うためのクロックの制御方法とし
て、テスト用のクロックＴＣＬＫ１〜ＴＣＬＫ３（ＤＣ
ＬＫ）による制御方法と、通常のクロックＣＬＫ１〜Ｃ
ＬＫ３による制御方法とがある。以下に、図１に示すパ
ス１０１をテスト対象として、これらのクロック制御方
法を用いたディレイテストの手順について順に説明す
る。

【００３８】先ず、図６に示すフローに沿って、テスト
用のクロックによるクロック制御の下にディレイテスト
を行う手順を説明する。ステップＳ１：テスト用端子に
初期値を設定する（初期設定）。具体的には、図４に示
すように、テスト用モード信号ＴＥＳＴとして論理値
「１」を設定し、テスト用のクロックＤＣＬＫとして予
め準備されたクロック（ＣＬＫ）を外部から設定し、通
常のクロックＣＬＫ１として論理値「０」を設定する。
なお、通常のクロックについては、テスト対象のパス１
０１に対応するもののみを論理値「０」にすれば足り
る。ただし、テスト対象外のパスに対応する通常のクロ
ックをも論理値「０」としてもよい。

【００３９】また、データＲＤＡＴＡとして、テスト対
象のパス１０１に接続されたフリップフロップ回路２
１，３１を選択状態とし、且つテスト対象外のパス１０
２，１０３のフリップフロップ回路２２，２３，３２，
３３を非選択状態とするような値を、レジスタ回路４１
０の各フリップフロップに設定する。この実施の形態１
では、フリップフロップ４１１に論理値「１」を設定
し、他のフリップフロップ４１２，４１３に論理値
「０」を設定する。このように各テスト用端子に初期値
を設定すると、通常のクロックＣＬＫ１として論理値
「０」を入力するクロック供給回路１１がクロックＣＬ
Ｋ０１としてテスト用のクロックＴＣＬＫ１を出力し、
このテスト用のクロックＴＣＬＫ１によるクロック制御
が可能となる。

【００４０】ここで、図７に示すフローに沿って、テス
ト用のクロックによるクロック制御方法について説明す
る。ステップＳ１０：クロック分配回路４０は、各パス
に接続されたフリップフロップ回路２１〜２３，３１〜
３３のそれぞれについて選択状態を規定するデータＲＤ
ＡＴＡを反映させて、テスト用のクロックＴＣＬＫ１〜
ＴＣＬＫ３をクロック供給回路１１〜１３に出力する。

【００４１】具体的には、図２に示すクロック分配回路
４０において、フリップフロップ４１１にデータＲＤＡ
ＴＡとして格納された論理値「１」が論理和回路４２１
に与えられ、予め準備されたテスト用のクロックＤＣＬ
Ｋと論理和演算され、テスト用のクロックＴＣＬＫ１が
論理和回路４２１から出力される。換言すれば、テスト
用のクロックＤＣＬＫがクロック分配回路４０の論理和
回路４２１を通過し、テスト用のクロックＴＣＬＫ１と
してクロック供給回路１１に分配される。

【００４２】一方、フリップフロップ４１２，４１３に
データＲＤＡＴＡとして格納された論理値「０」は、論
理和回路４２２，４２３に与えられてテスト用のクロッ
クＤＣＬＫと論理和演算される。この結果、論理和回路
４２２，４２３からそれぞれ出力されるテスト用のクロ
ックＴＣＬＫ２，ＴＣＬＫ３が論理値「１」に固定され
る。つまり、上述のフリップフロップ回路２２，３２，
３２，３３がデータを保持するように、テスト用のクロ
ックＴＣＬＫ２，ＴＣＬＫ３の値を固定する。

【００４３】ステップＳ１１：次に、通常のクロックＣ
ＬＫ１〜ＣＬＫ３およびテスト用のクロックＴＣＬＫ１
〜ＴＣＬＫ３の一方を制御信号として他方を通過させる
ように、これら通常のクロックとテスト用のクロックと
を論理演算して複数のフリップフロップ回路に供給す
る。具体的には、クロック供給回路１１〜１３は、クロ
ック分配回路４２１〜４２３から出力されたテスト用の
クロックＴＣＬＫ１〜ＴＣＬＫ３と、通常のクロックＣ
ＬＫ１〜ＣＬＫ３とをそれぞれ論理和演算して、その演
算結果をクロックＣＬＫ０１〜ＣＬＫ０３として出力す
る。

【００４４】このとき、上述のようにテスト用のクロッ
クＴＣＬＫ２，ＴＣＬＫ３の論理値は「１」に固定され
ているので、クロックＣＬＫ０２，ＣＬＫ０３は論理値
「１」に固定される。したがって、これらクロックＣＬ
Ｋ０２，ＣＬＫ０３を入力するフリップフロップ回路２
２，２３，３２，３３が非選択状態とされ、これらフリ
ップフロップ回路がその出力データを保持した状態に固
定される。これにより、テスト対象外のパス（１０２，
１０３）における不要な動作が抑制され、仮にパス１０
２の動作が、テスト対象のパス１０１に対して影響を与
え得るような回路構成になっている場合であっても、テ
スト対象のパス１０１の信号伝播経路を破壊することが
なくなる。

【００４５】また、上述のように通常のクロックＣＬＫ
１は、論理値「０」に設定されているので、クロック供
給回路１１から出力されるクロックＣＬＫ０１がテスト
用のクロックＴＣＬＫ１と同値となる。つまり、クロッ
ク供給回路１１は、通常のクロックＣＬＫ１を制御信号
としてテスト用のクロックＴＣＬＫ１を通過させ、この
テスト用のクロックＴＣＬＫ１をクロックＣＬＫ０１と
してフリップフロップ回路２１，３１に供給する。した
がって、テスト対象のパス１０１に接続されるフリップ
フロップ回路２１，３１にテスト用のクロックＴＣＬＫ
１が供給されるようにクロック制御が行われ、これらフ
リップフロップ回路２１，３１が選択状態とされる。

【００４６】以上により、テスト用のクロックＤＣＬＫ
を操作することにより、テスト用のクロックＴＣＬＫ１
が操作され、従ってテスト対象のパス１０１に接続され
る各フリップフロップ回路のクロックを任意に制御する
ことが可能となる。つまり、テスト用のクロックＴＣＬ
Ｋ１によるクロック制御が可能とされる。なお、この実
施の形態では、テスト用のクロックＴＣＬＫ１によりク
ロック制御を行うものとするが、レジスタ回路４１０に
格納するデータＲＤＡＴＡを設定し直すことにより、テ
スト用のクロックＴＣＬＫ１〜ＴＣＬＫ３を選択的に供
給することができる。この場合、複数のテスト用のクロ
ックの組み合わせを供給するように設定することもでき
る。

【００４７】ここで、図６のフローに説明を戻す。 ステップＳ２：上述のステップＳ１（ステップＳ１０，
Ｓ１１）においてテスト用端子の初期設定が行われてテ
スト用のクロックＴＣＬＫ１のみによるクロック制御が
可能な状態になると、次に、各パスに接続されたフリッ
プフロップ回路に初期データを設定し、パスの初期化を
行う。

【００４８】具体的には、パスに対して、論理値「０」
から論理値「１」への信号変化を与えてテストを行う場
合には、テスト対象となっているパス１０１の始端に接
続するフリップフロップ回路２１に、初期データとして
論理値「０」を設定する。上記とは逆の変化、すなわち
論理値「１」から論理値「０」の信号変化を与えてテス
トを行う場合には、フリップフロップ回路２１に、初期
データとして論理値「１」を設定する。この実施の形態
では、前者の信号変化を与えて、パス１０１をテストす
るものとする。

【００４９】さらに、テスト対象となっているパス１０
１の始端に、信号変化が与えられた場合に、その終端に
まで信号変化が伝播されるように、パス１０１に対して
影響を及ぼす他の全てのパス上の信号を固定する。具体
的には、パス１０１上に存在する論理和回路Ａの入力端
子にパス１０２を介して接続されるフリップフロップ回
路２２に、初期データとして論理値「０」を設定し、論
理和回路Ａに与えられるパス１０２上の信号を論理値
「０」に設定する。

【００５０】この初期データは、半導体回路に供給され
るスキャン用のクロックＳＣＬＫに同期してスキャン用
の入力データＳＩＮをフリップフロップ回路２１〜２３
およびフリップフロップ回路３１〜３３に順次シフトす
ることにより行われる。この実施の形態１では、テスト
対象のパス１０１の始端に接続されるフリップフロップ
回路２１と、テスト対象のパス１０１の信号伝播に影響
を及ぼすフリップフロップ回路２２とに、初期データと
して論理値「０」を設定し、このパス１０１のみを初期
化する。この初期化と同時に、テスト対象のパス１０１
の始端に接続されたフリップフロップ回路２１のデータ
入力端子に、このフリップフロップ回路２１に設定され
た初期データとは逆の論理値「１」のデータＤを設定す
る。

【００５１】ステップＳ３：続いて、フリップフロップ
回路２１にクロックＣＬＫ０１としてテスト用のクロッ
クＴＣＬＫ１を供給し、テスト対象のパス１０１の始点
に信号変化を与える。具体的には、テスト用のクロック
ＴＣＬＫ１のパルスによりフリップフロップ回路２１に
論理値「１」のデータＤを取り込ませる。この結果、フ
リップフロップ回路２１から論理値「１」のデータ信号
が出力され、それまで論理値「０」に初期化されていた
パス１０１の始点での信号が、論理値「０」から論理値
「１」に変化し、このデータ信号がパス１０１を伝達す
る。このとき、テスト対象外となるパス１０２に接続す
るフリップフロップ回路２２は、その出力データを保持
した状態に固定されているため、パス１０２上の信号の
影響を受ける論理和回路Ａが、パス１０１上の信号伝播
を破壊することはない。

【００５２】このとき、フリップフロップ回路２１と同
じクロックを入力するフリップフロップ回路３１は、パ
ス１０１の終端に現れているデータ信号を取り込むが、
この時点では、フリップフロップ回路２１からパス１０
１の始端に出力された論理値「１」のデータ信号はその
終端に到達していない。このため、フリップフロップ回
路３１は、初期データと同じ論理値「０」を取り込み、
その値は事実上変化しない。

【００５３】ステップＳ４：続いて、フリップフロップ
回路２１に論理値「１」のデータＤを取り込ませてから
或る時間の経過後、再びテスト用のクロックＴＣＬＫ１
のパルスによりフリップフロップ回路３１にパス１０１
の終端のデータ信号を取り込ませる。このとき、パス１
０１の始端に接続されたフリップフロップ回路２１が再
びデータＤを取り込むが、これにより仮にこの始端のデ
ータＤが変化しても、このデータの変化がパス１０１の
終点に及ぶことはなく、フリップフロップ回路３１に取
り込まれるデータに影響を与えることはない。ここで、
テスト用のクロックＴＣＬＫ１の最初のパルスが発生さ
れてから、「或る時間」が経過した後に次のパルスが発
生されるが、この「或る時間」としては、テスト対象の
パス１０１について要求される信号伝達時間を保障する
テスト上の規格値が設定される。

【００５４】ステップＳ５：続いて、フリップフロップ
回路３１に取り込まれた論理値を判定する。具体的に
は、スキャン用のクロックＳＣＬＫに同期させて、フリ
ップフロップ回路３１に取り込まれた値をスキャン用の
出力端子ＳＯＴに順次シフトアウトさせ、この出力端子
ＳＯＴに出力される論理値を判定する。ここで、フリッ
プフロップ回路３１に２度目のテスト用のクロックＴＣ
ＬＫ１のパルスが供給された時に、フリップフロップ回
路２１から出力されたデータＤがパス１０１の終端に到
達していなければ、その終端の初期データの論理値
「０」がフリップフロップ回路３１に取り込まれ、この
フリップフロップ回路３１の値が変化しない。したがっ
て、この場合、フリップフロップ回路３１の値は論理値
「０」と判定される。また、データＤがパス１０１の終
端に到達していれば、データＤの論理値「１」がフリッ
プフロップ回路３１に取り込まれ、このフリップフロッ
プ回路３１の値が論理値「１」に変化する。したがっ
て、この場合、フリップフロップ回路３１の値が論理値
「１」と判定される。

【００５５】以上のように、フリップフロップ回路２
１，３１に最初のテスト用のクロックＴＣＬＫ１のパス
ルを供給してから「或る時間」の経過後にテスト用のク
ロックＴＣＬＫ１のパルスを再び供給し、終端のフリッ
プフロップ回路３１の値を判定することにより、パス１
０１の遅延故障（或る決められた時間内に信号の伝達が
収まらないような故障）が検出され、ディレイテストが
行われる。また、例えば「或る時間」を徐々に増加させ
て、同様にフリップフロップ回路３１の値を判定すれ
ば、その判定値が論理値「０」から論理値「１」に変化
する時間位置から、パス１０１の遅延時間を知ることも
できる。

【００５６】次に、通常のクロックＣＬＫ１によるクロ
ック制御の下にディレイテストを行う手順について、上
述の図６を援用して説明する。ただし、この通常のクロ
ックＣＬＫ１は、外部端子から直接的に制御可能なもの
とする。なお、図６を援用するにあたって、ステップの
符号Ｓ１〜Ｓ５を符号Ｓ２１〜Ｓ２５と読み替えるもの
とする。

【００５７】ステップＳ２１：テスト用端子に初期値を
設定する。具体的には、図５に示すように、テスト用モ
ード信号ＴＥＳＴとして論理値「１」を設定し、テスト
用のクロックＤＣＬＫとして論理値「０」を設定する。
また、通常のクロックＣＬＫ１〜ＣＬＫ３として、テス
ト内容に応じて生成されたクロック（ＣＬＫ）を設定す
る。

【００５８】さらに、データＲＤＡＴＡとして、テスト
対象となるパスのフリップフロップ回路を選択状態と
し、且つテスト対象外のパスのフリップフロップ回路を
非選択状態とするように、レジスタ回路４１０の各フリ
ップフロップの値を設定する。この実施の形態１では、
上述したテスト用のクロックによりクロック制御を行う
場合と同様に、フリップフロップ４１１に論理値「１」
を設定し、他のフリップフロップ４１２，４１３には論
理値「０」を設定し、図１に示すパス１０１をディレイ
テストの対象とする。

【００５９】このように各テスト用端子の信号を設定す
ると、図２に示すクロック分配回路４０において、論理
和回路４２１から出力されるテスト用のクロックＴＣＬ
Ｋ１が論理値「０」に固定され、かつ論理和回路４２
２，４２３から出力されるテスト用のクロックＴＣＬＫ
２，ＴＣＬＫ３が論理値「１」に固定される。したがっ
て、図１に示すクロック供給回路１１からクロックＣＬ
Ｋ０１として通常のクロックＣＬＫ１が出力され、クロ
ック供給回路１２，１３からそれぞれ出力されるクロッ
クＣＬＫ０２，ＣＬＫ０３が論理値「１」に固定され
る。

【００６０】これにより、フリップフロップ回路２１，
３１に供給されるクロックＣＬＫ０１として、通常のク
ロックＣＬＫ１が供給され、この通常のクロックＣＬＫ
１によるクロック制御が可能となる。この場合、クロッ
クＣＬＫ０１を入力するフリップフロップ回路２１，３
１が選択状態とされ、クロックＣＬＫ０２，ＣＬＫ０３
をそれぞれ入力するフリップフロップ回路２２，２３，
３２，３３が非選択状態とされる。

【００６１】ステップＳ２２：上述のステップＳ２１に
おいてテスト用端子の初期設定が行われ、通常のクロッ
クＣＬＫ１によるクロック制御が可能な状態になると、
次に、上述したテスト用のクロックによりクロック制御
を行う場合と同様に、各パスに接続されたフリップフロ
ップ回路に初期データを設定し、パスを初期化する。す
なわち、テスト対象のパス１０１の始端に接続されたフ
リップフロップ回路２１と、このテスト対象のパス１０
１の信号伝播に影響を及ぼすパス１０２の始端に接続さ
れたフリップフロップ回路２２とに、初期データとして
論理値「０」をそれぞれ設定する。

【００６２】ステップＳ２３：続いて、フリップフロッ
プ回路２１にクロックＣＬＫ０１として通常のクロック
ＣＬＫ１を供給し、テスト対象のパス１０１の始点に信
号変化を与える。具体的には、通常のクロックＣＬＫ１
のパルスによりフリップフロップ回路２１に論理値
「１」のデータＤを取り込ませる。この結果、フリップ
フロップ回路２１から論理値「１」のデータ信号が出力
され、それまで論理値「０」に初期化されていたパス１
０１の始点での信号が、論理値「０」から論理値「１」
に変化し、このデータ信号がパス１０１を伝達する。

【００６３】ステップＳ２４：続いて、フリップフロッ
プ回路２１にデータＤを取り込ませてから或る時間の経
過後、再び通常のクロックＣＬＫ１のパルスによりフリ
ップフロップ回路３１にパス１０１の終端のデータ信号
を取り込ませる。 ステップＳ２５：続いて、フリップフロップ回路３１に
取り込んだ論理値を判定する。ここで、フリップフロッ
プ回路３１に２度目の通常のクロックＣＬＫ１のパルス
が供給された時に、フリップフロップ回路２１から出力
されたデータＤがパス１０１の終端に到達していなけれ
ば、フリップフロップ回路３１の値が論理値「０」と判
定される。また、データＤがパス１０１の終端に到達し
ていれば、フリップフロップ回路３１の値が論理値
「１」と判定される。

【００６４】以上のように、フリップフロップ回路２
１，３１に最初の通常のクロックＣＬＫ１のパルスを供
給してから或る時間の経過後に通常のクロックＣＬＫ１
のパルスを再び供給し、終端のフリップフロップ回路３
１に取り込まれた値を判定することにより、上述したテ
スト用のクロックによりクロック制御を行う場合と同様
に、パス１０１のディレイを知ることができる。以上説
明したように、この実施の形態１にかかるクロック制御
回路により、論理回路に組み込まれたフリップフロップ
回路のクロック制御が任意に行われる。

【００６５】＜実施の形態２＞次に、この発明の実施の
形態２を説明する。この実施の形態２にかかるクロック
制御回路は、上述の図１および図２に示す実施の形態１
にかかるクロック制御回路の構成において、クロック分
配回路４０に代え、図８に示すクロック分配回路５０を
備えて構成される。なお、以下の説明において、この実
施の形態２と共通する構成要素が記載された図１を適宜
援用する。

【００６６】クロック分配回路５０は、前述の図２に示
すクロック分配回路４０の構成要素であるところのゲー
ト回路４２０およびレジスタ回路４１０に加えて、クロ
ック選択回路５００を備える。このクロック選択回路５
００は、予め準備された複数種類の信号の中から何れか
を選択し、これをテスト用のクロックＤＣＬＫとしてゲ
ート回路４２０に出力するものである。

【００６７】この実施の形態２では、クロック選択回路
５００は、上述の複数種類の信号として、ディレイテス
トを行うためのクロック（ディレイテスト用のクロッ
ク）ＤＴＣＬＫと、縮退故障テストを行うためのクロッ
ク（縮退故障用のクロック）ＳＴＣＬＫとを入力し、こ
れらクロックの何れかをクロックタイプ選択信号ＣＳＥ
Ｌに基づいて選択し、テスト用のクロックＤＣＬＫとし
てゲート回路４２０に出力する。また、クロック選択回
路５００に供給されるクロックタイプ選択信号ＣＳＥ
Ｌ、およびクロックＤＴＣＬＫ，ＳＴＣＬＫは、他の信
号と同様にテスト用端子に設定される。

【００６８】以下、この実施の形態２に係るクロック制
御回路の各動作モードでの動作を説明する。 （Ａ）通常モード 図９に、半導体回路が通常動作する場合の通常モードに
おける各テスト端子の設定値を示す。この図に示すよう
に、半導体回路を通常モードに設定する場合、テスト用
モード信号ＴＥＳＴとして論理値「０」を設定し、ディ
レイテスト用のクロックＤＴＣＬＫとして論理値「０」
を設定し、縮退故障用のクロックＳＴＣＬＫとして論理
値「０」を設定し、クロックタイプ選択信号ＣＳＥＬと
して論理値「０」を設定する。ここで、テスト用モード
信号ＴＥＳＴとして論理値「０」を設定すると、フリッ
プフロップ４１１〜４１３の全てに論理値「１」がセッ
トされる。したがって、テスト用端子に対するデータＲ
ＤＡＴＡの設定は任意である。

【００６９】このように各テスト端子の信号を設定した
場合、図８に示すクロック分配回路５０から出力される
テスト用のクロックＴＣＬＫ１〜ＴＣＬＫ３は、すべて
論理値「０」に固定され、これを入力する図１に示すク
ロック供給回路１１〜１３は、通常のクロックＣＬＫ１
〜ＣＬＫ３をクロックＣＬＫ０１〜ＣＬＫ０３として各
フリップフロップ回路に出力する。したがって、フリッ
プフロップ回路２１〜２３，３１〜３３には通常のクロ
ックが供給され、通常の動作が行われる。

【００７０】（Ｂ）縮退故障モード 縮退故障は、製造不良により、回路の或るノードが論理
値「０」または論理値「１」に固定される故障であり、
全回路がテスト対象とされる（ディレイテストのように
テスト対象のパスを特定する必要がない）。以下、縮退
故障用のクロックＳＴＣＬＫによるクロック制御の下に
縮退故障のテストを行う手順について、特徴的な部分の
みを説明する。

【００７１】図１０に示すように、テスト用端子に初期
値を設定する。具体的には、テスト用モード信号ＴＥＳ
Ｔとして論理値「０」を設定し、縮退故障用のクロック
ＳＴＣＬＫとして予め準備されたクロック（ＣＬＫ）を
設定し、クロックタイプ選択信号ＣＳＥＬとして論理値
「０」を設定する。ここで、テスト用モード信号ＴＥＳ
Ｔとして論理値「０」を設定すると、フリップフロップ
４１１〜４１３の全てに論理値「１」がセットされる。
したがって、テスト用端子に対するデータＲＤＡＴＡの
設定は任意である。このように各テスト用端子に初期値
を設定すると、縮退故障用のクロックＳＴＣＬＫがクロ
ック０１〜ＣＬＫ０３としてフリップフロップ回路２１
〜２３，３１〜３３の全てに共通に供給され、縮退故障
のテストが可能となる。

【００７２】（Ｃ）ディレイテストモード ディレイテストを行うためのクロックの制御方法とし
て、上述の実施の形態１と同様に、ディレイテスト用ク
ロックＤＴＣＬＫによる制御方法と、通常クロックＣＬ
Ｋ１〜ＣＬＫ３による制御方法とがある。これら制御方
法については、上述の実施の形態１にかかるテスト用の
クロックＤＣＬＫとして、クロック選択回路５００によ
り選択されたディレイテスト用のクロックＤＴＣＬＫを
用いる点を除いて、上述の実施の形態１と同様である。

【００７３】図１１および図１２に、この実施の形態２
における各テスト用端子の各信号の設定値を参考までに
示す。図１１に示すように、ディレイテスト用のクロッ
クＤＴＣＬＫによるクロック制御の下でディレイテスト
を行う場合、テスト用モード信号ＴＥＳＴとして論理値
「１」を設定し、ディレイテスト用のクロックＤＴＣＬ
Ｋとして予め準備されたクロック（ＣＬＫ）を設定し、
縮退故障用のクロックＳＴＣＬＫを任意とし、クロック
タイプ選択信号ＣＳＥＬとして論理値「１」を設定し、
通常のクロックＣＬＫ１〜ＣＬＫ３として論理値「０」
を設定する。また、データＲＤＡＴＡとして、テスト対
象のパスに接続されたフリップフロップ回路を選択状態
とし、テスト対象外のパスに接続されたフリップフロッ
プ回路を非選択状態とするように、レジスタ回路４１０
の各フリップフロップの値を設定する。

【００７４】図１２に示すように、通常のクロックによ
るクロック制御の下でディレイテストを行う場合、テス
ト用モード信号ＴＥＳＴとして論理値「１」を設定し、
ディレイテスト用のクロックＤＴＣＬＫとして論理値
「０」を設定し、縮退故障用のクロックＳＴＣＬＫを任
意とし、クロックタイプ選択信号ＣＳＥＬとして論理値
「１」を設定し、通常のクロックＣＬＫ１〜ＣＬＫ３と
してテスト内容に応じたクロック（ＣＬＫ）を設定す
る。また、データＲＤＡＴＡとして、同様に、テスト対
象のパスに接続されたフリップフロップ回路を選択状態
とし、テスト対象外のパスに接続されたフリップフロッ
プ回路を非選択状態とするように、レジスタ回路４１０
の各フリップフロップの値を設定する。

【００７５】ここで、図１１および図１２において、デ
ィレイテスト用のクロックＤＴＣＬＫと通常のクロック
ＣＬＫ１〜ＣＬＫ３とに着目すると、一方のクロックに
よる制御を行う場合、他方が論理値「０」とされる。こ
のように、クロック制御をディレイテスト用のクロック
または通常のクロックの何れを用いるかについては、ど
ちらのクロックが論理値「０」に設定されるかにより決
定される。したがって、クロックを選択するための信号
を設ける必要がない。

【００７６】なお、縮退故障用のクロックおよびディレ
イテスト用のクロックを共に外部から入力するような構
成では、縮退故障用クロックとディレイテスト用のクロ
ックとを共用し、一つのクロックとして集約することも
可能であり、このような場合、クロック選択回路５００
を設ける必要はなくなる。しかしながら、例えば縮退故
障用クロックが内部で発生されたものである場合には、
これらのクロックを一つのクロックに集約することはで
きず、クロック選択回路５００が有効となる。

【００７７】以上、この発明の実施の形態１，２を説明
したが、この発明は、これらの実施の形態に限られるも
のではなく、この発明の要旨を逸脱しない範囲の設計変
更等があっても本発明に含まれる。例えば、上述の各実
施の形態では、クロック供給回路１１〜１３として論理
和回路を用いたが、これに限定されることなく、論理積
回路を用いて構成することも可能である。

【００７８】また、上述の実施の形態では、クロック供
給回路１１〜１３として、２入力型の論理和回路を用い
たが、これに限定されることなく、３以上の入力信号数
を有するものを用いて構成してもよい。この構成によれ
ば、テスト用のクロックの種類の数を増やすことがで
き、多彩なテストに対応することが可能となる。

【００７９】さらに、上述の実施の形態では、クロック
供給回路１１〜１３は、通常のクロックまたはテスト用
のクロックの一方を論理値「０」に固定して、他方を選
択的に出力するものとしたが、これに限定されることな
く、例えば、フリップフロップ回路２１に最初に供給さ
れるクロックとして通常のクロックを供給し、続いてフ
リップフロップ回路３１に供給されるクロックとしてテ
スト用のクロックを供給するように、両方のクロックを
用いてもよい。

【００８０】さらにまた、クロック選択回路５００は、
クロックタイプ選択信号ＣＳＥＬに基づいてディレイテ
スト用のクロックＤＴＣＬＫまたは縮退故障用のクロッ
クＳＴＣＬＫの何れかを選択して出力するものとした
が、これに限定されることなく、例えばクロック供給回
路１１と同様に論理回路を用いて構成してもよい。

【００８１】

【発明の効果】以上説明したように、この発明によれ
ば、論理回路に組み込まれた複数のフリップフロップ回
路に供給されるクロックを制御するためのクロック制御
回路であって、前記複数のフリップフロップ回路に対応
づけて設けられ、通常のクロックおよびテスト用のクロ
ックの一方を制御信号として他方を通過させるように、
これら通常のクロックとテスト用のクロックとを論理演
算して前記複数のフリップフロップ回路にそれぞれ供給
する複数のクロック供給回路を備えたので、論理回路に
組み込まれた複数のフリップフロップ回路に対し、テス
ト用のクロックを任意に供給することが可能となり、論
理回路のテストの柔軟性を改善することが可能となる。

【００８２】また、前記複数のフリップフロップ回路の
それぞれについて選択状態とするか否かを規定するデー
タに基づき、前記テスト用のクロックを前記複数のクロ
ック供給回路に分配するクロック分配回路をさらに備え
たので、各フリップフロップ回路を選択的に動作状態と
することが可能となる。

【００８３】さらに、この発明にかかる前記クロック分
配回路が、前記データを格納するレジスタ回路と、前記
レジスタ回路に格納されたデータに応じて前記テスト用
のクロックを前記複数のクロック供給回路にそれぞれ選
択的に出力するゲート回路と、を備えたので、複数のフ
リップフロップ回路のそれぞれについて、選択状態とす
るか非選択状態とするかを規定するデータをテスト用の
クロックに反映させてテスト用のクロックとして出力す
ることが可能となる。

【００８４】さらにまた、この発明にかかる前記クロッ
ク分配回路が、予め準備された複数種類の信号の中から
何れかを選択し、これを前記テスト用のクロックとして
前記ゲート回路に出力する選択回路をさらに備えたの
で、テスト用のクロックの信号内容をテストの種類に応
じて切り替えることが可能となる。

【００８５】さらにまた、この発明にかかる前記複数の
信号が、少なくとも、縮退故障テストを行うためのクロ
ック信号と、ディレイテストを行うためのクロック信号
とを含むようにしたので、テスト用のクロックとして、
縮退故障テストを行うためのクロック信号と、ディレイ
テストを行うためのクロック信号とを、選択的に供給す
ることが可能となる。

【００８６】次に、この発明にかかるクロック制御方法
は、論理回路に組み込まれた複数のフリップフロップ回
路に供給されるクロックを制御するためのクロック制御
方法であって、前記複数のフリップフロップ回路の通常
のクロックおよびテスト用のクロックの一方を制御信号
として他方を通過させるように、これら通常のクロック
とテスト用のクロックとを論理演算して前記複数のフリ
ップフロップ回路に供給するステップを含むようにした
ので、論理回路に組み込まれた複数のフリップフロップ
回路に対し、テスト用のクロックを任意に供給すること
が可能となり、論理回路のテストの柔軟性を改善するこ
とが可能となる。

【００８７】また、この発明にかかるクロック制御方法
は、論理回路に組み込まれた複数のフリップフロップ回
路に供給されるクロックを制御するためのクロック制御
方法であって、（ａ）前記複数のフリップフロップ回路
のそれぞれについて選択状態とするか否かを規定するデ
ータを反映させてテスト用のクロックを出力する第１の
ステップと、（ｂ）前記複数のフリップフロップ回路の
通常のクロックおよび前記テスト用のクロックの一方を
制御信号として他方を通過させるように、これら通常の
クロックとテスト用のクロックとを論理演算して前記複
数のフリップフロップ回路に供給する第２のステップ
と、を含むようにしたので、各フリップフロップ回路を
選択的に動作状態としながら、論理回路に組み込まれた
複数のフリップフロップ回路に対し、テスト用のクロッ
クを任意に供給することが可能となり、論理回路のテス
トの柔軟性を改善することが可能となる。

【００８８】さらに、この発明にかかる前記第１のステ
ップにおいて、前記データに応じて前記テスト用のクロ
ックが前記複数のクロック供給回路にそれぞれ選択的に
出力されるように、前記データと前記テスト用のクロッ
クとを論理演算するようにしたので、複数のフリップフ
ロップ回路のそれぞれについて、選択状態とするか非選
択状態とするかを規定するデータをテスト用のクロック
に反映させてテスト用のクロックとして出力することが
可能となる。

【００８９】さらにまた、この発明にかかる前記第１の
ステップにおいて、予め準備された複数種類の信号の中
から何れかを選択し、これを前記テスト用のクロックと
するようにしたので、テスト用のクロックの信号内容を
テストの種類に応じて切り替えることが可能となる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に係るクロック制御
回路が適用された半導体回路の構成を示す回路図であ
る。

【図２】 この発明の実施の形態１に係るクロック分配
回路の構成を示す回路図である。

【図３】 この発明の実施の形態１に係る半導体回路の
通常モードにおけるテスト用端子の設定値を示す図であ
る。

【図４】 この発明の実施の形態１に係る半導体回路の
ディレイテストモード（テスト用クロック使用時）にお
けるテスト用端子の設定値を示す図である。

【図５】 この発明の実施の形態１に係る半導体回路の
ディレイテストモード（通常クロック使用時）における
テスト用端子の設定値を示す図である。

【図６】 この発明の実施の形態１に係る半導体回路の
ディレイテストの手順を示すフローチャートである。

【図７】 この発明の実施の形態１に係るクロック制御
回路の動作の流れを示すフローチャートである。

【図８】 この発明の実施の形態２に係るクロック分配
回路５０の構成を示す回路図である。

【図９】 この発明の実施の形態２に係る半導体回路の
通常モードにおけるテスト用端子の設定値を示す図であ
る。

【図１０】 この発明の実施の形態２に係る半導体回路
の縮退故障モードにおけるテスト用端子の設定値を示す
図である。

【図１１】 この発明の実施の形態２に係る半導体回路
のディレイテストモード（テスト用クロック使用時）に
おけるテスト用端子の設定値を示す図である。

【図１２】 この発明の実施の形態２に係る半導体回路
のディレイテストモード（通常クロック使用時）におけ
るテスト用端子の設定値を示す図である。

【図１３】 従来技術を説明するための図である。

【符号の説明】

１１〜１３：クロック供給回路 ２１〜２３，３１〜３３：フリップフロップ回路 ４０，５０：クロック供給回路 １０１〜１０３：パス（論理回路） ４１０：レジスタ回路 ４１１〜４１３：フリップフロップ ４２０：ゲート回路 ４２１〜４２３：論理和回路 ５００：クロック選択回路 Ａ：論理和回路

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 31/28 - 31/3193 G06F 11/22 310 G06F 11/22 360

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 論理回路に組み込まれた複数のフリップ
   フロップ回路に供給されるクロックを制御するためのク
   ロック制御回路であって、 前記複数のフリップフロップ回路に対応づけて設けら
   れ、通常のクロックおよびテスト用のクロックの一方を
   制御信号として他方を通過させるように、これら通常の
   クロックとテスト用のクロックとを論理演算して前記複
   数のフリップフロップ回路にそれぞれ供給する複数のク
   ロック供給回路を備えたことを特徴とするクロック制御
   回路。
2. 【請求項２】 前記複数のフリップフロップ回路のそれ
   ぞれについて選択状態とするか否かを規定するデータに
   基づき、前記テスト用のクロックを前記複数のクロック
   供給回路に分配するクロック分配回路をさらに備えたこ
   とを特徴とする請求項１に記載されたクロック制御回
   路。
3. 【請求項３】 前記クロック分配回路は、 前記データを格納するレジスタ回路と、 前記レジスタ回路に格納されたデータに応じて前記テス
   ト用のクロックを前記複数のクロック供給回路にそれぞ
   れ選択的に出力するゲート回路と、 を備えたことを特徴とする請求項２に記載されたクロッ
   ク制御回路。
4. 【請求項４】 前記クロック分配回路は、 予め準備された複数種類の信号の中から何れかを選択
   し、これを前記テスト用のクロックとして前記ゲート回
   路に出力する選択回路をさらに備えたことを特徴とする
   請求項３に記載されたクロック制御回路。
5. 【請求項５】 前記複数の信号は、少なくとも、縮退故
   障テストを行うためのクロック信号と、ディレイテスト
   を行うためのクロック信号とを含むことを特徴とする請
   求項４に記載されたクロック制御回路。
6. 【請求項６】 論理回路に組み込まれた複数のフリップ
   フロップ回路に供給されるクロックを制御するためのク
   ロック制御方法であって、 前記複数のフリップフロップ回路の通常のクロックおよ
   びテスト用のクロックの一方を制御信号として他方を通
   過させるように、これら通常のクロックとテスト用のク
   ロックとを論理演算して前記複数のフリップフロップ回
   路に供給するステップを含むことを特徴とするクロック
   制御方法。
7. 【請求項７】 論理回路に組み込まれた複数のフリップ
   フロップ回路に供給されるクロックを制御するためのク
   ロック制御方法であって、 （ａ）前記複数のフリップフロップ回路のそれぞれにつ
   いて選択状態とするか否かを規定するデータを反映させ
   てテスト用のクロックを出力する第１のステップと、 （ｂ）前記複数のフリップフロップ回路の通常のクロッ
   クおよび前記テスト用のクロックの一方を制御信号とし
   て他方を通過させるように、これら通常のクロックとテ
   スト用のクロックとを論理演算して前記複数のフリップ
   フロップ回路に供給する第２のステップと、 を含むことを特徴とするクロック制御方法。
8. 【請求項８】 前記第１のステップにおいて、 前記データに応じて前記テスト用のクロックが前記複数
   のクロック供給回路にそれぞれ選択的に出力されるよう
   に、前記データと前記テスト用のクロックとを論理演算
   することを特徴とする請求項７に記載されたクロック制
   御方法。
9. 【請求項９】 前記第１のステップにおいて、 予め準備された複数種類の信号の中から何れかを選択
   し、これを前記テスト用のクロックとすることを特徴と
   する請求項８に記載されたクロック制御方法。