JP2004362398A - 半導体集積回路 - Google Patents
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Abstract
【課題】クロックスキューを抑え、低消費電力化を実現する半導体集積回路を提供する。
【解決手段】フリップフロップは、ブロック化されないものと、ブロック化されたものとがあり、ブロック化されない非ブロック化のフリップフロップ11a,11b,11cのクロック入力には、それぞれ個別にクロック発生回路12a,12b,12cが接続され、それぞれ複数のフリップフロップ11d,11eをブロック化した機能ブロック11D,11Eは、それぞれのクロック入力に個別的にクロック発生回路12d,12eが接続されている。
【選択図】 図3
【解決手段】フリップフロップは、ブロック化されないものと、ブロック化されたものとがあり、ブロック化されない非ブロック化のフリップフロップ11a,11b,11cのクロック入力には、それぞれ個別にクロック発生回路12a,12b,12cが接続され、それぞれ複数のフリップフロップ11d,11eをブロック化した機能ブロック11D,11Eは、それぞれのクロック入力に個別的にクロック発生回路12d,12eが接続されている。
【選択図】 図3
Description
【0001】
【発明の属する技術分野】
本発明は、クロック発生回路を備えた半導体集積回路にかかわり、特にはクロックスキュー抑制の技術に関するものである。
【0002】
【従来の技術】
一般に、半導体集積回路においては、クロック発生回路より同期化のためのクロック信号が分配されて各同期回路セルへ供給されている。ここでは、同期回路セルの代表例としてフリップフロップをあげる。
【0003】
従来より、分配供給されるクロック信号のクロックスキューを抑えるために、遅延調整セル、バッファ等を介挿したり、配線長を等しくして、配線遅延が一定になるように工夫されている。
【0004】
しかしながら、現在では、半導体集積回路が大規模化・高速化し、数千から数万ものフリップフロップに高いクロック周波数のクロック信号を分配する必要がある。また、半導体集積回路の高集積化のために製造上のバラツキは大きくなる。これらのため、クロックサイクルが小さくなるほど、クロックスキューを抑えることが難しくなってきている。
【0005】
そこで、クロックスキューを抑える技術が種々提案されている。
【0006】
以下、クロックスキューを抑える技術の一つとして特許文献1に開示されている集積回路回路について、図10を用いて説明する。
【0007】
図10は、従来のクロックスキュー調整回路の構成を示した図である。遅延回路DL2とゲートG8とによるリングオシレータを構成し、その発振周期を端子dで観測しつつ、遅延回路DL2における遅延時間調整により、ゲートG8の出力クロックaの位相を調整する。次に、セレクタSEL1を切替えて、入力クロックeを遅延回路DL2、ゲートG8を介してDフリップフロップFF1のクロック入力aとする。また、入力クロックeを遅延回路DL1および分配回路を介して分配クロックbとし、これをDフリップフロップFF1のデータ入力とする。そして、DフリップフロップFF1のQ出力cを観測しつつ、遅延回路DL1の遅延時間を調整し、Q出力cのレベル遷移タイミングで、その遅延時間を設定固定する。これにより、基準クロックaと分配クロックbとの位相を一致させる。
【0008】
以上より、各集積回路のクロック信号入力端子からクロック分配回路の各分配端子までの遅延時間をすべて一定値に設定できるので、集積回路相互間のクロック分配回路の製造上のバラツキに起因するクロックスキューを抑えることが可能となる。
【0009】
【特許文献1】
特開平6−149408号公報(第3−4頁、第1図)
【0010】
【発明が解決しようとする課題】
上述した従来のクロックスキュー調整回路を用いた構成では、クロック信号入力端子からクロック分配回路の各分配端子までのスキューを抑えることはできるが、ますます、大規模化、高速化していく半導体集積回路において、クロック分配回路から各フリップフロップへクロック信号を分配することによる配線遅延から生じるクロックスキューを抑えることは困難である。
【0011】
さらに、クロック入力端子より各フリップフロップへ供給されるクロック信号は、ノーマル動作時は常にトグルしている状態であるため、大規模に配線が張り巡らされたクロック系での消費電力は大きくなり、半導体集積回路の低消費電力化への課題となっている。
【0012】
本発明は、このような事情に鑑みて創作したものであり、クロック信号分配に起因する配線遅延によるクロックスキューを抑え、さらに、低消費電力化を実現することを目的としている。
【0013】
【課題を解決するための手段】
本発明にかかわる第1の半導体集積回路は、内蔵する各同期回路セルごとにクロック発生回路を備えたことを特徴とする。なお、同期回路セルの代表例にフリップフロップがある。
【0014】
この構成によれば、各同期回路セルごとに個別のクロック発生回路をもたせてあるので、クロック信号分配は不要となり、クロック信号分配に起因するクロック系配線については、これを省略できる。したがって、クロック信号分配の配線遅延によるクロックスキューを抑えるとともに、消費電力の低減を図ることができる。
【0015】
本発明にかかわる第2の半導体集積回路は、内蔵する各機能ブロックごとにクロック発生回路を備えたことを特徴とする。
【0016】
この構成によれば、各機能ブロックごとにクロック発生回路をもたせてあるので、クロック信号分配は不要となり、クロック信号分配に起因するクロック系配線については、これを縮小できる。したがって、クロック信号分配の配線遅延によるクロックスキューを抑えるとともに、消費電力の低減を図ることができる。
【0017】
本発明にかかわる第3の半導体集積回路は、内蔵する非ブロック化の各同期回路セルごと、および、各機能ブロックごとにクロック発生回路を備えたことを特徴とする。これは、上記第1の半導体集積回路と第2の半導体集積回路とを合体したものに相当する。
【0018】
この構成によれば、非ブロック化の各同期回路セルごと、および、各機能ブロックごとにクロック発生回路をもたせてあるので、クロック信号分配は不要となり、クロック信号分配に起因するクロック系配線については、これを縮小ないし省略できる。したがって、クロック信号分配の配線遅延によるクロックスキューを抑えるとともに、消費電力の低減を図ることができる。
【0019】
本発明にかかわる第4の半導体集積回路は、上記第1〜第3のいずれかの半導体集積回路において、さらに、前記各クロック発生回路に対して周期的にクロック同期信号を生成出力するクロック同期信号生成回路を備えたことを特徴とする。
【0020】
この構成によれば、クロック同期信号生成回路からのクロック同期信号を周期的に各クロック発生回路に供給して、各クロック発生回路を周期的に同期化するので、各クロック信号の位相合わせ込みを周期的に行うことになり、クロックスキュー抑制をさらに効果的なものにできる。
【0021】
本発明にかかわる第5の半導体集積回路は、上記第4の半導体集積回路において、さらに、前記各クロック発生回路から発生される各クロック信号の位相差を検出し、所定値以上の位相差を検出したときに前記クロック同期信号生成回路を有効にして前記各クロック発生回路に前記クロック同期信号を出力させる位相差検出回路を備えたことを特徴とする。
【0022】
この構成によれば、位相差検出回路によって、複数のクロック発生回路から出力される各クロック信号の位相差を検出し、各クロック信号間に所定値以上の位相差が生じるたびにクロック同期信号生成回路を有効にしてクロック信号を同期化するので、位相差の拡大を一定範囲内に収斂させることができる。すなわち、単に周期的にクロック信号同期化を行うのではなく、位相差が一定以上に増えようとしたときに強制的にクロック信号同期化を行うので、さらに効率良くクロックスキューを抑制できる。この場合に、クロック同期信号生成回路がクロック同期信号を生成出力するのは、位相差検出回路が所定値以上の位相差を検出したときに限ってであり、通常は待機状態にあってクロック同期信号を生成出力していないので、消費電力の低減を図ることができる。
【0023】
本発明にかかわる第6の半導体集積回路は、上記第1〜第3の半導体集積回路において、さらに、クロック供給が必要な場合にのみクロックイネーブル信号を生成し、前記各クロック発生回路に供給して各クロック発生回路を有効にするクロックイネーブル信号生成回路を備えたことを特徴とする。
【0024】
この構成によれば、動作させるためにクロック供給が必要な非ブロック化の同期回路セルまたは機能ブロックにつながるクロック発生回路にのみ、これを有効にするクロックイネーブル信号を供給し、クロック供給が必要のない非ブロック化の同期回路セルまたは機能ブロックにつながるクロック発生回路は非動作とするので、消費電力の低減を図ることができる。さらに、クロックイネーブル信号を共用するクロック発生回路どうしでは、クロックイネーブル信号を共用するゆえに、クロック信号間の同期化が行われ、各クロック信号のクロックスキューを抑えることができる。
【0025】
本発明にかかわる第7の半導体集積回路は、上記第1〜第3のいずれかの半導体集積回路において、さらに、クロック供給が必要な場合にのみクロックイネーブル信号を生成し、前記各クロック発生回路に供給して各クロック発生回路を有効にするクロックイネーブル信号生成回路と、前記各クロック発生回路に対してクロック同期信号を生成出力するクロック同期信号生成回路と、前記各クロック発生回路から発生される各クロック信号の位相差を検出し、所定値以上の位相差を検出したときに前記クロック同期信号生成回路を有効にして前記各クロック発生回路に前記クロック同期信号を出力させる位相差検出回路とを備えたことを特徴とする。これは、上記第5の半導体集積回路と第6の半導体集積回路を合体したものに相当する。
【0026】
この構成による作用は次のとおりである。動作のためクロック供給が必要な非ブロック化の同期回路セルまたは機能ブロックにつながるクロック発生回路にのみクロックイネーブル信号を供給する。複数のクロック発生回路に共通にクロックイネーブル信号を供給するときは、それら複数のクロック発生回路どうしは、クロック信号間の同期化が行われ、各クロック信号のクロックスキューを抑えることができる。動作継続に伴って、複数のクロック発生回路から出力される各クロック信号どうし間に位相差が生じるようになることが想定される。このような場合でも、位相差検出回路によって、各クロック信号の位相差を検出し、各クロック信号間に所定値以上の位相差が生じるたびにクロック同期信号生成回路を有効にしてクロック信号を同期化する。したがって、各クロック信号のクロックスキューをタイムリーに抑えることができる。そして、クロック同期信号を常時生成出力するのではなく、位相差が所定値以上になったときに限っている。つまり、通常は待機状態にあってクロック同期信号を生成出力していないので、消費電力の低減を図ることができる。
【0027】
本発明にかかわる第8の半導体集積回路は、上記第1〜第3のいずれかの半導体集積回路において、前記各クロック発生回路は印加電圧に応じてクロック周波数が可変されるように構成され、さらに、前記各クロック発生回路に対する印加電圧を個別的に調整可能な供給電圧調整回路を備えたことを特徴とする。
【0028】
この構成によれば、より高速で動作させる非ブロック化の同期回路セルまたは機能ブロックに対しては、それにつながっているクロック発生回路に対して供給電圧調整回路からより高い印加電圧を供給する。これにより、そのクロック発生回路によるクロック信号の周波数をより高いものにすることができる。逆に、低速動作でよい非ブロック化の同期回路セルまたは機能ブロックに接続のクロック発生回路に対しては、供給電圧調整回路からより低い印加電圧を供給すればよい。この印加電圧に応じた周波数制御はクロック発生回路ごとに個別的に行える。したがって、クリティカルな部分にクロック周波数を合わせる必要がなくなり、消費電力の低減を図ることができる。
【0029】
本発明にかかわる第9の半導体集積回路は、上記第8の半導体集積回路において、前記各クロック発生回路による前記クロック信号の供給先における電圧を入力し、理想電圧との電圧差を検出し、前記電圧差に応じて前記供給電圧調整回路を制御する電圧差検出回路を備えたことを特徴とする。
【0030】
この構成によれば、クロック信号供給先の電圧が低く、電圧差検出回路が検出する電圧差が大きいときは、供給電圧調整回路による印加電圧をより高く設定して、クロック発生回路によるクロック周波数をより高くする。これにより、供給先の電圧の低さをまかなうことができる。逆に、クロック信号供給先の電圧が高く、電圧差検出回路が検出する電圧差が小さいときは、供給電圧調整回路による印加電圧をより低く設定して、クロック発生回路によるクロック周波数をより低くする。これにより、消費電力の低減を図ることができる。
【0031】
【発明の実施の形態】
以下、本発明にかかわる半導体集積回路の実施の形態を図面に基づいて詳細に説明する。同期回路セルについては、代表例としてフリップフロップをとりあげる。
【0032】
(実施の形態1)
図1は、本発明の実施の形態1における半導体集積回路A1の構成図である。
【0033】
図1に示すように、半導体集積回路A1は、複数のフリップフロップ11a〜11eを有し、各フリップフロップ11a〜11eに対して個別に自励型のクロック発生回路12a〜12eが接続されている。クロック発生回路12a〜12eは、例えば、単一あるいは複数のインバータ回路が接続されたリングオシレータで構成されている。
【0034】
各フリップフロップ11a〜11eは、それぞれが接続されているクロック発生回路12a〜12eから個別的にクロック信号を供給される。
【0035】
本実施の形態によれば、各フリップフロップごとに個別のクロック発生回路を備えることにより、クロック信号分配は不要となり、クロック信号分配に起因するクロック系配線については、これを省略できる。したがって、クロック信号分配の配線遅延によるクロックスキューを抑えるとともに、消費電力の低減を図ることができる。
【0036】
(実施の形態2)
図2は、本発明の実施の形態2における半導体集積回路A2の構成図である。
【0037】
図2に示すように、本実施の形態の半導体集積回路A2においては、フリップフロップは、ブロック化されている。複数のフリップフロップ11aが機能ブロック11Aを構成し、同様に、複数のフリップフロップ11bが機能ブロック11Bを、複数のフリップフロップ11cが機能ブロック11Cを、複数のフリップフロップ11dが機能ブロック11Dを、複数のフリップフロップ11eが機能ブロック11Eをそれぞれ構成している。そして、各機能ブロック11A〜11Eに対して個別にそれぞれ自励型のクロック発生回路12a〜12eが接続されている。クロック発生回路12a〜12eは、実施の形態1の場合と同様のリングオシレータで構成されている。
【0038】
本実施の形態によれば、各機能ブロックごとに個別のクロック発生回路を備えることにより、クロック信号分配は不要となり、クロック信号分配に起因するクロック系配線については、これを縮小できる。したがって、クロック信号分配の配線遅延によるクロックスキューを抑えるとともに、消費電力の低減を図ることができる。
【0039】
(実施の形態3)
図3は、本発明の実施の形態3における半導体集積回路A3の構成図である。
【0040】
図3に示すように、本実施の形態の半導体集積回路A3においては、フリップフロップは、ブロック化されないものと、ブロック化されたものとがある。ブロック化されない非ブロック化のフリップフロップ11a,11b,11cのクロック入力には、それぞれ個別にクロック発生回路12a,12b,12cが接続されている。機能ブロック11Dは、複数のフリップフロップ11dをブロック化したものであり、それぞれのクロック入力に共通にクロック発生回路12dが接続されている。また、機能ブロック11Eは、複数のフリップフロップ11eをブロック化したものであり、それぞれのクロック入力に共通にクロック発生回路12eが接続されている。クロック発生回路12a〜12eは、実施の形態1の場合と同様のリングオシレータで構成されている。
【0041】
非ブロック化のフリップフロップ11a,11b,11cは、それぞれが接続されているクロック発生回路12a,12b,12cから独立的にクロック信号を供給される。機能ブロック11Dに属する複数のフリップフロップ11dには、それが接続されているクロック発生回路12dからクロック信号が分配供給される。また、機能ブロック11Eに属する複数のフリップフロップ11eには、それが接続されているクロック発生回路12eからクロック信号が分配供給される。
【0042】
本実施の形態によれば、非ブロック化の各フリップフロップごと、および各機能ブロックごとにクロック発生回路を備えることにより、クロック信号分配に起因するクロック系配線については、これを省略ないし縮小することができ、クロック信号分配の配線遅延によるクロックスキューを抑え、消費電力の低減を図ることができる。
【0043】
(実施の形態4)
図4は、本発明の実施の形態4における半導体集積回路A4の構成図である。図4において、実施の形態3の図3におけるのと同じ符号は同一構成要素を指している。
【0044】
本実施の形態の半導体集積回路A4においては、複数のクロック発生回路12a〜12eと複数のフリップフロップ11a〜11eと複数の機能ブロック11D,11Eとの相互関係は実施の形態3(図3)の場合と同様になっている。本実施の形態が、実施の形態3と相違するのは、周期的にクロック同期信号を生成出力するクロック同期信号生成回路31を備え、このクロック同期信号生成回路31から出力されるクロック同期信号によって複数のクロック発生回路12a〜12eを同期的に制御し、クロック発生回路12a〜12eが出力するクロック信号を周期的に同期化するように構成している点である。その他の構成については、実施の形態3と同様であるので説明を省略する。
【0045】
本実施の形態によれば、クロック同期信号生成回路からのクロック同期信号を周期的にすべてのクロック発生回路に供給するので、各クロック発生回路から発生されるクロック信号を周期的に同期化することができる。すなわち、非ブロック化のフリップフロップおよび機能ブロックの各フリップフロップに供給される各クロック信号の位相合わせ込みを周期的に行うことになり、クロックスキュー抑制をさらに効果的なものにできる。
【0046】
(実施の形態5)
図5は、本発明の実施の形態5における半導体集積回路A5の構成図である。図5において、実施の形態4の図4におけるのと同じ符号は同一構成要素を指している。
【0047】
本実施の形態の半導体集積回路A5においては、複数のクロック発生回路12a〜12eと複数のフリップフロップ11a〜11eと複数の機能ブロック11D,11Eとクロック同期信号生成回路31との相互関係は実施の形態4(図4)の場合と同様になっている。本実施の形態が、実施の形態4と相違するのは、クロック同期信号生成回路31が位相差検出回路32を有し、すべてのクロック発生回路12a〜12eからのクロック信号を入力して、それらクロック信号の位相差を検出し、誤動作を起こし得る所定値以上の位相差を検出したときに、クロック同期信号生成回路31がクロック同期信号を各クロック発生回路12a〜12eに出力するように構成している点である。その他の構成については、実施の形態4と同様であるので説明を省略する。
【0048】
クロック発生回路12a〜12eから出力されているクロック信号相互間において、半導体集積回路A5が誤動作を起こし得る程度に位相差が生じているときは、位相差検出回路32がそのことを検出し、クロック同期信号生成回路31をアクティブにして、クロック同期信号を各クロック発生回路12a〜12eに出力する。これにより、すべてのクロック発生回路12a〜12eのクロック信号が同期化される。
【0049】
本実施の形態によれば、複数のクロック発生回路から出力される各クロック信号の位相差を検出する位相差検出回路を備えることにより、各クロック信号間に所定値以上の位相差が生じるたびに、強制的にクロック信号を同期化することができる。すなわち、単に周期的にクロック信号同期化を行うのではなく、位相差が一定以上に増えようとしたときには強制的にクロック信号同期化を行うので、さらに効率良くクロックスキューを抑制できる。この場合に、クロック同期信号生成回路がクロック同期信号を生成出力するのは、位相差検出回路が所定値以上の位相差を検出したときに限ってであり、通常は待機状態にあってクロック同期信号を生成出力していないので、消費電力の低減を図ることができる。
【0050】
(実施の形態6)
図6は、本発明の実施の形態6における半導体集積回路A6の構成図である。図6において、実施の形態3の図3におけるのと同じ符号は同一構成要素を指している。
【0051】
本実施の形態の半導体集積回路A6においては、複数のクロック発生回路12a〜12eと複数のフリップフロップ11a〜11eと複数の機能ブロック11D,11Eとの相互関係は実施の形態3(図3)の場合と同様になっている。本実施の形態が、実施の形態3と相違するのは、クロックイネーブル信号生成回路41を設け、このクロックイネーブル信号生成回路41から各クロック発生回路12a〜12eに対して互いに独立してクロックイネーブル信号en1〜en4を供給するように構成している点である。ただし、図示例の場合、クロック発生回路12bとクロック発生回路12cとに対して共通のクロックイネーブル信号en2を供給するようになっている。クロック発生回路12a〜12eは、クロックイネーブル信号en1〜en4が有効のときに限ってアクティブとなり、クロック信号を生成出力するように構成されている。その他の構成については、実施の形態3と同様であるので説明を省略する。
【0052】
クロックイネーブル信号en1〜en4は、フリップフロップ11a〜11eを動作させなければならない場合にのみハイレベルへ変化する信号であり、個別制御可能となっている。
【0053】
例えば、クロックイネーブル信号en1〜en4がすべて“1”にセットされたとき、クロック発生回路12a〜12eは、非ブロック化のフリップフロップ11a,11b,11cおよび機能ブロック11D,11Eの各フリップフロップ11d,11eに対してクロック信号を供給する。
【0054】
また、クロック発生回路12a〜12eがすべて“0”にリセットされたとき、クロック発生回路12a〜12eは、非ブロック化のフリップフロップ11a,11b,11cおよび機能ブロック11D,11Eへのクロック信号の供給を停止する。
【0055】
また、クロック発生回路12a,12dがクロック信号を供給し、クロック発生回路12b,12c,12eがクロック供給を停止する場合には、クロックイネーブル信号en1,en3は“1”にセットされ、クロックイネーブル信号en2,en4は“0”にリセットされる。
【0056】
いま、クロックイネーブル信号en1〜en4が“1”にセットされ、各クロック発生回路12a〜12eからクロック信号が非ブロック化のフリップフロップ11a,11b,11cおよび機能ブロック11D,11Eの各フリップフロップ11d,11eに供給される状態にあるとする。この場合、クロックイネーブル信号生成回路41がクロック信号の理想的な立ち上がりタイミングに同期して、クロックイネーブル信号en1〜en4を“1”にセットする。
【0057】
本実施の形態によれば、クロック供給が必要な場合にのみ有効になるクロックイネーブル信号を生成するクロックイネーブル信号生成回路を備えることにより、クロック供給が必要のない場合には、フリップフロップまたは機能ブロックに対するクロック供給を停止することができ、消費電力の低減を図ることができる。さらに、クロックイネーブル信号を共用するクロック発生回路どうしでは、クロック信号間の同期化が行われ、各クロック信号のクロックスキューを適切に抑え、クロックのずれによる誤動作の発生を防止することができる。
【0058】
(実施の形態7)
図7は、本発明の実施の形態7における半導体集積回路A7の構成図である。図7において、実施の形態5の図5におけるのと同じ符号および実施の形態6の図6におけるのと同じ符号は同一構成要素を指している。本実施の形態は、実施の形態5の構成と実施の形態6の構成とを合体したものに相当する。すなわち、クロック同期信号生成回路31、位相差検出回路32およびクロックイネーブル信号生成回路41を備えた構成とされている。その他の構成については、実施の形態5,6と同様であるので説明を省略する。
【0059】
本実施の形態によれば、クロック供給が必要な場合にのみ有効になるクロックイネーブル信号を生成するクロックイネーブル信号生成回路を備えることにより、クロック供給が必要のない場合には、フリップフロップまたは機能ブロックに対するクロック供給を停止することができ、消費電力の低減を図ることができる。さらに、クロックイネーブル信号を共用するクロック発生回路どうしでは、クロック信号間の同期化が行われ、各クロック信号のクロックスキューを適切に抑え、クロックのずれによる誤動作の発生を防止することができる。
【0060】
また、複数のクロック発生回路から出力される各クロック信号の位相差を検出する位相差検出回路を備えることにより、各クロック信号間に所定値以上の位相差が生じるたびに、強制的にクロック信号を同期化することができ、各クロック信号のクロックスキューを適切に抑えることができる。クロック同期信号生成回路がクロック同期信号を生成出力するのは、位相差検出回路が所定値以上の位相差を検出したときに限ってであり、通常は待機状態にあってクロック同期信号を生成出力していないので、消費電力の低減を図ることができる。
【0061】
(実施の形態8)
図8は、本発明の実施の形態8における半導体集積回路A8の構成図である。図8において、実施の形態3の図3におけるのと同じ符号は同一構成要素を指している。
【0062】
本実施の形態の半導体集積回路A8においては、複数のクロック発生回路12a〜12eと複数のフリップフロップ11a〜11eと複数の機能ブロック11D,11Eとの相互関係は実施の形態3(図3)の場合と同様になっている。本実施の形態が、実施の形態3と相違するのは、各クロック発生回路12a〜12eが印加電圧に応じて発振周波数を調整可能なVCO型に構成されていることと、各クロック発生回路12a〜12eに対して電源を供給する電源供給回路51との間に、各クロック発生回路12a〜12eに対する印加電圧E1〜E5を個別的に調整可能な供給電圧調整回路52が設けられている点である。その他の構成については、実施の形態3と同様であるので説明を省略する。
【0063】
供給電圧調整回路52は、クロック発生回路12a〜12eに対する印加電圧E1〜E5を個別的に調整する。クロック発生回路12a〜12eは、供給電圧調整回路52から与えられる印加電圧E1〜E5に応じてそれぞれのクロック周波数を可変する。
【0064】
非ブロック化のフリップフロップ11a,11b,11cまたは機能ブロック11D,11Eの各フリップフロップ11d,11eのいずれを対象とするにしても、高い周波数のクロック信号を供給する場合には、供給電圧調整回路52はクロック発生回路に対する印加電圧をより高電位にする。その結果、対象のフリップフロップに対してより高い周波数のクロック信号が供給される。
【0065】
上記とは逆に、フリップフロップに低い周波数のクロック信号を供給する場合には、供給電圧調整回路52はクロック発生回路に対する印加電圧をより低電位にする。その結果、対象のフリップフロップに対してより低い周波数のクロック信号が供給される。
【0066】
例えば、クロック発生回路12aから供給すべきクロック信号として、クロック発生回路12bからのクロック信号よりも高い周波数のクロック信号が所望された場合、クロック発生回路12aに対する印加電圧E1は、クロック発生回路12bへの印加電圧E2よりも高く設定される。
【0067】
本実施の形態によれば、所望するクロック周波数に応じて、供給電圧調整回路を備えることにより、クロック発生回路から発生されるクロック信号のクロック周波数を個別に制御することができ、クリティカルな部分にクロック周波数を合わせる必要が無くなるため、消費電力の低減を図ることができる。
【0068】
(実施の形態9)
図9は、本発明の実施の形態9における半導体集積回路A9の構成図である。図9において、実施の形態8の図8におけるのと同じ符号は同一構成要素を指している。
【0069】
本実施の形態の半導体集積回路A9においては、複数のクロック発生回路12a〜12eと複数のフリップフロップ11a〜11eと複数の機能ブロック11D,11Eと電源供給回路51と供給電圧調整回路52との相互関係は実施の形態8(図8)の場合と同様になっている。ただし、クロック発生回路12aとクロック発生回路12bに対して供給電圧調整回路52から共通の印加電圧E11が供給され、クロック発生回路12cとクロック発生回路12dに対して供給電圧調整回路52から共通の印加電圧E12が供給され、クロック発生回路12eに対して供給電圧調整回路52から印加電圧E13が供給されている。本実施の形態が、実施の形態8と相違するのは、電圧差検出回路53を有し、この電圧差検出回路53において、半導体集積回路A9の各部位の電源電圧D11,D12,D13を入力して、それらと半導体集積回路A9の理想電圧E0との電圧差を検出し、その電圧差に応じて供給電圧調整回路52を制御して、各クロック発生回路12a〜12eに対する印加電圧E11,E12,E13を調整するように構成している点である。その他の構成については、実施の形態8と同様であるので説明を省略する。
【0070】
例えば、非ブロック化のフリップフロップ11a,11bが存在する部位での電源電圧D11と理想電圧E0の電圧差ΔE(=D11−E0)により、供給電圧調整回路52からクロック発生回路12a,12bに対する印加電圧E11が決定される。クロック発生回路12a,12bは印加電圧E11に応じて決定される周波数のクロック信号を生成出力する。
【0071】
また、非ブロック化のフリップフロップ11cと機能ブロック11Dが存在する部位での電源電圧D12と理想電圧E0の電圧差ΔE(=D12−E0)により、供給電圧調整回路52からクロック発生回路12c,12dに対する印加電圧E12が決定される。クロック発生回路12c,12dは印加電圧E12に応じて決定される周波数のクロック信号を生成出力する。
【0072】
また、機能ブロック11Eが存在する部位での電源電圧D13と理想電圧E0の電圧差ΔE(=D13−E0)により、供給電圧調整回路52からクロック発生回路12eに対する印加電圧E13が決定される。クロック発生回路12eは印加電圧E13に応じて決定される周波数のクロック信号を生成出力する。
【0073】
本実施の形態によれば、電圧差検出回路を含む電源供給回路と、この電源供給回路によって印加電圧が制御される供給電圧調整回路を使用し、半導体集積回路内の電圧変化に応じて、供給電圧調整回路を制御することにより、クロック発生回路から発生されるクロック信号のクロック周波数を制御することができ、半導体集積回路の消費電力の低減を図ることができる。
【0074】
【発明の効果】
以上説明したように、本発明によれば、クロック発生回路を各同期回路セルごと、または各機能ブロックごとに備えることにより、クロック信号分配は不要となり、クロック信号分配に起因するクロック系配線については、これを省略ないし縮小でき、したがって、クロック信号分配の配線遅延によるクロックスキューを抑えるとともに、消費電力の低減を図ることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1における半導体集積回路の構成図
【図2】本発明の実施の形態2における半導体集積回路の構成図
【図3】本発明の実施の形態3における半導体集積回路の構成図
【図4】本発明の実施の形態4における半導体集積回路の構成図
【図5】本発明の実施の形態5における半導体集積回路の構成図
【図6】本発明の実施の形態6における半導体集積回路の構成図
【図7】本発明の実施の形態7における半導体集積回路の構成図
【図8】本発明の実施の形態8における半導体集積回路の構成図
【図9】本発明の実施の形態9における半導体集積回路の構成図
【図10】従来のクロックスキュー調整回路の例を示す構成図
【符号の説明】
11a〜11e:フリップフロップ
11A〜11E:機能ブロック
12a〜12e:クロック発生回路
31:クロック同期信号生成回路
32:位相差検出回路
41:クロックイネーブル信号生成回路
51:電源供給回路
52:供給電圧調整回路
53:電圧差検出回路
A1〜A9:半導体集積回路
D11〜D13:各部位の電源電圧
E0:理想電圧
E1〜E5:印加電圧
en1〜en4:クロックイネーブル信号
【発明の属する技術分野】
本発明は、クロック発生回路を備えた半導体集積回路にかかわり、特にはクロックスキュー抑制の技術に関するものである。
【0002】
【従来の技術】
一般に、半導体集積回路においては、クロック発生回路より同期化のためのクロック信号が分配されて各同期回路セルへ供給されている。ここでは、同期回路セルの代表例としてフリップフロップをあげる。
【0003】
従来より、分配供給されるクロック信号のクロックスキューを抑えるために、遅延調整セル、バッファ等を介挿したり、配線長を等しくして、配線遅延が一定になるように工夫されている。
【0004】
しかしながら、現在では、半導体集積回路が大規模化・高速化し、数千から数万ものフリップフロップに高いクロック周波数のクロック信号を分配する必要がある。また、半導体集積回路の高集積化のために製造上のバラツキは大きくなる。これらのため、クロックサイクルが小さくなるほど、クロックスキューを抑えることが難しくなってきている。
【0005】
そこで、クロックスキューを抑える技術が種々提案されている。
【0006】
以下、クロックスキューを抑える技術の一つとして特許文献1に開示されている集積回路回路について、図10を用いて説明する。
【0007】
図10は、従来のクロックスキュー調整回路の構成を示した図である。遅延回路DL2とゲートG8とによるリングオシレータを構成し、その発振周期を端子dで観測しつつ、遅延回路DL2における遅延時間調整により、ゲートG8の出力クロックaの位相を調整する。次に、セレクタSEL1を切替えて、入力クロックeを遅延回路DL2、ゲートG8を介してDフリップフロップFF1のクロック入力aとする。また、入力クロックeを遅延回路DL1および分配回路を介して分配クロックbとし、これをDフリップフロップFF1のデータ入力とする。そして、DフリップフロップFF1のQ出力cを観測しつつ、遅延回路DL1の遅延時間を調整し、Q出力cのレベル遷移タイミングで、その遅延時間を設定固定する。これにより、基準クロックaと分配クロックbとの位相を一致させる。
【0008】
以上より、各集積回路のクロック信号入力端子からクロック分配回路の各分配端子までの遅延時間をすべて一定値に設定できるので、集積回路相互間のクロック分配回路の製造上のバラツキに起因するクロックスキューを抑えることが可能となる。
【0009】
【特許文献1】
特開平6−149408号公報(第3−4頁、第1図)
【0010】
【発明が解決しようとする課題】
上述した従来のクロックスキュー調整回路を用いた構成では、クロック信号入力端子からクロック分配回路の各分配端子までのスキューを抑えることはできるが、ますます、大規模化、高速化していく半導体集積回路において、クロック分配回路から各フリップフロップへクロック信号を分配することによる配線遅延から生じるクロックスキューを抑えることは困難である。
【0011】
さらに、クロック入力端子より各フリップフロップへ供給されるクロック信号は、ノーマル動作時は常にトグルしている状態であるため、大規模に配線が張り巡らされたクロック系での消費電力は大きくなり、半導体集積回路の低消費電力化への課題となっている。
【0012】
本発明は、このような事情に鑑みて創作したものであり、クロック信号分配に起因する配線遅延によるクロックスキューを抑え、さらに、低消費電力化を実現することを目的としている。
【0013】
【課題を解決するための手段】
本発明にかかわる第1の半導体集積回路は、内蔵する各同期回路セルごとにクロック発生回路を備えたことを特徴とする。なお、同期回路セルの代表例にフリップフロップがある。
【0014】
この構成によれば、各同期回路セルごとに個別のクロック発生回路をもたせてあるので、クロック信号分配は不要となり、クロック信号分配に起因するクロック系配線については、これを省略できる。したがって、クロック信号分配の配線遅延によるクロックスキューを抑えるとともに、消費電力の低減を図ることができる。
【0015】
本発明にかかわる第2の半導体集積回路は、内蔵する各機能ブロックごとにクロック発生回路を備えたことを特徴とする。
【0016】
この構成によれば、各機能ブロックごとにクロック発生回路をもたせてあるので、クロック信号分配は不要となり、クロック信号分配に起因するクロック系配線については、これを縮小できる。したがって、クロック信号分配の配線遅延によるクロックスキューを抑えるとともに、消費電力の低減を図ることができる。
【0017】
本発明にかかわる第3の半導体集積回路は、内蔵する非ブロック化の各同期回路セルごと、および、各機能ブロックごとにクロック発生回路を備えたことを特徴とする。これは、上記第1の半導体集積回路と第2の半導体集積回路とを合体したものに相当する。
【0018】
この構成によれば、非ブロック化の各同期回路セルごと、および、各機能ブロックごとにクロック発生回路をもたせてあるので、クロック信号分配は不要となり、クロック信号分配に起因するクロック系配線については、これを縮小ないし省略できる。したがって、クロック信号分配の配線遅延によるクロックスキューを抑えるとともに、消費電力の低減を図ることができる。
【0019】
本発明にかかわる第4の半導体集積回路は、上記第1〜第3のいずれかの半導体集積回路において、さらに、前記各クロック発生回路に対して周期的にクロック同期信号を生成出力するクロック同期信号生成回路を備えたことを特徴とする。
【0020】
この構成によれば、クロック同期信号生成回路からのクロック同期信号を周期的に各クロック発生回路に供給して、各クロック発生回路を周期的に同期化するので、各クロック信号の位相合わせ込みを周期的に行うことになり、クロックスキュー抑制をさらに効果的なものにできる。
【0021】
本発明にかかわる第5の半導体集積回路は、上記第4の半導体集積回路において、さらに、前記各クロック発生回路から発生される各クロック信号の位相差を検出し、所定値以上の位相差を検出したときに前記クロック同期信号生成回路を有効にして前記各クロック発生回路に前記クロック同期信号を出力させる位相差検出回路を備えたことを特徴とする。
【0022】
この構成によれば、位相差検出回路によって、複数のクロック発生回路から出力される各クロック信号の位相差を検出し、各クロック信号間に所定値以上の位相差が生じるたびにクロック同期信号生成回路を有効にしてクロック信号を同期化するので、位相差の拡大を一定範囲内に収斂させることができる。すなわち、単に周期的にクロック信号同期化を行うのではなく、位相差が一定以上に増えようとしたときに強制的にクロック信号同期化を行うので、さらに効率良くクロックスキューを抑制できる。この場合に、クロック同期信号生成回路がクロック同期信号を生成出力するのは、位相差検出回路が所定値以上の位相差を検出したときに限ってであり、通常は待機状態にあってクロック同期信号を生成出力していないので、消費電力の低減を図ることができる。
【0023】
本発明にかかわる第6の半導体集積回路は、上記第1〜第3の半導体集積回路において、さらに、クロック供給が必要な場合にのみクロックイネーブル信号を生成し、前記各クロック発生回路に供給して各クロック発生回路を有効にするクロックイネーブル信号生成回路を備えたことを特徴とする。
【0024】
この構成によれば、動作させるためにクロック供給が必要な非ブロック化の同期回路セルまたは機能ブロックにつながるクロック発生回路にのみ、これを有効にするクロックイネーブル信号を供給し、クロック供給が必要のない非ブロック化の同期回路セルまたは機能ブロックにつながるクロック発生回路は非動作とするので、消費電力の低減を図ることができる。さらに、クロックイネーブル信号を共用するクロック発生回路どうしでは、クロックイネーブル信号を共用するゆえに、クロック信号間の同期化が行われ、各クロック信号のクロックスキューを抑えることができる。
【0025】
本発明にかかわる第7の半導体集積回路は、上記第1〜第3のいずれかの半導体集積回路において、さらに、クロック供給が必要な場合にのみクロックイネーブル信号を生成し、前記各クロック発生回路に供給して各クロック発生回路を有効にするクロックイネーブル信号生成回路と、前記各クロック発生回路に対してクロック同期信号を生成出力するクロック同期信号生成回路と、前記各クロック発生回路から発生される各クロック信号の位相差を検出し、所定値以上の位相差を検出したときに前記クロック同期信号生成回路を有効にして前記各クロック発生回路に前記クロック同期信号を出力させる位相差検出回路とを備えたことを特徴とする。これは、上記第5の半導体集積回路と第6の半導体集積回路を合体したものに相当する。
【0026】
この構成による作用は次のとおりである。動作のためクロック供給が必要な非ブロック化の同期回路セルまたは機能ブロックにつながるクロック発生回路にのみクロックイネーブル信号を供給する。複数のクロック発生回路に共通にクロックイネーブル信号を供給するときは、それら複数のクロック発生回路どうしは、クロック信号間の同期化が行われ、各クロック信号のクロックスキューを抑えることができる。動作継続に伴って、複数のクロック発生回路から出力される各クロック信号どうし間に位相差が生じるようになることが想定される。このような場合でも、位相差検出回路によって、各クロック信号の位相差を検出し、各クロック信号間に所定値以上の位相差が生じるたびにクロック同期信号生成回路を有効にしてクロック信号を同期化する。したがって、各クロック信号のクロックスキューをタイムリーに抑えることができる。そして、クロック同期信号を常時生成出力するのではなく、位相差が所定値以上になったときに限っている。つまり、通常は待機状態にあってクロック同期信号を生成出力していないので、消費電力の低減を図ることができる。
【0027】
本発明にかかわる第8の半導体集積回路は、上記第1〜第3のいずれかの半導体集積回路において、前記各クロック発生回路は印加電圧に応じてクロック周波数が可変されるように構成され、さらに、前記各クロック発生回路に対する印加電圧を個別的に調整可能な供給電圧調整回路を備えたことを特徴とする。
【0028】
この構成によれば、より高速で動作させる非ブロック化の同期回路セルまたは機能ブロックに対しては、それにつながっているクロック発生回路に対して供給電圧調整回路からより高い印加電圧を供給する。これにより、そのクロック発生回路によるクロック信号の周波数をより高いものにすることができる。逆に、低速動作でよい非ブロック化の同期回路セルまたは機能ブロックに接続のクロック発生回路に対しては、供給電圧調整回路からより低い印加電圧を供給すればよい。この印加電圧に応じた周波数制御はクロック発生回路ごとに個別的に行える。したがって、クリティカルな部分にクロック周波数を合わせる必要がなくなり、消費電力の低減を図ることができる。
【0029】
本発明にかかわる第9の半導体集積回路は、上記第8の半導体集積回路において、前記各クロック発生回路による前記クロック信号の供給先における電圧を入力し、理想電圧との電圧差を検出し、前記電圧差に応じて前記供給電圧調整回路を制御する電圧差検出回路を備えたことを特徴とする。
【0030】
この構成によれば、クロック信号供給先の電圧が低く、電圧差検出回路が検出する電圧差が大きいときは、供給電圧調整回路による印加電圧をより高く設定して、クロック発生回路によるクロック周波数をより高くする。これにより、供給先の電圧の低さをまかなうことができる。逆に、クロック信号供給先の電圧が高く、電圧差検出回路が検出する電圧差が小さいときは、供給電圧調整回路による印加電圧をより低く設定して、クロック発生回路によるクロック周波数をより低くする。これにより、消費電力の低減を図ることができる。
【0031】
【発明の実施の形態】
以下、本発明にかかわる半導体集積回路の実施の形態を図面に基づいて詳細に説明する。同期回路セルについては、代表例としてフリップフロップをとりあげる。
【0032】
(実施の形態1)
図1は、本発明の実施の形態1における半導体集積回路A1の構成図である。
【0033】
図1に示すように、半導体集積回路A1は、複数のフリップフロップ11a〜11eを有し、各フリップフロップ11a〜11eに対して個別に自励型のクロック発生回路12a〜12eが接続されている。クロック発生回路12a〜12eは、例えば、単一あるいは複数のインバータ回路が接続されたリングオシレータで構成されている。
【0034】
各フリップフロップ11a〜11eは、それぞれが接続されているクロック発生回路12a〜12eから個別的にクロック信号を供給される。
【0035】
本実施の形態によれば、各フリップフロップごとに個別のクロック発生回路を備えることにより、クロック信号分配は不要となり、クロック信号分配に起因するクロック系配線については、これを省略できる。したがって、クロック信号分配の配線遅延によるクロックスキューを抑えるとともに、消費電力の低減を図ることができる。
【0036】
(実施の形態2)
図2は、本発明の実施の形態2における半導体集積回路A2の構成図である。
【0037】
図2に示すように、本実施の形態の半導体集積回路A2においては、フリップフロップは、ブロック化されている。複数のフリップフロップ11aが機能ブロック11Aを構成し、同様に、複数のフリップフロップ11bが機能ブロック11Bを、複数のフリップフロップ11cが機能ブロック11Cを、複数のフリップフロップ11dが機能ブロック11Dを、複数のフリップフロップ11eが機能ブロック11Eをそれぞれ構成している。そして、各機能ブロック11A〜11Eに対して個別にそれぞれ自励型のクロック発生回路12a〜12eが接続されている。クロック発生回路12a〜12eは、実施の形態1の場合と同様のリングオシレータで構成されている。
【0038】
本実施の形態によれば、各機能ブロックごとに個別のクロック発生回路を備えることにより、クロック信号分配は不要となり、クロック信号分配に起因するクロック系配線については、これを縮小できる。したがって、クロック信号分配の配線遅延によるクロックスキューを抑えるとともに、消費電力の低減を図ることができる。
【0039】
(実施の形態3)
図3は、本発明の実施の形態3における半導体集積回路A3の構成図である。
【0040】
図3に示すように、本実施の形態の半導体集積回路A3においては、フリップフロップは、ブロック化されないものと、ブロック化されたものとがある。ブロック化されない非ブロック化のフリップフロップ11a,11b,11cのクロック入力には、それぞれ個別にクロック発生回路12a,12b,12cが接続されている。機能ブロック11Dは、複数のフリップフロップ11dをブロック化したものであり、それぞれのクロック入力に共通にクロック発生回路12dが接続されている。また、機能ブロック11Eは、複数のフリップフロップ11eをブロック化したものであり、それぞれのクロック入力に共通にクロック発生回路12eが接続されている。クロック発生回路12a〜12eは、実施の形態1の場合と同様のリングオシレータで構成されている。
【0041】
非ブロック化のフリップフロップ11a,11b,11cは、それぞれが接続されているクロック発生回路12a,12b,12cから独立的にクロック信号を供給される。機能ブロック11Dに属する複数のフリップフロップ11dには、それが接続されているクロック発生回路12dからクロック信号が分配供給される。また、機能ブロック11Eに属する複数のフリップフロップ11eには、それが接続されているクロック発生回路12eからクロック信号が分配供給される。
【0042】
本実施の形態によれば、非ブロック化の各フリップフロップごと、および各機能ブロックごとにクロック発生回路を備えることにより、クロック信号分配に起因するクロック系配線については、これを省略ないし縮小することができ、クロック信号分配の配線遅延によるクロックスキューを抑え、消費電力の低減を図ることができる。
【0043】
(実施の形態4)
図4は、本発明の実施の形態4における半導体集積回路A4の構成図である。図4において、実施の形態3の図3におけるのと同じ符号は同一構成要素を指している。
【0044】
本実施の形態の半導体集積回路A4においては、複数のクロック発生回路12a〜12eと複数のフリップフロップ11a〜11eと複数の機能ブロック11D,11Eとの相互関係は実施の形態3(図3)の場合と同様になっている。本実施の形態が、実施の形態3と相違するのは、周期的にクロック同期信号を生成出力するクロック同期信号生成回路31を備え、このクロック同期信号生成回路31から出力されるクロック同期信号によって複数のクロック発生回路12a〜12eを同期的に制御し、クロック発生回路12a〜12eが出力するクロック信号を周期的に同期化するように構成している点である。その他の構成については、実施の形態3と同様であるので説明を省略する。
【0045】
本実施の形態によれば、クロック同期信号生成回路からのクロック同期信号を周期的にすべてのクロック発生回路に供給するので、各クロック発生回路から発生されるクロック信号を周期的に同期化することができる。すなわち、非ブロック化のフリップフロップおよび機能ブロックの各フリップフロップに供給される各クロック信号の位相合わせ込みを周期的に行うことになり、クロックスキュー抑制をさらに効果的なものにできる。
【0046】
(実施の形態5)
図5は、本発明の実施の形態5における半導体集積回路A5の構成図である。図5において、実施の形態4の図4におけるのと同じ符号は同一構成要素を指している。
【0047】
本実施の形態の半導体集積回路A5においては、複数のクロック発生回路12a〜12eと複数のフリップフロップ11a〜11eと複数の機能ブロック11D,11Eとクロック同期信号生成回路31との相互関係は実施の形態4(図4)の場合と同様になっている。本実施の形態が、実施の形態4と相違するのは、クロック同期信号生成回路31が位相差検出回路32を有し、すべてのクロック発生回路12a〜12eからのクロック信号を入力して、それらクロック信号の位相差を検出し、誤動作を起こし得る所定値以上の位相差を検出したときに、クロック同期信号生成回路31がクロック同期信号を各クロック発生回路12a〜12eに出力するように構成している点である。その他の構成については、実施の形態4と同様であるので説明を省略する。
【0048】
クロック発生回路12a〜12eから出力されているクロック信号相互間において、半導体集積回路A5が誤動作を起こし得る程度に位相差が生じているときは、位相差検出回路32がそのことを検出し、クロック同期信号生成回路31をアクティブにして、クロック同期信号を各クロック発生回路12a〜12eに出力する。これにより、すべてのクロック発生回路12a〜12eのクロック信号が同期化される。
【0049】
本実施の形態によれば、複数のクロック発生回路から出力される各クロック信号の位相差を検出する位相差検出回路を備えることにより、各クロック信号間に所定値以上の位相差が生じるたびに、強制的にクロック信号を同期化することができる。すなわち、単に周期的にクロック信号同期化を行うのではなく、位相差が一定以上に増えようとしたときには強制的にクロック信号同期化を行うので、さらに効率良くクロックスキューを抑制できる。この場合に、クロック同期信号生成回路がクロック同期信号を生成出力するのは、位相差検出回路が所定値以上の位相差を検出したときに限ってであり、通常は待機状態にあってクロック同期信号を生成出力していないので、消費電力の低減を図ることができる。
【0050】
(実施の形態6)
図6は、本発明の実施の形態6における半導体集積回路A6の構成図である。図6において、実施の形態3の図3におけるのと同じ符号は同一構成要素を指している。
【0051】
本実施の形態の半導体集積回路A6においては、複数のクロック発生回路12a〜12eと複数のフリップフロップ11a〜11eと複数の機能ブロック11D,11Eとの相互関係は実施の形態3(図3)の場合と同様になっている。本実施の形態が、実施の形態3と相違するのは、クロックイネーブル信号生成回路41を設け、このクロックイネーブル信号生成回路41から各クロック発生回路12a〜12eに対して互いに独立してクロックイネーブル信号en1〜en4を供給するように構成している点である。ただし、図示例の場合、クロック発生回路12bとクロック発生回路12cとに対して共通のクロックイネーブル信号en2を供給するようになっている。クロック発生回路12a〜12eは、クロックイネーブル信号en1〜en4が有効のときに限ってアクティブとなり、クロック信号を生成出力するように構成されている。その他の構成については、実施の形態3と同様であるので説明を省略する。
【0052】
クロックイネーブル信号en1〜en4は、フリップフロップ11a〜11eを動作させなければならない場合にのみハイレベルへ変化する信号であり、個別制御可能となっている。
【0053】
例えば、クロックイネーブル信号en1〜en4がすべて“1”にセットされたとき、クロック発生回路12a〜12eは、非ブロック化のフリップフロップ11a,11b,11cおよび機能ブロック11D,11Eの各フリップフロップ11d,11eに対してクロック信号を供給する。
【0054】
また、クロック発生回路12a〜12eがすべて“0”にリセットされたとき、クロック発生回路12a〜12eは、非ブロック化のフリップフロップ11a,11b,11cおよび機能ブロック11D,11Eへのクロック信号の供給を停止する。
【0055】
また、クロック発生回路12a,12dがクロック信号を供給し、クロック発生回路12b,12c,12eがクロック供給を停止する場合には、クロックイネーブル信号en1,en3は“1”にセットされ、クロックイネーブル信号en2,en4は“0”にリセットされる。
【0056】
いま、クロックイネーブル信号en1〜en4が“1”にセットされ、各クロック発生回路12a〜12eからクロック信号が非ブロック化のフリップフロップ11a,11b,11cおよび機能ブロック11D,11Eの各フリップフロップ11d,11eに供給される状態にあるとする。この場合、クロックイネーブル信号生成回路41がクロック信号の理想的な立ち上がりタイミングに同期して、クロックイネーブル信号en1〜en4を“1”にセットする。
【0057】
本実施の形態によれば、クロック供給が必要な場合にのみ有効になるクロックイネーブル信号を生成するクロックイネーブル信号生成回路を備えることにより、クロック供給が必要のない場合には、フリップフロップまたは機能ブロックに対するクロック供給を停止することができ、消費電力の低減を図ることができる。さらに、クロックイネーブル信号を共用するクロック発生回路どうしでは、クロック信号間の同期化が行われ、各クロック信号のクロックスキューを適切に抑え、クロックのずれによる誤動作の発生を防止することができる。
【0058】
(実施の形態7)
図7は、本発明の実施の形態7における半導体集積回路A7の構成図である。図7において、実施の形態5の図5におけるのと同じ符号および実施の形態6の図6におけるのと同じ符号は同一構成要素を指している。本実施の形態は、実施の形態5の構成と実施の形態6の構成とを合体したものに相当する。すなわち、クロック同期信号生成回路31、位相差検出回路32およびクロックイネーブル信号生成回路41を備えた構成とされている。その他の構成については、実施の形態5,6と同様であるので説明を省略する。
【0059】
本実施の形態によれば、クロック供給が必要な場合にのみ有効になるクロックイネーブル信号を生成するクロックイネーブル信号生成回路を備えることにより、クロック供給が必要のない場合には、フリップフロップまたは機能ブロックに対するクロック供給を停止することができ、消費電力の低減を図ることができる。さらに、クロックイネーブル信号を共用するクロック発生回路どうしでは、クロック信号間の同期化が行われ、各クロック信号のクロックスキューを適切に抑え、クロックのずれによる誤動作の発生を防止することができる。
【0060】
また、複数のクロック発生回路から出力される各クロック信号の位相差を検出する位相差検出回路を備えることにより、各クロック信号間に所定値以上の位相差が生じるたびに、強制的にクロック信号を同期化することができ、各クロック信号のクロックスキューを適切に抑えることができる。クロック同期信号生成回路がクロック同期信号を生成出力するのは、位相差検出回路が所定値以上の位相差を検出したときに限ってであり、通常は待機状態にあってクロック同期信号を生成出力していないので、消費電力の低減を図ることができる。
【0061】
(実施の形態8)
図8は、本発明の実施の形態8における半導体集積回路A8の構成図である。図8において、実施の形態3の図3におけるのと同じ符号は同一構成要素を指している。
【0062】
本実施の形態の半導体集積回路A8においては、複数のクロック発生回路12a〜12eと複数のフリップフロップ11a〜11eと複数の機能ブロック11D,11Eとの相互関係は実施の形態3(図3)の場合と同様になっている。本実施の形態が、実施の形態3と相違するのは、各クロック発生回路12a〜12eが印加電圧に応じて発振周波数を調整可能なVCO型に構成されていることと、各クロック発生回路12a〜12eに対して電源を供給する電源供給回路51との間に、各クロック発生回路12a〜12eに対する印加電圧E1〜E5を個別的に調整可能な供給電圧調整回路52が設けられている点である。その他の構成については、実施の形態3と同様であるので説明を省略する。
【0063】
供給電圧調整回路52は、クロック発生回路12a〜12eに対する印加電圧E1〜E5を個別的に調整する。クロック発生回路12a〜12eは、供給電圧調整回路52から与えられる印加電圧E1〜E5に応じてそれぞれのクロック周波数を可変する。
【0064】
非ブロック化のフリップフロップ11a,11b,11cまたは機能ブロック11D,11Eの各フリップフロップ11d,11eのいずれを対象とするにしても、高い周波数のクロック信号を供給する場合には、供給電圧調整回路52はクロック発生回路に対する印加電圧をより高電位にする。その結果、対象のフリップフロップに対してより高い周波数のクロック信号が供給される。
【0065】
上記とは逆に、フリップフロップに低い周波数のクロック信号を供給する場合には、供給電圧調整回路52はクロック発生回路に対する印加電圧をより低電位にする。その結果、対象のフリップフロップに対してより低い周波数のクロック信号が供給される。
【0066】
例えば、クロック発生回路12aから供給すべきクロック信号として、クロック発生回路12bからのクロック信号よりも高い周波数のクロック信号が所望された場合、クロック発生回路12aに対する印加電圧E1は、クロック発生回路12bへの印加電圧E2よりも高く設定される。
【0067】
本実施の形態によれば、所望するクロック周波数に応じて、供給電圧調整回路を備えることにより、クロック発生回路から発生されるクロック信号のクロック周波数を個別に制御することができ、クリティカルな部分にクロック周波数を合わせる必要が無くなるため、消費電力の低減を図ることができる。
【0068】
(実施の形態9)
図9は、本発明の実施の形態9における半導体集積回路A9の構成図である。図9において、実施の形態8の図8におけるのと同じ符号は同一構成要素を指している。
【0069】
本実施の形態の半導体集積回路A9においては、複数のクロック発生回路12a〜12eと複数のフリップフロップ11a〜11eと複数の機能ブロック11D,11Eと電源供給回路51と供給電圧調整回路52との相互関係は実施の形態8(図8)の場合と同様になっている。ただし、クロック発生回路12aとクロック発生回路12bに対して供給電圧調整回路52から共通の印加電圧E11が供給され、クロック発生回路12cとクロック発生回路12dに対して供給電圧調整回路52から共通の印加電圧E12が供給され、クロック発生回路12eに対して供給電圧調整回路52から印加電圧E13が供給されている。本実施の形態が、実施の形態8と相違するのは、電圧差検出回路53を有し、この電圧差検出回路53において、半導体集積回路A9の各部位の電源電圧D11,D12,D13を入力して、それらと半導体集積回路A9の理想電圧E0との電圧差を検出し、その電圧差に応じて供給電圧調整回路52を制御して、各クロック発生回路12a〜12eに対する印加電圧E11,E12,E13を調整するように構成している点である。その他の構成については、実施の形態8と同様であるので説明を省略する。
【0070】
例えば、非ブロック化のフリップフロップ11a,11bが存在する部位での電源電圧D11と理想電圧E0の電圧差ΔE(=D11−E0)により、供給電圧調整回路52からクロック発生回路12a,12bに対する印加電圧E11が決定される。クロック発生回路12a,12bは印加電圧E11に応じて決定される周波数のクロック信号を生成出力する。
【0071】
また、非ブロック化のフリップフロップ11cと機能ブロック11Dが存在する部位での電源電圧D12と理想電圧E0の電圧差ΔE(=D12−E0)により、供給電圧調整回路52からクロック発生回路12c,12dに対する印加電圧E12が決定される。クロック発生回路12c,12dは印加電圧E12に応じて決定される周波数のクロック信号を生成出力する。
【0072】
また、機能ブロック11Eが存在する部位での電源電圧D13と理想電圧E0の電圧差ΔE(=D13−E0)により、供給電圧調整回路52からクロック発生回路12eに対する印加電圧E13が決定される。クロック発生回路12eは印加電圧E13に応じて決定される周波数のクロック信号を生成出力する。
【0073】
本実施の形態によれば、電圧差検出回路を含む電源供給回路と、この電源供給回路によって印加電圧が制御される供給電圧調整回路を使用し、半導体集積回路内の電圧変化に応じて、供給電圧調整回路を制御することにより、クロック発生回路から発生されるクロック信号のクロック周波数を制御することができ、半導体集積回路の消費電力の低減を図ることができる。
【0074】
【発明の効果】
以上説明したように、本発明によれば、クロック発生回路を各同期回路セルごと、または各機能ブロックごとに備えることにより、クロック信号分配は不要となり、クロック信号分配に起因するクロック系配線については、これを省略ないし縮小でき、したがって、クロック信号分配の配線遅延によるクロックスキューを抑えるとともに、消費電力の低減を図ることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1における半導体集積回路の構成図
【図2】本発明の実施の形態2における半導体集積回路の構成図
【図3】本発明の実施の形態3における半導体集積回路の構成図
【図4】本発明の実施の形態4における半導体集積回路の構成図
【図5】本発明の実施の形態5における半導体集積回路の構成図
【図6】本発明の実施の形態6における半導体集積回路の構成図
【図7】本発明の実施の形態7における半導体集積回路の構成図
【図8】本発明の実施の形態8における半導体集積回路の構成図
【図9】本発明の実施の形態9における半導体集積回路の構成図
【図10】従来のクロックスキュー調整回路の例を示す構成図
【符号の説明】
11a〜11e:フリップフロップ
11A〜11E:機能ブロック
12a〜12e:クロック発生回路
31:クロック同期信号生成回路
32:位相差検出回路
41:クロックイネーブル信号生成回路
51:電源供給回路
52:供給電圧調整回路
53:電圧差検出回路
A1〜A9:半導体集積回路
D11〜D13:各部位の電源電圧
E0:理想電圧
E1〜E5:印加電圧
en1〜en4:クロックイネーブル信号
Claims (10)
- 内蔵する各同期回路セルごとにクロック発生回路を備えた半導体集積回路。
- 内蔵する各機能ブロックごとにクロック発生回路を備えた半導体集積回路。
- 内蔵する非ブロック化の各同期回路セルごと、および、各機能ブロックごとにクロック発生回路を備えた半導体集積回路。
- 請求項1から請求項3までのいずれかに記載の半導体集積回路において、さらに、前記各クロック発生回路に対して周期的にクロック同期信号を生成出力するクロック同期信号生成回路を備えた半導体集積回路。
- 請求項4に記載の半導体集積回路において、さらに、前記各クロック発生回路から発生される各クロック信号の位相差を検出し、所定値以上の位相差を検出したときに前記クロック同期信号生成回路を有効にして前記各クロック発生回路に前記クロック同期信号を出力させる位相差検出回路を備えた半導体集積回路。
- 請求項1から請求項3までのいずれかに記載の半導体集積回路において、さらに、クロック供給が必要な場合にのみクロックイネーブル信号を生成し、前記各クロック発生回路に供給して各クロック発生回路を有効にするクロックイネーブル信号生成回路を備えた半導体集積回路。
- 請求項1から請求項3までのいずれかに記載の半導体集積回路において、さらに、クロック供給が必要な場合にのみクロックイネーブル信号を生成し、前記各クロック発生回路に供給して各クロック発生回路を有効にするクロックイネーブル信号生成回路と、前記各クロック発生回路に対してクロック同期信号を生成出力するクロック同期信号生成回路と、前記各クロック発生回路から発生される各クロック信号の位相差を検出し、所定値以上の位相差を検出したときに前記クロック同期信号生成回路を有効にして前記各クロック発生回路に前記クロック同期信号を出力させる位相差検出回路とを備えた半導体集積回路。
- 請求項1から請求項3までのいずれかに記載の半導体集積回路において、前記各クロック発生回路は印加電圧に応じてクロック周波数が可変されるように構成され、さらに、前記各クロック発生回路に対する印加電圧を個別的に調整可能な供給電圧調整回路を備えた半導体集積回路。
- 請求項8に記載の半導体集積回路において、前記各クロック発生回路による前記クロック信号の供給先における電圧を入力し、理想電圧との電圧差を検出し、前記電圧差に応じて前記供給電圧調整回路を制御する電圧差検出回路を備えた半導体集積回路。
- 請求項1から請求項9までのいずれかに記載の半導体集積回路において、前記クロック発生回路は自励型に構成されている半導体集積回路。
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