TWI435095B - 具有延遲測試能力之掃描鏈單元 - Google Patents

Description

具有延遲測試能力之掃描鏈單元

本發明係關於積體電路測試領域。更特定言之，本發明係關於掃描鏈單元，其可用於向積體電路中之訊號節點施加激勵訊號，且自該等節點擷取結果訊號。

已知提供排列成串列聯接掃描鏈之掃描鏈單元，透過該等單元可以串列時控激勵訊號值或結果訊號值。此係一種用於測試複雜積體電路之便捷方式。隨著積體電路之複雜度增加，其通常由一組不同功能單元構成，而此等功能單元中之一部分被佈置在該積體電路之內，從而不可能經由該裝置之外部連接直接施加訊號，作為此等功能單元之輸入。在此等情況下，希望在一積體電路之某些點(節點)處施加一激勵訊號，且希望從此等節點處擷取一結果訊號，而又無法從外部接入此等點，此時，掃描鏈單元對於接入該等節點尤其有用。

在積體電路設計中存在一持續進行之發展趨勢，即，使用日益減小之製程尺寸。此等小製程尺寸使實現更高密度之電路閘成為可能，從而降低功率消耗，且提高效能。使用此等較小製程(例如45奈米及更小之製程尺寸)有一缺點，即個別閘之間的變化性成為一種更為重要的因素，導致在正確操作積體電路時之較低良率。在此種情景下，測試(例如製備測試)變得日益重要。積體電路效能中需要被測試之一重要態樣係「快速(at speed)」效能，用以確定該積體電路中之處理邏輯能夠以其設計速度工作，或者用以偵測各種其他類型之缺陷，其缺陷本身明顯表現為一超長延遲。一種查看此測試之方式係，有必要確定該功能邏輯能夠足夠快速地回應輸入訊號值之變化，以產生適當之輸出訊號，而不存在可能導致操作錯誤之過長延遲。此類測試可被稱為「延遲測試」。

為進行此類測試而使用習知掃描鏈單元施加激勵訊號時，存在一問題。掃描鏈單元通常以串列聯接方式提供，且使用一掃描時脈以相對緩慢之速度使訊號值移位通過該掃描鏈。相應地，可能希望將積體電路中一激勵節點處之訊號值從一訊號值改變為另一訊號值，以導致一轉換並測試通過一功能電路之延遲時間，但藉由使不同訊號值順序向前穿過該掃描鏈單元難以實現此種目的，其原因在於該掃描時脈通常不夠快速，且出於節省面積及節省功率之原因，該掃描單元鏈中之閘通常製造得小而脆弱。即使該掃描系統足夠快速，可以快速移位，仍然存在其他原因使其不合乎要求，例如獨立掃描啟用之需求。吾人可能亦不希望為了支援產生快速轉換，而不得不在一封套單元內添加多個狀態保持元件。

根據本發明之一態樣，其提供一種積體電路，包括：

一掃描鏈單元，其具有用於非測試操作之功能路徑在一功能輸入及一單元輸出之間，該功能路徑受功能時脈訊號控制；以及

功能電路，其受該功能時脈訊號時控，且被耦接至該單元輸出，以接收將待由該功能電路處理之輸入訊號；其中

該掃描鏈單元包括：

反相電路，其耦接至該單元輸出，以產生一反相訊號，其值與該輸入訊號之值相反；

反相值選擇電路，其被耦接至該反相電路，且回應一測試選擇訊號，而選擇該反相訊號作為自該單元輸出端所輸出之下一訊號；以及

輸出訊號保持電路，其回應一保持訊號，而在該單元輸出端保持一訊號值不變。

本發明技術認識到該掃描鏈單元本身可以產生一適當反相值，其可在該掃描鏈單元之內用作將被施加至該功能路徑之下一訊號值，從而產生一轉換，可藉此監視此操作之效果。此等機制之結合提供一種較低耗用方式，以實現功能電路(用於執行正常非測試操作之電路)之可靠延遲測試，對於可能出現在該積體電路內部之潛在故障情況，可以提供良好涵蓋。此掃描鏈單元亦提供一種訊號保持功能，藉由該功能，施加至該掃描鏈單元之保持訊號可以控制該單元，以在該功能時脈切換時，使該掃描鏈單元保持其輸出狀態。為使路徑對其他訊號之轉換變得敏感，此方式非常有用。

藉由閘控該掃描鏈單元內部功能時脈訊號之操作，該輸出訊號保持電路可發揮作用。

儘管應瞭解該掃描鏈單元可以採用各種不同方式用於一積體電路中，以施加如上文所述激勵，但在某些系統中，該掃描鏈單元係一封套掃描鏈之一部分，對於不能從該積體電路外部直接接入之訊號節點，該掃描鏈可提供對其之測試接入，該掃描鏈單元尤其適用於此類系統。此等節點可以向外及/或向內提供其激勵訊號(外部測試及/或內部測試)。在複雜積體電路設計中，大型功能組塊(例如處理器核心)被內嵌於積體電路內部，且不能直接從外部接入，此等設計愈變得更為常見，而利用封套掃描鏈測試此等功能組塊成為一種越來越有用之技術，特別是與本發明技術所提供之延遲測試能力結合使用時，尤為如此。該等封套掃描鏈可用於測試一核心內部之邏輯(內部測試)，亦可測試此種核心外部之邏輯(外部測試)。本方法可應用於兩種情景。

為了降低與本發明技術相關聯之控制訊號耗用，該測試選擇訊號可由封套掃描鏈內之複數個掃描鏈單元(甚至所有該等掃描鏈單元)共用。但可向該等掃描鏈單元提供獨立測試選擇訊號。

採用類似方式，為了降低耗用，該保持訊號有可能由封套掃描鏈內之複數個掃描鏈單元(甚至所有掃描鏈單元)共用。共用/非共用測試選擇及保持訊號之各種不同結合亦係可能的。共用保持訊號會降低如下功能：選擇保持特定掃描鏈單元同時其他單元之值進行切換。該等保持值可使路徑對切換訊號變得敏感，因此，共用之保持訊號越多，敏感度之針對性就越差。在某些系統中，亦有可能希望使用複數個相互獨立之保持訊號，以便可以保持該等掃描鏈單元中之一部分，且使用反相訊號產生一轉換，而其他掃描鏈單元未採用此種方式保持。此方式對於提高可實現故障涵蓋率可能有用，此係因為可能希望不轉換設計中之某些訊號節點，以使其他功能電路對於將要執行之延遲測試變得敏感。在採用一共用保持訊號時，仍然可能提高故障涵蓋率，此係因為保持節點可用於使某一節點敏感，在此節點之路徑上沒有作為保持狀態元件之掃描鏈單元，所以其不能保持。

在該掃描鏈之某些具體實施例中，掃描輸入埠與該單元輸出之間的掃描路徑可受一獨立掃描時脈訊號控制，且亦可藉由時脈閘控電路回應該保持訊號而閘控此時脈訊號。掃描時脈訊號之此種閘控方式可用於將該掃描鏈單元保持於期望狀態，以執行延遲測試而無須考量其他訊號，亦可執行可由掃描時脈訊號執行之操作。

儘管應當理解，本發明技術並不依賴於該掃描路徑與該功能路徑之相對速度(例如，其可用於避免為了產成快速轉換而需要提供多態保持元件)，但當該掃描路徑慢於該功能路徑時，本技術尤其有用，此係因為在此情況下，難以利用該掃描路徑產生用於延遲測試之轉換。但是，當該掃描路徑能夠以全速工作時，仍然可以使用本技術，例如用於避免對該封套啟用獨立掃描之需求。

儘管該反相值選擇電路可以採用眾多不同形式，但一種可能便於使用之方式係由該測試選擇電路切換之多工器。

亦應瞭解，該時脈閘控電路可採用眾多不同形式，具體取決於掃描鏈單元之特定具體實施例。一種便利形式係使用一或多個「或」閘，將功能時脈訊號與保持訊號進行邏輯結合。應理解，其他形式之時脈閘控電路亦係可能的。

根據本發明之另一態樣，其提供一種積體電路，包括：

掃描鏈單元構件，其具有一用於非測試操作之功能路徑在一功能輸入與一單元輸出之間，該功能路徑受一功能時脈訊號控制；

以及

功能電路構件，其受功能時脈訊號時控，且被耦接至該單元輸出，以接收待由該功能電路構件處理之輸入訊號；其中

該掃描鏈單元構件包括：

反相構件，其耦接至該單元輸出，用於產生一反相訊號，其取值與該輸入訊號相反；

反相值選擇構件，其被耦接至該反相電路，且回應一測試選擇訊號，而選擇該反相訊號作為自該單元輸出端所輸出之下一訊號；以及

輸出訊號保持構件，其回應保持訊號，而在該單元輸出端保持一訊號值不變。

根據本發明之再一態樣，其提供一種掃描鏈單元，用於經由一單元輸出耦接至受一功能時脈訊號時控之功能電路，該掃描鏈單元包括：

一用於非測試操作之功能路徑，該功能路徑位於一功能輸入及該單元輸出之間，且受該功能時脈訊號之控制；

反相電路，其耦接至該單元輸出，以產生一反相訊號，其取值與該輸入訊號相反；

反相值選擇電路，其耦接至該反相電路，且回應一測試選擇訊號，而選擇該反相訊號作為自該單元輸出端所輸出之下一訊號；以及

輸出訊號保持電路，其回應一保持訊號，而在該單元輸出保持一訊號值不變。

根據本發明之再一態樣，其提供一種利用一掃描鏈單元測試積體電路之方法，該方法包括以下步驟：

利用一功能時脈訊號控制一通過該掃描鏈單元用於非測試操作之功能路徑，該功能路徑位於一功能輸入與一單元輸出之間；

利用一掃描時脈訊號控制一通過該掃描鏈單元之掃描路徑，該掃描路徑位於一掃描輸入與該單元輸出之間；

利用受該功能時脈訊號時控之功能電路，接收並處理來自該單元輸出之一輸入訊號；

在該掃描鏈單元內產生一反相訊號，其取值與該輸入訊號相反；回應一測試選擇訊號，而在該掃描鏈單元內選擇該反相訊號作為該單元輸出端所輸出之下一訊號；以及回應該保持訊號，而在該單元輸出端保持一訊號值不變。

從說明性具體實施例之以下詳盡說明，可以明瞭本發明之以上及其他目的、特徵及好處，該等詳盡說明應結合隨附圖式進行閱讀。

第1圖示意性地說明一積體電路2，其形式係一系統單晶片積體電路。該積體電路2包括複數個功能組塊4、6、8、10。此等功能組塊4、6、8、10可以採用多種不同形式，且可使用來自多個不同公司之設計進行生產。作為一實例，該功能組塊8可為由一公司設計之記憶體，而功能組塊10可為由另一公司設計之處理器核心。

在第1圖中，採用處理器核心形式之功能組塊10擁有相關封套掃描鏈12及14，用於個別向核心10施加激勵訊號及自核心10擷取結果訊號。在此實例中，將會看到獨立封套掃描鏈12及14提供輸入及輸出，但應理解，許多其他不同配置亦係可能的，而且，可採用單一封套掃描鏈形式組合該等封套掃描鏈12及14。請注意，如 第1圖中所示，來自該封套掃描鏈12之輸入訊號及來自該封套掃描鏈14之輸出訊號，連結至該系統單晶片積體電路2內部之其他點，不能直接連接到該積體電路2外部。該等掃描鏈單元16可用於測試該核心10及直接連接至該核心10之外部邏輯。為此，不可能藉由利用外部施加訊號之轉換，而直接向此等點快速施加訊號轉換。串列聯接在一起以提供封套掃描鏈12、14之個別掃描鏈單元16，係用於產生此等快速轉換，其方法係藉由在該等掃描鏈單元16之間串列地前移不同訊號值。

應瞭解，該處理器核心10自身將包括許多功能電路，可根據本發明技術對其進行延遲測試。本發明技術並非限制於測試任意特定類型之功能組塊或者功能組塊中之功能電路。

第2圖示意地說明將經歷延遲測試之功能電路18。一掃描鏈單元20，其係封套掃描鏈12、14之一部分，用於向該功能電路18之多個輸入之一施加訊號轉換。該功能電路18回應此訊號轉換，且執行其處理，而產生一輸出訊號，在該功能電路18正確操作時，該輸出訊號亦可以轉換。該輸出訊號值在另一掃描鏈單元22中擷取。可以調整該掃描鏈單元22之擷取時間，相應地，可以確定該功能電路18之輸出訊號發生轉換所花費之時間，其確定方法係自該輸入訊號轉換開始之各個不同延遲時刻對該輸出進行取樣。採用此方式，可以對該功能電路18之相關處理延遲做出判斷，且可以驗證該功能電路18之正確操作。此延遲測試之執行可作為製造測試之一部分，或可作為設計測試之一部分，或作為兩者之一部分。可以看出，該功能電路18回應一功能時脈訊號clk，以執行其訊號處理。

第3圖說明一具有內建式延遲測試能力之掃描鏈單元24。該掃描鏈單元包括三個閂鎖元件26、28、30，其一起構成一功能訊號閂鎖26，28及一掃描閂鎖30，28。該功能訊號閂鎖26，28，係由該等閂鎖元件26及28與通過此功能閂鎖26，28之功能路徑(介於D輸入訊號與Q輸出訊號之間)結合而成。構成該功能閂鎖之閂鎖元件26、28係由該功能時脈訊號clk時控，以允許一功能訊號穿過該處，且於該處保持。該等閂鎖元件30、28一起提供一掃描鏈閂鎖30，28。此掃描鏈閂鎖30，28係一串列掃描鏈之一組成部分，且具有一串列輸入SI及一串列輸出SO。一掃描時脈訊號sclk控制該等串列訊號前移穿過該掃描鏈閂鎖30，28，且控制該掃描鏈閂鎖30，28之內封套掃描鏈訊號之保持。

該掃描鏈單元24之內亦提供一反相器32，其將該單元輸出Q處之輸出訊號反相，以產生一反相訊號，該訊號將被提供至一多工器34。該反相器32執行上述反相電路之功能，該多工器34執行上述反相值選擇電路之功能。此種方式僅係此等電路元件提供方式之一實例。該反相器32之輸出被選擇性地用作該功能閂鎖26，28之輸入，而當此等行為係由一延遲測試啟用訊號選擇時，此輸入取代該功能輸入訊號D。此實例中之延遲測試啟用訊號提供上文所述之測試選擇訊號。

兩個「或」閘36，38用於在一保持訊號之控制下，個別閘控該功能時脈訊號clk及該掃描訊號sclk。在此例示具體實施例中，該等「或」閘36，38提供上述時脈閘控電路。

第4圖係一訊號時序圖，其說明不同訊號之值，該等訊號在執行延遲測試時控制該掃描鏈單元24之操作。在此實例中，掃描時脈sclk及功能時脈clk係獨立的，但在其他可能設計(例如，muxD)中，該時脈可由兩種功能共用。此係此延遲測試受控方式之一實例。

使用一共用保持訊號可提高故障涵蓋率，其係藉由使用該等保持節點來使不具有任何其他掃描鏈單元而因此不能被保持的其他節點變得敏感。第4圖說明處理測試操作過程時各個時間點，其被個別標為A、B及C。下面將參考第5圖至第9圖，討論該掃描鏈單元24在此等不同時刻A、B及C處之狀態及操作。

第5圖說明該掃描鏈單元24在時刻A之操作。此時，加入掃描時脈訊號sclk，未加入該保持訊號，一掃描鏈輸入訊號SI(在此實例中，取值為「1」)，穿過該等閂鎖元件30、28，且應用於該單元輸出Q。

第6圖說明該掃描鏈單元24在時刻B之操作。此時，該延遲測試啟用訊號切換該多工器34，以選擇將該反相器32之輸出回饋至該功能閂鎖26，28。因為由該反相器32所產生之反相訊號在該掃描鏈單元34本身內部產生，所以可使其更快速地可供使用，且在該功能閂鎖26，28之內保持就緒，以在下一功能時脈時施加至該單元輸出Q，而取代該目前受驅動輸出訊號「1」。反相器32不必位於一庫單元之內，但如果其位於該庫單元中，其速度將會更快。另外，該封套單元可包括多於一個庫元件。

第7圖說明該掃描鏈單元24在時刻C之操作。此時，加入該功能時脈訊號clk。此將觸發一擷取，以在掃描鏈單元22之內擷取該功能電路18之輸出，該功能電路18將經歷延遲測試，該輸出係處理訊號值「1」之結果。同時，該閂鎖元件28開啟，從而允許反相訊號「0」出現在該單元輸出端Q，且開始由該功能電路18處理該「0」訊號值。穿過閂鎖元件28及穿過該功能電路18之傳播延遲，係在掃描鏈單元22中在時刻C所擷取之值，其未受「0」之影響，從而避免了錯誤結果。如第4圖中所示之下一功能時脈訊號clk脈衝將導致一擷取，以擷取對反相值「0」進行處理之結果。此係用以測試由「1」至「0」之轉換，且測試此轉換之結果在該功能時脈周期內是否穿過該功能電路。在該掃描鏈單元24自身內部產生該反相值，因此允許「快速」施加此下一功能時脈訊號，且在該掃描鏈單元24輸出Q中存在一確定訊號轉換。

第8圖說明該掃描鏈單元24在用於保持一訊號輸出時之操作。此時，加入一保持訊號。該保持訊號與該等「或」閘36，38一起操作，用於閘控該功能時脈訊號clk及該掃描時脈訊號sclk，從而阻斷通過閂鎖元件26、28之功能路徑以及閂鎖元件30與28之間的掃描路徑。該掃描鏈單元24於是保持其輸出，在此情況下所保持之值為「0」。

第9圖說明在加入功能時脈clk而該保持訊號起作用時該掃描鏈單元24的操作。在此情況下，功能路徑26，28及掃描路徑30，28均被阻斷。不過功能時脈訊號觸發一擷取，以自該功能電路18擷取處理結果。因此，將已知恆定訊號值(例如「0」)加至該功能電路18，同時前移該功能時脈訊號clk。此對於使路徑對測試變得敏感非常有用。

在一種情況下，可向該封套掃描鏈單元提供獨立保持訊號於些被測功能電路之個別不同輸入，從而可保持該等輸入之一，而轉換其他輸入。可能需要該恆定值使正在測試之功能電路變得敏感。

在另一種情況下，該功能電路可具有某些輸入，這些輸入非經由封套掃描鏈單元向其提供訊號，且其亦不能保持在一固定值。在此種情況下，一或多個的確穿過封套掃描鏈單元之訊號可以保持恆定，因而潛在地使該電路變得敏感，以測試與不能保持之該等輸入訊號相關聯之延遲。

第10圖係一流程圖，其示意性地說明根據本發明技術一實例之延遲測試。在步驟40，該掃描時脈訊號用於將已知訊號值「1」位移至一封套單元。在步驟42，加入該延遲測試啟用訊號，選擇一反相訊號值「0」，且該反相訊號在該掃描鏈單元24之內可用作自此位置至該輸出之下一值。該反相訊號值在掃描鏈單元24本身之內產生(在此實例中藉由該反相器32產生)；反相器32不必位於同一庫單元中。在掃描鏈單元正被用於產生一轉換值而不是一保持值時，該保持訊號始終保持低位準。

在步驟44，擷取該功能電路18對該訊號值「1」之處理結果。此時，該功能時脈clk亦用於將該反相訊號值「0」移至該單元輸出Q，且該功能電路18開始回應此新訊號值「0」(即，回應由「1」變為「0」)。

在步驟48，再次時控功能時脈訊號clk，以觸發在該功能電路18之輸出端擷取對該反相訊號「0」之處理結果，其顯示在該單元輸出Q端。此第二功能時脈訊號clk「快速」跟進，此係由於該反相訊號值是在該掃描鏈單元自身內部產生(該掃描鏈單元可包括多於一個庫單元)，因此快速可用。

在步驟50，擷取該功能電路18回應其輸入訊號值轉換而產生之輸出。隨後，步驟52判斷該功能電路18在一最大允許延遲時間內對相關輸入訊號值轉換所作出之回應。應瞭解，一旦恢復該觀測訊號值後，且可使用適當測試工具及軟體進行分析，則通常可在晶片之外執行該步驟52。

第11圖示意性地說明利用兩個具有獨立保持訊號之封套掃描鍵單元。吾人希望測試在封套單元54之間延伸之訊號路徑，其通過處理邏輯56延伸至另一單元58。在此待測路徑之一部分中，存在一閘60，其接收來自一封套掃描鏈單元62之輸入，如果要取消阻斷被測路徑，則必須具有一預定值。此閘在第11圖中被示意性地顯示為一「及」閘。應瞭解，該閘60及該處理邏輯56之安排係用於示意性及說明性的，實際可為更複雜之安排。在整體位準上，該期望操作係封套掃描鏈單元62應當在其輸出保持一取值，以允許被測路徑取消阻斷，同時該封套掃描鏈單元54產生一快速訊號位準轉換，其穿過該閘60及該處理邏輯56而到達單元58處，其最終在單元58處被擷取。可採用此方式測試該路徑延遲。

第12圖係一訊號時序圖，其說明當執行路徑延遲測試時，在上述情況下出現之控制及資料訊號。應注意，封套掃描鏈單元54具有一保持訊號hold0，封套掃描鏈單元62具有一獨立保持訊號hold1。在操作階段中之移位期間，該時脈訊號係受控以根據習知串列掃描鏈操作，將期望值串列掃描至該等封套掃描鏈單元54，62。在此實例中，將高位值「1」掃描於該等封套掃描鏈單元54，62中。當此等資料值就位時，加入封套掃描鏈單元62之保持訊號hold1，且加入該延遲_啟用訊號，以啟用該封套掃描鏈單元54之延遲測試模式。當該時脈訊號clk如前文所述隨後前移時，封套掃描鏈單元54將在其輸出端產生一轉換，且在一正常時脈周期延遲之後，可在該單元58之內擷取來自該輸出之處理結果，以確定通過該處理邏輯56及該閘60之路徑延遲時間是否過長。在此操作期間，該封套掃描鏈單元54之輸出將隨著時脈訊號clk之每一上升邊緣而雙態觸變(toggle)，此係因為未加入其整體訊號hold0。相反地，當加入封套掃描鏈單元62之保持訊號hold1時，其輸出將保持恆定，相應地，通過該閘60之訊號路徑將保持開通狀態，該電路相應地會對通過閘60及處理邏輯56之路徑的延遲測試變得敏感。如此使用獨立保持訊號，可使特定處理路徑對延遲測試變得敏感，而相應地可以提高測試涵蓋率。

第13圖示出功能電路64，其一輸入訊號來自一內部單元66，該單元不是該封套之一部分，且不能受該封套控制訊號控制。該功能電路64之另一輸入訊號來自封套單元68，其可受控，以輸出及保持(在功能時脈訊號clk時控期間)一已知訊號值，藉以使該功能電路64對延遲變得敏感，該延遲與來自內部單元66之訊號的轉換相關。

儘管本文已經參考隨附圖式詳盡地說明了本發明之說明性具體實施例，但應理解，本發明並不限於該等精確說明的具體實施例，一熟習此項技術者可以在不背離本發明在隨附申請權利範圍中所界定之範圍與主旨情況下，實現各種變更與修改。

2．．．積體電路

4．．．功能組塊

6．．．功能組塊

8．．．功能組塊

10．．．功能組塊(處理器核心)

12．．．封套掃描鏈

14．．．封套掃描鏈

16．．．掃描鏈單元

18．．．功能電路

20．．．掃描鏈單元

22．．．掃描鏈單元

24．．．掃描鏈單元

26．．．閂鎖元件

28．．．閂鎖元件

30．．．閂鎖元件

32．．．反相器

34．．．多工器

36．．．「或」閘

38．．．「或」閘

54．．．封套單元

56．．．處理邏輯

58．．．單元

60．．．閘

62．．．封套掃描鏈單元

64．．．功能電路

66．．．內部單元

68．．．封套單元

第1圖示意性地說明一使用封套掃描鏈之積體電路；

第2圖示意性地說明利用掃描鏈單元向功能電路施加一訊號轉換，以便對該功能電路進行延遲測試；

第3圖示意性地說明根據本發明技術之一實例具體實施例之掃描鏈單元，其具有一內建式延遲測試能力；

第4圖係一訊號時序圖，其說明各種訊號之相對時序，該等訊號在執行延遲測試時控制第3圖之掃描鏈單元之操作；

第5-7圖說明在針對延遲測試產生訊號轉換期間之不同時刻，第3圖之掃描鏈單元；

第8圖及第9圖說明第3圖之掃描鏈單元，其用於在一功能時脈訊號前移時保持一訊號值輸出；

第10圖係一流程圖，其示意性地說明根據本發明技術之一延遲測試方法；

第11圖示意性地說明兩個具有獨立保持訊號之封套掃描鍵單元的使用方法；

第12圖係一訊號時序圖，其用於理解一種使用第11圖安排之模式；以及

第13圖示意性地說明該封套掃描鏈單元之另一可能使用方法。

24．．．掃描鏈單元

26．．．閂鎖元件

28．．．閂鎖元件

30．．．閂鎖元件

32．．．反相器

34．．．多工器

36．．．「或」閘

38．．．「或」閘

Claims (18)

1. 一種積體電路，包括：一掃描鏈單元，該掃描鏈單元具有一用於非測試操作之功能路徑在一功能輸入與一單元輸出之間，該功能路徑受一功能時脈訊號控制；以及功能電路系統，該功能電路系統受該功能時脈訊號時控，且耦接至該單元輸出，以接收一待由該功能電路系統處理之輸入訊號；其中該掃描鏈單元包括：反相電路系統，該反相電路系統耦接至該單元輸出，以產生一反相訊號，該反相訊號具有一與該輸入訊號相反的值；反相值選擇電路系統，該反相值選擇電路系統耦接至該反相電路系統，且回應一測試選擇訊號，而選擇該反相訊號作為自該單元輸出端所輸出之一下一訊號；以及輸出訊號保持電路系統，該輸出訊號保持電路系統回應一保持訊號，而在該單元輸出端保持一訊號值不變，其中該掃描鏈單元係一封套掃描鏈之一部分，對於該積體電路內部不能直接自該積體電路外部接入之訊號節點，該封套掃描鏈對該等訊號節點提供測試接入，其中該測試選擇訊號係由該封套掃描鏈內之複數個掃描鏈單元共用。
2. 如申請專利範圍第1項所述之積體電路，其中該輸出訊號保持電路系統包括時脈閘控電路系統，該時脈閘控電路系統回應一保持訊號而阻斷該功能路徑，同時允許該功能電路系統接收及處理該反相訊號。
3. 如申請專利範圍第2項所述之積體電路，其中該掃描鏈單元具有一掃描路徑在一掃描輸入與該單元輸出之間，該掃描路徑由一掃描時脈訊號控制；以及該時脈閘控電路系統回應該保持訊號而阻斷該掃描路徑。
4. 如申請專利範圍第3項所述之積體電路，其中該掃描路徑之一傳播延遲大於該功能路徑之傳播延遲。
5. 如申請專利範圍第2項所述之積體電路，其中該時脈閘控電路系統包括一或多個「或」閘，該一或多個「或」閘將該功能時脈訊號與該保持訊號進行邏輯結合。
6. 如申請專利範圍第1項所述之積體電路，其中該反相值選擇電路系統包括一由該測試選擇訊號切換之多工器。
7. 一種積體電路，包括：一掃描鏈單元，該掃描鏈單元具有一用於非測試操作 之功能路徑在一功能輸入與一單元輸出之間，該功能路徑受一功能時脈訊號控制；以及功能電路系統，該功能電路系統受該功能時脈訊號時控，且耦接至該單元輸出，以接收一待由該功能電路系統處理之輸入訊號；其中該掃描鏈單元包括：反相電路系統，該反相電路系統耦接至該單元輸出，以產生一反相訊號，該反相訊號具有一與該輸入訊號相反的值；反相值選擇電路系統，該反相值選擇電路系統耦接至該反相電路系統，且回應一測試選擇訊號，而選擇該反相訊號作為自該單元輸出端所輸出之一下一訊號；以及輸出訊號保持電路系統，該輸出訊號保持電路系統回應一保持訊號，而在該單元輸出端保持一訊號值不變，其中該掃描鏈單元係一封套掃描鏈之一部分，對於該積體電路內部不能直接自該積體電路外部接入之訊號節點，該封套掃描鏈對該等訊號節點提供測試接入，其中該保持訊號係由該封套掃描鏈內之複數個掃描鏈單元共用。
8. 如申請專利範圍第7項所述之積體電路，其中該封套掃描鏈內之該等複數個掃描鏈單元構成不同掃描鏈單元集，每一集具有一個別不同獨立保持訊號，用於控制阻斷通過該掃描鏈單元集之功能路徑。
9. 一種積體電路，包括：掃描鏈單元構件，用於施加激勵訊號至該積體電路內的一訊號節點，該掃描鏈單元構件具有一用於非測試操作之功能路徑在一功能輸入與一單元輸出之間，該功能路徑受一功能時脈訊號控制；以及功能電路構件，用於提供一電路功能，該功能電路構件受該功能時脈訊號時控，且耦接至該單元輸出，以接收一待由該功能電路構件處理之輸入訊號；其中該掃描鏈單元構件具有：反相構件，該反相構件耦接至該單元輸出，用於產生一反相訊號，該反相訊號具有一與該輸入訊號相反的值；反相值選擇構件，該反相值選擇構件耦接至該反相電路系統且回應一測試選擇訊號，用於選擇該反相訊號作為自該單元輸出端所輸出之一下一訊號；以及輸出訊號保持構件，該輸出訊號保持構件回應一保持訊號，用於在該單元輸出端保持一訊號值不變，其中該掃描鏈單元構件係一封套掃描鏈構件之一部分，該封套掃描鏈構件用於對該積體電路內部不能直接自該積體電路外部接入之訊號節點提供測試接入，其中該測試選擇訊號係由該封套掃描鏈構件內之複數個掃描鏈單元構件共用。
10. 一種使用一掃描鏈單元測試一積體電路之方法，該方法包括以下步驟：控制功能路徑步驟，利用一功能時脈訊號控制通過該掃描鏈單元用於非測試操作之一功能路徑，該功能路徑位於一功能輸入與一單元輸出之間；控制掃描路徑步驟，利用一掃描時脈訊號控制一通過該掃描鏈單元之掃描路徑，該掃描路徑位於一掃描輸入與該單元輸出之間；接收與處理步驟，利用受該功能時脈訊號時控之功能電路系統，接收並處理來自該單元輸出之一輸入訊號；產生步驟，在該掃描鏈單元內產生一反相訊號，該反相訊號具有一與該輸入訊號相反的值；選擇步驟，回應一測試選擇訊號，而在該掃描鏈單元內選擇該反相訊號作為該單元輸出端所輸出之一下一訊號；以及保持步驟，回應一保持訊號，而在該單元輸出端保持一訊號值不變，其中該掃描鏈單元係一封套掃描鏈之一部分，對於該積體電路內部不能直接自該積體電路外部接入之訊號節點，該封套掃描鏈對該等訊號節點提供測試接入，其中該測試選擇訊號係由該封套掃描鏈內之複數個掃描鏈單元共用。
11. 如申請專利範圍第10項所述之方法，包括以下步驟： 阻斷步驟，回應該保持訊號而阻斷該掃描鏈單元內部之該功能路徑，同時允許該功能電路系統接收並處理該反相訊號。
12. 如申請專利範圍第11項所述之方法，其中該阻斷步驟係由一或多個「或」閘來執行，該一或多個「或」閘將該功能時脈訊號與該保持訊號進行邏輯結合。
13. 如申請專利範圍第10項所述之方法，該方法更包含以下步驟：由一掃描時脈訊號控制一掃描路徑，該掃描路徑在一掃描輸入與該單元輸出之間並通過該掃描鏈單元；以及回應該保持訊號而阻斷該掃描路徑。
14. 如申請專利範圍第13項所述之方法，其中該掃描路徑之一傳播延遲大於該功能路徑之傳播延遲。
15. 如申請專利範圍第10項所述之方法，其中該選擇步驟係以一由該測試選擇訊號切換之多工器來執行。
16. 一種使用一掃描鏈單元測試一積體電路之方法，該方法包括以下步驟：控制功能路徑步驟，利用一功能時脈訊號控制通過該掃描鏈單元用於非測試操作之一功能路徑，該功能路徑 位於一功能輸入與一單元輸出之間；控制掃描路徑步驟，利用一掃描時脈訊號控制一通過該掃描鏈單元之掃描路徑，該掃描路徑位於一掃描輸入與該單元輸出之間；接收與處理步驟，利用受該功能時脈訊號時控之功能電路系統，接收並處理來自該單元輸出之一輸入訊號；產生步驟，在該掃描鏈單元內產生一反相訊號，該反相訊號具有一與該輸入訊號相反的值；選擇步驟，回應一測試選擇訊號，而在該掃描鏈單元內選擇該反相訊號作為該單元輸出端所輸出之一下一訊號；以及保持步驟，回應一保持訊號，而在該單元輸出端保持一訊號值不變，其中該掃描鏈單元係一封套掃描鏈之一部分，對於該積體電路內部不能直接自該積體電路外部接入之訊號節點，該封套掃描鏈對該等訊號節點提供測試接入，其中該保持訊號由該封套掃描鏈內之複數個掃描鏈單元共用。
17. 如申請專利範圍第16項所述之方法，其中該封套掃描鏈內之該等複數個掃描鏈單元構成不同掃描鏈單元集，每一集具有一個別不同獨立保持訊號，用於控制阻斷通過該掃描鏈單元集之功能路徑。
18. 一種積體電路，包括： 掃描鏈單元構件，用於施加激勵訊號至該積體電路內的一訊號節點，該掃描鏈單元構件具有一用於非測試操作之功能路徑在一功能輸入與一單元輸出之間，該功能路徑受一功能時脈訊號控制；以及功能電路構件，用於提供一電路功能，該功能電路構件受該功能時脈訊號時控，且耦接至該單元輸出，以接收一待由該功能電路構件處理之輸入訊號；其中該掃描鏈單元構件具有：反相構件，該反相構件耦接至該單元輸出，用於產生一反相訊號，該反相訊號具有一與該輸入訊號相反的值；反相值選擇構件，該反相值選擇構件耦接至該反相電路且回應一測試選擇訊號，用於選擇該反相訊號作為自該單元輸出端所輸出之一下一訊號；以及輸出訊號保持構件，該輸出訊號保持構件回應一保持訊號，用於在該單元輸出端保持一訊號值不變，其中該掃描鏈單元構件係一封套掃描鏈構件之一部分，該封套掃描鏈構件用於對該積體電路內部不能直接自該積體電路外部接入之訊號節點提供測試接入，其中該測試選擇訊號係由該封套掃描鏈構件內之複數個掃描鏈單元構件共用。