JP5642833B2

JP5642833B2 - スキャンシフト動作中の瞬時電圧ドループを低減するためのシステム及び装置

Info

Publication number: JP5642833B2
Application number: JP2013089222A
Authority: JP
Inventors: ナレンドラ・デヴタ−プラサンナ; サンディープ・クマー・ゴール; アルン・ケイ・グンダ
Original assignee: LSI Logic Corp
Current assignee: LSI Corp
Priority date: 2010-04-21
Filing date: 2013-04-22
Publication date: 2014-12-17
Anticipated expiration: 2030-09-02
Also published as: JP2013148595A; US20110260767A1; CN102236072A; EP2385626A1; KR20110117589A; JP2011227039A; KR101293445B1; CN102236072B; TWI431294B; US8627160B2; TW201140091A

Description

本発明の実施の形態は、電子工学の分野に関する。より詳細には、本発明の実施の形態は、テスト用デザイン（design for test）（ＤＦＴ）のシステム及び装置に関する。

スキャン設計は、テスト用デザイン（ＤＦＴ）において使用される技法である。スキャンチェーンは、スキャンモード又はスキャンテストモードがアサートされているときに、チップ内の全てのフリップフロップをロングシフトレジスタとして接続することによって、システムオンチップのようなチップ内に形成することができる。スキャンモードの間、スキャンシフト動作又はスキャン捕捉動作を実施することができる。スキャンシフト動作がイネーブルされると、１つの入力ピンを使用して、テストパターンのシリアル入力をスキャンチェーンにロードすることができる。スキャンシフト動作が進行している間、チップの通常動作を中断することができる。次のスキャン捕捉動作中、チップの通常動作は、スキャンチェーンにおけるテストパターン、及びチップ内の組み合わせ回路への機能入力に基づいて実施することができる。次に、スキャン捕捉動作の結果を後続のスキャンシフト動作中、シフトアウトすることができる。該スキャンシフト動作において、チップの正常動作を検証するために、上記結果を予期されるテストパターンと比較することができる。

チップ内の全てのフリップフロップが、テスタ（たとえば外部テスタ）からの入力クロック信号又はスキャンクロック信号に従ってテストパターンのシフトを実行するため、フリップフロップの同時シフトすなわち同時切り替えによって、電力網内に高い瞬時電圧ドループ（ＩＶＤ）が生じる場合がある。電力網は、チップ上の様々な回路素子に電力を供給するのに使用される。高ＩＶＤは、スキャンシフト動作の高速な完了を妨げる場合があり、これによってさらなるチップテスト時間及び／又はコストが生じる。

その結果、ＩＶＤを低減するための多数の手法が提案されている。そのような手法の１つにおいて、スキャンチェーン内にロードされるテストパターンを変形してＩＶＤを低減することができる。たとえば、０埋め(0-fill)及び／又は１埋め(1-fill)は、スキャンシフト動作中のフリップフロップ遷移回数を低減するのに用いられる自動テストパターン生成（ＡＴＰＧ）技法とすることができる。この技法は、ＩＶＤを低減する際に効果的である場合があるが、追加の０及び１を用いたテストパターンの変更を補うために、別のテストパターン、したがってさらなるテスト時間が必要となる場合がある。

このような手法の代わりに、チップの設計を変更することによりＩＶＤを低減することができる。たとえば、フリップフロップ出力ゲーティング技法では、フリップフロップ出力はスキャンシフト動作中、ゲートオフされる場合があり、それによって、フリップフロップ出力によって駆動される回路素子（たとえば組み合わせ回路内の論理ゲート）が、スキャンシフト動作中、フリップフロップの変化を一切受けないようにすることができる。別の例では、スキャンチェーン内のフリップフロップを、機能接続及びスキャン接続のために別個の出力ピンを有するように設計することができる。結果として、フリップフロップの機能出力が、スキャンシフト動作中変化しないことができ、それによってＩＶＤを低減する。

しかしながら、上記した双方の技法は、さらなるハードウェアを必要し、且つ／又はチップの性能を低下させる場合がある。

スキャンシフト動作中の瞬時電圧ドループ（ＩＶＤ）を低減するためのシステム及び装置を開示する。本発明の１つの態様によれば、論理装置のスキャンシフト動作中のＩＶＤを低減するためのシステムは、入力クロック信号を受信するように構成されるクロックゲーティングセルの第１グループを備える。クロックゲーティングセルの第１グループの各クロックゲーティングセルは、スキャンシフト動作中、入力クロック信号を第１期間だけ遅延させるように構成される第１遅延素子を備える。さらに、本システムは、クロックゲーティングセルの第１グループに接続されるフリップフロップの第１グループを備える。

本システムは、入力クロック信号を受信するように構成されるクロックゲーティングセルの第２グループも備える。クロックゲーティングセルの第２グループの各クロックゲーティングセルは、スキャンシフト動作中、入力クロック信号を第２期間だけ遅延させるように構成される第２遅延素子を備える。さらに、本システムは、クロックゲーティングセルの第２グループに接続される、フリップフロップの第２グループを備える。ここで、フリップフロップの第１グループ及びフリップフロップの第２グループはそれぞれ、スキャンシフト動作中、第１期間だけ遅延された入力クロック信号及び第２期間だけ遅延された入力クロック信号を受信するように構成される。

本発明の別の実施態様では、論理装置のスキャンシフト動作中のＩＶＤを低減するためのシステムは、入力クロック信号を受信するように構成されるクロックゲーティングセルの第１グループを備える。ここで、クロックゲーティングセルの第１グループの各クロックゲーティングセルは、スキャンシフト動作中、入力クロック信号を第１期間だけ遅延させるように構成される第１遅延素子を備える。本システムは、クロックゲーティングセルの第１グループに接続され、スキャンシフト動作中、第１期間だけ遅延された入力クロック信号を転送するように構成されるバイパスマルチプレクサの第１グループと、バイパスマルチプレクサの第１グループに接続される、フリップフロップの第１グループとをさらに備える。

本システムは、入力クロック信号を受信するように構成されるクロックゲーティングセルの第２グループも備える。ここで、クロックゲーティングセルの第２グループの各クロックゲーティングセルは、スキャンシフト動作中、入力クロック信号を第２期間だけ遅延させるように構成される第２遅延素子を備える。さらに、本システムは、クロックゲーティングセルの第２グループに接続され、スキャンシフト動作中、第２期間だけ遅延された入力クロック信号を転送するように構成されるバイパスマルチプレクサの第２グループと、バイパスマルチプレクサの第２グループに接続される、フリップフロップの第２グループとを備える。フリップフロップの第１グループ及びフリップフロップの第２グループはそれぞれ、スキャンシフト動作中、第１期間だけ遅延された入力クロック信号及び第２期間だけ遅延された入力クロック信号を受信するように構成される。

さらに別の実施態様では、論理装置のスキャンシフト動作中のＩＶＤを低減するための装置は、入力クロック信号を受信するように構成されるクロックゲーティングセルの第１グループと、該クロックゲーティングセルの第１グループに接続される、フリップフロップの第１グループとを備える。ここで、クロックゲーティングセルの第１グループの各クロックゲーティングセルは、スキャンシフト動作中、入力クロック信号を第１期間だけ遅延させるように構成される第１プログラマブル遅延素子を備える。

本装置は、入力クロック信号を受信するように構成されるクロックゲーティングセルの第２グループと、該クロックゲーティングセルの第２グループに接続される、フリップフロップの第２グループとをさらに備える。ここで、クロックゲーティングセルの第２グループの各クロックゲーティングセルは、スキャンシフト動作中、入力クロック信号を第２期間だけ遅延させるように構成される第２プログラマブル遅延素子を備える。フリップフロップの第１グループ及びフリップフロップの第２グループはそれぞれ、スキャンシフト動作中、第１期間だけ遅延された入力クロック信号及び第２期間だけ遅延された入力クロック信号を受信するように構成される。さらに、本装置は、第１プログラマブル遅延素子及び第２プログラマブル遅延素子に接続され、ＩＶＤに基づいて第１期間及び第２期間を計算するように構成されるフィードバック回路を備える。

本明細書において開示するシステム及び装置は、様々な態様を達成するための任意の手段で実施することができ、添付の図面及び以下の詳細な説明から他の特徴が明らかとなるであろう。
図面を参照して、本明細書において様々な好ましい実施形態を説明する。

１つの実施形態による、論理装置のスキャンシフト動作中のＩＶＤを低減するための例示的なシステムを示す図である。図１の第１遅延素子を有するクロックゲーティングセルの例示的な回路を示す図である。図１のシステムに供給される様々な信号のタイミング図である。図１の第２遅延素子を有するクロックゲーティングセルの例示的な回路を示す図である。図１のシステムに供給される様々な信号のタイミング図である。図１の第１遅延素子を有するクロックゲーティングセルの別の例示的な回路を示す図である。図１の第２遅延素子を有するクロックゲーティングセルの別の例示的な回路を示す図である。１つの実施形態による、論理装置のスキャンシフト動作中のＩＶＤを低減するための例示的な装置を示す図である。１つの実施形態による、論理装置のスキャンシフト動作中のＩＶＤを低減するための別の例示的なシステムを示す図である。１つの実施形態による、論理装置のスキャンシフト動作中のＩＶＤを低減するための別の例示的なシステムを示す図である。

スキャンシフト動作中の瞬時電圧ドループ（ＩＶＤ）を低減するためのシステム及び装置を開示する。本発明の実施形態の以下の詳細な説明において、本明細書の一部を成す添付の図面を参照し、本発明を実施することができる具体的な実施形態を例示として示す。これらの実施形態を、当業者が本発明を実施するのに十分詳細に説明するが、他の実施形態が利用可能であり、本発明の範囲から逸脱することなく変更を行うことができることを理解されたい。したがって、以下の詳細な説明は、限定の意味で解釈されるべきではなく、本発明の技術的範囲は添付の特許請求の範囲によってのみ定義される。

図１は、１つの実施形態による、論理装置（たとえば、システムオンチップ等）のスキャンシフト動作中の瞬時電圧ドループ（ＩＶＤ）を低減するための例示的なシステム１００を示している。図１では、システム１００は、クロックゲーティングセルの第１グループ１０２Ａと、クロックゲーティングセルの第２グループ１０２Ｂと、フリップフロップの第１グループ１０４Ａと、フリップフロップの第２グループ１０４Ｂとを備える。クロックゲーティングセルの第１グループ１０２Ａは、クロックゲーティングセル（ＣＧＣ）１０６Ａ〜１０６Ｎを備え、クロックゲーティングセルの第２グループ１０２Ｂはクロックゲーティングセル（ＣＧＣ）１２２Ａ〜１２２Ｎを備える。

クロックゲーティングセ１０６Ａ〜１０６Ｎはそれぞれ第１遅延素子１１６Ａ〜１１６Ｎを備える。クロックゲーティングセル１２２Ａ〜１２２Ｎはそれぞれ第２遅延素子１３２Ａ〜１３２Ｎを備える。第１遅延素子１１６Ａ〜１１６Ｎ及び第２遅延素子１３２Ａ〜１３２Ｎのそれぞれは、遅延バッファとすることができる。フリップフロップの第１グループ１０４Ａはフリップフロップ１１８Ａ〜１１８Ｎを備え、フリップフロップの第２グループ１０４Ｂはフリップフロップ１３４Ａ〜１３４Ｎを備える。１つの実施形態では、フリップフロップの第１グループ１０４Ａ及びフリップフロップの第２グループ１０４Ｂは、実質的に等しい数のフリップフロップを備えることができる。

図１は、クロックゲーティングセルの第１グループ１０２Ａと、クロックゲーティングセルの第２グループ１０２Ｂとを備えるシステム１００を示しているが、システム１００はクロックゲーティングセルの３つ以上のグループを備えることができることが理解される。ここで、クロックゲーティングセルの各グループは等しい期間の遅延素子を共有し、フリップフロップのグループに接続される。

図示するように、クロックゲーティングセルの第１グループ１０２Ａのクロック入力（ＣＩ）ピン又はノード１１２Ａ〜１１２Ｎ、及びクロックゲーティングセルの第２グループ１０２Ｂのクロック入力（ＣＩ）ピン１２８Ａ〜１２８Ｎは、入力クロック信号１３８を受信するように構成される。入力クロック信号１３８は、システム１００に接続されるテスタモジュール１４０（たとえば、外部テスタ）によって生成及び転送されるクロック信号とすることができる。さらに、クロックゲーティングセルの第１グループ１０２Ａのスキャンシフトイネーブル（ＳＥ）ピン又はノード１０８Ａ〜１０８Ｎ、及びクロックゲーティングセルの第２グループ１０２Ｂのスキャンシフトイネーブル（ＳＥ）ピン１２４Ａ〜１２４Ｎは、スキャンシフトイネーブル（ＳＥ）信号１４２を受信するように構成される。

さらに、クロックゲーティングセルの第１グループ１０２Ａのイネーブル（ＥＮ）ピン又はノード１１０Ａ〜１１０Ｎは、フリップフロップ１２０Ａ〜Ｎの出力からの機能モードイネーブル信号を受信するように構成される。同様に、クロックゲーティングセルの第２グループ１０２Ｂのイネーブル（ＥＮ）ピン又はノード１２６Ａ〜Ｎは、フリップフロップ１３６Ａ〜１３６Ｎの出力からの機能モードイネーブル信号を受信するように構成される。さらに、図示されるように、クロックゲーティングセルの第１グループ１０２Ａのクロック出力（ＣＯ）ピン又はノード１１４Ａ〜１１４Ｎは、フリップフロップの第１グループ１０４Ａに接続され、クロックゲーティングセルの第２グループ１０２Ｂのクロック出力（ＣＯ）ピン又はノード１３０Ａ〜１３０Ｎは、フリップフロップの第２グループ１０４Ｂに接続される。

１つの例示的な動作では、論理装置のスキャンモードがアサートされると、システム１００によってスキャンシフト動作及びスキャン捕捉動作が実施される。ＳＥ信号１４２が論理ハイ（logical hi）である場合、スキャンシフト動作がイネーブルされる。スキャンシフト動作中、クロックゲーティングセルの第１グループ１０２Ａのクロックゲーティングセル１０６Ａ〜１０６Ｎは、それらのそれぞれの第１遅延素子１１６Ａ〜１１６Ｎを使用して、第１期間（たとえば、数ナノ秒）だけ遅延された入力クロック信号１３８を、それぞれのＣＯピン１１４Ａ〜１１４Ｎを介してフリップフロップの第１グループ１０４Ａに提供する。１つの実施形態では、第１遅延素子１１６Ａ〜１１６Ｎは、スキャンシフト動作中、入力クロック信号１３８を第１期間だけ遅延させるように構成される。

同様に、論理装置のスキャンシフト動作中、クロックゲーティングセルの第２グループ１０２Ｂの第２遅延素子１３２Ａ〜１３２Ｎは、入力クロック信号１３８を第２期間（たとえば、数ナノ秒）だけ遅延するように構成される。第２期間は第１期間と等しくないことが理解される。結果として、クロックゲーティングセルの第２グループ１０２Ｂは第２期間だけ遅延された入力クロック信号１３８を、スキャンシフト動作中、フリップフロップの第２グループ１０４Ｂに提供する。

スキャンシフト動作中、フリップフロップの第１グループ１０４Ａへの入力クロック信号１３８は第１期間だけ遅延され、フリップフロップの第２グループ１０４Ｂへの入力クロック信号１３８は第２期間だけ遅延されるため、フリップフロップ１１８Ａ〜１１８Ｎは、フリップフロップ１３４Ａ〜１３４Ｎが該フリップフロップ１３４Ａ〜１３４Ｎのシフト動作を行うのとは異なる時点でフリップフロップ１１８Ａ〜１１８Ｎのシフト動作を行う。フリップフロップの２つのグループが２つの異なる時点にそれらのシフト動作を行うため、論理装置の電力網への負荷がフリップフロップの２つのグループ間で分割される。続いて、これは論理装置の電力網におけるＩＶＤを、該論理装置のスキャンシフト動作中、大幅に低減するのに役立つことができ、これによってスキャンシフト動作がより高速に完了することが可能になる。

スキャンシフト動作に続いて、スキャン捕捉動作が実施される。スキャン捕捉動作は、ＳＥ信号１４２が論理ロー（logical low）であり、機能モードイネーブル信号が論理ハイである場合にイネーブルされる。スキャン捕捉動作中、クロックゲーティングセルの第１グループ１０２Ａは、入力クロック信号１３８をフリップフロップの第１グループ１０４Ａに遅延なしで提供し、クロックゲーティングセルの第２グループ１０２Ｂは入力クロック信号１３８をフリップフロップの第２グループ１０４Ｂに遅延なしで提供する。さらに、後続のスキャンシフト動作が行われ、その間、スキャン捕捉動作の結果がフリップフロップの第１グループ１０４Ａ及びフリップフロップの第２グループ１０４Ｂからシフトアウトされ、別のテストパターンデータがフリップフロップの第１グループ１０４Ａ及びフリップフロップの第２グループ１０４Ｂにシフトインされる。後続のスキャンシフト動作中、フリップフロップの第１グループ１０４Ａに供給される入力クロック信号１３８は第１期間だけ遅延され、フリップフロップの第２グループ１０４Ｂに供給される入力クロック信号１３８は第２期間だけ遅延される。

図２Ａは、図１のクロックゲーティングセル１０６Ａの例示的な回路を示している。図２Ａでは、クロックゲーティングセル１０６Ａは、第１遅延素子１１６Ａと、ＡＮＤゲート２０２と、マルチプレクサ２０４とを備える。マルチプレクサ２０４は第１遅延素子１１６Ａ及びＡＮＤゲート２０２に接続される。第１遅延素子１１６Ａは、テスタモジュール１４０から入力クロック信号１３８を受信すると共に、該入力クロック信号１３８を第１期間（Δ_ｔ１）だけ遅延させる。さらに、第１遅延素子１１６Ａは、第１期間（Δ_ｔ１）だけ遅延された入力クロック信号１３８を、マルチプレクサ２０４に転送する。ＡＮＤ
ゲート２０２は、機能モードイネーブル信号２０６及び入力クロック信号１３８を入力と
して受信すると共に、該入力に基づいて論理値「０」又は「１」を生成する。ＡＮＤゲート２０２の出力はマルチプレクサ２０４への入力として供給される。

スキャンシフト動作がイネーブルされると、ＳＥピン１０８Ａに印加されるＳＥ信号１４２は論理ハイである。スキャンシフト動作中、マルチプレクサ２０４は、ＳＥ信号１４２（論理ハイ）に基づいて、第１期間（Δ_ｔ１）だけ遅延された入力クロック信号１３８を出力クロック信号２０８として選択するように構成される。代替的に、スキャン捕捉モードがアサートされるとき、ＳＥピン１０８Ａに印加されるＳＥ信号１４２は論理ローである。さらに、ＥＮピン１１０Ａに印加される機能モードイネーブル信号２０６は論理ハイである。このため、スキャン捕捉動作中、マルチプレクサ２０４は、ＳＥ信号１４２（論理ロー）に基づいて、入力クロック信号１３８を出力クロック信号２０８として選択する。

図２Ｂは、図１のシステム１００に供給される様々な信号のタイミング図を示している。特に、図２Ｂは、入力クロック信号１３８、機能モードイネーブル信号２０６、ＳＥ信号１４２、及び出力クロック信号２０８のタイミング図を示している。図２Ｂに示すように、スキャン捕捉動作中、機能モードイネーブル信号２０６は論理ハイであり、ＳＥ信号１４２は論理ローである。さらに、図２に示すように、クロックゲーティングセル１０６Ａの出力クロック信号２０８は、ｄ１（たとえば、数ナノ秒）の出力遅延を含む。出力遅延（ｄ１）は、クロックゲーティングセル１０６Ａに関連付けられる内部伝播遅延である。

図２Ｂに示すように、スキャンシフト動作中、ＳＥ信号１４２は論理ハイであり、機能モードイネーブル信号２０６は論理ローである。さらに、図２Ｂに示すように、出力クロック信号２０８が（ｄ２＋Δ_ｔ１）の出力遅延を含む。ここで、ｄ２は内部伝播遅延であり、Δ_ｔ１は第１遅延素子１１６Ａによって入力クロック信号１３８にもたらされる第１期間の遅延である。図２Ａ及び図２Ｂに示される回路及びタイミング図は、クロックゲーティングセル１０６Ｂ〜１０６Ｎのそれぞれに該当するものである。

図２Ｃは、図１のクロックゲーティングセル１２２Ａの例示的な回路を示している。図２Ｃでは、クロックゲーティングセル１２２Ａは、第２遅延素子１３２Ａと、ＡＮＤゲート２１０と、マルチプレクサ２１２とを備える。マルチプレクサ２１２は、第１遅延素子１３２Ａ及びＡＮＤゲート２１０に接続される。第２遅延素子１３２Ａは、テスタモジュール１４０から入力クロック信号１３８を受信すると共に、入力クロック信号１３８を第２期間（Δ_ｔ２）だけ遅延させる。さらに、第２遅延素子１３２Ａは、第２期間（Δ_ｔ２）だけ遅延された入力クロック信号をマルチプレクサ２１２に転送するように構成される。ＡＮＤゲート２１０は、機能モードイネーブル信号２１４及び入力クロック信号１３８を入力として受信すると共に、該入力に基づいて論理値「０」又は「１」を生成する。ＡＮＤゲート２１０の出力はマルチプレクサ２１２への入力として供給される。

スキャンシフト動作がイネーブルされるとき、ＳＥピン１２４Ａに印加されるＳＥ信号１４２Ａは論理ハイである。スキャンシフト動作中、マルチプレクサ２１２は、ＳＥ信号１４２（論理ハイ）に基づいて、第２期間（Δ_ｔ２）だけ遅延された入力クロック信号１３８を出力クロック信号２１６として選択する。代替的に、スキャン捕捉モードがイネーブルされるとき、ＳＥピン１２４Ａに印加されるＳＥ信号１４２は論理ローである。さらに、ＥＮピン１２６Ａに印加される機能モードイネーブル信号２１４は論理ハイである。このため、スキャン捕捉動作中、マルチプレクサ２１２は、ＳＥ信号１４２（論理ロー）に基づいて、入力クロック信号１３８を出力クロック信号２１６として選択する。

図２Ｄは、図１のシステム１００に供給される様々な信号のタイミング図を示している。特に、図２Ｄは、入力クロック信号１３８、機能モードイネーブル信号２１４、ＳＥ信号１４２、及び出力クロック信号２１６のタイミング図を示している。図２Ｄに示すように、スキャン捕捉動作中、機能モードイネーブル信号２１４は論理ハイであり、ＳＥ信号１４２は論理ローである。さらに、クロックゲーティングセル１２２Ａの出力クロック信号２１６は、ｄ１の出力遅延を含むことが、図２Ｄに示されている。出力遅延（ｄ１）は、クロックゲーティングセル１２２Ａに関連付けられる内部伝播遅延である。

図２Ｄに示すように、スキャンシフト動作中、ＳＥ信号１４２は論理ハイであり、機能モードイネーブル信号２１４は論理ローである。さらに、出力クロック信号２１６が（ｄ２＋Δ_ｔ２）の出力遅延を含むことが、図２Ｄに示されている。ｄ２はクロックゲーティングセル１２２Ａに関連付けられる内部伝播遅延であり、Δ_ｔ２は第１遅延素子１２２Ａによって入力クロック信号１３８にもたらされる第２期間の遅延である。図２Ｃ及び図２Ｄに示される回路及びタイミング図は、クロックゲーティングセル１２２Ｂ〜Ｎのそれぞれに当てはまるものである。１つの実施形態では、第２期間（Δ_ｔ２）の遅延は、第１期間（Δ_ｔ１）の遅延よりも大きい。代替的な実施形態では、第１期間（Δ_ｔ１）の遅延は、第２期間（Δ_ｔ２）の遅延よりも大きい。第１期間の遅延及び第２期間の遅延はそれぞれ、第１遅延素子１１６Ａ〜１１６Ｎ及び第２遅延素子１３２Ａ〜１３２Ｎのサイズに基づくことに留意されたい。

図３Ａは、図１のクロックゲーティングセル１０６Ａの別の例示的な回路を示している。図３Ａのクロックゲーティングセル１０６Ａの回路は、図２Ａのクロックゲーティングセル１０６Ａの回路と類似しているが、図３Ａの回路は第１遅延素子１１６Ａの代わりに第１プログラマブル遅延素子３０２Ａを備える点が異なる。一実施形態では、第１プログラマブル遅延素子３０２Ａは、第１プログラマブル遅延入力（ＰＤ）３０４Ａ（たとえば単一ビット又は複数ビットのデータ）に基づいて、入力クロック信号１３８を第１期間（Δ_ｔ１）だけ遅延させるように第１期間（Δ_ｔ１）を設定する。この実施形態では、第１プログラマブル遅延素子３０２Ａは、第１期間（Δ_ｔ１）だけ遅延された入力クロック信号１３８を、マルチプレクサ２０４に対する入力として転送する。クロックゲーティングセルの第１グループ１０２Ａ内のクロックゲーティングセル１０６Ｂ〜１０６Ｎは、第１プログラマブル遅延素子３０２Ｂ〜３０２Ｎ（図示せず）も備えることができる。第１プログラマブル遅延素子３０２Ｂ〜３０２Ｎは、第１プログラマブル遅延入力３０４Ｂ〜３０４Ｎ（図示せず）に基づいて、入力クロック信号１３８を第１期間（Δ_ｔ１）だけそれぞれ遅延させる。

図３Ｂは、図１のクロックゲーティングセル１２２Ａ〜１２２Ｎの別の例示的な回路を示している。図３Ｂのクロックゲーティングセル１２２Ａの回路は、図２Ｂのクロックゲーティングセル１２２Ａの回路と類似しているが、図３Ｂの回路は第２遅延素子１３２Ａの代わりに第２プログラマブル遅延素子３０６Ａを備える点で、異なっている。

一実施形態では、第２プログラマブル遅延素子３０６Ａは、第２プログラマブル遅延入力（ＰＤ）３０８Ａ（たとえば単一ビット又は複数ビットのデータ）に基づいて、入力クロック信号１３８を第２期間（Δ_ｔ２）だけ遅延させるように第２期間（Δ_ｔ２）を設定するように構成される。この実施形態では、第２プログラマブル遅延素子３０６Ａは、第２期間（Δ_ｔ２）だけ遅延された入力クロック信号１３８を、マルチプレクサ２０４に対する入力として転送する。システム１００のクロックゲーティングセルの第２グループ１０２Ｂ内のクロックゲーティングセル１２２Ｂ〜Ｎは、第２プログラマブル遅延素子３０６Ｂ〜３０６Ｎ（図示せず）を備えることができる。第２プログラマブル遅延素子３０６Ｂ〜３０６Ｎは、第２プログラマブル遅延入力３０８Ｂ〜３０８Ｎ（図示せず）に基づいて、入力クロック信号１３８を第２期間（Δ_ｔ２）だけ遅延させる。

図４は、一実施形態による、論理装置のスキャンシフト動作中のＩＶＤを低減するための例示的な装置を示している。図４において、該装置は、図１のシステム１００に接続されるフィードバック回路４０２を備える。１つの例示的な実施形態では、フィードバック回路４０２はクロックゲーティングセルの第１グループ１０２Ａの第１プログラマブル遅延素子３０２Ａ〜３０２Ｎ、及びクロックゲーティングセルの第２グループ１０２Ｂの第２プログラマブル遅延素子３０６Ａ〜３０６Ｎに接続される。

この例示的な実施例では、フィードバック回路４０２は第１期間（Δ_ｔ１）及び第２期間（Δ_ｔ２）を計算し、第１期間（Δ_ｔ１）に関連付けられる第１プログラマブル遅延入力３０４Ａ〜３０４Ｎ、及び第２期間（Δ_ｔ２）に関連付けられる第２プログラマブル遅延入力３０８Ａ〜３０８Ｎを、第１プログラマブル遅延素子３０２Ａ〜３０２Ｎ及び第２プログラマブル遅延素子３０６Ａ〜３０６Ｎにそれぞれ転送する。例示的な一実施態様では、フィードバック回路４０２は、スキャンシフト動作中のＩＶＤを感知し、感知されたＩＶＤに基づいて、第１期間（Δ_ｔ１）及び第２期間（Δ_ｔ２）を、スキャンシフト動作中の電力網におけるＩＶＤが許容可能なレベルまで低減するまで調整する。

図示のように、フィードバック回路４０２は、電圧センサ４０４と、プログラマブルレジスタ４０６と、状態機械（状態マシン）４０８とを備える。フィードバック回路４０２内で、状態機械４０８は、電圧センサ４０４及びプログラマブルレジスタ４０６に接続される。例示的な動作において、電圧センサ４０４はスキャンシフト動作中のＩＶＤ４１０を検出する。また、スキャンシフト動作中、プログラマブルレジスタ４０６はＩＶＤ４１０に関連付けられる閾値４１２を格納する。それに応じて、状態機械４０８は、検出されたＩＶＤ４１０、ＩＶＤ４１０に関連付けられる閾値４１２、出力クロック信号２０８、出力クロック信号２１６、及びスキャンシフトイネーブル信号１４２のうちの１つ又は複数に基づいて、第１プログラマブル遅延入力３０４Ａ〜３０４Ｎ及び第２プログラマブル遅延入力３０８Ａ〜３０８Ｎを生成する。

次に、状態機械４０８は、第１プログラマブル遅延入力３０４Ａ〜３０４Ｎ及び第２プログラマブル遅延入力３０８Ａ〜３０８Ｎを、第１プログラマブル遅延素子３０２Ａ〜３０２Ｎ及び第２プログラマブル遅延素子３０６Ａ〜３０６Ｎにそれぞれ供給する。それに応じて、第１プログラマブル遅延素子３０２Ａ〜３０２Ｎ及び第２プログラマブル遅延素子３０６Ａ〜３０６Ｎのそれぞれが、第１プログラマブル遅延入力３０４Ａ〜３０４Ｎ及び第２プログラマブル遅延入力３０８Ａ〜３０８Ｎに基づいて、第１期間（Δ_ｔ１）及び第２期間（Δ_ｔ２）を設定する。

図５は、１つの実施形態による、論理装置のスキャンシフト動作中のＩＶＤを低減するための別の例示的なシステム５００を示している。図５において、システム５００は、クロックゲーティングセルの第１グループ５０２Ａと、バイパスマルチプレクサ（ｍｕｘ）の第１グループ５０４Ａと、論理回路５２６Ａ〜５２６Ｎと、フリップフロップの第１グループ５０６Ａとを備える。システム５００はまた、クロックゲーティングセルの第２グループ５０２Ｂと、バイパスマルチプレクサの第２グループ５０４Ｂと、論理回路５４６Ａ〜５４６Ｎと、フリップフロップの第２グループ５０６Ｂとを備える。

クロックゲーティングセルの第１グループ５０２Ａは、クロックゲーティングセル（ＣＧＣ）５０８Ａ〜５０８Ｎを備え、クロックゲーティングセルの第２グループ５０２Ｂはクロックゲーティングセル（ＣＧＣ）５２８Ａ〜５２８Ｎを備える。クロックゲーティングセルの第１グループ５０２Ａのクロックゲーティングセル５０８Ａ〜５０８Ｎはそれぞれ、第１遅延素子５１８Ａ〜５１８Ｎを備える。クロックゲーティングセルの第２グループ５０２Ｂのクロックゲーティングセル５２８Ａ〜５２８Ｎはそれぞれ、第２遅延素子５３８Ａ〜５３８Ｎを備える。一実施形態では、第１遅延素子５１８Ａ〜５１８Ｎ及び第２遅延素子５３８Ａ〜５３８Ｎはプログラマブル遅延素子である。別の実施形態では、第１遅延素子５１８Ａ〜５１８Ｎ及び第２遅延素子５３８Ａ〜５３８Ｎは固定遅延素子である。システム５００は、第１クロックゲーティングセル５０２Ａと第２クロックゲーティングセル５０４Ｂとを備えるように図示されているが、システム５００はクロックゲーティングセルの３つ以上のグループを備えることができることが理解されるであろう。

さらに、バイパスマルチプレクサの第１グループ５０４Ａは、バイパスマルチプレクサ５２０Ａ〜５２０Ｎを備え、バイパスマルチプレクサの第２グループ５０４Ｂはバイパスマルチプレクサ５４０Ａ〜５４０Ｎを備える。１つの実施形態では、バイパスマルチプレクサの第１グループ５０４Ａ及びバイパスマルチプレクサの第２グループ５０４Ｂは、実質的に同じ数のバイパスマルチプレクサを備えることができる。フリップフロップの第１グループ５０６Ａはフリップフロップ５２４Ａ〜５２４Ｎを備え、フリップフロップの第２グループ５０６Ｂはフリップフロップ５４４Ａ〜５４４Ｎを備える。１つの実施形態では、フリップフロップの第１グループ５０６Ａ及びフリップフロップの第２グループ５０６Ｂは、実質的に同じ数のフリップフロップを備えることができる。

図示のように、クロックゲーティングセルの第１グループ５０２Ａのクロック入力（ＣＩ）ピン５１２Ａ〜５１２Ｎ、及びクロックゲーティングセルの第２グループ５０２Ｂのクロック入力（ＣＩ）ピン５３２Ａ〜５３２Ｎは、入力クロック信号５４８を受信する。入力クロック信号５４８は、システム５００に接続されるテスタモジュール５５２（たとえば、外部テスタ）によって生成及び転送されるクロック信号とすることができる。さらに、クロックゲーティングセルの第１グループ５０２Ａのスキャンシフトイネーブル（ＳＥ）ピン５１４Ａ〜５１４Ｎは、テスタモジュール５５２からスキャンシフトイネーブル（ＳＥ）信号５５０を受信する。また、クロックゲーティングセルの第２グループ５０２Ｂのスキャンシフトイネーブル（ＳＥ）ピン５３４Ａ〜５３４Ｎは、ＳＥ信号５５０を受信する。

さらに、クロックゲーティングセルの第１グループ５０２Ａのイネーブル（ＥＮ）ピン５１０Ａ〜５１０Ｎは、論理ハイ（Ｖｄｄ）に接続される。また、クロックゲーティングセルの第２グループ５０２Ｂのイネーブル（ＥＮ）ピン５３０Ａ〜５３０Ｎも論理ハイ（Ｖｄｄ）に接続される。さらに、図示のように、クロックゲーティングセルの第１グループ５０２Ａのクロック出力（ＣＯ）ピン５１６Ａ〜５１６Ｎは、バイパスマルチプレクサの第１グループ５０４Ａに接続される。クロックゲーティングセルの第２グループ５０２Ｂのクロック出力（ＣＯ）ピン５３６Ａ〜５３６Ｎは、バイパスマルチプレクサの第２グループ５０４Ｂに接続される。バイパスマルチプレクサの第１グループ５０４Ａ及びバイパスマルチプレクサの第２グループ５０４Ｂはそれぞれ、論理回路５２６Ａ〜５２６Ｎ及び論理回路５４６Ａ〜５４６Ｎに接続される。図示されるように、フリップフロップの第１グループ５０６Ａはバイパスマルチプレクサの第１グループ５０４Ａに接続され、フリップフロップの第２グループ５０６Ｂはバイパスマルチプレクサの第２グループ５０４Ｂに接続される。

論理装置の動作の通常モード又は機能モード中、バイパスマルチプレクサの第１グループ５０４Ａのバイパスマルチプレクサ５２０Ａ〜５２０Ｎは、選択モード信号５２２Ａ〜５２２Ｎに基づいて、ゲーティングされたクロック信号５５４Ａ〜５５４Ｎをフリップフロップの第１グループ５０６Ａに転送する。さらに、バイパスマルチプレクサの第２グループ５０４Ｂのバイパスマルチプレクサ５４０Ａ〜５４０Ｎは、ゲーティングされたクロック信号５５６Ａ〜５５６Ｎをフリップフロップの第２グループ５０６Ｂに転送する。１つの実施形態では、ゲーティングされたクロック信号５５４Ａ〜５５４Ｎは、論理回路５２６Ａ〜５２６Ｎによって内部的に生成され、バイパスマルチプレクサの第１グループ５０４Ａに供給される機能クロック信号であり、ゲーティングされたクロック信号５５６Ａ〜５５６Ｎは、論理回路５４６Ａ〜５４６Ｎによって内部的に生成され、バイパスマルチプレクサの第２グループ５０４Ｂに供給される機能クロック信号である。

論理装置のスキャンシフト動作中、ＳＥ信号５５０が論理ハイであり、且つ選択モード信号５２２Ａ〜５２２Ｎが論理ハイである場合、バイパスマルチプレクサの第１グループ５０４Ａのバイパスマルチプレク５２０Ａ〜５２０Ｎは、第１期間だけ遅延された入力クロック信号５４８をフリップフロップの第１グループ５０６Ａに転送する。第１期間の遅延は、クロックゲーティングセルの第１グループ５０２Ａからの遅延素子５１８Ａ〜５１８Ｎによって生成される。さらに、バイパスマルチプレクサの第２グループ５０４Ｂのバイパスマルチプレクサ５４０Ａ〜５４０Ｎは、第２期間だけ遅延された入力クロック信号５４８をフリップフロップの第２グループ５０６Ｂに転送する。第２期間の遅延は、クロックゲーティングセルの第２グループ５０２Ｂからの遅延素子５３８Ａ〜５３８Ｎによって生成される。

システム５００において、論理装置のスキャンシフト動作中、フリップフロップの第１グループ５０６Ａへの入力クロック信号５４８が第１期間だけ遅延され、且つフリップフロップの第２グループ５０６Ｂへの入力クロック信号５４８が第２期間だけ遅延されるため、フリップフロップ５２４Ａ〜５２４Ｎは、或る時点にそれらのシフト動作を実施するように構成される一方、フリップフロップ５４４Ａ〜５４４Ｎは別の時点でそれらのそれぞれのシフト動作を実施するように構成される。したがって、これは、スキャンシフト動作中の論理装置の電力網におけるＩＶＤを大幅に低減するのに効果的であり、これによって、スキャンシフト動作がより高速に完了することが可能になる。

具体的な実施形態例を参照して本実施形態を説明してきたが、様々な実施形態のより広範な精神及び範囲から逸脱することなく、これらの実施形態に対し、様々な変更及び変形を行うことができることは明らかであろう。たとえば、本明細書において説明される様々な装置、モジュール、分析器、生成器等を、ハードウェア回路（たとえば、相補型金属酸化膜半導体（ＣＭＯＳ）ベースの論理回路）、ファームウェア、ソフトウェア、並びに／
又はハードウェア、ファームウェア、及び／若しくはソフトウェアの任意の組み合わせ（たとえば機械可読媒体内に具現化される）を使用して有効にし、操作することができる。たとえば、トランジスタ、論理ゲート、及び電気回路（たとえば特定用途向け集積回路（ＡＳＩＣ））を使用して、様々な電気的構造及び方法を具現化することができる。

Claims

論理装置であって、
入力クロック信号を受信する第１グループのクロックゲーティングセルであって、該ク該第１グループの各クロックゲーティングセルは、当該論理装置のスキャンシフト動作中、第１のプログラム可能遅延入力に基づいて第１期間だけ入力クロック信号を遅延させるように構成される第１プログラマブル遅延素子を備えている、第１グループのクロックゲーティングセルと、
第１グループのクロックゲーティングセルに接続される第１グループのフリップフロップと、
入力クロック信号を受信する第２グループのクロックゲーティングセルであって、該第２グループの各クロックゲーティングセルは、スキャンシフト動作中、第２プログラマブル遅延入力に基づいて、第１期間とは異なる第２期間だけ入力クロック信号を遅延させるように構成される第２プログラマブル遅延素子を備えている、第２グループのクロックゲーティングセルと、
第２グループのクロックゲーティングセルに接続される第２グループのフリップフロップと
を備え、
第１グループのフリップフロップ及び第２グループのフリップフロップは、スキャンシフト動作中、第１期間だけ遅延された入力クロック信号及び第２期間だけ遅延された入力クロック信号をそれぞれ受信するように構成され、
当該論理装置は、更に、
第１遅延素子及び第２遅延素子に接続されるフィードバック回路であって、スキャンシフト動作に関連する瞬時電圧ドループに基づいて、第１プログラマブル遅延入力及び第２プログラマブル遅延入力を生成するように構成されるフィードバック回路を備えることを特徴とする、
論理装置。
請求項１記載の論理装置において、第１グループのクロックゲーティングセルのそれぞれは、
機能モードイネーブル信号及び入力クロック信号を受信するＡＮＤゲートと、
ＡＮＤゲート及び第１遅延素子に接続され、スキャンシフト動作中、第１期間だけ遅延された入力クロック信号を選択するように構成されるマルチプレクサと
を備え、第２グループのクロックゲーティングセルのそれぞれは、
機能モードイネーブル信号及び入力クロック信号を受信するＡＮＤゲートと、
ＡＮＤゲート及び第２遅延素子に接続され、スキャンシフト動作中、第２期間だけ遅延された入力クロック信号を選択するように構成されるマルチプレクサと
を備えていることを特徴とする、論理装置。
請求項１又は２記載の論理装置において、第１グループのフリップフロップの数は、第２グループのフリップフロップの数に等しく、
第１遅延素子及び第２遅延素子のそれぞれは、遅延バッファを備え、
入力クロック信号はテスタモジュールによって生成及び転送される、
ことを特徴とする、論理装置。
請求項１から３のいずれか一項に記載の論理装置において、フィードバック回路は、
スキャンシフト動作中、瞬時電圧ドループを検出する電圧センサと、
瞬時電圧ドループに関連付けられる少なくとも１つの閾値を格納する複数のプログラマブルレジスタと、
電圧センサ及び複数のプログラマブルレジスタに接続される状態機械であって、瞬時電圧ドループ及び該瞬時電圧ドループに関連付けられる少なくとも１つの閾値に基づいて第１プログラマブル遅延入力及び第２プログラマブル遅延入力を生成するように構成される状態機械と、
を備えることを特徴とする、論理装置。
請求項１〜４のいずれか一項に記載の論理装置であって、更に、
第１グループのクロックゲーティングセルに接続され、スキャンシフト動作中、第１期間だけ遅延された入力クロック信号を第１グループのフリップフロップに転送するように構成される第１グループのバイパスマルチプレクサと、
第２グループのクロックゲーティングセルに接続され、スキャンシフト動作中、第２期間だけ遅延された入力クロック信号を第２グループのフリップフロップに転送するように構成される第２グループのバイパスマルチプレクサと、
を備える、論理装置。
請求項５記載の論理装置において、第１グループのバイパスマルチプレクサ及び第２グループのバイパスマルチプレクサの各マルチプレクサは、当該論理装置の通常動作モード中、それぞれの論理回路によって内部的に生成されるゲーティングされたクロック信号を転送するように構成されていることを特徴とする、論理装置。
論理装置であって、
入力クロック信号を受信する第１グループのクロックゲーティングセルであって、該第１グループの各クロックゲーティングセルは、当該論理装置のスキャンシフト動作中、入力クロック信号を第１期間だけ遅延させるように構成される第１プログラマブル遅延素子を備えている、第１グループのクロックゲーティングセルと、
第１グループのクロックゲーティングセルに接続される第１グループのフリップフロップと、
入力クロック信号を受信する第２グループのクロックゲーティングセルであって、該第２グループの各クロックゲーティングセルは、スキャンシフト動作中、入力クロック信号を第２期間だけ遅延させるように構成される第２プログラマブル遅延素子を備えている、第２グループのクロックゲーティングセルと、
第２グループのクロックゲーティングセルに接続される第２グループのフリップフロップであって、第１グループのフリップフロップ及び第２グループのフリップフロップは、スキャンシフト動作中、第１期間だけ遅延された入力クロック信号及び第２期間だけ遅延された入力クロック信号をそれぞれ受信するように構成される、第２グループのフリップフロップと、
第１プログラマブル遅延素子及び第２プログラマブル遅延素子に接続され、スキャンシフト動作に関連する瞬時電圧ドループに基づいて、第１期間及び第２期間を計算するように構成される、フィードバック回路と
を備えていることを特徴とする、論理装置。
請求項７記載の論理装置において、フィードバック回路は、
スキャンシフト動作中、瞬時電圧ドループを検出するように構成される電圧センサと、
瞬時電圧ドループに関連付けられる少なくとも１つの閾値を保持するよう構成された複数のプログラマブルレジスタと、
電圧センサ及び複数のプログラマブルレジスタに接続される状態機械であって、瞬時電圧ドループ及び該瞬時電圧ドループに関連付けられる少なくとも１つの閾値に基づいて、第１期間及び第２期間を計算するように構成された状態機械と
を備えていることを特徴とする、論理装置。
論理装置のスキャンシフト動作中、瞬時電圧ドループを低減させるための方法であって、
（ａ）第１遅延クロック信号を生成するために、スキャンシフト動作中、第１期間だけ入力クロック信号を遅延させるステップと、
（ｂ）スキャンシフト動作中、第１遅延クロック信号を用いて第１グループのフリップフロップを駆動するステップと、
（ｃ）第２遅延クロック信号を生成するために、スキャンシフト動作中、第１期間とは異なる第２期間だけ入力クロック信号を遅延させるステップと、
（ｄ）スキャンシフト動作中、第２遅延クロック信号を用いて第２グループのフリップフロップを駆動するステップと、
（ｅ）第１期間及び第２期間の内少なくとも１つを動的に調整するために、第１グループのフリップフロップ及び第２グループのフリップフロップの動作に基づいて、フィードバックをモニタリングするステップと、
を備えていることを特徴とする、方法。
第１期間及び第２期間をプログラム可能に設定するステップを更に備える、請求項９記載の方法。
前記モニタリングするステップが、スキャンシフト動作に関連した瞬時電圧ドループを表わす電圧を測定することを含む、請求項９又は１０記載の方法。
請求項９から１１のいずれか一項に記載の方法であって、更に、入力クロック信号を遅延なしで用いて、第１グループのフリップフロップ及び第２グループのフリップフロップについてスキャン捕捉動作を実行するステップを備えることを特徴とする、方法。