CN102236072B - 在扫描移位操作期间减低瞬间电压跌落的系统及装置 - Google Patents

在扫描移位操作期间减低瞬间电压跌落的系统及装置 Download PDF

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Abstract

本发明公开了在一扫描移位操作期间减低瞬间电压跌落(IVD)的系统及装置。在一实施例中，系统包括一被设定为接收一输入时钟信号的第一时钟门控单元组，及一连接于所述第一时钟门控单元组的第一触发器组。所述第一时钟门控单元组的各时钟门控单元均包括一用以在一扫描移位操作期间把所述输入时钟信号延迟一第一时间段的第一延迟元件。所述系统亦包括一被设定为接收所述输入时钟信号的第二时钟门控单元组，及一连接于所述第二时钟门控单元组的第二触发器组。所述第二时钟门控单元组的各时钟门控单元均包括一用以在所述扫描移位操作期间把所述输入时钟信号延迟一第二时间段的第二延迟元件。

Description

在扫描移位操作期间减低瞬间电压跌落的系统及装置
技术领域
本发明的实施例属于电子设备领域。特定地说，本发明的实施例属于具可测性设计(DFT)的系统及装置。
背景技术
扫描设计为一用于可测性设计(DFT)的技术。通过在进入扫描模式或扫描测试模式时把芯片中的各触发器连接成一长的移位寄存器，便可在一例如是系统芯片(SOC芯片)的芯片形成一扫描链。一扫描移位操作或扫描捕获操作可以在扫描模式中执行。当扫描移位操作被启动时，可使用一输入引脚将测试图形的串行输入加载至扫描链。在扫描移位操作进行期间，芯片的正常操作可被中止。当扫描捕获操作进行时，芯片的正常操作可以根据扫描链的测试图形及芯片中组合电路的功能输入而进行。接着，扫描捕获操作的结果可在接下来的扫描移位操作期间被移出，而所述结果可跟预期的测试图形作对照以确认芯片是否正常操作。
由于芯片中所有触发器皆根据源自一测试器(例如一外部测试器)的输入时钟信号或扫描时钟信号进行测试图形的移位，触发器的同时移位或开关可能导致供应电力至芯片中各电路元件的电网出现较高的瞬间电压跌落(IVD)。高瞬间电压跌落可能令扫描移位操作变慢，因而导致额外的芯片测试时间及/或成本。
所以，减低瞬间电压跌落有多个不同的办法。在其中一个方法中，加载至扫描链的测试图形可被修改以减低瞬间电压跌落。例如，0-充填及/或1-充填可被作为自动测试图形生成(ATPG)技术以减低扫描移位操作期间的触发器变换。虽然此方法或许能有效减低瞬间电压跌落，但为补偿对测试图形增加额外0及1的修改，可能需要使用较多的测试图形及时间。
替代地，可修改芯片的设计以减低瞬间电压跌落。例如，在一触发器输出门控技术中，在扫描移位操作期间触发器的输出可能被门控关闭，使被所述触发器输出驱动的电路元件(如组合电路中的逻辑门)不会在扫描移位操作期间察觉触发器的变化。在另一例子中，扫描链中的触发器可被设计成设有不同的输出引脚以用于功能及扫描连接。因此，触发器的功能输出在扫描移位操作期间可保持不变，从而减低瞬间电压跌落。不过，以上所述的技术可能需要额外的硬件及/或使芯片的表现下降。
发明内容
本发明公开了在扫描移位操作期间减低瞬间电压跌落(IVD)的系统及装置。根据本发明的一方面，一种在一逻辑装置的扫描移位操作期间减低瞬间电压跌落的系统，包括一第一时钟门控单元组，其被设定为接收一输入时钟信号。第一时钟门控单元组的各时钟门控单元包括一第一延迟元件，其被设定为在扫描移位操作期间把所述输入时钟信号延迟一第一时间段。此外，所述系统包括一第一触发器组，其连接于所述第一时钟门控单元组。
所述系统亦包括一第二时钟门控单元组，其被设定为接收所述输入时钟信号。第二时钟门控单元组的各时钟门控单元包括一第二延迟元件，其被设定为在扫描移位操作期间把所述输入时钟信号延迟一第二时间段。此外，所述系统包括一第二触发器组，其连接于所述第二时钟门控单元组，而所述第一触发器组及第二触发器组被设定为在扫描移位操作期间分别接收被延迟了第一时间段的输入时钟信号及被延迟了第二时间段的所述输入时钟信号。
本发明的另一方面，是一种在一逻辑装置的扫描移位操作期间减低瞬间电压跌落的系统，包括一第一时钟门控单元组，其被设定为接收一输入时钟信号，而第一时钟门控单元组的各时钟门控单元包括一第一延迟元件，其被设定为在扫描移位操作期间把所述输入时钟信号延迟一第一时间段。所述系统亦包括一第一旁路多路复用器组，其连接于所述第一时钟门控单元组并被设定为在扫描移位操作期间传送被延迟了所述第一时间段的输入时钟信号，及包括一连接于所述第一旁路多路复用器组的第一触发器组。
所述系统亦包括一第二时钟门控单元组，其被设定为接收所述输入时钟信号，而第二时钟门控单元组的各时钟门控单元包括一第二延迟元件，其被设定为在扫描移位操作期间把所述输入时钟信号延迟一第二时间段。所述系统亦包括一第二旁路多路复用器组，其连接于所述第二时钟门控单元组并被设定为在扫描移位操作期间传送被延迟了所述第二时间段的输入时钟信号，及包括一连接于所述第二旁路多路复用器组的第二触发器组。所述第一触发器组及第二触发器组被设定为在扫描移位操作期间分别接收被延迟了所述第一时间段的输入时钟信号及被延迟了所述第二时间段的输入时钟信号。
本发明的另一方面，是一种在一逻辑装置的扫描移位操作期间减低瞬间电压跌落的装置，包括一第一时钟门控单元组，其被设定为接收一输入时钟信号，及一连接于所述第一时钟门控单元组的第一触发器组，而第一时钟门控单元组的各时钟门控单元包括一第一可编程延迟元件，其被设定为在扫描移位操作期间把所述输入时钟信号延迟一第一时间段。
所述系统亦包括一第二时钟门控单元组，其被设定为接收所述输入时钟信号，及一连接于所述第二时钟门控单元组的第二触发器组，而第二时钟门控单元组的各时钟门控单元包括一第二可编程延迟元件，其被设定为在扫描移位操作期间把所述输入时钟信号延迟一第二时间段。所述第一触发器组及第二触发器组被设定为在扫描移位操作期间分别接收被延迟了所述第一时间段的所述输入时钟信号及被延迟了所述第二时间段的所述输入时钟信号。此外，所述装置包括一连接于所述第一可编程延迟元件及第二可编程延迟元件的反馈电路，其被设定为根据瞬间电压跌落计算所述第一时间段及第二时间段。
上述系统及装置能以任何方式实施以达成各种目的，而其他特征将在随后的附图及详细描述中更清楚地表现。
附图说明
多个优选实施例将参照以下附图说明，其中：
图1示出一实施例中的示例性系统，其用以在一逻辑装置的扫描移位操作期间减低瞬间电压跌落；
图2A为图1中设有一第一延迟元件的一时钟门控单元的示例性电路的示意图；
图2B为输入至图1中的系统的各种信号的时序图；
图2C为图1中设有一第二延迟元件的一时钟门控单元的示例性电路的示意图；
图2D为输入至图1中的系统的各种信号的时序图；
图3A为图1中设有一第一延迟元件的一时钟门控单元的另一示例性电路的示意图；
图3B为图1中设有一第二延迟元件的一时钟门控单元的另一示例性电路的示意图；
图4示出一实施例中的示例性装置，其用以在一逻辑装置的扫描移位操作期间减低瞬间电压跌落；及
图5A及5B示出一实施例中的另一示例性装置，其用以在一逻辑装置的扫描移位操作期间减低瞬间电压跌落。
上述附图只用作说明，并不应在任何情况下限制本发明的保护范围。
具体实施方式
本发明公开了在扫描移位操作期间减低瞬间电压跌落(IVD)的系统及装置。以下将参照附图对本发明实施例详细描述，附图作为本文件的一部分，并以图示方式示出可实施本发明的个别实际例。这些实施例会被详细说明以容许本发明领域内的技术人员实行本发明，而且应当理解的是其他实施例亦可被使用，而且亦可作出不背离本发明范围的变更。故以下的详细描述不应被视为对本发明的限制，而本发明的范围只应由所附的权利要求界定。
图1示出了一实施例中，一种用以在一逻辑装置(如一系统芯片等)的扫描移位操作期间减低瞬间电压跌落的示例性系统100。在图1中，系统100包括一第一时钟门控单元组102A、一第二时钟门控单元组102B、一第一触发器组104A、及一第二触发器组104B。第一时钟门控单元组102A包括时钟门控单元(CGCs)106A-N，而第二时钟门控单元组102B包括时钟门控单元(CGCs)122A-N。
时钟门控单元106A-N分别包括第一延迟元件116A-N。时钟门控单元122A-N分别包括第二延迟元件132A-N。第一延迟元件116A-N及第二延迟元件132A-N各自可以是一延迟缓冲器。第一触发器组104A包括触发器118A-N，而第二触发器组104B包括触发器134A-N。在一实施例中，第一触发器组104A及第二触发器组104B可包括大致相同数目的触发器。
虽然图1中示出的系统100包括第一时钟门控单元组102A及第二时钟门控单元组102B，应当理解的是系统100可包括多于两个时钟门控单元组，其中各时钟门控单元组共享一时间段相同的延迟元件并连接于一触发器组。
如图所示，第一时钟门控单元组102A的时钟输入(CI)引脚或节点112A-N及第二时钟门控单元组102B的时钟输入(CI)引脚128A-N被设定为接收一输入时钟信号138。所述输入时钟信号138可为一由一连接于系统100的测试器模块140(如一外部测试器)生成及传送的时钟信号。此外，第一时钟门控单元组102A的扫描移位启用(SE)引脚或节点108A-N及第二时钟门控单元组102B的扫描移位启用(SE)引脚124A-N被设定为接收一扫描移位启用(SE)信号142。
此外，第一时钟门控单元组102A的启用(EN)引脚或节点110A-N被设定为接收一源自触发器120A-N输出的功能模式启用信号。同样地，第二时钟门控单元组102B的启用(EN)引脚或节点126A-N被设定为接收一源自触发器136A-N输出的功能模式启用信号。另外，如图中所示，第一时钟门控单元组102A的时钟输出(CO)引脚或节点114A-N连接于第一触发器组104A，而第二时钟门控单元组102B的时钟输出(CO)引脚或节点130A-N连接于第二触发器组104B。
在一示例性的操作中，当所述逻辑装置进入扫描模式时，系统100会进行一扫描移位操作及一扫描捕获操作。所述扫描移位操作会在扫描移位启用信号142为逻辑高电平时启用。在所述扫描移位操作期间，通过使用各自的第一延迟元件116A-N，第一时钟门控单元组102A的时钟门控单元106A-N经其各自的时钟输出引脚114A-N向第一触发器组104A提供被延迟了一第一时间段(例如是以毫微秒为单位的时间段)的输入时钟信号138。在一实施例中，所述第一延迟元件116A-N被设定为在扫描移位操作期间把输入时钟信号138延迟第一时间段。
同样地，在所述逻辑装置进行扫描移位操作期间，所述第二时钟门控单元组102B的第二延迟元件132A-N被设定为在扫描移位操作期间把输入时钟信号138延迟一第二时间段(例如是以毫微秒为单位的时间段)。应当理解的是所述第二时间段并不相等于所述第一时间段。因此，第二时钟门控单元组102B在扫描移位操作期间向第二触发器组104B提供被延迟了第二时间段的输入时钟信号138。
在扫描移位操作期间，由于第一触发器组104A的输入时钟信号138被延迟第一时间段，并第二触发器组104B的输入时钟信号138被延迟第二时间段，故触发器118A-N进行移位操作的瞬间与触发器134A-N进行移位操作的瞬间并不相同。由于两组触发器在两个不同的瞬间进行其移位操作，两组触发器可分担逻辑装置的电网的负载。由此，这可以有助显着地减低逻辑装置的电网在扫描移位操作期间的瞬间电压跌落，故可使扫描移位操作更快完成。
在扫描移位操作后，扫描捕获操作接着进行。所述扫描捕获操作会在扫描移位启用信号142为逻辑低电平及功能模式启用信号206为逻辑高电平时启用。在所述扫描捕获操作期间，第一时钟门控单元组102A向第一触发器组104A提供没有被延迟的输入时钟信号138，第二时钟门控单元组102B向第二触发器组104B提供没有被延迟的输入时钟信号138。此外，在一后续扫描移位操作期间，所述扫描捕获操作的结果会被移出第一触发器组104A及第二触发器组104B，而另一测试图形数据会被移入第一触发器组104A及第二触发器组104B。在所述后续扫描移位操作期间，传送至第一触发器组104A的输入时钟信号138会被延迟第一时间段，而传送至第二触发器组104B的输入时钟信号138会被延迟第二时间段。
图2A示出了图1中的时钟门控单元106A的一示例性电路。在图2A中，时钟门控单元106A包括第一延迟元件116A、一与门202及一多路复用器204。多路复用器204连接于第一延迟元件116A及与门202。第一延迟元件116A被设定成接收源自测试器模组140的输入时钟信号138并把输入时钟信号138延迟一第一时间段(Δt1)。此外，第一延迟元件116A被设定成传送被延迟了第一时间段(Δt1)的输入时钟信号138至多路复用器204。与门202被设定成接收一功能模式启用信号206及输入时钟信号138作为输入，并基于输入生成一逻辑值“0”或“1”。与门202的输出会被传送至多路复用器204作为输入。
当一扫描移位操作被启用时，传送至扫描移位启用引脚108A的扫描移位启用信号142为逻辑高电平。在扫描移位操作期间，多路复用器204被设定为在扫描移位启用信号142为逻辑高电平时，选定被延迟第一时间段(Δt1)的输入时钟信号138作为输出时钟信号208。可替代地，当进入一扫描捕获模式时，传送至扫描移位启用引脚108A的扫描移位启用信号142为逻辑低电平。此外，传送至启用引脚110A的功能模式启用信号206为逻辑高电平。因此，在扫描捕获操作期间，多路复用器204被设定为在扫描移位启用信号142为逻辑低电平时，选定输入时钟信号138作为输出时钟信号208。
图2B示出了一输入至图1中的系统100的各种信号的时序图。特定地说，图2B示出了输入时钟信号138、功能模式启用信号206、扫描移位启用信号142及输出时钟信号208的时序图。如图2B所示，在扫描捕获操作期间，功能模式启用信号206为逻辑高电平而扫描移位启用信号142为逻辑低电平。此外，从图2B中可见，时钟门控单元106A的输出时钟信号208具有一d1(例如是以毫微秒为单位的时间段)的输出延迟。输出延迟(d1)可以是与时钟门控单元106A有关的内部传播延迟。
如图2B所示，在一扫描移位操作期间，扫描移位启用信号142为逻辑高电平而功能模式启用信号206为逻辑低电平。此外，从图2B中可见，输出时钟信号208具有一(d2+Δt1)的输出延迟，其中d2为一内部传播延迟而Δt1为第一延迟元件116A对输入时钟信号138所作的第一时间段的延迟。应当理解的是图2A及图2B中的电路及时序图可适用于各时钟门控单元106B-N。
图2C示出了图1中的时钟门控单元122A的一示例性电路。在图2C中，时钟门控单元122A包括第二延迟元件132A、一与门210及一多路复用器212。多路复用器212连接于第二延迟元件132A及与门210。第二延迟元件132A被设定成接收源自测试器模块140的输入时钟信号138并把输入时钟信号138延迟一第二时间段(Δt2)。此外，第二延迟元件132A被设定成传送被延迟了第二时间段(Δt2)的输入时钟信号138至多路复用器212。与门210被设定成接收一功能模式启用信号214及输入时钟信号138作为输入，并基于输入生成一逻辑值“0”或“1”。与门210的输出会被传送至多路复用器212作为输入。
当一扫描移位操作被启用时，传送至扫描移位启用引脚124A的扫描移位启用信号142为逻辑高电平。在扫描移位操作期间，多路复用器212被设定为在扫描移位启用信号142为逻辑高电平时，选定被延迟所述第二时间段(Δt2)的输入时钟信号138作为输出时钟信号216。可替代地，当一扫描捕获操作被启用时，传送至扫描移位启用引脚124A的扫描移位启用信号142为逻辑低电平。此外，传送至启用引脚126A的功能模式启用信号214为逻辑高电平。因此，在扫描捕获操作期间，多路复用器212被设定为在扫描移位启用信号142为逻辑低电平时，选定输入时钟信号138作为所述输出时钟信号216。
图2D示出了一输入至图1中的系统100的各种信号的时序图。特定地说，图2D示出了输入时钟信号138、功能模式启用信号214、扫描移位启用信号142及输出时钟信号216的时序图。如图2D所示，在扫描捕获操作期间，功能模式启用信号214为逻辑高电平而扫描移位启用信号142为逻辑低电平。此外，从图2D中可见，时钟门控单元122A的输出时钟信号216具有d1的输出延迟。输出延迟(d1)可以是与时钟门控单元122A有关的内部传播延迟。
如图2D所示，在一扫描移位操作期间，扫描移位启用信号142为逻辑高电平而功能模式启用信号214为逻辑低电平。此外，从图2D中可见，输出时钟信号216具有(d2+Δt2)的输出延迟，其中d2为与时钟门控单元122A有关的内部传播延迟而Δt2为第二延迟元件132A对输入时钟信号138所作的第二时间段延迟。应当理解的是图2C及图2D中的电路及时序图可适用于各时钟门控单元122B-N。在一实施例中，所述第二时间段延迟(Δt2)大于所述第一时间段延迟(Δt1)。在一另外的实施例中，所述第一时间段延迟(Δt1)大于所述第二时间段延迟(Δt2)。可以知道的是，所述第一时间段延迟及所述第二时间段延迟分别取决于第一延迟元件116A-N及第二延迟元件132A-N的大小。
图3A示出了图1中的时钟门控单元106A的另一示例性电路。图3A中的时钟门控单元106A的电路与图2A中的时钟门控单元106A的电路近似，但图3A中的电路以一第一可编程延迟元件302A取代第一延迟元件116A。在一实施例中，第一可编程延迟元件302A被设定为基于一第一可编程延迟输入(PD)304A(如单位或多位数据)设定一第一时间段(Δt1)，以将输入时钟信号138延迟第一时间段(Δt1)。在此实施例中，第一可编程延迟元件302A被设定为把被延迟了第一时间段(Δt1)的输入时钟信号138作为输入传送至多路复用器204。应当理解的是第一时钟门控单元组102A中的时钟门控单元106B-N亦可包括第一可编程延迟元件302B-N(图中未示)，其分别被设定为基于第一可编程延迟输入304B-N(图中未示)把输入时钟信号138延迟第一时间段(Δt1)。
图3B示出了图1中的时钟门控单元122A-N的另一示例性电路。图3B中的时钟门控单元122A的电路与图2B中的时钟门控单元122A的电路近似，但图3B中的电路以一第二可编程延迟元件306A取代第二延迟元件132A。
在一实施例中，第二可编程延迟元件306A被设定为基于一第二可编程延迟输入(PD)308A(如单位或多位数据)设定一第二时间段(Δt2)，以将输入时钟信号138延迟第二时间段(Δt2)。在此实施例中，第二可编程延迟元件306A被设定为把被延迟了第二时间段(Δt2)的输入时钟信号138作为输入传送至多路复用器204。应当理解的是系统100的第二时钟门控单元组102B中的时钟门控单元122B-N亦可包括第二可编程延迟元件306B-N(图中未示)，其分别被设定为基于第二可编程延迟输入308B-N(图中未示)把输入时钟信号138延迟第二时间段(Δt2)。
图4示出了一实施例中用以在一逻辑装置的扫描移位操作期间减低瞬间电压跌落的示例性装置。在图4中，所述装置包括一连接到图1中的系统100的反馈电路402。在一实施例中，反馈电路402连接于第一时钟门控单元组102A的第一可编程延迟元件302A-N及第二时钟门控单元组102B的第二可编程延迟元件306A-N。
在此实施例中，反馈电路402计算一第一时间段(Δt1)及一第二时间段(Δt2)，并分别将有关于第一时间段(Δt1)的第一可编程延迟输入304A-N及有关于第二时间段(Δt2)的第二可编程延迟输入308A-N传送至第一可编程延迟元件302A-N及第二可编程延迟元件306A-N。在一示例性的实际应用中，反馈电路402在扫描移位操作期间检测瞬间电压跌落，并基于所检测出的瞬间电压跌落调节第一时间段(Δt1)及第二时间段(Δt2)，直到扫描移位操作期间电网的瞬间电压跌落被降低至一可接受水平。
如图中所示，反馈电路402包括一电压传感器404，可编程寄存器406及一状态机408。在反馈电路402中，状态机408连接于电压传感器404及可编程寄存器406。在一示例性操作中，电压传感器404在扫描移位操作期间检测瞬间电压跌落410。此外，在扫描移位操作期间，可编程寄存器406存储一与瞬间电压跌落410相关的阈值412。对应地，状态机408基于一个或多个检测出的瞬间电压跌落410、与所述瞬间电压跌落410相关的阈值412、输出时钟信号208、输出时钟信号216及扫描移位启用信号142，生成第一可编程延迟输入304A-N及第二可编程延迟输入308A-N。
状态机408接着把第一可编程延迟输入304A-N及第二可编程延迟输入308A-N分别传送至第一可编程延迟元件302A-N及第二可编程延迟元件306A-N。对应地，各第一可编程延迟元件302A-N及第二可编程延迟元件306A-N基于第一可编程延迟输入304A-N及第二可编程延迟输入308A-N，设定第一时间段(Δt1)及第二时间段(Δt2)。
图5示出了一实施例中用以在一逻辑装置的扫描移位操作期间减低瞬间电压跌落的示例性系统500。在图5中，系统500包括一第一时钟门控单元组502A、一第一旁路多路复用器组(muxes)504A、逻辑电路526A-N及一第一触发器组506A。系统500亦包括一第二时钟门控单元组502B、一第二旁路多路复用器组504B、逻辑电路546A-N及一第二触发器组506B。
第一时钟门控单元组502A包括时钟门控单元(CGCs)508A-N，而第二时钟门控单元组502B包括时钟门控单元(CGCs)528A-N。第一时钟门控单元组502A的时钟门控单元508A-N分别包括第一延迟元件518A-N。第二时钟门控单元组502B的时钟门控单元528A-N分别包括第二延迟元件538A-N。在一实施例中，第一延迟元件518A-N及第二延迟元件538A-N为可编程延迟元件。在另一实施例中，第一延迟元件518A-N及第二延迟元件538A-N为固定延迟元件。虽然在图中只示出系统500包括第一时钟门控单元组502A及第二时钟门控单元组502B，应当理解的是所述系统500可包括多于两组时钟门控单元组。
此外，第一旁路多路复用器组504A包括旁路多路复用器520A-N，而所述第二旁路多路复用器组504B包括旁路多路复用器540A-N。在一实施例中，第一旁路多路复用器组504A及第二旁路多路复用器组504B可包括大致相同数目的旁路多路复用器。第一触发器组506A包括触发器524A-N，而第二触发器组506B包括触发器544A-N。在一实施例中，第一触发器组506A及第二触发器组506B可包括大致相同数目的触发器。
如图所示，第一时钟门控单元组502A的时钟输入(CI)引脚512A-N及第二时钟门控单元组502B的时钟输入(CI)引脚532A-N被设定为接收一输入时钟信号548。输入时钟信号548可以是一由一连接于系统500的测试器模块552(如一外部测试器)生成及传送的时钟信号。此外，第一时钟门控单元组502A的扫描移位启用(SE)引脚514A-N被设定为自测试器模块552接收一扫描移位启用(SE)信号550。而且，第二时钟门控单元组502B的扫描移位启用(SE)引脚534A-N也被设定为接收扫描移位启用信号550。
此外，第一时钟门控单元组502A的启用(EN)引脚510A-N连接逻辑高电平(Vdd)。同样地，第二时钟门控单元组502B的启用(EN)引脚530A-N亦连接逻辑高电平(Vdd)。另外，如图所示，第一时钟门控单元组502A的时钟输出(CO)引脚516A-N连接于第一旁路多路复用器组504A。第二时钟门控单元组502B的时钟输出(CO)引脚536A-N连接于第二旁路多路复用器组504B。第一旁路多路复用器组504A及第二旁路多路复用器组504B分别连接于逻辑电路526A-N及逻辑电路546A-N。如图中所示，第一触发器组506A连接于第一旁路多路复用器组504A，而第二触发器组506B连接于第二旁路多路复用器组504B。
在逻辑装置的正常或功能模式中，第一旁路多路复用器组504A的旁路多路复用器520A-N基于选定模式信号522A-N将门控时钟信号554A-N传送至第一触发器组506A。此外，第二旁路多路复用器组504B的旁路多路复用器540A-N将门控时钟信号556A-N传送至第二触发器组506B。在一实施例中，门控时钟信号554A-N为由逻辑电路526A-N内部生成并传送到第一旁路多路复用器组504A的功能时钟信号，而门控时钟信号556A-N为由逻辑电路546A-N内部生成并传送到第二旁路多路复用器组504B的功能时钟信号。
在一逻辑装置的扫描移位操作期间，当扫描移位启用信号550为逻辑高电平而选定模式信号522A-N为逻辑高电平时，第一旁路多路复用器组504A的旁路多路复用器520A-N把被延迟了第一时间段的输入时钟信号548传送至第一触发器组506A，其中第一时间段的延迟由第一时钟门控单元组502A的延迟元件518A-N生成。此外，第二旁路多路复用器组504B的旁路多路复用器504A-N把被延迟了第二时间段的输入时钟信号548传送至第二触发器组506B，其中第二时间段的延迟由第二时钟门控单元组502B的延迟元件538A-N生成。
在系统500中，由于在逻辑装置的扫描移位操作期间，传送至第一触发器组506A的输入时钟信号548被延迟了第一时间段而传送至第二触发器组506B的输入时钟信号548被延迟了第二时间段，触发器524A-N被设定为于一瞬间进行其移位操作，而触发器524A-N被设定为于另一瞬间进行其移位操作。因此，这能显着降低逻辑装置的电网在其扫描移位操作期间的瞬间电压跌落，因此令其更快完成扫描移位操作。
虽然以上实施例参照个别实施例例子作出描述，显然地这些实施例能作出各种不同的修改或改变而不背离其精神及范围。例如，以上所述的各种装置、模块、分析仪、生成器等，可以硬件电路(如以互补金属氧化物半导体(CMOS)为基础的逻辑电路)、固件、软件及/或任何硬件、固件及/或软件(如通过能以机器读取的媒介来体现的软件)的组合。例如，所述各种电子结构及方法可以晶体管、逻辑门和电路(如专用集成电路(ASIC))来实现。

Claims (15)

1.一种在一逻辑装置的一扫描移位操作期间减低瞬间电压跌落(IVD)的系统，其特征在于：所述系统包括：
一被设定为接收一输入时钟信号的第一时钟门控单元组，其中所述第一时钟门控单元组的各时钟门控单元均包括一第一延迟元件，其被设定为在所述扫描移位操作期间把所述输入时钟信号延迟一第一时间段；所述第一延迟元件包括一被设定为基于一第一可编程延迟输入而设定所述第一时间段的第一可编程延迟元件；
一连接于所述第一时钟门控单元组的第一触发器组；
一被设定为接收所述输入时钟信号的第二时钟门控单元组，其中所述第二时钟门控单元组的各时钟门控单元均包括一第二延迟元件，其被设定为在所述扫描移位操作期间把所述输入时钟信号延迟一第二时间段；所述第二延迟元件包括一被设定为基于一第二可编程延迟输入而设定所述第二时间段的第二可编程延迟元件；
一连接于所述第二时钟门控单元组的第二触发器组，其中所述第一触发器组及第二触发器组分别被设定为在所述扫描移位操作期间接收被延迟所述第一时间段及所述第二时间段的所述输入时钟信号；及
一连接于所述第一延迟元件及所述第二延迟元件的反馈电路，其被设定为基于与所述扫描移位操作相关的瞬间电压跌落而生成所述第一可编程延迟输入及所述第二可编程延迟输入。
2.根据权利要求1所述的系统，其特征在于：所述第一时钟门控单元组包括：
一被设定为接收一功能模式启用信号及所述输入时钟信号的与门；及
一连接于所述与门及所述第一延迟元件的多路复用器，其被设定为在所述扫描移位操作期间选定被延迟所述第一时间段的所述输入时钟信号。
3.根据权利要求1所述的系统，其特征在于：所述第二时钟门控单元组包括：
一被设定为接收一功能模式启用信号及所述输入时钟信号的与门；及
一连接于所述与门及所述第二延迟元件的多路复用器，其被设定为在所述扫描移位操作期间选定被延迟所述第二时间段的所述输入时钟信号。
4.根据权利要求1所述的系统，其特征在于：所述第一触发器组的触发器数量与所述第二触发器组的触发器数量大致相同。
5.根据权利要求1所述的系统，其特征在于：所述反馈电路包括：
一被设定为在所述扫描移位操作期间检测所述瞬间电压跌落的电压传感器；
多个被设定为存储最少一与所述瞬间电压跌落相关的阈值的可编程寄存器；及
一连接于所述电压传感器及所述多个可编程寄存器的状态机，其被设定为基于所述瞬间电压跌落及所述最少一与所述瞬间电压跌落相关的阈值，生成所述第一可编程延迟输入及所述第二可编程延迟输入。
6.根据权利要求1所述的系统，其特征在于：所述第一延迟元件及所述第二延迟元件包括一延迟缓冲器。
7.根据权利要求1所述的系统，其特征在于：所述输入时钟信号由一测试器模块生成及传送。
8.一种在一逻辑装置的一扫描移位操作期间减低瞬间电压跌落(IVD)的系统，其特征在于：所述系统包括：
一被设定为接收一输入时钟信号的第一时钟门控单元组，其中所述第一时钟门控单元组的各时钟门控单元均包括一第一延迟元件，其被设定为在所述扫描移位操作期间把所述输入时钟信号延迟一第一时间段；
一连接于所述第一时钟门控单元组的第一旁路多路复用器组，其被设定为在所述扫描移位操作期间传送被延迟所述第一时间段的所述输入时钟信号；
一连接于所述第一旁路多路复用器组的第一触发器组；
一被设定为接收所述输入时钟信号的第二时钟门控单元组，其中所述第二时钟门控单元组的各时钟门控单元均包括一第二延迟元件，其被设定为在所述扫描移位操作期间把所述输入时钟信号延迟一第二时间段；
一连接于所述第二时钟门控单元组的第二旁路多路复用器组，其被设定为在所述扫描移位操作期间传送被延迟所述第二时间段的所述输入时钟信号；及
一连接于所述第二旁路多路复用器组的第二触发器组，其中所述第一触发器组及第二触发器组分别被设定为在所述扫描移位操作期间接收被延迟所述第一时间段及所述第二时间段的所述输入时钟信号；所述第一旁路多路复用器组及所述第二旁路多路复用器组的各旁路多路复用器均被设定为在所述逻辑装置的一正常功能模式中传送一由一各自的逻辑电路内部生成的门控时钟信号。
9.根据权利要求8所述的系统，其特征在于：各所述第一时钟门控单元组包括：
一被设定为接收一功能模式启用信号及所述输入时钟信号的与门；及
一连接于所述与门及所述第一延迟元件的多路复用器，其被设定为在所述扫描移位操作期间选定被延迟所述第一时间段的所述输入时钟信号。
10.根据权利要求9所述的系统，其特征在于：各所述第一时钟门控单元组均被设定为在所述逻辑装置的一扫描捕获操作期间传送所述输入时钟信号。
11.根据权利要求8所述的系统，其特征在于：各所述第二时钟门控单元组包括：
一被设定为接收一功能模式启用信号及所述输入时钟信号的与门；及
一连接于所述与门及所述第二延迟元件的多路复用器，其被设定为在所述扫描移位操作期间选定被延迟所述第二时间段的所述输入时钟信号。
12.根据权利要求11所述的系统，其特征在于：各所述时钟门控单元组均被设定为在所述逻辑装置的一扫描捕获操作期间传送所述输入时钟信号。
13.根据权利要求8所述的系统，其特征在于：所述第一触发器组的触发器数量与所述第二触发器组的触发器数量大致相同。
14.根据权利要求8所述的系统，其特征在于：所述第一延迟元件包括一被设定为基于一第一可编程延迟输入而设定所述第一时间段的第一可编程延迟元件，而所述第二延迟元件包括一被设定为基于一第二可编程延迟输入而设定所述第二时间段的第二可编程延迟元件。
15.一种在一逻辑装置的一扫描移位操作期间减低瞬间电压跌落(IVD)的装置，其特征在于：所述装置包括：
一被设定为接收一输入时钟信号的第一时钟门控单元组，其中所述第一时钟门控单元组的各时钟门控单元均包括一第一可编程延迟元件，其被设定为在所述扫描移位操作期间把所述输入时钟信号延迟一第一时间段；
一连接于所述第一时钟门控单元组的第一触发器组；
一被设定为接收所述输入时钟信号的第二时钟门控单元组，其中所述第二时钟门控单元组的各时钟门控单元均包括一第二可编程延迟元件，其被设定为在所述扫描移位操作期间把所述输入时钟信号延迟一第二时间段；
一连接于所述第二时钟门控单元组的第二触发器组，其中所述第一触发器组及第二触发器组分别被设定为在所述扫描移位操作期间接收被延迟所述第一时间段及所述第二时间段的所述输入时钟信号；及
一连接于所述第一可编程延迟元件及第二可编程延迟元件，并被设定成基于瞬间电压跌落计算所述第一时间段及所述第二时间段的反馈电路；所述反馈电路包括：
一被设定为在所述扫描移位操作期间检测所述瞬间电压跌落的电压传感器；
多个被设定为存储最少一与所述瞬间电压跌落相关的阈值的可编程寄存器；及
一连接于所述电压传感器及所述多个可编程寄存器的状态机，其被设定为基于所述瞬间电压跌落及所述最少一与所述瞬间电压跌落相关的阈值而计算所述第一时间段及所述第二时间段。
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Patentee after: Avago Technologies General IP (Singapore) Pte. Ltd.

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Granted publication date: 20131030

Termination date: 20150920

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