CN115856590A - 测试电路、零周期同沿采样电路、测试方法及电子设备 - Google Patents

Abstract

本申请公开了一种测试电路、零周期同沿采样电路、测试方法及电子设备，该测试电路用于对零周期同沿采样电路进行测试，零周期同沿采样电路包括第一级数据模块、第二级数据模块及第一延时模块，测试电路包括：第一开关模块，设置在第一延时模块及第二级数据模块之间，第一开关模块的两个输入端分别与第一延时模块的输入端和第一延时模块的输出端连接；以及第二开关模块，第二开关模块的一个输入端与第一延时模块的输入端连接，另一个输入端通过第二延时模块与第一开关模块的输出端连接；若第一开关模块和第二开关模块接收到测试信号，第一开关模块选择第一延时模块之前的时钟信号作为输入，第二开关模块选择第二延时模块之后的时钟信号作为输入。

Description

测试电路、零周期同沿采样电路、测试方法及电子设备

技术领域

本申请涉及系统级芯片技术领域，尤其涉及一种测试电路、零周期同沿采样电路、测试方法及电子设备。

背景技术

目前大多数系统级芯片（System on Chip，SOC）中都包含有大量的接口电路模块，来进行芯片与外部设备之间的数据交互。如何对这些大量的接口电路模块进行有效、高覆盖率的测试，是保证芯片与外部设备之间通信功能正常运作的关键。可测性设计（designfor testability，DFT）是目前芯片产业中应用最广泛的用来测试芯片缺陷和故障的方法。但接口电路模块中最重要的一部分电路通常是零周期同沿采样电路，零周期同沿采样电路的数据采样方法为零周期时钟沿采样，而可测性设计的采样方法为下一周期时钟沿采样，因此，零周期同沿采样电路的时序与可测性设计的采样电路的时序是矛盾，零周期同沿采样电路无法进行DFT测试。目前通常的做法是放弃这部分电路的测试，但这样会降低这部分关键接口电路的测试覆盖率，无法保证芯片接口数据传输的高速和有效性。

发明内容

有鉴于此，本申请实施例通过提供一种测试电路、零周期同沿采样电路、测试方法及电子设备，用以至少解决现有技术中存在的上述技术问题。

根据本申请第一方面，本申请实施例提供了一种测试电路，用于对零周期同沿采样电路进行测试，零周期同沿采样电路包括沿着数据信号路径依次设置的第一级数据模块和第二级数据模块，以及设置在第二级数据模块的时钟信号路径上的第一延时模块，测试电路包括：

第一开关模块，设置在第一延时模块及第二级数据模块之间，第一开关模块的两个输入端分别与第一延时模块的输入端和第一延时模块的输出端连接；以及

第二开关模块，第二开关模块的一个输入端与第一延时模块的输入端连接，另一个输入端通过第二延时模块与第一开关模块的输出端连接；

若第一开关模块和第二开关模块接收到测试信号，第一开关模块选择第一延时模块之前的时钟信号作为输入，第二开关模块选择第二延时模块之后的时钟信号作为输入。

可选地，若第一开关模块接收到测试信号，第一开关模块选择将与第一延时模块的输入端连接的输入端导通至输出端，以选择第一延时模块之前的时钟信号作为输入。

可选地，若第二开关模块接收到测试信号，第二开关模块选择将与第二延时模块连接的输入端导通至输出端，以选择第二延时模块之后的时钟信号作为输入。

可选地，若第一开关模块和第二开关模块未接收到测试信号，第一开关模块选择第一延时模块之后的时钟信号作为输入，第二开关模块选择第一延时模块之前的时钟信号作为输入。

根据本申请第二方面，本申请实施例提供了一种零周期同沿采样电路，包括沿着数据信号路径依次设置的第一级数据模块和第二级数据模块，以及设置在第二级数据模块的时钟信号路径上的第一延时模块，还包括：

如第一方面或第一方面任意实施方式中的测试电路。

可选地，零周期同沿采样电路还包括：

控制模块，用于基于DFT测试信号，控制第一开关模块选择第一延时模块之前的时钟信号作为输入，以及控制第二开关模块选择第二延时模块之后的时钟信号作为输入。

可选地，控制模块用于基于DFT测试信号，控制第一开关模块中与述第一延时模块的输入端连接的输入端导通至输出端，以控制第一开关模块选择第一延时模块之前的时钟信号作为输入；以及

基于DFT测试信号，控制第二开关模块中与第二延时模块连接的输入端导通至输出端，以控制第二开关模块选择第二延时模块之后的时钟信号作为输入。

可选地，零周期同沿采样电路还包括：

测试模块，用于将测试数据发送至零周期同沿采样电路的第一级数据模块和第二级数据模块；将时钟信号通过第一开关模块和第二开关模块发送至第一级数据模块和第二级数据模块，并基于时钟信号控制第二级数据模块对第一级数据模块中的测试数据进行采样，得到采样数据；基于第二级数据模块中的采样数据与测试数据确定零周期同沿采样电路的测试结果。

可选地，测试模块用于判定若采样数据与测试数据相匹配，则零周期同沿采样电路功能正常；若采样数据与测试数据不匹配，则零周期同沿采样电路功能异常。

根据本申请第三方面，本申请实施例提供了一种测试方法，应用于第二方面或第二方面任意实施方式中的零周期同沿采样电路，测试方法包括：

获取到DFT测试信号；

基于DFT测试信号控制第一开关模块选择第一延时模块之前的时钟信号作为输入，以及控制第二开关模块选择第二延时模块之后的时钟信号作为输入。

可选地，测试方法还包括：

将测试数据发送至零周期同沿采样电路的第一级数据模块和第二级数据模块；

将时钟信号通过第一开关模块和第二开关模块发送至第一级数据模块和第二级数据模块，并基于时钟信号控制第二级数据模块对第一级数据模块中的测试数据进行采样，得到采样数据；

基于第二级数据模块中的采样数据与测试数据确定零周期同沿采样电路的测试结果。

可选地，基于第二级数据模块中的采样数据与测试数据确定零周期同沿采样电路的测试结果，包括：

若采样数据与测试数据相匹配，则零周期同沿采样电路功能正常；

若采样数据与测试数据不匹配，则零周期同沿采样电路功能异常。

可选地，基于DFT测试信号控制第一开关模块选择第一延时模块之前的时钟信号作为输入，以及控制第二开关模块选择第二延时模块之后的时钟信号作为输入，包括：

基于DFT测试信号，控制第一开关模块中与第一延时模块的输入端连接的输入端导通至输出端，以控制第一开关模块选择第一延时模块之前的时钟信号作为输入；以及

基于DFT测试信号，控制第二开关模块中与第二延时模块连接的输入端导通至输出端，以控制第二开关模块选择第二延时模块之后的时钟信号作为输入。

根据本申请第四方面，本申请实施例提供了一种电子设备，包括如第二方面的零周期同沿采样电路。

本申请实施例提供的测试电路、零周期同沿采样电路、测试方法及电子设备，通过在零周期同沿采样电路中合理设置第一开关模块和第二开关模块，并使得第一开关模块和第二开关模块接收到测试信号时，第一开关模块选择第一延时模块之前的时钟信号作为输入，第二开关模块选择第二延时模块之后的时钟信号作为输入，从而可以实现零周期同沿采样电路中第一级数据模块发出的数据到达第二级数据模块的时间，晚于第二级数据模块的时钟信号到达时间，以使第一级数据模块发出的数据在第二级数据模块的下一个周期时钟沿被采样到，以使零周期同沿采样电路满足DFT测试时的下一个周期时钟沿采样要求，从而可以实现对零周期同沿采样电路进行DFT测试，可以提高芯片接口电路模块的测试覆盖率，保证芯片接口电路模块的正常工作和预期的传输效率；且该测试电路结构简单，对时序友好，物理设计和时序收敛都较容易实现，简单易行，且对芯片的面积、功耗等几乎没有影响，可以达到以非常低的成本对零周期同沿采样电路进行DFT测试的目的。

上述说明仅是本申请技术方案的概述，为了能够更清楚了解本申请的技术手段，而可依照说明书的内容予以实施，并且为了让本申请的上述和其它目的、特征和优点能够更明显易懂，以下特举本申请的具体实施方式。

附图说明

图1为本申请实施例中测试电路的结构示意图；

图2为本申请实施例中测试方法的流程示意图；

图3为本申请实施例中另一测试方法的流程示意图；

图4为本申请实施例中DC测试的流程示意图；

图5为本申请实施例中AC测试的流程示意图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

针对零周期同沿采样电路，为了满足零周期同沿采样的时序要求，需要保证第二级数据模块的时钟信号（CLK或clk）到达时间晚于第一级数据模块发出的数据到达第二级数据模块的时间，从而对第一级数据模块同一个时钟周期时钟沿发出的数据进行正确采样。例如，第二级数据模块的时钟沿0需要晚于第一级数据模块的时钟沿0足够多的时间来保证setup check。第二级数据模块的时钟沿0需要早于第二级数据模块的时钟沿1足够多的时间来保证hold check。

但DFT测试时，采样方法为下一周期时钟沿采样，也即第一级数据模块到第二级数据模块的采用方法需要变成下一个周期时钟沿采样。例如，第二级数据模块的时钟沿0要早于第一级数据模块的时钟沿0足够多的时间来保证hold check，第二级数据模块的时钟沿1要晚于第一级数据模块的时钟沿0足够多的时间来保证setup check。这与零周期同沿采样电路原本的时序要求是相矛盾的，因此该电路无法进行DFT测试。

为此，本申请人提出一种全新可行的测试电路，来实现对上述零周期同沿采样电路进行DTF测试。

本申请实施例提供的测试电路，用于对零周期同沿采样电路进行测试，如图1所示，零周期同沿采样电路包括沿着数据信号路径依次设置的第一级数据模块41（例如图1所示的第一级寄存器，DFFs 1）和第二级数据模块42（例如图1所示的第二级寄存器，DFFs 2），以及设置在第二级数据模块的时钟信号路径上的第一延时模块43（例如图1所示的一串第一延时缓冲器，buffer chain 1）。其中外部设备发送的信号从PAD44（硅片的管脚）进来，到第一级数据模块41。在时钟信号路径的分叉点之后额外插入第一延时模块43，可以保证第二级数据模块42的时钟信号（CLK或clk）到达时间晚于第一级数据模块41发出的数据到达第二级数据模块42的时间，从而对第一级数据模块41同一个时钟周期时钟沿发出的数据进行正确采样，即所谓零周期时钟沿采样（cycle-0path）。

测试电路400如图1所示，包括：

第一开关模块45，设置在第一延时模块43及第二级数据模块42之间，第一开关模块45的两个输入端分别与第一延时模块43的输入端和第一延时模块43的输出端连接。

第二开关模块46，第二开关模块46的一个输入端与第一延时模块43的输入端连接，另一个输入端通过第二延时模块47与第一开关模块45的输出端连接；

若第一开关模块45和第二开关模块46接收到测试信号，第一开关模块45选择第一延时模块43之前的时钟信号作为输入，第二开关模块46选择第二延时模块47之后的时钟信号作为输入。

具体实施时，可配置零周期同沿采样电路正常工作时为功能模式，对零周期同沿采样电路进行DFT测试时为DFT模式。第一开关模块45和第二开关模块46可都受控于DFT测试信号。当第一开关模块45和第二开关模块46接收到测试信号，为DFT模式。当第一开关模块45和第二开关模块46未接收到测试信号，为功能模式。

设计测试电路时，首先可在第二级数据模块42的时钟信号路径上插入第一开关模块45（mux1），mux1包括0端和1端这两个输入端。当处于DFT模式下，DFT测试信号置为1，mux1接收到测试信号，mux1选择1端接收到的时钟信号作为输入。当处于功能模式下，DFT测试信号置0，mux1未接收到测试信号，mux1选择0端接收到的时钟信号作为输入。因此，mux1的0端仍然插入第一延时模块43，如图1所示的buffer chain 1 ，来保证功能模式下零周期采样时序的正确性，而mux1的1端直接连接原始的时钟信号，不插入bufferchain 1。

接着在第一级数据模块41的时钟信号路径上插入第二开关模块46（mux2），mux2包括0端和1端这两个输入端。当处于DFT模式下，DFT测试信号置为1，mux2接收到测试信号，mux2选择1端接收到的时钟信号作为输入。当处于功能模式下，DFT测试信号置0，mux2未接收到测试信号，mux2选择0端接收到的时钟信号作为输入，来保证功能模式下零周期采样时序的正确性。因此，mux2的0端直接连接原始的时钟信号，而1端通过第二延时模块47（例如图1所示的一串第二延时缓冲器，buffer chain 2）连接到mux1的输出端。

当零周期同沿采样电路处于功能模式下的时候，DFT 测试信号置为0，两个mux的输入端均为0，时钟信号走mux的0端那一路，此时第一级数据模块41的时钟信号路径延时较小，而第二级数据模块42的时钟信号路径上插入第一延时模块43来增加其额外时钟信号的延时，来满足第一级数据模块41发出的数据被第二级数据模块42在同一个周期时钟沿采样到，即第一级数据模块41到第二级数据模块42的setup check。当切到DFT模式时，DFT 测试信号置为1，此时两个mux的输入端均为1，时钟信号走mux的1端那一路。此时第二级数据模块42的时钟信号路径上延时较小，而第一级数据模块41与第二级数据模块42的时钟信号分叉点移动到mux1的输出端。在该分叉点到mux2的1端的路径上可通过插入第二延时模块47来增加第一级数据模块41时钟信号所需要的延时，来满足第一级数据模块41发出的数据到达时间晚于第二级数据模块42的时钟信号到达时间，即hold check，从而保证数据被第二级数据模块42的下一个周期时钟沿采样到，而不会错误地被同一个周期时钟沿采样到。

可以看到，采用该测试电路后，功能模式的时序和DFT模式的时序相冲突的问题不再存在。功能模式下，时钟信号路径跟之前还是一样的，不影响之前正常的功能设计需求和时序收敛。如果出现第一级数据模块到第二级数据模块的setupcheck不满足，可以增加第一延时模块的延时来解决时序问题。而DFT模式下，时钟信号路径进行了切换，此时如果第一级数据模块到第二级数据模块的hold check不满足要求，我们可以通过增大第二延时模块的延时来解决，而不需要改动任何功能模式电路的部分。因此这是一种完全安全的电路结构，可以保证功能模式时序和DFT模式时序能同时满足不会发生任何冲突。

需要说明的是，本申请实施例中零周期采样电路是以数据信号路径为两路进行说明，也即两路并联的第一级数据模块和第二级数据模块，但并不以此为限，在其他实施例中，也可以设置一路或多路数据信号路径。

本申请实施例提供的测试电路，通过在零周期同沿采样电路中合理设置第一开关模块和第二开关模块，并使得第一开关模块和第二开关模块接收到测试信号时，第一开关模块选择第一延时模块之前的时钟信号作为输入，第二开关模块选择第二延时模块之后的时钟信号作为输入，从而可以实现零周期同沿采样电路中第一级数据模块发出的数据到达第二级数据模块的时间，晚于第二级数据模块的时钟信号到达时间，以使第一级数据模块发出的数据在第二级数据模块的下一个周期时钟沿被采样到，以使零周期同沿采样电路满足DFT测试时的下一个周期时钟沿采样要求，从而可以实现对零周期同沿采样电路进行DFT测试，可以提高芯片接口电路模块的测试覆盖率，保证芯片接口电路模块的正常工作和预期的传输效率；且该测试电路结构简单，对时序友好，物理设计和时序收敛都较容易实现，简单易行，且对芯片的面积、功耗等几乎没有影响，可以达到以非常低的成本对零周期同沿采样电路进行DFT测试的目的。

在一个可选的实施例中，若第一开关模块45接收到测试信号，第一开关模块45选择将与第一延时模块43的输入端连接的输入端导通至输出端，以选择第一延时模块43之前的时钟信号作为输入。

具体实施时，可选择第一开关模块45为一个多路选择器，该多路选择器具有0端和1端两个输入端。该多路选择器的选择端受控于DFT测试信号。当该多路选择器接收到测试信号，该多路选择器选择将与第一延时模块的输入端连接的输入端，也即1端，导通至该多路选择器的输出端。如此，通过切换第一开关模块的两个输入端导通至输出端，可简单、快速实现不同模式下第二级数据模块接收到时钟信号的时间不同。

在一个可选的实施例中，若第二开关模块46接收到测试信号，第二开关模块46选择将与第二延时模块47连接的输入端导通至输出端，以选择第二延时模块47之后的时钟信号作为输入。

具体实施时，可选择第二开关模块46为一个多路选择器，该多路选择器具有0端和1端两个输入端。该多路选择器的选择端受控于DFT测试信号。当该多路选择器接收到测试信号，该多路选择器选择将与第二延时模块47连接的输入端，也即1端，导通至该多路选择器的输出端。如此，通过切换第二开关模块的两个输入端导通至输出端，可简单、快速实现不同模式下第一级数据模块接收到时钟信号的时间不同。

在一个可选的实施例中，若第一开关模块45和第二开关模块46未接收到测试信号，第一开关模块45选择第一延时模块43之后的时钟信号作为输入，第二开关模块46选择第一延时模块43之前的时钟信号作为输入。

具体实施时，当第一开关模块45和第二开关模块46未接收到测试信号，第一开关模块45选择第一延时模块43之后的时钟信号作为输入，第二开关模块46选择第一延时模块43之前的时钟信号作为输入，如此，可满足第一级数据模块41发出的数据被第二级数据模块42在同一个周期时钟沿采样到，可满足零周期同沿采样电路的正常工作时序。

本申请实施例还提供了一种零周期采样电路，如图1所示，零周期采样电路包括沿着数据信号路径依次设置的第一级数据模块41和第二级数据模块42，以及设置在第二级数据模块42的时钟信号路径上的第一延时模块43，零周期采样电路还包括：

如上述任意实施方式中的测试电路400。

具体的测试电路400的结构详见上述测试电路实施例的描述，在此不再赘述。

在一些实施例中，零周期同沿采样电路还包括：

控制模块，用于基于DFT测试信号，控制第一开关模块选择第一延时模块之前的时钟信号作为输入，以及控制第二开关模块选择第二延时模块之后的时钟信号作为输入。

在一些实施例中，控制模块用于基于DFT测试信号，控制第一开关模块中与述第一延时模块的输入端连接的输入端导通至输出端，以控制第一开关模块选择第一延时模块之前的时钟信号作为输入；以及基于DFT测试信号，控制第二开关模块中与第二延时模块连接的输入端导通至输出端，以控制第二开关模块选择第二延时模块之后的时钟信号作为输入。

在一些实施例中，零周期同沿采样电路还包括：

测试模块，用于将测试数据发送至零周期同沿采样电路的第一级数据模块和第二级数据模块；将时钟信号通过第一开关模块和第二开关模块发送至第一级数据模块和第二级数据模块，并基于时钟信号控制第二级数据模块对第一级数据模块中的测试数据进行采样，得到采样数据；基于第二级数据模块中的采样数据与测试数据确定零周期同沿采样电路的测试结果。

在一些实施例中，测试模块用于判定若采样数据与测试数据相匹配，则零周期同沿采样电路功能正常；若采样数据与测试数据不匹配，则零周期同沿采样电路功能异常。

本申请实施例提供的零周期采样电路，通过合理设置第一开关模块和第二开关模块，并使得第一开关模块和第二开关模块接收到测试信号时，第一开关模块选择第一延时模块之前的时钟信号作为输入，第二开关模块选择第二延时模块之后的时钟信号作为输入，从而可以实现零周期同沿采样电路中第一级数据模块发出的数据到达第二级数据模块的时间，晚于第二级数据模块的时钟信号到达时间，以使第一级数据模块发出的数据在第二级数据模块的下一个周期时钟沿被采样到，以使零周期同沿采样电路满足DFT测试时的下一个周期时钟沿采样要求，从而可以实现对零周期同沿采样电路进行DFT测试，可以提高芯片接口电路模块的测试覆盖率，保证芯片接口电路模块的正常工作和预期的传输效率；且该测试电路结构简单，对时序友好，物理设计和时序收敛都较容易实现，简单易行，且对芯片的面积、功耗等几乎没有影响，可以达到以非常低的成本对零周期同沿采样电路进行DFT测试的目的。

本申请实施例还提供了一种测试方法，应用于零周期同沿采样电路，零周期同沿采样电路包括第一级数据模块、第二级数据模块、设置在第二级数据模块的时钟信号路径上的第一延时模块以及测试电路，测试电路包括第一开关模块及第二开关模块，第一开关模块设置在零周期同沿采样电路的第一延时模块及第二级数据模块之间，第一开关模块的两个输入端分别与第一延时模块的输入端和第一延时模块的输出端连接；第二开关模块的一个输入端与第一延时模块的输入端连接，另一个输入端通过第二延时模块与第一开关模块的输出端连接；测试方法如图2所示，包括：

S501，获取到DFT测试信号。

S502，基于DFT测试信号控制第一开关模块选择第一延时模块之前的时钟信号作为输入，以及控制第二开关模块选择第二延时模块之后的时钟信号作为输入。

针对步骤S501，具体实施时，DFT测试信号可以是静态缺陷测试（stuck-at，DC测试）信号，也可以动态时序测试（transition，AC测试）信号。

在一些实施例中，可以是SOC芯片从功能模式进入DFT模式时生成DFT测试信号。当进入DFT模式，DFT测试信号置为1。

针对步骤S502，具体实施时，可以基于DFT测试信号，控制第一开关模块中与第一延时模块的输入端连接的输入端导通至输出端，以控制第一开关模块选择第一延时模块之前的时钟信号作为输入；以及基于DFT测试信号，控制第二开关模块中与第二延时模块连接的输入端导通至输出端，以控制第二开关模块选择第二延时模块之后的时钟信号作为输入。如此，通过分别切换第一开关模块和第二开关模块的两个输入端导通至对应的输出端，可简单、快速实现第一开关模块选择第一延时模块之前的时钟信号作为输入，以及第二开关模块选择第二延时模块之后的时钟信号作为输入。从而可以使得DFT模式下，零周期同沿采样电路的第一级数据模块发出的数据到达第二级数据模块的时间，晚于第二级数据模块的时钟信号到达时间，以使零周期同沿采样电路满足DFT测试时的下一个周期时钟沿采样要求，以便对零周期同沿采样电路进行DFT测试。

本申请实施例提供的测试方法，通过在零周期同沿采样电路中合理设置第一开关模块和第二开关模块，并使得第一开关模块和第二开关模块接收到测试信号时，第一开关模块选择第一延时模块之前的时钟信号作为输入，第二开关模块选择第二延时模块之后的时钟信号作为输入，从而可以实现零周期同沿采样电路中第一级数据模块发出的数据到达第二级数据模块的时间，晚于第二级数据模块的时钟信号到达时间，以使第一级数据模块发出的数据在第二级数据模块的下一个周期时钟沿被采样到，以使零周期同沿采样电路满足DFT测试时的下一个周期时钟沿采样要求，从而可以实现对零周期同沿采样电路进行DFT测试，可以提高芯片接口电路模块的测试覆盖率，保证芯片接口电路模块的正常工作和预期的传输效率；且该测试电路结构简单，对时序友好，物理设计和时序收敛都较容易实现，简单易行，且对芯片的面积、功耗等几乎没有影响，可以达到以非常低的成本对零周期同沿采样电路进行DFT测试的目的。

在一个可选的实施例中，测试方法如图3所示，还包括：

S503，将测试数据发送至零周期同沿采样电路的第一级数据模块和第二级数据模块。

S504，将时钟信号通过第一开关模块和第二开关模块发送至第一级数据模块和第二级数据模块，并基于时钟信号控制第二级数据模块对第一级数据模块中的测试数据进行采样，得到采样数据；

S505，基于第二级数据模块中的采样数据与测试数据确定零周期同沿采样电路的测试结果。

具体实施时，针对步骤S503，可以通过扫描测试链将测试数据发送至零周期同沿采样电路的第一级数据模块和第二级数据模块，以及芯片上其他需要测试的数据模块中。

针对步骤S504，当DFT测试信号为DC测试信号时，时钟信号需要由高速的功能时钟信号切换到DFT慢速测试的时钟信号，然后在测试数据发送完毕后通过时钟信号路径注入一个慢速测试的时钟脉冲。此时，第二级数据模块会对第一级数据模块中上一步锁存的测试数据进行采样，接着同样再通过扫描测试链将采样数据移位输出。

当DFT测试信号为AC测试信号时，时钟信号需要由功能时钟信号切换到DFT慢速测试的时钟信号，然后在测试数据发送完毕后将时钟信号由慢速测试的时钟信号切换为高速的功能时钟信号，并通过时钟信号路径连续注入两个功能时钟信号脉冲。此时，第二级数据模块会对第一级数据模块中上一步锁存的测试数据进行两次快速采样，接着同样再通过扫描测试链将采样数据移位输出。

针对步骤S505，基于第二级数据模块中的采样数据与测试数据确定零周期同沿采样电路的测试结果，包括：

若采样数据与测试数据相匹配，则零周期同沿采样电路功能正常；

若采样数据与测试数据不匹配，则零周期同沿采样电路功能异常。

在本实施例中，AC和DC测试方法可以对零周期同沿采样电路进行有效地测试，剔除有故障的芯片，保证芯片接口模块能够正常工作，数据传输速率达到预期的设计要求。

为了对本申请的测试方法进行更详细的说明，下述以对零周期同沿采样电路进行DC和AC测试的具体流程为例进行说明。

图4所示为零周期同沿采样电路的DC测试流程，首先芯片从功能模式进入DFT测试模式，DFT测试信号从0置为1，第一开关模块选择第一延时模块之前的时钟信号作为输入，以及第二开关模块选择第二延时模块之后的时钟信号作为输入。接着时钟信号切换到DFT慢速测试的时钟信号，并通过电路中的扫描测试链（scanchain）将测试数据（测试pattern）移位进零周期同沿采样电路的第一级寄存器和第二级寄存器中，以及芯片上其它需要测试的寄存器中。测试数据全部输入完毕后，通过时钟信号路径向电路注入一个慢速测试的时钟脉冲。此时第二级寄存器会对第一级寄存器中上一步锁存的测试数据进行采样，得到采样数据。接着同样再通过扫描测试链将采样数据移位输出，送到测试机台（测试模块）上观测并比对。如果输出的采样数据和输入的测试数据相匹配，则测试通过，证明该电路接收静态信号功能正常，没有静态的缺陷或故障，否则不通过，该电路有静态的缺陷或故障。

图5所示为零周期同沿采样电路的AC测试流程，跟DC测试一样，首先芯片从功能模式进入DFT测试模式，DFT 测试信号从0置为1，第一开关模块选择第一延时模块之前的时钟信号作为输入，以及第二开关模块选择第二延时模块之后的时钟信号作为输入。接着时钟信号切换到DFT慢速测试的时钟信号，并通过电路中的扫描测试链（scanchain）将测试数据（testpattern）移位进零周期同沿采样电路的第一级寄存器和第二级寄存器中，以及芯片上其它需要测试的寄存器中。测试数据全部输入完毕后，时钟信号切换到高速的功能时钟信号，并通过时钟信号路径向电路连续注入两个功能时钟信号脉冲。此时第二级寄存器会对第一级寄存器进行两次快速采样。采样完毕后时钟信号再切换到慢速测试的时钟信号。接着再将采样数据输出送到测试机台上观测。如果采样数据和输入的测试数据相匹配，则说明该电路接收高速动态信号的功能正常，否则说明电路存在时序上的功能故障，不能工作到预期的时钟频率。

通过上述DC和AC测试方法可以对零周期同沿采样电路进行有效地测试，剔除有故障的接口模块，保证芯片接口模块能够正常工作，数据传输速率达到预期的设计要求。

本申请实施例还提供了一种电子设备，包括如上述实施例中的零周期同沿采样电路。

应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发申请中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本申请公开的技术方案所期望的结果，本文在此不进行限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (14)

1.一种测试电路，其特征在于，用于对零周期同沿采样电路进行测试，所述零周期同沿采样电路包括沿着数据信号路径依次设置的第一级数据模块和第二级数据模块，以及设置在第二级数据模块的时钟信号路径上的第一延时模块，所述测试电路包括：

第一开关模块，设置在第一延时模块及第二级数据模块之间，所述第一开关模块的两个输入端分别与第一延时模块的输入端和第一延时模块的输出端连接；以及

第二开关模块，所述第二开关模块的一个输入端与第一延时模块的输入端连接，另一个输入端通过第二延时模块与第一开关模块的输出端连接；

若所述第一开关模块和所述第二开关模块接收到测试信号，所述第一开关模块选择第一延时模块之前的时钟信号作为输入，所述第二开关模块选择第二延时模块之后的时钟信号作为输入。

2.根据权利要求1所述的测试电路，其特征在于，若所述第一开关模块接收到测试信号，所述第一开关模块选择将与所述第一延时模块的输入端连接的输入端导通至输出端，以选择第一延时模块之前的时钟信号作为输入。

3.根据权利要求1所述的测试电路，其特征在于，若所述第二开关模块接收到测试信号，所述第二开关模块选择将与第二延时模块连接的输入端导通至输出端，以选择第二延时模块之后的时钟信号作为输入。

4.根据权利要求1所述的测试电路，其特征在于，若所述第一开关模块和所述第二开关模块未接收到测试信号，所述第一开关模块选择第一延时模块之后的时钟信号作为输入，所述第二开关模块选择第一延时模块之前的时钟信号作为输入。

5.一种零周期同沿采样电路，包括沿着数据信号路径依次设置的第一级数据模块和第二级数据模块，以及设置在第二级数据模块的时钟信号路径上的第一延时模块，其特征在于，还包括：

如权利要求1-4任一项所述的测试电路。

6.根据权利要求5所述的零周期同沿采样电路，其特征在于，还包括：

控制模块，用于基于DFT测试信号，控制第一开关模块选择第一延时模块之前的时钟信号作为输入，以及控制第二开关模块选择第二延时模块之后的时钟信号作为输入。

7.根据权利要求6所述的零周期同沿采样电路，其特征在于，所述控制模块用于基于DFT测试信号，控制第一开关模块中与第一延时模块的输入端连接的输入端导通至输出端，以控制所述第一开关模块选择第一延时模块之前的时钟信号作为输入；以及

基于DFT测试信号，控制第二开关模块中与第二延时模块连接的输入端导通至输出端，以控制所述第二开关模块选择第二延时模块之后的时钟信号作为输入。

8.根据权利要求5所述的零周期同沿采样电路，其特征在于，还包括：

测试模块，用于将测试数据发送至零周期同沿采样电路的第一级数据模块和第二级数据模块；将时钟信号通过所述第一开关模块和所述第二开关模块发送至所述第一级数据模块和所述第二级数据模块，并基于时钟信号控制所述第二级数据模块对所述第一级数据模块中的测试数据进行采样，得到采样数据；基于所述第二级数据模块中的采样数据与测试数据确定所述零周期同沿采样电路的测试结果。

9.根据权利要求8所述的零周期同沿采样电路，其特征在于，所述测试模块用于判定若所述采样数据与所述测试数据相匹配，则所述零周期同沿采样电路功能正常；若所述采样数据与所述测试数据不匹配，则所述零周期同沿采样电路功能异常。

10.一种测试方法，其特征在于，应用于如权利要求5-9中任一项所述的零周期同沿采样电路，所述测试方法包括：

获取到DFT测试信号；

基于所述DFT测试信号控制第一开关模块选择第一延时模块之前的时钟信号作为输入，以及控制第二开关模块选择第二延时模块之后的时钟信号作为输入。

11.根据权利要求10所述的测试方法，其特征在于，还包括：

将测试数据发送至零周期同沿采样电路的第一级数据模块和第二级数据模块；

将时钟信号通过所述第一开关模块和所述第二开关模块发送至所述第一级数据模块和所述第二级数据模块，并基于时钟信号控制所述第二级数据模块对所述第一级数据模块中的测试数据进行采样，得到采样数据；

基于所述第二级数据模块中的采样数据与测试数据确定所述零周期同沿采样电路的测试结果。

12.根据权利要求11所述的测试方法，其特征在于，基于所述第二级数据模块中的采样数据与测试数据确定所述零周期同沿采样电路的测试结果，包括：

若所述采样数据与所述测试数据相匹配，则所述零周期同沿采样电路功能正常；

若所述采样数据与所述测试数据不匹配，则所述零周期同沿采样电路功能异常。

13.根据权利要求10所述的测试方法，其特征在于，所述基于所述DFT测试信号控制第一开关模块选择第一延时模块之前的时钟信号作为输入，以及控制第二开关模块选择第二延时模块之后的时钟信号作为输入，包括：

基于所述DFT测试信号，控制所述第一开关模块中与所述第一延时模块的输入端连接的输入端导通至输出端，以控制所述第一开关模块选择第一延时模块之前的时钟信号作为输入；以及

基于所述DFT测试信号，控制所述第二开关模块中与第二延时模块连接的输入端导通至输出端，以控制所述第二开关模块选择第二延时模块之后的时钟信号作为输入。

14.一种电子设备，其特征在于，包括如权利要求5-9任一项所述的零周期同沿采样电路。

Images