CN114460345A - 测量器件ocv参数的电路及测试系统 - Google Patents

Abstract

本发明提供一种测量器件OCV参数的电路及测试系统，其中，测量器件OCV参数的电路包括：数据延时模块、第一时钟延时模块、第二时钟延时模块、电平选择模块、数据选择模块和平衡寄存器，测试时钟信号分别提供给所述数据延时模块、所述第一时钟延时模块和所述第二时钟延时模块，最后经所述平衡寄存器输出第四数据信号。本申请通过比较所述第四数据信号和所述测试时钟信号的波形获取总的延时时间，并且通过采集第二时钟延时模块和数据选择模块输出的信号的波形(第一中间信号、第二中间信号的波形)分别获取第二时钟延时模块和数据选择模块的延时时间，从而通过计算能够获取待测量电路的时序偏差(OCV参数)。

Description

测量器件OCV参数的电路及测试系统

技术领域

本申请涉及半导体集成电路设计及测试技术领域，具体涉及一种测量器件OCV参数的电路及测试系统。

背景技术

由于制造工艺和环境等因素产生的OCV(on-chip variation，片上偏差)会导致芯片各部分特征不能完全相同，造成时序偏差，该偏差无法通过工具进行分析计算，所以目前需要一种测试电路对集成电路进行精准测试。

发明内容

本申请提供了一种测量器件OCV参数的电路及测试系统，可以解决芯片上实际电路的时序偏差无法分析计算的问题。

一方面，本申请实施例提供了一种测量器件OCV参数的电路，包括：

数据延时模块，用于接收外部输入的测试时钟信号和第一控制信号，并根据所述第一控制信号对所述测试时钟信号进行延时处理以向后级输出第一延时数据信号；

第一时钟延时模块，用于接收外部输入的所述测试时钟信号和第二控制信号，并根据所述第二控制信号对所述测试时钟信号进行延时处理以向后级输出第一延时时钟信号；

第二时钟延时模块，用于接收外部输入的所述测试时钟信号和第三控制信号，并根据所述第三控制信号对所述测试时钟信号进行延时处理以向后级输出第二延时时钟信号，以及输出用于测量延时的第一中间信号；

电平选择模块，用于接收所述数据延时模块输出的所述第一延时数据信号和外部输入的第四控制信号，并根据所述第四控制信号对所述第一延时数据信号进行逻辑运算处理以向后级输出第二延时数据信号；

数据选择模块，用于接收外部输入的第一选择信号和第二选择信号、所述电平选择模块输出的所述第二延时数据信号、所述第一时钟延时模块输出的所述第一延时时钟信号以及待测量电路输出的第一数据信号和第二数据信号，并根据所述第一选择信号和所述第二选择信号对所述第二延时数据信号、所述第一延时时钟信号、所述第一数据信号和所述第二数据信号进行延时抵消处理以向后级输出第三数据信号，以及输出用于测量延时的第二中间信号；以及，

平衡寄存器，用于接收所述第二时钟延时模块输出的所述第二延时时钟信号和所述数据选择模块输出的所述第三数据信号，并向后级输出第四数据信号；

其中，通过比较所述第四数据信号和所述测试时钟信号的波形获取总的延时时间、通过采集第二时钟延时模块和数据选择模块输出的信号的波形分别获取所述第二时钟延时模块和所述数据选择模块的延时时间，并通过计算以获取待测量电路的OCV参数。

可选的，在所述测量器件OCV参数的电路中，所述第二时钟延时模块还包括：第一选择器、至少一个第一反相器和至少一个第一延时单元，一个所述第一延时单元和一个所述第一反相器串联并构成一组，各组之间依次串联，末组中的所述第一反相器的输出端与所述第一选择器的一输入端相连，所述第一选择器的另一输入端接收外部输入的所述测试时钟信号，所述第一选择器的输出端与首组中的所述第一延时单元的输入端相连，各所述第一延时单元均接收所述第三控制信号，任意一组中的所述第一延时单元的输出端连接至所述平衡寄存器的输入端以向所述平衡寄存器输出所述第二延时时钟信号。

可选的，在所述测量器件OCV参数的电路中，所述第一反相器的数量和所述第一延时单元的数量均为八个，八组所述第一反相器和所述第一延时单元依次串联以构成振荡电路，通过测量所述第一选择器的输出端输出的所述第一中间信号的波形的周期，调整所述第三控制信号和所述测试时钟信号的波形的周期以获取所述第二时钟延时模块的延时时间。

可选的，在所述测量器件OCV参数的电路中，所述数据选择模块包括：多个第二选择器、多路复用阵列和第二反相器，所述多路复用阵列包括多个输入端和一输出端，其中两个输入端接收外部输入的第一选择信号和第二选择信号，其余输入端分别对应地与各所述第二选择器的输出端相连，所述多路复用阵列的输出端连接至所述第二反相器的输入端，并连接至所述平衡寄存器的数据输入端以给所述平衡寄存器提供所述第三数据信号，所述第二反相器的输出端连接至各所述第二选择器的一输入端以给各所述第二选择器提供所述第二中间信号，各所述第二选择器的另一输入端分别接收待测量电路输出的第一数据信号和第二数据信号以及所述电平选择模块输出的所述第二延时数据信号、所述第一时钟延时模块输出的所述第一延时时钟信号；

其中，通过控制所述第二选择器的不同的测试模式，选择所述第二中间信号或者所述第一数据信号、所述第二数据信号、所述第二延时数据信号和所述第一延时时钟信号经由所述第二选择器提供给所述多路复用阵列；

其中，通过测量所述第二反相器的输出端输出的第二中间信号的波形的周期，获取所述数据选择模块的延时时间。

可选的，在所述测量器件OCV参数的电路中，所述多路复用阵列包括：多个第二延时单元、多个多路复用单元和多个逻辑单元，多个所述多路复用单元依次相连，多个所述第二延时单元的输出端连接至首个所述多路复用单元的多个输入端，所述逻辑单元两两一组，各组逻辑单元对应控制一所述多路复用单元，各组逻辑单元分别接收外部输入的所述第一选择信号和所述第二选择信号，并对所述第一选择信号和所述第二选择信号进行逻辑运算处理以向对应的所述多路复用单元输出第四控制信号和第五控制信号；

其中，所述第一数据信号、所述第二数据信号、所述第二延时数据信号和所述第一延时时钟信号分别由所述第二选择器输入，并由末个所述多路复用单元输出，各路径信号经过所述多路复用单元的四端数量相同，以抵消所述第一数据信号、所述第二数据信号、所述第二延时数据信号和所述第一延时时钟信号从输入到输出的延时时间。

可选的，在所述测量器件OCV参数的电路中，所述多路复用单元的数量为4n个，其中，n为大于或者等于1的整数。

可选的，在所述测量器件OCV参数的电路中，所述电平选择模块包括：第三反相器和第三选择器，所述第三反相器的输出端与所述第三选择器的一输入端连接，所述第三反相器的输入端和所述第三选择器的另一输入端与所述数据延时模块的输出端相连以接收所述第一延时数据信号，根据外部输入的所述第四控制信号，所述第三选择器的输出端向待测量电路输出所述第一延时数据信号或者所述第一延时数据信号的反向信号作为所述第二延时数据信号。

可选的，在所述测量器件OCV参数的电路中，所述平衡寄存器为双边沿平衡寄存器。

另一方面，本申请实施例还提供了一种测试系统，包括：触发器和所述测量器件OCV参数的电路，所述测量器件OCV参数的电路中的电平选择模块的输出端接所述触发器的D端，所述测量器件OCV参数的电路中的第一时钟延时模块的输出端接所述触发器的CLK端，所述触发器的Q端、Q’端分别接所述测量器件OCV参数的电路中的数据选择模块的任意两个输入端。

可选的，在所述测试系统中，所述触发器的OCV参数包括：setup时间、hold时间以及CLK至Q的时间。

本申请技术方案，至少包括如下优点：

在本发明提供的测量器件OCV参数的电路中，测试时钟信号分别提供给所述数据延时模块、所述第一时钟延时模块和所述第二时钟延时模块，最后经所述平衡寄存器输出第四数据信号。本申请通过比较所述第四数据信号和所述测试时钟信号的波形获取总的延时时间，并且通过采集第二时钟延时模块和数据选择模块输出的信号的波形(第一中间信号、第二中间信号的波形)分别获取第二时钟延时模块和数据选择模块的延时时间，从而能够通过计算获取待测量电路的时序偏差(OCV参数)。

进一步的，本申请的数据选择模块是多路复用阵列结构，可以抵消经过自身的多个路径的信号的延时差异。

附图说明

为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例的测量器件OCV参数的电路的结构示意图；

图2是本发明实施例的第二时钟延时模块的电路结构示意图；

图3是本发明实施例的数据选择模块的电路结构示意图；

图4是本发明实施例的多路复用阵列的电路结构示意图；

其中，附图标记说明如下：

10-数据延时模块，20-第一时钟延时模块，30-第二时钟延时模块，40-电平选择模块，50-数据选择模块，60-平衡寄存器，70-待测量电路/触发器；

31-第一延时单元，32-第一反相器，33-第一选择器；

51-第二选择器，52-多路复用阵列，53-第二反相器；

521-第二延时单元，522-多路复用单元，523-逻辑单元。

具体实施方式

下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。

在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。

请参考图1-图4，图1是本发明实施例的测量器件OCV参数的电路的结构示意图，图2是本发明实施例的第二时钟延时模块的电路结构示意图，图3是本发明实施例的数据选择模块的电路结构示意图，图4是本发明实施例的多路复用阵列的电路结构示意图。

本申请实施例提供了一种测量器件OCV参数的电路，如图1所示，所述测量器件OCV参数的电路包括：数据延时模块10、第一时钟延时模块20、第二时钟延时模块30、电平选择模块40、数据选择模块50和平衡寄存器60。

其中，所述数据延时模块10用于接收外部输入的测试时钟信号TEST_CLK和第一控制信号CTRL_DUT_D[9:0]，并根据所述第一控制信号CTRL_DUT_D[9:0]对所述测试时钟信号TEST_CLK进行延时处理以向后级输出第一延时数据信号；

所述第一时钟延时模块20用于接收外部输入的所述测试时钟信号TEST_CLK和第二控制信号CTRL_DUT_CLK[9:0]，并根据所述第二控制信号CTRL_DUT_CLK[9:0]对所述测试时钟信号TEST_CLK进行延时处理以向后级输出第一延时时钟信号；

所述第二时钟延时模块30用于接收外部输入的所述测试时钟信号TEST_CLK和第三控制信号CTRL_SAFF_CLK[9:0]，并根据所述第三控制信号CTRL_SAFF_CLK[9:0]对所述测试时钟信号TEST_CLK进行延时处理以向后级输出第二延时时钟信号，以及输出用于测量延时的第一中间信号DELAY_OUT；

所述电平选择模块40用于接收所述数据延时模块10输出的所述第一延时数据信号和外部输入的第四控制信号DUT_D_HL_SEL，并根据所述第四控制信号DUT_D_HL_SEL对所述第一延时数据信号进行逻辑运算处理以向后级输出第二延时数据信号。较佳的，如图1所示，所述电平选择模块40包括：第三反相器和第三选择器，所述第三反相器的输出端与所述第三选择器的一输入端连接，所述第三反相器的输入端和所述第三选择器的另一输入端与所述数据延时模块10的输出端相连以接收所述第一延时数据信号，根据外部输入的所述第四控制信号DUT_D_HL_SEL，所述第三选择器的输出端向待测量电路输出所述第一延时数据信号或者所述第一延时数据信号的反向信号作为所述第二延时数据信号；

所述数据选择模块50用于接收外部输入的第一选择信号S0和第二选择信号S1、所述电平选择模块40输出的所述第二延时数据信号、所述第一时钟延时模块20输出的所述第一延时时钟信号以及待测量电路70输出的第一数据信号和第二数据信号，并根据所述第一选择信号S0和所述第二选择信号S1对所述第二延时数据信号、所述第一延时时钟信号、所述第一数据信号和所述第二数据信号进行延时抵消处理以向后级输出第三数据信号，以及输出用于测量延时的第二中间信号MUX_OUT；

所述平衡寄存器60用于接收所述第二时钟延时模块30输出的所述第二延时时钟信号和所述数据选择模块50输出的所述第三数据信号，并向后级输出第四数据信号。在本实施例中，所述平衡寄存器可以为双边沿平衡寄存器(SAFF)。

其中，通过比较所述第四数据信号和所述测试时钟信号的波形获取总的延时时间、通过采集第二时钟延时模块30和数据选择模块50输出的信号的波形分别获取所述第二时钟延时模块30和所述数据选择模块50的延时时间，并通过计算以获取待测量电路70的OCV参数。

本实施例以DFF触发器作为待测量电路为例，详细阐述测量器件OCV参数的电路的工作过程。

进一步的，如图2所示，所述第二时钟延时模块30还包括：第一选择器33、至少一个第一反相器32和至少一个第一延时单元31，一个所述第一延时单元31和一个所述第一反相器32串联并构成一组，各组之间依次串联，末组中的所述第一反相器32的输出端与所述第一选择器33的一输入端相连，所述第一选择器33的另一输入端接收外部输入的所述测试时钟信号TEST_CLK，所述第一选择器33的输出端与首组中的所述第一延时单元31的输入端相连，各所述第一延时单元31均接收所述第三控制信号CTRL_SAFF_CLK[9:0]，任意一组中的所述第一延时单元31的输出端连接至所述平衡寄存器60的输入端以向所述平衡寄存器60输出所述第二延时时钟信号。

优选的，所述第一反相器32的数量和所述第一延时单元31的数量均为八个，一所述第一反相器32和一所述第一延时单元31串联后各组之间再次串联以构成八组，八组所述第一反相器32和所述第一延时单元31依次串联，所述第一选择器33的选择控制端接收选择控制信号DELAY_TEST_MODE控制八组所述第一反相器32和所述第一延时单元31以构成振荡电路，通过测量所述第一选择器33的输出端输出的所述第一中间信号DELAY_OUT的波形的周期，不断调整所述第三控制信号CTRL_SAFF_CLK[9:0]和所述测试时钟信号TEST_CLK的波形的周期，可以获取各输入情况下所述第二时钟延时模块30的延时时间。

较佳的，如图3所示，所述数据选择模块50包括：多个第二选择器51、多路复用阵列52和第二反相器53，所述多路复用阵列52包括六个输入端和一输出端，其中两个输入端接收外部输入的第一选择信号S0和第二选择信号S1，其余四个输入端分别对应地与各所述第二选择器51的输出端相连，所述多路复用阵列52的输出端连接至所述第二反相器53的输入端，并连接至所述平衡寄存器60的数据输入端(D端)以给所述平衡寄存器60提供所述第三数据信号，所述第二反相器53的输出端连接至各所述第二选择器51的一输入端以给各所述第二选择器51提供所述第二中间信号MUX_OUT，各所述第二选择器51的另一输入端分别接收DFF触发器输出的第一数据信号和第二数据信号以及所述电平选择模块40输出的所述第二延时数据信号、所述第一时钟延时模块20输出的所述第一延时时钟信号。

其中，通过控制所述第二选择器51的不同的测试模式，选择所述第二中间信号MUX_OUT或者所述第一数据信号、所述第二数据信号、所述第二延时数据信号和所述第一延时时钟信号经由所述第二选择器51提供给所述多路复用阵列52；

本实施例可以通过测量所述第二反相器53的输出端输出的第二中间信号MUX_OUT的波形的周期，获取所述数据选择模块50的延时时间。

进一步的，如图4所示，所述多路复用阵列52包括：四个第二延时单元521、多个多路复用单元522和多个逻辑单元523，在本实施例中，所述多路复用单元522的数量为4n个，其中，n为大于或者等于1的整数。4n个所述多路复用单元522依次相连，四个所述第二延时单元521的输出端连接至首个所述多路复用单元的四个输入端，所述逻辑单元523两两一组，各组逻辑单元523对应控制一所述多路复用单元522，各组逻辑单元523分别接收外部输入的所述第一选择信号S0和所述第二选择信号S1，并对所述第一选择信号S0和所述第二选择信号S1进行逻辑运算处理以向对应的所述多路复用单元输出第四控制信号和第五控制信号。

其中，所述第一数据信号、所述第二数据信号、所述第二延时数据信号和所述第一延时时钟信号分别由所述第二选择器51输入，并由末个所述多路复用单元522输出，各路径信号经过所述多路复用单元522的四端数量相同，以抵消所述第一数据信号、所述第二数据信号、所述第二延时数据信号和所述第一延时时钟信号从输入所述数据选择模块50到输出所述数据选择模块50的延时时间。

进一步的，只有在D、CLK、Q、QN到达双边沿平衡寄存器(SAFF)60的D端的延迟相同时，才能使用SAFF的setup临界值差值作为setup、hold、CLK→Q等参数(OCV)的测试数据。在本实施例中，使用所述多路复用阵列52，保证各路径经过所述多路复用单元522的四端数量相同，从而抵消所述数据选择模块50四输入端到输出的延时差异。

具体的，所述数据选择模块50四端数据传输路径如下：

1)DUT/D→OCV_DELAY→A0→A1→A2→A3→A0→······→A0→A1→A2→A3→OCV_SAFF/D；

2)DUT/CLK→OCV_DELAY→A1→A2→A3→A0→A1→······→A1→A2→A3→A0→OCV_SAFF/D；

3)DUT/Q→OCV_DELAY→A2→A3→A0→A1→A2→······→A2→A3→A0→A1→OCV_SAFF/D；

4)DUT/QN→OCV_DELAY→A3→A0→A1→A2→A3→······→A3→A0→A1→A2→OCV_SAFF/D。

所述多路复用阵列52的各端延时可以测量，同时可以调整，经所述第二选择器(MUX_MODE1-4)51的控制端MODE1_sel至MODE4_sel端口可以使所述多路复用阵列52产生振荡波形，通过所述第二反相器53的输出端口输出所述第二中间信号MUX_OUT。通过调节各个所述第二延时单元(OCV_DELAY)521，可以调整各个路径输出波形的延时时间，通过改变延时使得四端振荡波形的周期相同，从而抵消所述数据选择模块50四输入端到输出的延时差异。

本申请通过比较所述第四数据信号和所述测试时钟信号的波形获取总的延时时间，并且通过采集第二时钟延时模块和数据选择模块输出的信号的波形(第一中间信号、第二中间信号的波形)分别获取第二时钟延时模块和数据选择模块的延时时间，从而能够通过计算获取待测量电路的时序偏差(OCV参数)。

基于同一发明构思，本申请实施例还提供了一种测试系统，请参考图1，所述测试系统包括：触发器70和所述测量器件OCV参数的电路，所述测量器件OCV参数的电路包括：数据延时模块10、第一时钟延时模块20、第二时钟延时模块30、电平选择模块40、数据选择模块50和平衡寄存器60。所述电平选择模块40的输出端接所述触发器70的D端，所述第一时钟延时模块20的输出端接所述触发器70的CLK端，所述触发器70的Q端、Q’端分别接所述数据选择模块50的任意两个输入端。通过比较所述第四数据信号和所述测试时钟信号的波形获取总的延时时间、通过采集第二时钟延时模块30和数据选择模块50输出的信号的波形分别获取所述第二时钟延时模块30和所述数据选择模块50的延时时间，并通过计算以获取所述触发器70的OCV参数。具体的，所述触发器70的OCV参数可以包括：setup时间、hold时间以及CLK至Q的时间。其中该测试系统具体的延时、测量的工作过程可以参考上文以DFF触发器作为待测量电路为例的电路系统的工作过程，本实施例不再赘述。

显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。

Claims (10)

1.一种测量器件OCV参数的电路，其特征在于，包括：

数据延时模块，用于接收外部输入的测试时钟信号和第一控制信号，并根据所述第一控制信号对所述测试时钟信号进行延时处理以向后级输出第一延时数据信号；

第一时钟延时模块，用于接收外部输入的所述测试时钟信号和第二控制信号，并根据所述第二控制信号对所述测试时钟信号进行延时处理以向后级输出第一延时时钟信号；

第二时钟延时模块，用于接收外部输入的所述测试时钟信号和第三控制信号，并根据所述第三控制信号对所述测试时钟信号进行延时处理以向后级输出第二延时时钟信号，以及输出用于测量延时的第一中间信号；

电平选择模块，用于接收所述数据延时模块输出的所述第一延时数据信号和外部输入的第四控制信号，并根据所述第四控制信号对所述第一延时数据信号进行逻辑运算处理以向后级输出第二延时数据信号；

数据选择模块，用于接收外部输入的第一选择信号和第二选择信号、所述电平选择模块输出的所述第二延时数据信号、所述第一时钟延时模块输出的所述第一延时时钟信号以及待测量电路输出的第一数据信号和第二数据信号，并根据所述第一选择信号和所述第二选择信号对所述第二延时数据信号、所述第一延时时钟信号、所述第一数据信号和所述第二数据信号进行延时抵消处理以向后级输出第三数据信号，以及输出用于测量延时的第二中间信号；以及，

平衡寄存器，用于接收所述第二时钟延时模块输出的所述第二延时时钟信号和所述数据选择模块输出的所述第三数据信号，并向后级输出第四数据信号；

其中，通过比较所述第四数据信号和所述测试时钟信号的波形获取总的延时时间、通过采集第二时钟延时模块和数据选择模块输出的信号的波形分别获取所述第二时钟延时模块和所述数据选择模块的延时时间，并通过计算以获取待测量电路的OCV参数。

2.根据权利要求1所述的测量器件OCV参数的电路，其特征在于，所述第二时钟延时模块还包括：第一选择器、至少一个第一反相器和至少一个第一延时单元，一个所述第一延时单元和一个所述第一反相器串联并构成一组，各组之间依次串联，末组中的所述第一反相器的输出端与所述第一选择器的一输入端相连，所述第一选择器的另一输入端接收外部输入的所述测试时钟信号，所述第一选择器的输出端与首组中的所述第一延时单元的输入端相连，各所述第一延时单元均接收所述第三控制信号，任意一组中的所述第一延时单元的输出端连接至所述平衡寄存器的输入端以向所述平衡寄存器输出所述第二延时时钟信号。

3.根据权利要求2所述的测量器件OCV参数的电路，其特征在于，所述第一反相器的数量和所述第一延时单元的数量均为八个，八组所述第一反相器和所述第一延时单元依次串联以构成振荡电路，通过测量所述第一选择器的输出端输出的所述第一中间信号的波形的周期，调整所述第三控制信号和所述测试时钟信号的波形的周期以获取所述第二时钟延时模块的延时时间。

4.根据权利要求1所述的测量器件OCV参数的电路，其特征在于，所述数据选择模块包括：多个第二选择器、多路复用阵列和第二反相器，所述多路复用阵列包括多个输入端和一输出端，其中两个输入端接收外部输入的第一选择信号和第二选择信号，其余输入端分别对应地与各所述第二选择器的输出端相连，所述多路复用阵列的输出端连接至所述第二反相器的输入端，并连接至所述平衡寄存器的数据输入端以给所述平衡寄存器提供所述第三数据信号，所述第二反相器的输出端连接至各所述第二选择器的一输入端以给各所述第二选择器提供所述第二中间信号，各所述第二选择器的另一输入端分别接收待测量电路输出的第一数据信号和第二数据信号以及所述电平选择模块输出的所述第二延时数据信号、所述第一时钟延时模块输出的所述第一延时时钟信号；

其中，通过控制所述第二选择器的不同的测试模式，选择所述第二中间信号或者所述第一数据信号、所述第二数据信号、所述第二延时数据信号和所述第一延时时钟信号经由所述第二选择器提供给所述多路复用阵列；

其中，通过测量所述第二反相器的输出端输出的第二中间信号的波形的周期，获取所述数据选择模块的延时时间。

5.根据权利要求4所述的测量器件OCV参数的电路，其特征在于，所述多路复用阵列包括：多个第二延时单元、多个多路复用单元和多个逻辑单元，多个所述多路复用单元依次相连，多个所述第二延时单元的输出端连接至首个所述多路复用单元的多个输入端，所述逻辑单元两两一组，各组逻辑单元对应控制一所述多路复用单元，各组逻辑单元分别接收外部输入的所述第一选择信号和所述第二选择信号，并对所述第一选择信号和所述第二选择信号进行逻辑运算处理以向对应的所述多路复用单元输出第四控制信号和第五控制信号；

其中，所述第一数据信号、所述第二数据信号、所述第二延时数据信号和所述第一延时时钟信号分别由所述第二选择器输入，并由末个所述多路复用单元输出，各路径信号经过所述多路复用单元的四端数量相同，以抵消所述第一数据信号、所述第二数据信号、所述第二延时数据信号和所述第一延时时钟信号从输入到输出的延时时间。

6.根据权利要求5所述的测量器件OCV参数的电路，其特征在于，所述多路复用单元的数量为4n个，其中，n为大于或者等于1的整数。

7.根据权利要求1所述的测量器件OCV参数的电路，其特征在于，所述电平选择模块包括：第三反相器和第三选择器，所述第三反相器的输出端与所述第三选择器的一输入端连接，所述第三反相器的输入端和所述第三选择器的另一输入端与所述数据延时模块的输出端相连以接收所述第一延时数据信号，根据外部输入的所述第四控制信号，所述第三选择器的输出端向待测量电路输出所述第一延时数据信号或者所述第一延时数据信号的反向信号作为所述第二延时数据信号。

8.根据权利要求1所述的测量器件OCV参数的电路，其特征在于，所述平衡寄存器为双边沿平衡寄存器。

9.一种测试系统，其特征在于，包括：触发器和如权利要求1至7中任一项所述的测量器件OCV参数的电路，所述测量器件OCV参数的电路中的电平选择模块的输出端接所述触发器的D端，所述测量器件OCV参数的电路中的第一时钟延时模块的输出端接所述触发器的CLK端，所述触发器的Q端、Q’端分别接所述测量器件OCV参数的电路中的数据选择模块的任意两个输入端。

10.根据权利要求9所述的测试系统，其特征在于，所述触发器的OCV参数包括：setup时间、hold时间以及CLK至Q的时间。

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