CN114900258A - 一种链路延时测试系统及方法 - Google Patents
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Abstract
本发明公开了一种链路延时测试系统及方法，属于数字电路与信号处理技术领域，包括信号输出模块、输入模块、逻辑运算模块和内部链路；所述信号输出模块用于生成两个相同的测试信号并分别输入到待测试链路和内部链路中，所述周期信号中包含一个检测信号，所述测试信号是周期信号；所述输入模块分别和待测试链路、内部链路、逻辑运算模块连接，当输入模块在内部链路中捕捉到检测信号后反馈至逻辑运算模块，逻辑运算模块开始记录周期数，当输入模块在待测试链路中捕捉到检测信号后反馈至逻辑运算模块，逻辑运算模块停止计数；逻辑运算模块得到两个链路中检测信号抵达的周期差后，将周期差乘以当前周期时间得到链路延时；提高精准性和信号抗干扰程度。
Description
技术领域
本发明涉及一种链路延时测试系统及方法，属于数字电路与信号处理技术领域。
背景技术
随着信号传输系统的应用日益广泛，通讯、医疗等诸多领域对信号传输的延时要求越发严格，对信号传输系统进行延时测试的需要也日益增长；当前不论是对脉冲信号叠加宽度的检测，还是截取时间戳求差的方法，或是较大误差无法达到较高的测试精度，或是具有较大限制，无法科学有效的分析延时数据；因此现有对信号传输系统进行延时检测的技术领域仍有较大空缺。
发明内容
本发明的目的在于提供一种链路延时测试系统及方法，提高链路延时测试的精准性，提高测试过程中的信号抗干扰程度。
为实现以上目的，本发明是采用下述技术方案实现的：
第一方面，本发明提供了一种链路延时测试系统，包括信号输出模块、输入模块、逻辑运算模块和内部链路；
所述信号输出模块用于生成两个相同的测试信号并分别输入到待测试链路和内部链路中，所述周期信号中包含一个检测信号，所述测试信号是周期信号；
所述输入模块分别和待测试链路、内部链路、逻辑运算模块连接，当输入模块在内部链路中捕捉到检测信号后反馈至逻辑运算模块，逻辑运算模块开始记录周期数，当输入模块在待测试链路中捕捉到检测信号后反馈至逻辑运算模块，逻辑运算模块停止计数；
逻辑运算模块得到两个链路中检测信号抵达的周期差后，将周期差乘以当前周期时间得到链路延时。
结合第一方面，进一步的，所述信号输出模块能够在得到链路延时后调整测试信号输出的时间差，从而提高测试精度。
结合第一方面，进一步的，所述信号输出模块能够在得到链路延时后缩短测试信号的周期时间，从而提高测试精度。
结合第一方面，进一步的，所述输入模块以起始相位为基准识别测试信号的周期，从而完成测试信号的捕捉。
结合第一方面，进一步的，还包括显示模块，显示模块和逻辑运算模块连接，用于显示链路延时。
结合第一方面，进一步的，当输入模块直到逻辑运算模块中的计数器达到极限仍未捕捉到待测试链路中的检测信号，则链路延时大于当前量程，此时逻辑运算模块发出相应指令使信号输出模块增加测试信号的周期时间且降低其频率，重新开始测试。
结合第一方面，进一步的，当输入模块同时捕捉到待测试链路和内部链路中的检测信号，则当前测试精度无法准确测试，此时逻辑运算模块发出相应指令使信号输出模块减少测试信号的周期时间且提高其频率，重新开始测试。
第二方面，本发明还提供了一种基于第一方面任一项所述系统的链路延时测试方法，包括：
信号输出模块生成两个包含检测信号的测试信号并将其分别输入到待测试链路和内部链路中，所述测试信号是周期信号；
当输入模块在内部链路中捕捉到检测信号，逻辑运算模块开始记录周期数，当输入模块在待测试链路中捕捉到检测信号，逻辑运算模块停止计数，得到两个链路中检测信号抵达的周期差；
将所述周期差乘以当前周期时间得到链路延时。
与现有技术相比，本发明所达到的有益效果是：
本发明提供的一种链路延时测试系统及方法，将检测信号调制到测试信号中，而测试信号是周期信号，输入模块只需严格按照周期捕捉测试信号中的检测信号，逻辑运算模块仅根据两个链路中检测信号抵达的周期差进行运算得到链路延时，系统可允许的信号干扰程度较高，且支持功能扩充进行校验；而且通过内部链路与待测试链路经过完全相同的信号反馈过程，以消除测试系统电路及内部信号传输造成的延时误差；在逻辑运算模块计算过程中两链路在测试系统本身信号发生及传输过程中产生的延时属于两链路的公共部分，将在运算过程中被消除，进一步降低设备对链路延时测试结果的影响，保证测试结果的精准性。
附图说明
图1是本发明实施例提供的一种链路延时测试系统的示意图；
图2是本发明实施例提供的一种链路延时测试系统的运行流程图。
具体实施方式
下面结合附图对本发明作进一步描述，以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。
实施例1
如图1所示，本发明实施例提供的一种链路延时测试系统，包括信号输出模块、输入模块、逻辑运算模块、显示模块和内部链路。
信号输出模块包括周期信号发生器、检测信号发生器，受逻辑运算模块控制，且包括两个输出通道分别用以向内部链路和待测试链路发送信号。
信号输出模块将检测信号发生器产生的检测信号调制到周期信号发生器产生的周期信号中，得到测试信号。
输入模块是一种信号检测装置，能够将信号抵达的信息反馈至逻辑运算模块连接，判定信号时以起始相位为基准向下校准，凡是不足一个周期的信号长度均以零周期计算，输入模块包括两个检测通道用以同时监测内部链路和待测试链路中的信号。
输入模块分别和待测试链路、内部链路、逻辑运算模块连接，当输入模块在内部链路中捕捉到检测信号后反馈至逻辑运算模块，逻辑运算模块开始记录周期数，当输入模块在待测试链路中捕捉到检测信号后反馈至逻辑运算模块，逻辑运算模块停止计数。
当输入模块直到逻辑运算模块中的计数器达到极限仍未捕捉到待测试链路中的检测信号，则链路延时大于当前量程，此时逻辑运算模块发出相应指令使信号输出模块增加测试信号的周期时间且降低其频率，重新开始测试。
当输入模块同时捕捉到待测试链路和内部链路中的检测信号，则当前测试精度无法准确测试，此时逻辑运算模块发出相应指令使信号输出模块减少测试信号的周期时间且提高其频率，重新开始测试。
逻辑运算模块包括指令控制器用以调节时钟频率、开关信号输出模块、控制显示模块，包括可变频时钟用以更改测试精度，包括计数器用以统计周期数，包括存储器用以存储链路延时、当前延时、补偿延时等数据信息，可支持读写。
逻辑运算模块得到两个链路中检测信号抵达的周期差后，将周期差乘以当前周期时间得到链路延时。
显示模块和逻辑运算模块连接，受逻辑运算模块控制，可直观的显示逻辑运算模块计算得到的链路延时等数据信息。
内部链路是用于承载信号的通路，用以校准并消除内部信号发生传输等过程产生的系统延时。
本发明实施例提供的一种链路延时测试系统，还能够调节测试精度，测试精度通过以下方法进行调节：
（1）降低测试精度：降低测试信号的频率。
（2）提升测试精度：
a、将已测得的链路延时通过信号输出模块补偿给待测试链路；
b、增加测试信号的频率；
c、测试增加测试信号的频率后的测试精度；
d、若测得测试精度为0，还原测试信号的频率，补偿周期数减一，重复步骤a至c；若测得测试精度不为0，当前补偿周期数等于先前补偿周期数与精度增加倍率相乘再加上当前测得的延时周期数。
如图2所示，本发明实施例提供的一种链路延时测试系统的运行流程包括：信号输出模块输出一定周期的测试信号，比如方波，由输入模块接收到后证明链路通畅系统运行正常，可进入链路延时测试环节；信号输出模块输出可被输入模块检测到的特殊的检测信号，比如连续高电平信号到待测试链路，依据校准数据以及补偿周期数延迟输出至内部链路；输入模块检测到内部链路的检测信号后逻辑运算模块开始记录周期数，直至待测试链路中的检测信号被检测到为止；得到两个链路中检测信号抵达的周期差后，将周期差乘以当前周期时间得到链路延时。
实施例2
本发明实施例提供的一种链路延时测试方法，包括：
信号输出模块生成两个包含检测信号的测试信号并将其分别输入到待测试链路和内部链路中，所述测试信号是周期信号；
当输入模块在内部链路中捕捉到检测信号，逻辑运算模块开始记录周期数，当输入模块在待测试链路中捕捉到检测信号，逻辑运算模块停止计数，得到两个链路中检测信号抵达的周期差；
将所述周期差乘以当前周期时间得到链路延时。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质（包括但不限于磁盘存储器、CD-ROM、光学存储器等）上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备（系统）、和计算机程序产品的流程图和／或方框图来描述的。应理解可由计算机程序指令实现流程图和／或方框图中的每一流程和／或方框、以及流程图和／或方框图中的流程和／或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的步骤。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。
Claims (8)
1.一种链路延时测试系统，其特征在于，包括信号输出模块、输入模块、逻辑运算模块和内部链路；
所述信号输出模块用于生成两个相同的测试信号并分别输入到待测试链路和内部链路中，所述周期信号中包含一个检测信号，所述测试信号是周期信号；
所述输入模块分别和待测试链路、内部链路、逻辑运算模块连接，当输入模块在内部链路中捕捉到检测信号后反馈至逻辑运算模块，逻辑运算模块开始记录周期数，当输入模块在待测试链路中捕捉到检测信号后反馈至逻辑运算模块，逻辑运算模块停止计数；
逻辑运算模块得到两个链路中检测信号抵达的周期差后，将周期差乘以当前周期时间得到链路延时。
2.根据权利要求1所述的一种链路延时测试系统，其特征在于，所述信号输出模块能够在得到链路延时后调整测试信号输出的时间差，从而提高测试精度。
3.根据权利要求1所述的一种链路延时测试系统，其特征在于，所述信号输出模块能够在得到链路延时后缩短测试信号的周期时间，从而提高测试精度。
4.根据权利要求1所述的一种链路延时测试系统，其特征在于，所述输入模块以起始相位为基准识别测试信号的周期，从而完成测试信号的捕捉。
5.根据权利要求1所述的一种链路延时测试系统，其特征在于，还包括显示模块，显示模块和逻辑运算模块连接，用于显示链路延时。
6.根据权利要求1所述的一种链路延时测试系统，其特征在于，当输入模块直到逻辑运算模块中的计数器达到极限仍未捕捉到待测试链路中的检测信号，则链路延时大于当前量程，此时逻辑运算模块发出相应指令使信号输出模块增加测试信号的周期时间且降低其频率，重新开始测试。
7.根据权利要求1所述的一种链路延时测试系统，其特征在于，当输入模块同时捕捉到待测试链路和内部链路中的检测信号，则当前测试精度无法准确测试，此时逻辑运算模块发出相应指令使信号输出模块减少测试信号的周期时间且提高其频率，重新开始测试。
8.一种基于权利要求1-7任一项所述系统的链路延时测试方法，其特征在于，包括：
信号输出模块生成两个包含检测信号的测试信号并将其分别输入到待测试链路和内部链路中，所述测试信号是周期信号；
当输入模块在内部链路中捕捉到检测信号，逻辑运算模块开始记录周期数，当输入模块在待测试链路中捕捉到检测信号，逻辑运算模块停止计数，得到两个链路中检测信号抵达的周期差；
将所述周期差乘以当前周期时间得到链路延时。
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