JP2685666B2 - デジタル論理回路の動的な検査方法 - Google Patents
デジタル論理回路の動的な検査方法Info
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- JP2685666B2 JP2685666B2 JP3193816A JP19381691A JP2685666B2 JP 2685666 B2 JP2685666 B2 JP 2685666B2 JP 3193816 A JP3193816 A JP 3193816A JP 19381691 A JP19381691 A JP 19381691A JP 2685666 B2 JP2685666 B2 JP 2685666B2
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、デジタル論理回路に所
定の時間間隔でサイクリックに発生する出力信号を供給
し、全てのサイクルで、その入力に対して論理回路の出
力側で論理回路の正常な機能に相応する出力量（目標
値）の識別が行われる、デジタル論理回路の動的な検査
方法に関する。
定の時間間隔でサイクリックに発生する出力信号を供給
し、全てのサイクルで、その入力に対して論理回路の出
力側で論理回路の正常な機能に相応する出力量（目標
値）の識別が行われる、デジタル論理回路の動的な検査
方法に関する。
【０００２】
【従来の技術】“論理回路の動的な検査”という概念と
は２つの事柄を表わすものと理解されるべきである。す
なわち一つは、デジタル論理回路の開発段階で、論理シ
ミュレータを用いて回路の特性を検査し、さらにリアル
タイムの条件下で、目標特性と一致しているかどうかを
検査するということであり、もう一つは、（例えば集積
回路の）製造時に、各製品（パターン）を、その特性
が、誤りのない回路と一致しているかどうかを検査する
ことによって自動検査装置により検査することである。
この場合もリアルタイムで検査を行うことが望ましい。
は２つの事柄を表わすものと理解されるべきである。す
なわち一つは、デジタル論理回路の開発段階で、論理シ
ミュレータを用いて回路の特性を検査し、さらにリアル
タイムの条件下で、目標特性と一致しているかどうかを
検査するということであり、もう一つは、（例えば集積
回路の）製造時に、各製品（パターン）を、その特性
が、誤りのない回路と一致しているかどうかを検査する
ことによって自動検査装置により検査することである。
この場合もリアルタイムで検査を行うことが望ましい。
【０００３】上記２つの場合では、ビットパターンが回
路へ印加され、出力の応答が監視される。
路へ印加され、出力の応答が監視される。
【０００４】ビットパターンの印加は、設定された時間
的順序でステップごとに行われる。この時間的順序は回
路の動作周波数に相応しなければならない。
的順序でステップごとに行われる。この時間的順序は回
路の動作周波数に相応しなければならない。
【０００５】回路の検査は、次のようにして行われる。
すなわち各検査ステップごとに設定されたストローブ時
点で、出力側において測定された状態が、推定目標値と
比較されることによって行われる。
すなわち各検査ステップごとに設定されたストローブ時
点で、出力側において測定された状態が、推定目標値と
比較されることによって行われる。
【０００６】この検査ステップが非常に短い場合には、
（これは動作周波数が高い場合に相応する）次のような
問題が生じる。すなわち入力変化に対する出力の応答
が、もはや検査ステップ内において生じるのではなく遅
れて生じてしまうという問題である。このため入力ビッ
トパターンと出力ビットパターンとの一義的な対応関係
がもはや得られなくなる。
（これは動作周波数が高い場合に相応する）次のような
問題が生じる。すなわち入力変化に対する出力の応答
が、もはや検査ステップ内において生じるのではなく遅
れて生じてしまうという問題である。このため入力ビッ
トパターンと出力ビットパターンとの一義的な対応関係
がもはや得られなくなる。
【０００７】製造時においては、さらに付加的に次のよ
うな問題が生じる。すなわち出力信号を被検査体から自
動検査装置の受信部へ伝送し、さらにそこで処理しなけ
ればならないという問題である。そのため既に述べたよ
うに、入力ビットパターンと出力ビットパターンの一義
的な対応付けがさらに困難になる。この場合は現行の技
術では、ＧＨｚ−領域までの入力信号を論理回路に供給
できるようなパターン生成装置が使用され得ることを考
慮すべきである。しかし受信側では約１００ＭＨｚまで
の信号の処理でも極めて困難である。
うな問題が生じる。すなわち出力信号を被検査体から自
動検査装置の受信部へ伝送し、さらにそこで処理しなけ
ればならないという問題である。そのため既に述べたよ
うに、入力ビットパターンと出力ビットパターンの一義
的な対応付けがさらに困難になる。この場合は現行の技
術では、ＧＨｚ−領域までの入力信号を論理回路に供給
できるようなパターン生成装置が使用され得ることを考
慮すべきである。しかし受信側では約１００ＭＨｚまで
の信号の処理でも極めて困難である。
【０００８】ストローブ時点をずらすことは、非常に問
題がある。なぜなら動作パラメータに依存して、遅延時
間が大きく変動（（ワーストケース／ベストケース）＞
６）したり、あるいは評価すべき出力相互間に不均等な
遅延が生じるからである。
題がある。なぜなら動作パラメータに依存して、遅延時
間が大きく変動（（ワーストケース／ベストケース）＞
６）したり、あるいは評価すべき出力相互間に不均等な
遅延が生じるからである。
【０００９】これまでに論理回路の開発において、当該
の問題は次のようにして解決されていた。すなわち回路
開発者が、論理シミュレータによる出力をパルス線図と
して観察し、視覚にたよって推定（目標）値と比較する
ことによって解決されていた。
の問題は次のようにして解決されていた。すなわち回路
開発者が、論理シミュレータによる出力をパルス線図と
して観察し、視覚にたよって推定（目標）値と比較する
ことによって解決されていた。
【００１０】前述したように、入力と出力との間に大幅
な時間的遅延が生じるという問題が発生した場合は、開
発者がこの遅延を主観的に補正するか、あるいは開発者
が出力信号中のパルスの正しい順序に注意するしかなか
った。
な時間的遅延が生じるという問題が発生した場合は、開
発者がこの遅延を主観的に補正するか、あるいは開発者
が出力信号中のパルスの正しい順序に注意するしかなか
った。
【００１１】論理回路の開発中はこの様な検査を何度も
行われねばならなかったので、詳細な機能検査を一回だ
け行なった後で、検出した結果を計算機中に記憶し、さ
らに計算機によって引き続き検査を自動的に行うことが
できるようにする手段が望まれていた。
行われねばならなかったので、詳細な機能検査を一回だ
け行なった後で、検出した結果を計算機中に記憶し、さ
らに計算機によって引き続き検査を自動的に行うことが
できるようにする手段が望まれていた。
【００１２】
【発明が解決しようとする課題】本発明の課題は、デジ
タル論理回路の開発と製造の際に、入力ビットパターン
と出力ビットパターンの一義的な対応関係を保証するこ
とのできる方法を提供することである。
タル論理回路の開発と製造の際に、入力ビットパターン
と出力ビットパターンの一義的な対応関係を保証するこ
とのできる方法を提供することである。
【００１３】
【課題を解決するための手段】本発明によれば上記課題
は、２またはそれ以上の所定の数の検査サイクルの後
に、入力信号にて変化を生ぜしめないような特性を有す
る空（非作用）サイクルを挿入するようにして解決され
る。
は、２またはそれ以上の所定の数の検査サイクルの後
に、入力信号にて変化を生ぜしめないような特性を有す
る空（非作用）サイクルを挿入するようにして解決され
る。
【００１４】本発明の有利な実施例は請求項２に特定さ
れる。
れる。
【００１５】
【実施例】次に本発明の実施例を図面に基づき詳細に説
明する。
明する。
【００１６】図１には、回路の応答性を検査するため
に、検査すべき論理回路の入力側に検査信号として印加
されるビットパターン（以下オリジナル（元の）ビット
パターンと称する）が示されている。デジタル論理回路
を検査するためには、所定の時間間隔でサイクリックに
発生するデジタル信号が供給される。この所定の間隔
は、図１の全ての行に対して（例えば図１では９サイク
ルに対して）示されている。図１には、開発すべき論理
回路又は検査すべき論理回路の回路特性が概略的に示さ
れている。１番目の行には、ＲＺが示されている。この
ＲＺは、周知には「ｒｅｔｕｒｎ ｔｏ ｚｅｒｏ」を
表わす。２番目の行には、ＲＴＯが示されている。この
ＲＴＯは、周知には「ｒｅｔｕｒｎ ｔｏ ｏｎｅ」を
意味する。３番目の行には、ＮＲＺが示されている。こ
のＮＲＺは、「ｎｏｔ ｒｅｔｕｒｎｔｏ ｚｅｒｏ」
を表わす。最後に４番目の行には、「出力」を意味する
特性ＯＵＴが示されている。論理回路は、公知のように
４つの出力を有している。
に、検査すべき論理回路の入力側に検査信号として印加
されるビットパターン（以下オリジナル（元の）ビット
パターンと称する）が示されている。デジタル論理回路
を検査するためには、所定の時間間隔でサイクリックに
発生するデジタル信号が供給される。この所定の間隔
は、図１の全ての行に対して（例えば図１では９サイク
ルに対して）示されている。図１には、開発すべき論理
回路又は検査すべき論理回路の回路特性が概略的に示さ
れている。１番目の行には、ＲＺが示されている。この
ＲＺは、周知には「ｒｅｔｕｒｎ ｔｏ ｚｅｒｏ」を
表わす。２番目の行には、ＲＴＯが示されている。この
ＲＴＯは、周知には「ｒｅｔｕｒｎ ｔｏ ｏｎｅ」を
意味する。３番目の行には、ＮＲＺが示されている。こ
のＮＲＺは、「ｎｏｔ ｒｅｔｕｒｎｔｏ ｚｅｒｏ」
を表わす。最後に４番目の行には、「出力」を意味する
特性ＯＵＴが示されている。論理回路は、公知のように
４つの出力を有している。
【００１７】後続の図でも同じ作用をするものに対して
は同じ参照記号が用いられている。図２では空サイクル
Ｌが正しい位置に挿入されているのが見てとれる。既に
述べたように、図２では空サイクルＬが挿入されて“拡
張された”ビットパターンが生ぜしめられている。この
場合の本実施例では検査に関与させるために区分分けさ
れた検査サイクルの数ｎとしてｎ＝４が選択されてい
る。
は同じ参照記号が用いられている。図２では空サイクル
Ｌが正しい位置に挿入されているのが見てとれる。既に
述べたように、図２では空サイクルＬが挿入されて“拡
張された”ビットパターンが生ぜしめられている。この
場合の本実施例では検査に関与させるために区分分けさ
れた検査サイクルの数ｎとしてｎ＝４が選択されてい
る。
【００１８】図３には、実行の数が示されている。ここ
ではＲＺ−信号に対する例のみが、行１，２，３，４に
示されている。４つの、すなわち検査パターンのｎ個の
シーケンスによって１回のストローブ、すなわち評価が
各サイクルの後で可能となる。
ではＲＺ−信号に対する例のみが、行１，２，３，４に
示されている。４つの、すなわち検査パターンのｎ個の
シーケンスによって１回のストローブ、すなわち評価が
各サイクルの後で可能となる。
【００１９】図１の例では、出力（ＯＵＴ）が、約３サ
イクルの経過後で初めて入力の変化に応答している。
イクルの経過後で初めて入力の変化に応答している。
【００２０】入力ビットパターンへ空サイクルＬを挿入
することにより、回路は応答（立上り振動）するのに十
分な時間を与えられる。出力はこれらの空サイクルＬの
終了時においてだけ評価される。その後ビットパターン
は再び通常の反復レートで、設定されたサイクルの数だ
け実行される（図１および図２参照）。空サイクルＬに
おいてはＲＺ−信号はゼロにセットされ、ＲＴＯ−信号
は１にセットされる。さらにＮＲＺ−信号では、最後の
“真の”サイクルの状態が引き継がれる。このようにシ
ミュレーションが行なわれた後で、最後に挿入された空
サイクル（上に向いた矢印）を除き全ての出力がＸにセ
ットされる（マスキング）。
することにより、回路は応答（立上り振動）するのに十
分な時間を与えられる。出力はこれらの空サイクルＬの
終了時においてだけ評価される。その後ビットパターン
は再び通常の反復レートで、設定されたサイクルの数だ
け実行される（図１および図２参照）。空サイクルＬに
おいてはＲＺ−信号はゼロにセットされ、ＲＴＯ−信号
は１にセットされる。さらにＮＲＺ−信号では、最後の
“真の”サイクルの状態が引き継がれる。このようにシ
ミュレーションが行なわれた後で、最後に挿入された空
サイクル（上に向いた矢印）を除き全ての出力がＸにセ
ットされる（マスキング）。
【００２１】Ｘにセットされた出力は評価されない。
【００２２】図示の実施例では、それぞれ４つ目のサイ
クルの後で出力の評価が１回行われるだけなので、ビッ
トパターン全体の後続の３つの実行においても出力が残
りのサイクル中でもストローブされるようにしなければ
ならない（図３参照）。回路の全ての経路を時間−クリ
テイカルにシミュレーションするために、どれくらいの
検査サイクルをリアルタイムで順次連続させて実行させ
なければならないかは、その構造に依存する。クロック
周波数が１つだけしか使用されていない場合は、検査に
は２つのサイクルで十分である。
クルの後で出力の評価が１回行われるだけなので、ビッ
トパターン全体の後続の３つの実行においても出力が残
りのサイクル中でもストローブされるようにしなければ
ならない（図３参照）。回路の全ての経路を時間−クリ
テイカルにシミュレーションするために、どれくらいの
検査サイクルをリアルタイムで順次連続させて実行させ
なければならないかは、その構造に依存する。クロック
周波数が１つだけしか使用されていない場合は、検査に
は２つのサイクルで十分である。
【００２３】４つの順次連続するサイクルを有する上記
の例では、回路中で行われるクロックの２分周及びそれ
によって動作する回路部分も同様にリアルタイムで検査
されるものである。なぜなら周波数が半分の場合、４つ
のクロックによって常に２つのクロックが生成され、こ
の２つのクロックも同様にリアルタイムの時間間隔を有
しているからである。
の例では、回路中で行われるクロックの２分周及びそれ
によって動作する回路部分も同様にリアルタイムで検査
されるものである。なぜなら周波数が半分の場合、４つ
のクロックによって常に２つのクロックが生成され、こ
の２つのクロックも同様にリアルタイムの時間間隔を有
しているからである。
【００２４】より高い分周の場合は、相応に多くの入力
クロックがリアルタイムで印加されなければならない。
クロックがリアルタイムで印加されなければならない。
【００２５】しかしながら分周比が非常に高い場合は、
同期回路を取扱う限り、時間的問題は生じないであろ
う。
同期回路を取扱う限り、時間的問題は生じないであろ
う。
【００２６】検査に関与させるために区分分けされた検
査サイクルの数ｎが増せばビットパターン全体の所要の
実行数も増え、それに伴ってシミュレーションの際のコ
ストも増える。
査サイクルの数ｎが増せばビットパターン全体の所要の
実行数も増え、それに伴ってシミュレーションの際のコ
ストも増える。
【００２７】ビットパターン拡張の経過と出力のマスキ
ングに対しては以下のことが考察される。
ングに対しては以下のことが考察される。
【００２８】すなわち元のビットパターンのサイクルの
数ｚが以下の規定に基づいて定められるなら、ビットパ
ターンの処理は非常に簡単となる。
数ｚが以下の規定に基づいて定められるなら、ビットパ
ターンの処理は非常に簡単となる。
【００２９】 ｚ＝（ｎ×ｍ）＋１ 又は ｚ＝素数。
【００３０】この場合前記ｚは、まだ空きサイクルＬの
挿入によって拡張されていない元のビットパターンのサ
イクルの数、ｎは検査に関与させるために区分分けされ
た検査サイクルの数、ｍは整数である。従って図２に示
された実施例に基づけば、 ｚ＝（ｎ×ｍ）＋１→（９＝４×２＋１） となる。前記検査サイクルの数ｎは、各検査への必要性
に応じて定められ、前記ｍは、（ｎ×ｍ）＋１の結果が
全ての所要検査サイクルの数よりも多くなるように選定
される。
挿入によって拡張されていない元のビットパターンのサ
イクルの数、ｎは検査に関与させるために区分分けされ
た検査サイクルの数、ｍは整数である。従って図２に示
された実施例に基づけば、 ｚ＝（ｎ×ｍ）＋１→（９＝４×２＋１） となる。前記検査サイクルの数ｎは、各検査への必要性
に応じて定められ、前記ｍは、（ｎ×ｍ）＋１の結果が
全ての所要検査サイクルの数よりも多くなるように選定
される。
【００３１】元のビットパターンはまずｎ個ずつに相互
に分けられる。
に分けられる。
【００３２】ｚに対する前記規定を守ることによって次
のことが達成される。すなわちビットパターン全体に亘
る所望の数の空サイクルの規則的な挿入により、ストロ
ーブすべきサイクルがｎ個の各区分毎に、異なる位置に
来ることが達成される。例えば図３の１段目では１→２
→３→４の検査サイクルの後に、第１の検査が検査サイ
クル５の前で行われ、５→６→７→８の検査サイクルの
後に、第２の検査が検査サイクル９の前で行われる。そ
して引き続き９→（２段目）１→２→３の検査サイクル
の後に、第３の検査が検査サイクル４の前で実施され、
４→５→６→７の検査サイクルの後に、第４の検査が検
査サイクル８の前で実施される。このようにして各検査
サイクルのそれぞれにおいて検査が行われるまで続けら
れる。これは適切な計算プログラムによって合理的に行
うことが可能である。
のことが達成される。すなわちビットパターン全体に亘
る所望の数の空サイクルの規則的な挿入により、ストロ
ーブすべきサイクルがｎ個の各区分毎に、異なる位置に
来ることが達成される。例えば図３の１段目では１→２
→３→４の検査サイクルの後に、第１の検査が検査サイ
クル５の前で行われ、５→６→７→８の検査サイクルの
後に、第２の検査が検査サイクル９の前で行われる。そ
して引き続き９→（２段目）１→２→３の検査サイクル
の後に、第３の検査が検査サイクル４の前で実施され、
４→５→６→７の検査サイクルの後に、第４の検査が検
査サイクル８の前で実施される。このようにして各検査
サイクルのそれぞれにおいて検査が行われるまで続けら
れる。これは適切な計算プログラムによって合理的に行
うことが可能である。
【００３３】シミュレーションが行われた後には、再び
１つのプログラムによって結果が処理され、出力が全て
のサイクルにおいて１つの挿入された空サイクル群の最
後までマスキングされる。空サイクルはビットパターン
全体に亘って１つの固定的なパターンに分けられるの
で、このマスキングも非常に簡単に行うことができる。
１つのプログラムによって結果が処理され、出力が全て
のサイクルにおいて１つの挿入された空サイクル群の最
後までマスキングされる。空サイクルはビットパターン
全体に亘って１つの固定的なパターンに分けられるの
で、このマスキングも非常に簡単に行うことができる。
【００３４】この方法は、回路のシミュレーシヨンに対
しても、製造プロセス中の検査に対しても用いることが
できるものである。
しても、製造プロセス中の検査に対しても用いることが
できるものである。
【００３５】
【発明の効果】本発明によれば、デジタル論理回路の開
発や製造の際に入力ビットパターンと出力ビットパター
ンの一義的な対応付けが保証される。
発や製造の際に入力ビットパターンと出力ビットパター
ンの一義的な対応付けが保証される。
【図１】空きサイクルのまだ挿入されていない元のビッ
トパターンを表わした図である。
トパターンを表わした図である。
【図２】空サイクルの挿入によって拡張された、ｎ＝４
の検査サイクルであるビットパターンを示した図であ
る。
の検査サイクルであるビットパターンを示した図であ
る。
【図３】ｎ＝４個の検査パターンシーケンスによってス
トローブ及び評価が各サイクルの後で可能となっている
ＲＺ信号を示した図である。
トローブ及び評価が各サイクルの後で可能となっている
ＲＺ信号を示した図である。
Ｚ 元のビットパターンの数 ｎ 検査サイクルの数 ｍ 整数 ＲＺ 入力信号 ＲＴＯ 入力信号 ＮＲＺ 入力信号 ＯＵＴ 出力
Claims (2)
- 【請求項１】 デジタル論理回路に所定の時間間隔でサ
イクリック（１〜９）に発生する出力信号を供給し、全
てのサイクル（１〜９）で、その入力（ＲＺ，ＲＴＯ，
ＮＲＺ）に対して論理回路の出力側で論理回路の正常な
機能に相応する出力量（目標値）の識別が行われる、デ
ジタル論理回路の動的な検査方法において、 ２またはそれ以上の所定の数の検査サイクルｎの後に、
入力信号（ＲＺ，ＲＴＯ，ＮＲＺ）にて変化を生ぜしめ
ないような特性を有する空（非作用）サイクル（Ｌ）を
挿入することを特徴とするデジタル論理回路の動的な検
査方法。 - 【請求項２】 空きサイクルによってまだ拡張されてい
ない元のビットパターンのサイクルの数ｚは、素数か、
又は次式、 ｚ＝（ｎ×ｍ）＋１ によって得られ、前記ｚは元のビットパターンのサイク
ルの数であり、前記ｎは、拡張された元のビットパター
ンにおいて検査に関与させるために区分分けされた検査
サイクルの数であり、前記ｍは整数である、請求項１記
載のデジタル論理回路の動的な検査方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4024736.8 | 1990-08-03 | ||
| DE4024736 | 1990-08-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05142303A JPH05142303A (ja) | 1993-06-08 |
| JP2685666B2 true JP2685666B2 (ja) | 1997-12-03 |
Family
ID=6411623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3193816A Expired - Lifetime JP2685666B2 (ja) | 1990-08-03 | 1991-08-02 | デジタル論理回路の動的な検査方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5550845A (ja) |
| EP (1) | EP0469381B1 (ja) |
| JP (1) | JP2685666B2 (ja) |
| AT (1) | ATE143739T1 (ja) |
| DE (1) | DE59108241D1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3591657B2 (ja) * | 1993-10-13 | 2004-11-24 | 株式会社アドバンテスト | 半導体ｉｃ試験装置 |
| US5794062A (en) * | 1995-04-17 | 1998-08-11 | Ricoh Company Ltd. | System and method for dynamically reconfigurable computing using a processing unit having changeable internal hardware organization |
| US6783684B2 (en) * | 2001-09-20 | 2004-08-31 | Paul A. Teel, Jr. | Water softening apparatus and associated method for sensing depletion of salt in a brine tank |
| US7389212B2 (en) * | 2004-09-22 | 2008-06-17 | Ford Motor Company | System and method of interactive design of a product |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6273171A (ja) * | 1985-09-27 | 1987-04-03 | Hitachi Ltd | 論理波形生成回路 |
| US4791357A (en) * | 1987-02-27 | 1988-12-13 | Hyduke Stanley M | Electronic Circuit board testing system and method |
| EP0360999A3 (de) * | 1988-09-29 | 1991-09-11 | Siemens Aktiengesellschaft | Verfahren zur Erzeugung von Prüf-Bitmustern |
| US4942576A (en) * | 1988-10-24 | 1990-07-17 | Micron Technology, Inc. | Badbit counter for memory testing |
| JPH02118474A (ja) * | 1988-10-28 | 1990-05-02 | Fujitsu Ltd | 伝播遅延時間の試験装置 |
-
1991
- 1991-06-10 US US07/712,468 patent/US5550845A/en not_active Expired - Fee Related
- 1991-07-16 DE DE59108241T patent/DE59108241D1/de not_active Expired - Fee Related
- 1991-07-16 EP EP91111879A patent/EP0469381B1/de not_active Expired - Lifetime
- 1991-07-16 AT AT91111879T patent/ATE143739T1/de not_active IP Right Cessation
- 1991-08-02 JP JP3193816A patent/JP2685666B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5550845A (en) | 1996-08-27 |
| ATE143739T1 (de) | 1996-10-15 |
| EP0469381A3 (en) | 1994-06-15 |
| JPH05142303A (ja) | 1993-06-08 |
| EP0469381B1 (de) | 1996-10-02 |
| DE59108241D1 (de) | 1996-11-07 |
| EP0469381A2 (de) | 1992-02-05 |
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