JP3591657B2 - 半導体ｉｃ試験装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
この発明は半導体ＩＣ素子に試験パターンを印加し、またそのＩＣ素子の出力と期待値とを比較してＩＣ素子を試験する試験装置に関し、特に、その試験サイクルの倍の速度で試験を可能とする構成に係わる。
【０００２】
【従来の技術】
図４に従来の半導体ＩＣ素子試験装置を示す。パターン発生器１１のタイミング部１２、パターン部１３からそれぞれ、試験サイクルごとにタイミングデータＴＳ、パターンデータＰＡＴがそれぞれ読出される。タイミングデータＴＳは例えば１０ビットで構成され、レート発生器１４と、タイミングメモリ１５１ 〜１５６ とに供給され、レート発生器１４からその入力されたタイミングデータＴＳに応じた周期（周波数）の基準タイミング信号が発生され、ゲート１６１ 〜１６６ を通じて遅延回路１７１ 〜１７６ へ供給される。またタイミングメモリ１５１ 〜１５６ はそれぞれタイミングデータＴＳをアドレスとして遅延データが読出され、これらタイミングメモリ１５１ 〜１５６ から読出された遅延データはそれぞれ遅延回路１７１ 〜１７６ に設定され、それぞれ遅延回路１７１ 〜１７６ の遅延量、つまり試験サイクル内のタイミングが決定される。
【０００３】
これら遅延回路１７１ 〜１７６ でそれぞれ遅延された基準タイミング信号は第１〜第６クロックとされる。その第１クロックはアンド回路１８１ ，１８２ へ供給され、第２クロックはアンド回路１８３ ，１８４ へ供給され、第３クロックはアンド回路１８５ 〜１８７ へ供給され、第４クロックはアンド回路１８８ へ供給される。
【０００４】
読出されたパターンデータＰＡＴをアドレスとして波形メモリ１９が読出される。波形メモリ１９は各試験サイクルごとにこの周期が８分割され、これらの第１乃至第８区間（これらを０，１，Ｎ，Ｐ，Ｌ，Ｈ，Ｚ，Ｘと表示する）にそれぞれデータの読出しが行われる。この第１乃至第８区間の指定はパターンデータＰＡＴの３ビットＡ，Ｂ，Ｃにより行われる。各読出しごとに、ドライバ高レベル駆動第１データＴ１Ｓと、ドライバ低レベル駆動第１データＴ１Ｒと、ドライバ高レベル駆動第２データＴ２Ｓと、ドライバ低レベル駆動第２データＴ２Ｒと、ドライバ高レベル駆動第３データＴ３Ｓと、ドライバ低レベル駆動第３データＴ３Ｒと、ドライバイネーブルデータＴ３Ｌと、ドライバディスイネーブルデータＴ４Ｔと、高レベル期待値データＥＸＨと、低レベル期待値データＥＸＬとが読出される。
【０００５】
波形メモリ１９の記憶内容は発生波形がノンリターン波形ＮＲＺ、その反転波形／ＮＲＺ、リターン波形ＲＺ、その反転波形／ＲＺ、排他的論理和波形ＸＯＲ、その反転波形／ＸＯＲなどにより異なり、その記憶内容に応じた種類の波形が形成される。
アンド回路１８１ ，１８３ ，１８５ の各出力はオア回路２１を通じて第１フリップフロップ２２のセット端子Ｓへ供給され、アンド回路１８２ ，１８４ ，１８６ の各出力がオア回路２３を通じて第１フリップフロップ２２のリセット端子Ｒへ供給される。第１フリップフロップ２２の出力はドライバ２４を通じ、試験装置の一つのピン端子２５ｉ を通じて被試験ＩＣ素子２６の１つ端子ピンに接続される。アンド回路１８７ の出力が第２フリップフロップ２７のセット端子Ｓに供給され、アンド回路１８８ の出力が第２フリップフロップ２７のリセット端子Ｒに供給される。第２フリップフロップ２７の出力はドライバー２４のイネーブル制御端子へ供給される。
【０００６】
ピン端子２５ｉ は第１、第２コンパレータ２７，２８の反転入力端、非反転入力端に接続され、被試験ＩＣ素子２６の出力はそれぞれ高レベルしきい値ＶＨ 、低レベルしきい値ＶＬ と比較される。これら比較結果は遅延回路１７５ ，１７６ からの各クロックのストローブによりそれぞれ第１、第２コンパレータ２７，２８の比較結果がサンプリング保持されて出力される。第１、第２コンパレータ２７，２８の各出力は波形メモリ１９よりの高レベル期待値データＥＸＨ、低レベル期待値データＥＸＬとの論理積がそれぞれアンド回路３１，３２でとられ、また第１、第２コンパレータ２７，２８の出力はオア回路３３へ供給され、そのオア回路３３の出力と、高レベル期待値データＥＸＨ、低レベル期待値データＥＸＬとの論理積がアンド回路３４でとられる。アンド回路３１，３２，３４の各出力はオア回路３５へ供給される。
【０００７】
被試験ＩＣ素子２６に試験信号をＲＺ波形として供給する場合は波形メモリ１９内に例えば図４に示すように、各データが設定入力される。パターン発生器１１からのパターンデータの３ビット（ＰＡＴＡ、ＰＡＴＢ、ＰＡＴＣ）をアドレスとして波形メモリ１９を読出すが、波形のデータの決定は主に最下位ビットのＰＡＴＡで決め、波形データが論理“１”でＰＡＴＡを“１”とし、論理“０”でＰＡＴＡを“０”としている。入出力ピンに対する入出力の切替えをパターンデータ中の最上位ビットＰＡＴＣで行い、出力ピンとする場合（比較サイクル）はＰＡＴＣを“１”とし、通常は“０”とする。また比較サイクルで、ＰＡＴＡとＰＡＴＢとの２ビットで期待値を決め、ＰＡＴＡ“０”、ＰＡＴＢ“０”で低レベルＬを、ＰＡＴＡ“１”、ＰＡＴＢ“０”で高レベルＨを、ＰＡＴＡ“０”、ＰＡＴＢ“１”で高インピーダンス出力“Ｚ”を、ＰＡＴＡ“１”、ＰＡＴＢ“１”で比較結果無視Ｘをそれぞれ表わす。
【０００８】
図４で示した波形メモリ１９の記憶内容ではパターンデータのＰＡＴＡが図５Ａに示すように“１”、“０”であると、“１”でアドレス“１”の内容が読出され、“０”でアドレス“０”の内容が読出され、何れの場合も波形メモリ１９から読出されたドライバイネーブルデータＴ３Ｌは“１”であって、第２フリップフロップ２７が、遅延回路１７３ からのクロックのタイミングで予めセットされ、ドライバ２４はイネーブル状態にされ、ＰＡＴＡが“１”ではドライバ高レベル駆動第１データＴ１Ｓ“１”が読出され、遅延回路１７１ からクロック（例えば図５Ｂ）により第１フリップフロップ２２がセットされ、またドライバ低レベル駆動第２データＴ２Ｒ“１”が読出され、遅延回路１７３ からクロック（例えば図５Ｃ）により第１フリップフロップ２２がリセットされ、図５Ｄに示すＲＺ波形出力でドライバ２４が駆動され、これが被試験ＩＣ素子２６の１つの端子ピンに印加される。ＰＡＴＡが“０”では読出されるデータＴ１Ｓ、Ｔ２Ｒは何れも“０”であって、図５Ｄに示すようにドライバ２４に対する駆動は低レベルのままである。
【０００９】
被試験ＩＣ素子２６のＩ／Ｏピンが出力として用いられる場合は、第２フリップフロップ２７はリセット状態とされ、ドライバ２４はディスイネーブル状態とされ、出力インピーダンスが無限大の状態となる。この状態で被試験ＩＣ素子２６から出力された出力はピン端子２５i に印加され、コンパレータ２７，２８で高レベルしきい値ＶH 、低レベルしきい値ＶL とそれぞれ比較される。ＶH ，ＶL は図５Ｅに示すように選定され、入力ＶがＶH 以上でコンパレータ２７の出力が低レベル、コンパレータ２８の出力が高レベル、入力ＶがＶ H 以下、ＶL 以上でコンパレータ２７の出力が高レベル、コンパレータ２８の出力が高レベル、入力ＶがＶL 以下でコンパレータ２７の出力が高レベル、コンパレータ２８の出力が低レベルとなる。
【００１０】
コンパレータ２７，２８の比較結果は遅延回路１７５ ，１７６ からの同一タイミングのストローブによりサンプル保持され、波形メモリ１９から読出された高レベル期待値データＥＸＨ、低レベル期待値データＥＸＬとの論理積がアンド回路３１，３２でとられる。期待値が低レベルＬの場合は、低レベル期待値データＥＸＬが“１”とされ、期待値が高レベルＨの場合は高レベル期待値データＥＸＨが“１”とされ、期待値が高インピーダンス出力Ｚの場合はＥＸＬとＥＸＨが共に“１”とされ比較結果を無視する場合（Ｘ）ではＥＸＬ，ＥＸＨが共に“０”とされる。その結果、期待値が高レベルＨで入力（メモリ２６の出力）Ｖがしきい値ＶＨ 以下でアンド回路３１の出力が高レベルとなって不良を出力し、期待値が低レベルＬで入力ＶがＶＬ 以上でアンド回路３２の出力が高レベルになって不良を出力し、期待値がＺで、高インピーダンス状態でなければアンド回路３４の出力が高レベルになって不良を出力し、全体の不良の数がオア回路３５から出力される。
【００１１】
以上のような試験パターン（信号）の被試験ＩＣ素子２６への印加、被試験ＩＣ素子２６の出力の良不良判定の構成が、試験装置のピン端子２５ｉ ごとに設けられ、これらピン端子２５ｉ を被試験ＩＣ素子２６の対応端子ピンに接続して試験を行う。
従来において試験装置がもつ最高試験速度よりも速い速度で試験をしたい場合は、図６に示すようにしていた。即ち図６において図４と対応する部分に同一符号を付けてあり、奇数番目のピン端子２５ｉ と、これと隣りの偶数番目のピン端子２５ｉ＋１ とを、その両オア回路２１の出力側、両オア回路２３の出力側、両アンド回路１８７ の出力側、両アンド回路１８８ の出力側、両コンパレータ２７，２８の入力側をそれぞれ互いに接続し、奇数ピン２５ｉ のみを被試験ＩＣ素子２６の端子ピンと接続する。ＩＣ素子２６に試験信号を印加する場合は奇数ピン端子２５ｉ と対応する各クロックやストローブを試験周期Ｔの前半で発生させ、偶数ピン端子２５ｉ＋１ と対応する各クロックやストローブを試験周期Ｔの後半で発生させ、１試験周期Ｔの前半と後半とで分けて試験を行い、最高試験速度の２倍の速度で試験することを可能とする。
【００１２】
【発明が解決しようとする課題】
図６に示した従来の倍速試験では、試験装置のピン端子２５ｉ の全数の１／２以下の端子ピンをもつＩＣ素子しか試験することができない。つまり倍速試験では、試験装置が本来もつ、試験可能ピン偶数の最大値の１／２しかピン端子を利用することができない。
【００１３】
この発明は装置が有するピン端子数を全て有効に利用し、しかも倍速の試験を可能とする半導体ＩＣ試験装置を提供することにある。
【００１４】
【課題を解決するための手段】
この発明によれば、第３、第４クロックとイネーブルデータ、ディスイネーブルデータとの各論理積の出力と、倍速モード信号との論理積がとられ、これら論理積出力により第１フリップフロップがセットリセットされ、倍速モード信号で第２フリップフロップがセットされ、かつ、第２フリップフロップのリセットが禁止され、第１、第２コンパレータが、試験サイクルの前半、後半の各ストローブでサンプリングされ、第１コンパレータの非反転サンプリング出力及び反転サンプリング出力と、高レベル期待値データ及び非高レベル期待値データとの各論理積がとられ、これら両論理積の論理和が倍速モード信号により第１コンパレータの非反転サンプリング出力と高レベル期待値データとの論理積の代りに試験結果として第１セレクタにより出力され、第２コンパレータの非反転サンプリング出力及び反転サンプリング出力と、低レベル期待値データ及び非低レベル期待値データとの各論理積がとられ、これら両論理積の論理和が、倍速モード信号により第２コンパレータの非反転サンプリング出力と低レベル期待値データとの論理積の代りに試験結果として第２セレクタより出力される。
【００１５】
【作用】
高速半導体、ＩＣ素子は一般にＩ／Ｏピンが用いられないことが多い。また高速半導体ＩＣ素子は一般にＥＣＬ（エミッタ結合論理回路）論理回路が多く、ＥＣＬ論理回路においてはしきい値ＶＨ とＶＬ とが等しく、高出力インピーダンスＺ状態を検出する必要がない。このため各ピン端子は出力専用又は入力専用として使用でき、出力専用の場合は、そのドライバをイネーブル、ディスイネーブルの制御をする必要がなく、常にイネーブル状態としておけばよい。このためドライバをイネーブル、ディスイネーブルに制御するタイミングクロックを、ドライバ駆動用のフリップフロップのセット、リセットにこの発明では利用する。また第１、第２コンパレータのしきい値を同一とし、その一方に対し試験サイクルの前半のストローブを行い、後半で他方に対してストローブを行う。
【００１６】
【実施例】
図１にこの発明の実施例を示し、図４と対応する部分に同一符号を付けてある。この発明では端子４１よりの倍速試験であることを示す倍速モード信号がアンド回路４２，４３に入力され、アンド回路４２，４３にはそれぞれアンド回路１８７ ，１８８ の各出力も入力され、アンド回路４２の出力とオア回路２１の出力とがオア回路４４を通じて第１フリップフロップ２２のセット端子Ｓへ供給され、アンド回路４３の出力とオア回路２３の出力とがオア回路４５を通じて第１フリップフロップ２２のリセット端子Ｒへ供給される。
【００１７】
また端子４１の倍速モード信号はアンド回路１８７ の出力と共にオア回路４６を通じて第２フリップフロップ２７のセット端子Ｓへ供給され、更に倍速モード信号は反転されてアンド回路４７へ供給され、そのアンド回路４７にアンド回路１８８ の出力が供給されアンド回路４７の出力は第２フリップフロップ２７のリセット端子Ｒへ供給される。
【００１８】
波形メモリ１９は各種類ごとに倍速用のものも設けられる。例えば倍速モード用のＲＺ波形に対する波形メモリ１９の記憶内容は例えば図１中の波形メモリ１９内に示すようにする。また遅延回路１７１ ，１７２ の各出力クロックを試験サイクルの前半で発生させ、遅延回路１７３ ，１７４ の各出力クロックを試験サイクルの後半で発生させる。パターンデータ中のビットＰＡＴＡとＰＡＴＢとを用い、試験サイクルの前半の波形（高レベル又は低レベル）をＰＡＴＡの“１”又は“０”で設定し、試験サイクルの後半の波形（高レベル又は低レベル）をＰＡＴＢの“１”又は“０”で設定する。
【００１９】
従って波形メモリ１９が図１に示した状態ではＰＡＴＡ，ＰＡＴＢが共に“０”であればアドレス０の内容が読出され、そのデータは全て“０”であり、第１フリップフロップ２２の出力は低レベルのままである。ＰＡＴＡが“１”、ＰＡＴＢが“０”の場合はアドレス１の内容が読出され、データＴＳ１とＴＲ２だけが共に“１”となり、遅延回路１７１ の出力クロックのタイミングＴ１でフリップフロップ２２がセットされ、遅延回路１７２ の出力クロックのタイミングＴ２でフリップフロップ２２がリセットされ、図２Ａに示すように試験サイクルの前半でＴ１ 〜Ｔ２ の間高レベルのＲＺ波形がフリップフロップ２２から出力される。
【００２０】
ＰＡＴＡが“０”、ＰＡＴＢが“１”の場合は、アドレスＮの内容が読出され、データＴ３ＬとＴ４Ｔのみが共に“１”となる。この時、倍速モードでアンド回路４２，４３は共に開とされているため、遅延回路１７３ の出力クロックのタイミングＴ３でフリップフロップ２２がセットされ、遅延回路１７４ の出力クロックのタイミングＴ４でフリップフロップ２２がリセットされ、図２Ａに示すように試験サイクルの後半でＴ３〜Ｔ４の間高レベルのＲＺ波形がフリップフロップ２２から出力される。
【００２１】
更にＰＡＴＡ，ＰＡＴＢが共に“１”の場合は、アドレスＰの内容が読出され、データＴＳ１，ＴＲ２，Ｔ３Ｌ，Ｔ４Ｔが共に“１”となり、図２Ａに示すようにタイミングＴ１〜Ｔ２とタイミングＴ３〜Ｔ４の各間高レベルがフリップフロップ２２から出力される。このようにＰＡＴＡとＰＡＴＢの“１”，“０”を選定することにより、試験サイクルの２倍の試験波形信号を作ることができる。なお、倍速モードにおいては倍速モード信号によりフリップフロップ２７に対するセット指令が常時与えられ、かつアンド回路４７によりフリップフロップ２７に対するリセット指令は常に禁止されているため、ドライバ２４はイネーブル状態に保持されている。
【００２２】
同様にして波形メモリ１９の記憶内容を選定することにより、ＮＲＺ波形に対するフリップフロップ２２の出力を、例えば図２Ｂに示すように試験サイクルの２倍の速度の試験信号を得ることができる。
被試験ＩＣ素子２６の出力が供給されるピン端子は期待値との比較専用に用いられるが、この発明では第１、第２コンパレータ２７，２８の各反転出力がアンド回路５１，５２へそれぞれ供給され、アンド回路３１，５１の各出力がオア回路５３を通じて第１セレクタ５４の入力端子Ｂへ供給され、アンド回路３２，５２の各出力がオア回路５６を通じて第２セレクタ５７の入力端子Ｂへ供給される。コンパレータ２７，２８の各非反転出力はそれぞれセレクタ５４，５７の入力端子Ａへ供給される。セレクタ５４，５７の各出力はそれぞれアンド回路５８，５９へ供給され、オア回路５３，５６の各出力がオア回路６１を通じてアンド回路５８，５９に入力される。セレクタ５４，５７は端子４１からの倍速モード信号で制御され、倍速モードで入力端子Ｂの信号が選択出力され、その他の場合は入力端子Ａの入力が選択出力される。アンド回路５８，５９の各出力はそれぞれオア回路６２，６３へ供給される。アルゴリズムパターン発生器６４から読出されたデータＣＰＥ１，ＣＰＥ２がそれぞれアンド回路６２，６３へ供給される。アンド回路６２，６３の出力はオア回路３５へも供給される。
【００２３】
倍速モードではコンパレータ２７，２８に対する各しきい値ＶＨ ，ＶＬ は同一値Ｖ０ に設定され、一方のコンパレータ２７に試験サイクルの前半にタイミングをもつストローブが遅延回路１７５ から与えられ、他方のコンパレータ２８に試験サイクルの後半のタイミングをもつストローブが遅延回路１７６ から与えられる。つまりコンパレータ２７は試験サイクルの前半の比較に用いられ、コンパレータ２８は試験サイクルの後半の比較に用いられる。
【００２４】
波形メモリ１９には期待値データとして、高レベル期待値データＥＸＨ、低レベル期待値データＥＸＬの他に、コンパレータ２７の出力に対する低レベル期待値データとして非高レベル期待値データＥＸＨＺと、コンパレータ２８の出力に対する高レベル期待値データとして非低レベル期待値データＥＸＬＺとが記憶される。比較の無視（Ｄｏｎ’ｔ ｃａｒｅ）は試験サイクルの前半ではデータＣＰＥ１を“０”とし、後半ではデータＣＰＥ２を“０”とし、比較結果を出力する時はＣＰＥ１，ＣＰＥ２を“１”にする。
【００２５】
従って波形メモリ１９の各期待値データ、及びデータＣＰＥ１，ＣＰＥ２は図２Ｃに示すように記憶される。試験サイクルの前半の期待値が低レベルＬ、後半の期待値がＸ（比較結果無視）の場合はＥＸＨを“０”、ＥＸＨＺを“１”、ＥＸＬを“１”、ＥＸＬＺを“０”、ＣＰＥ１を“１”、ＣＰＥ２を“０”としてアドレスＬに書込む。前半の期待値がＸ、後半の期待値が低レベルＬの場合はＥＸＨＺ，ＥＸＬ，ＣＰＥ２をそれぞれ“１”とし、その他は“０”とする。前半、後半も期待値が低レベルＬの場合はＥＸＨＺ，ＥＸＬ，ＣＰＥ１，ＣＰＥ２をそれぞれ“１”とし、その他は“０”とする。これらは何れの場合もアドレスＬに書込む。
【００２６】
前半の期待値が高レベルＨ、後半の期待値が無視Ｘの場合、前半の期待値が無視Ｘ、後半の期待値が高レベルＨの場合、前半も後半も期待値が高レベルの場合は、何れもＥＸＨ，ＥＸＬＺを“１”とし、ＥＸＨＺ，ＥＸＬを“０”とする。ＣＰＥ１，ＣＰＥ２は、比較で“１”、無視で“０”とする。これらは何れもアドレスＨに書込む。更に前半の期待値が低レベルＬ、後半の期待値が高レベルＨの場合はＥＸＨＺ，ＥＸＬＺ，ＣＰＥ１，ＣＰＥ２を“１”とし、他は“０”としてアドレスＺに書込む。前半の期待値が高レベルＨ、後半の期待値が低レベルＬの場合はＥＸＨ，ＥＸＬ，ＣＰＥ１，ＣＰＥ２を“１”とし、その他は“０”とする。
【００２７】
従って倍速モードではＶＨ ＝ＶＬ ＝Ｖ０ であって、試験サイクルの前半の期待値がＨでＩＣ素子２６の出力ＶがＶ０ 以下ならばアンド回路３１の出力が高レベルとなり、前半の期待値がＬでＩＣ素子２６の出力ＶがＶ０ 以上ならばコンパレータ２７の反転出力が高レベルになり、アンド回路５１が高レベルとなる。また試験サイクルの後半の期待値がＨでＩＣ素子２６の出力ＶがＶ０ 以下であるならばコンパレータ２８の出力が高レベルとなり、アンド回路５２の出力が高レベルとなり、後半で期待値がＬでＩＣ素子２６の出力ＶがＶ０ 以上であれば、アンド回路３２の出力が高レベルとなる。つまり不良が生じると、アンド回路３１，３２，５１，５２の少くとも何れか１つは出力が高レベルとなり、その出力によりアンド回路５８，５９が開とされ、その時のセレクタ５４，５７の出力が出力され、前半で不良が発生すると、アンド回路６２の出力が高レベルとなり、後半で不良が発生すると、アンド回路６３の出力が高レベルとなり、１試験サイクルにおける前半と後半との各試験結果を出力することができる。
【００２８】
図１では６つのタイミング信号、つまり遅延回路１７１ 〜１７６ の各出力を利用したが、通常のモード（試験サイクルで１パターン）では入出力ピンの場合、フリップフロップ２２のセット、リセットタイミングと、フリップフロップ２７のセット、リセットタイミングと、コンパレータ２７，２８のストローブとの少くとも５つのタイミングがあればよく、倍速モードでは入出力ピンには適用しないため、出力ピンに対しては、フリップフロップ２２のセット、リセットタイミングを各２つ計４つのタイミングがあればよく、入力ピンについてはコンパレータ２７，２８の各別のストローブのための２つのタイミングがあればよい。従って図３に図１と対応する部分に同一符号を付けて示すように、タイミング（クロック）発生用遅延回路１７１ 〜１７５ の５つを設け、倍速モードで出力ピンとして使用する個所では図１の場合と同様に、遅延回路１７１ 〜１７４ の各出力クロックのタイミングを利用するが、入力ピンとして使用する個所では、遅延回路１７５ の出力クロックをコンパレータ２７へのストローブとして供給すると共に、遅延回路１７１ 〜１７４ の何れか１つ、図示例では遅延回路１７２ の出力クロックをセレクタ７１を通じてコンパレータ２８へストローブとして供給する。通常モードではセレクタ７１はその入力端子Ｂの信号を選択出力し、遅延回路１７５ の出力がストローブとしてコンパレータ２７と２８とへ供給される。
【００２９】
【発明の効果】
以上述べたようにこの発明によれば、ドライバのイネーブル、ディスイネーブル制御のタイミング信号を、ドライバの高レベル駆動、低レベル駆動制御に利用することにより、試験装置の最高試験速度の２倍の速度で試験をすることができ、しかも具備しているピン端子をすべて有効に利用することができ、従来よりも端子ピンの多いＩＣ素子を高速試験することができる。なお、現在においては一般に高速動作するＩＣ素子は大部分が入出力ピンではなく、出力ピンと入力ピンとを備えているため、ドライバのイネーブル、ディスイネーブル制御を必要とせず、前述のように倍速試験を行うことができる。
【図面の簡単な説明】
【図１】この発明の実施例を示すブロック図。
【図２】Ａは倍速モード時のＲＺ波形でのドライバ駆動用フリップフロップの出力例を示す図、ＢはそのＮＲＺ波形での例を示す図、Ｃは期待値データの記憶を示す図である。
【図３】この発明の他の実施例の要部を示すブロック図。
【図４】従来のＩＣ試験装置を示すブロック図。
【図５】Ａ〜Ｄは試験パターンとタイミングクロックと、出力波形との関係例を示すタイムチャート、Ｅはコンパレータ２７，２８のしきい値と正しいレベルの入力信号との関係例を示す図である。
【図６】従来の倍速試験のための接続を示すブロック図。
【産業上の利用分野】
この発明は半導体ＩＣ素子に試験パターンを印加し、またそのＩＣ素子の出力と期待値とを比較してＩＣ素子を試験する試験装置に関し、特に、その試験サイクルの倍の速度で試験を可能とする構成に係わる。
【０００２】
【従来の技術】
図４に従来の半導体ＩＣ素子試験装置を示す。パターン発生器１１のタイミング部１２、パターン部１３からそれぞれ、試験サイクルごとにタイミングデータＴＳ、パターンデータＰＡＴがそれぞれ読出される。タイミングデータＴＳは例えば１０ビットで構成され、レート発生器１４と、タイミングメモリ１５１ 〜１５６ とに供給され、レート発生器１４からその入力されたタイミングデータＴＳに応じた周期（周波数）の基準タイミング信号が発生され、ゲート１６１ 〜１６６ を通じて遅延回路１７１ 〜１７６ へ供給される。またタイミングメモリ１５１ 〜１５６ はそれぞれタイミングデータＴＳをアドレスとして遅延データが読出され、これらタイミングメモリ１５１ 〜１５６ から読出された遅延データはそれぞれ遅延回路１７１ 〜１７６ に設定され、それぞれ遅延回路１７１ 〜１７６ の遅延量、つまり試験サイクル内のタイミングが決定される。
【０００３】
これら遅延回路１７１ 〜１７６ でそれぞれ遅延された基準タイミング信号は第１〜第６クロックとされる。その第１クロックはアンド回路１８１ ，１８２ へ供給され、第２クロックはアンド回路１８３ ，１８４ へ供給され、第３クロックはアンド回路１８５ 〜１８７ へ供給され、第４クロックはアンド回路１８８ へ供給される。
【０００４】
読出されたパターンデータＰＡＴをアドレスとして波形メモリ１９が読出される。波形メモリ１９は各試験サイクルごとにこの周期が８分割され、これらの第１乃至第８区間（これらを０，１，Ｎ，Ｐ，Ｌ，Ｈ，Ｚ，Ｘと表示する）にそれぞれデータの読出しが行われる。この第１乃至第８区間の指定はパターンデータＰＡＴの３ビットＡ，Ｂ，Ｃにより行われる。各読出しごとに、ドライバ高レベル駆動第１データＴ１Ｓと、ドライバ低レベル駆動第１データＴ１Ｒと、ドライバ高レベル駆動第２データＴ２Ｓと、ドライバ低レベル駆動第２データＴ２Ｒと、ドライバ高レベル駆動第３データＴ３Ｓと、ドライバ低レベル駆動第３データＴ３Ｒと、ドライバイネーブルデータＴ３Ｌと、ドライバディスイネーブルデータＴ４Ｔと、高レベル期待値データＥＸＨと、低レベル期待値データＥＸＬとが読出される。
【０００５】
波形メモリ１９の記憶内容は発生波形がノンリターン波形ＮＲＺ、その反転波形／ＮＲＺ、リターン波形ＲＺ、その反転波形／ＲＺ、排他的論理和波形ＸＯＲ、その反転波形／ＸＯＲなどにより異なり、その記憶内容に応じた種類の波形が形成される。
アンド回路１８１ ，１８３ ，１８５ の各出力はオア回路２１を通じて第１フリップフロップ２２のセット端子Ｓへ供給され、アンド回路１８２ ，１８４ ，１８６ の各出力がオア回路２３を通じて第１フリップフロップ２２のリセット端子Ｒへ供給される。第１フリップフロップ２２の出力はドライバ２４を通じ、試験装置の一つのピン端子２５ｉ を通じて被試験ＩＣ素子２６の１つ端子ピンに接続される。アンド回路１８７ の出力が第２フリップフロップ２７のセット端子Ｓに供給され、アンド回路１８８ の出力が第２フリップフロップ２７のリセット端子Ｒに供給される。第２フリップフロップ２７の出力はドライバー２４のイネーブル制御端子へ供給される。
【０００６】
ピン端子２５ｉ は第１、第２コンパレータ２７，２８の反転入力端、非反転入力端に接続され、被試験ＩＣ素子２６の出力はそれぞれ高レベルしきい値ＶＨ 、低レベルしきい値ＶＬ と比較される。これら比較結果は遅延回路１７５ ，１７６ からの各クロックのストローブによりそれぞれ第１、第２コンパレータ２７，２８の比較結果がサンプリング保持されて出力される。第１、第２コンパレータ２７，２８の各出力は波形メモリ１９よりの高レベル期待値データＥＸＨ、低レベル期待値データＥＸＬとの論理積がそれぞれアンド回路３１，３２でとられ、また第１、第２コンパレータ２７，２８の出力はオア回路３３へ供給され、そのオア回路３３の出力と、高レベル期待値データＥＸＨ、低レベル期待値データＥＸＬとの論理積がアンド回路３４でとられる。アンド回路３１，３２，３４の各出力はオア回路３５へ供給される。
【０００７】
被試験ＩＣ素子２６に試験信号をＲＺ波形として供給する場合は波形メモリ１９内に例えば図４に示すように、各データが設定入力される。パターン発生器１１からのパターンデータの３ビット（ＰＡＴＡ、ＰＡＴＢ、ＰＡＴＣ）をアドレスとして波形メモリ１９を読出すが、波形のデータの決定は主に最下位ビットのＰＡＴＡで決め、波形データが論理“１”でＰＡＴＡを“１”とし、論理“０”でＰＡＴＡを“０”としている。入出力ピンに対する入出力の切替えをパターンデータ中の最上位ビットＰＡＴＣで行い、出力ピンとする場合（比較サイクル）はＰＡＴＣを“１”とし、通常は“０”とする。また比較サイクルで、ＰＡＴＡとＰＡＴＢとの２ビットで期待値を決め、ＰＡＴＡ“０”、ＰＡＴＢ“０”で低レベルＬを、ＰＡＴＡ“１”、ＰＡＴＢ“０”で高レベルＨを、ＰＡＴＡ“０”、ＰＡＴＢ“１”で高インピーダンス出力“Ｚ”を、ＰＡＴＡ“１”、ＰＡＴＢ“１”で比較結果無視Ｘをそれぞれ表わす。
【０００８】
図４で示した波形メモリ１９の記憶内容ではパターンデータのＰＡＴＡが図５Ａに示すように“１”、“０”であると、“１”でアドレス“１”の内容が読出され、“０”でアドレス“０”の内容が読出され、何れの場合も波形メモリ１９から読出されたドライバイネーブルデータＴ３Ｌは“１”であって、第２フリップフロップ２７が、遅延回路１７３ からのクロックのタイミングで予めセットされ、ドライバ２４はイネーブル状態にされ、ＰＡＴＡが“１”ではドライバ高レベル駆動第１データＴ１Ｓ“１”が読出され、遅延回路１７１ からクロック（例えば図５Ｂ）により第１フリップフロップ２２がセットされ、またドライバ低レベル駆動第２データＴ２Ｒ“１”が読出され、遅延回路１７３ からクロック（例えば図５Ｃ）により第１フリップフロップ２２がリセットされ、図５Ｄに示すＲＺ波形出力でドライバ２４が駆動され、これが被試験ＩＣ素子２６の１つの端子ピンに印加される。ＰＡＴＡが“０”では読出されるデータＴ１Ｓ、Ｔ２Ｒは何れも“０”であって、図５Ｄに示すようにドライバ２４に対する駆動は低レベルのままである。
【０００９】
被試験ＩＣ素子２６のＩ／Ｏピンが出力として用いられる場合は、第２フリップフロップ２７はリセット状態とされ、ドライバ２４はディスイネーブル状態とされ、出力インピーダンスが無限大の状態となる。この状態で被試験ＩＣ素子２６から出力された出力はピン端子２５i に印加され、コンパレータ２７，２８で高レベルしきい値ＶH 、低レベルしきい値ＶL とそれぞれ比較される。ＶH ，ＶL は図５Ｅに示すように選定され、入力ＶがＶH 以上でコンパレータ２７の出力が低レベル、コンパレータ２８の出力が高レベル、入力ＶがＶ H 以下、ＶL 以上でコンパレータ２７の出力が高レベル、コンパレータ２８の出力が高レベル、入力ＶがＶL 以下でコンパレータ２７の出力が高レベル、コンパレータ２８の出力が低レベルとなる。
【００１０】
コンパレータ２７，２８の比較結果は遅延回路１７５ ，１７６ からの同一タイミングのストローブによりサンプル保持され、波形メモリ１９から読出された高レベル期待値データＥＸＨ、低レベル期待値データＥＸＬとの論理積がアンド回路３１，３２でとられる。期待値が低レベルＬの場合は、低レベル期待値データＥＸＬが“１”とされ、期待値が高レベルＨの場合は高レベル期待値データＥＸＨが“１”とされ、期待値が高インピーダンス出力Ｚの場合はＥＸＬとＥＸＨが共に“１”とされ比較結果を無視する場合（Ｘ）ではＥＸＬ，ＥＸＨが共に“０”とされる。その結果、期待値が高レベルＨで入力（メモリ２６の出力）Ｖがしきい値ＶＨ 以下でアンド回路３１の出力が高レベルとなって不良を出力し、期待値が低レベルＬで入力ＶがＶＬ 以上でアンド回路３２の出力が高レベルになって不良を出力し、期待値がＺで、高インピーダンス状態でなければアンド回路３４の出力が高レベルになって不良を出力し、全体の不良の数がオア回路３５から出力される。
【００１１】
以上のような試験パターン（信号）の被試験ＩＣ素子２６への印加、被試験ＩＣ素子２６の出力の良不良判定の構成が、試験装置のピン端子２５ｉ ごとに設けられ、これらピン端子２５ｉ を被試験ＩＣ素子２６の対応端子ピンに接続して試験を行う。
従来において試験装置がもつ最高試験速度よりも速い速度で試験をしたい場合は、図６に示すようにしていた。即ち図６において図４と対応する部分に同一符号を付けてあり、奇数番目のピン端子２５ｉ と、これと隣りの偶数番目のピン端子２５ｉ＋１ とを、その両オア回路２１の出力側、両オア回路２３の出力側、両アンド回路１８７ の出力側、両アンド回路１８８ の出力側、両コンパレータ２７，２８の入力側をそれぞれ互いに接続し、奇数ピン２５ｉ のみを被試験ＩＣ素子２６の端子ピンと接続する。ＩＣ素子２６に試験信号を印加する場合は奇数ピン端子２５ｉ と対応する各クロックやストローブを試験周期Ｔの前半で発生させ、偶数ピン端子２５ｉ＋１ と対応する各クロックやストローブを試験周期Ｔの後半で発生させ、１試験周期Ｔの前半と後半とで分けて試験を行い、最高試験速度の２倍の速度で試験することを可能とする。
【００１２】
【発明が解決しようとする課題】
図６に示した従来の倍速試験では、試験装置のピン端子２５ｉ の全数の１／２以下の端子ピンをもつＩＣ素子しか試験することができない。つまり倍速試験では、試験装置が本来もつ、試験可能ピン偶数の最大値の１／２しかピン端子を利用することができない。
【００１３】
この発明は装置が有するピン端子数を全て有効に利用し、しかも倍速の試験を可能とする半導体ＩＣ試験装置を提供することにある。
【００１４】
【課題を解決するための手段】
この発明によれば、第３、第４クロックとイネーブルデータ、ディスイネーブルデータとの各論理積の出力と、倍速モード信号との論理積がとられ、これら論理積出力により第１フリップフロップがセットリセットされ、倍速モード信号で第２フリップフロップがセットされ、かつ、第２フリップフロップのリセットが禁止され、第１、第２コンパレータが、試験サイクルの前半、後半の各ストローブでサンプリングされ、第１コンパレータの非反転サンプリング出力及び反転サンプリング出力と、高レベル期待値データ及び非高レベル期待値データとの各論理積がとられ、これら両論理積の論理和が倍速モード信号により第１コンパレータの非反転サンプリング出力と高レベル期待値データとの論理積の代りに試験結果として第１セレクタにより出力され、第２コンパレータの非反転サンプリング出力及び反転サンプリング出力と、低レベル期待値データ及び非低レベル期待値データとの各論理積がとられ、これら両論理積の論理和が、倍速モード信号により第２コンパレータの非反転サンプリング出力と低レベル期待値データとの論理積の代りに試験結果として第２セレクタより出力される。
【００１５】
【作用】
高速半導体、ＩＣ素子は一般にＩ／Ｏピンが用いられないことが多い。また高速半導体ＩＣ素子は一般にＥＣＬ（エミッタ結合論理回路）論理回路が多く、ＥＣＬ論理回路においてはしきい値ＶＨ とＶＬ とが等しく、高出力インピーダンスＺ状態を検出する必要がない。このため各ピン端子は出力専用又は入力専用として使用でき、出力専用の場合は、そのドライバをイネーブル、ディスイネーブルの制御をする必要がなく、常にイネーブル状態としておけばよい。このためドライバをイネーブル、ディスイネーブルに制御するタイミングクロックを、ドライバ駆動用のフリップフロップのセット、リセットにこの発明では利用する。また第１、第２コンパレータのしきい値を同一とし、その一方に対し試験サイクルの前半のストローブを行い、後半で他方に対してストローブを行う。
【００１６】
【実施例】
図１にこの発明の実施例を示し、図４と対応する部分に同一符号を付けてある。この発明では端子４１よりの倍速試験であることを示す倍速モード信号がアンド回路４２，４３に入力され、アンド回路４２，４３にはそれぞれアンド回路１８７ ，１８８ の各出力も入力され、アンド回路４２の出力とオア回路２１の出力とがオア回路４４を通じて第１フリップフロップ２２のセット端子Ｓへ供給され、アンド回路４３の出力とオア回路２３の出力とがオア回路４５を通じて第１フリップフロップ２２のリセット端子Ｒへ供給される。
【００１７】
また端子４１の倍速モード信号はアンド回路１８７ の出力と共にオア回路４６を通じて第２フリップフロップ２７のセット端子Ｓへ供給され、更に倍速モード信号は反転されてアンド回路４７へ供給され、そのアンド回路４７にアンド回路１８８ の出力が供給されアンド回路４７の出力は第２フリップフロップ２７のリセット端子Ｒへ供給される。
【００１８】
波形メモリ１９は各種類ごとに倍速用のものも設けられる。例えば倍速モード用のＲＺ波形に対する波形メモリ１９の記憶内容は例えば図１中の波形メモリ１９内に示すようにする。また遅延回路１７１ ，１７２ の各出力クロックを試験サイクルの前半で発生させ、遅延回路１７３ ，１７４ の各出力クロックを試験サイクルの後半で発生させる。パターンデータ中のビットＰＡＴＡとＰＡＴＢとを用い、試験サイクルの前半の波形（高レベル又は低レベル）をＰＡＴＡの“１”又は“０”で設定し、試験サイクルの後半の波形（高レベル又は低レベル）をＰＡＴＢの“１”又は“０”で設定する。
【００１９】
従って波形メモリ１９が図１に示した状態ではＰＡＴＡ，ＰＡＴＢが共に“０”であればアドレス０の内容が読出され、そのデータは全て“０”であり、第１フリップフロップ２２の出力は低レベルのままである。ＰＡＴＡが“１”、ＰＡＴＢが“０”の場合はアドレス１の内容が読出され、データＴＳ１とＴＲ２だけが共に“１”となり、遅延回路１７１ の出力クロックのタイミングＴ１でフリップフロップ２２がセットされ、遅延回路１７２ の出力クロックのタイミングＴ２でフリップフロップ２２がリセットされ、図２Ａに示すように試験サイクルの前半でＴ１ 〜Ｔ２ の間高レベルのＲＺ波形がフリップフロップ２２から出力される。
【００２０】
ＰＡＴＡが“０”、ＰＡＴＢが“１”の場合は、アドレスＮの内容が読出され、データＴ３ＬとＴ４Ｔのみが共に“１”となる。この時、倍速モードでアンド回路４２，４３は共に開とされているため、遅延回路１７３ の出力クロックのタイミングＴ３でフリップフロップ２２がセットされ、遅延回路１７４ の出力クロックのタイミングＴ４でフリップフロップ２２がリセットされ、図２Ａに示すように試験サイクルの後半でＴ３〜Ｔ４の間高レベルのＲＺ波形がフリップフロップ２２から出力される。
【００２１】
更にＰＡＴＡ，ＰＡＴＢが共に“１”の場合は、アドレスＰの内容が読出され、データＴＳ１，ＴＲ２，Ｔ３Ｌ，Ｔ４Ｔが共に“１”となり、図２Ａに示すようにタイミングＴ１〜Ｔ２とタイミングＴ３〜Ｔ４の各間高レベルがフリップフロップ２２から出力される。このようにＰＡＴＡとＰＡＴＢの“１”，“０”を選定することにより、試験サイクルの２倍の試験波形信号を作ることができる。なお、倍速モードにおいては倍速モード信号によりフリップフロップ２７に対するセット指令が常時与えられ、かつアンド回路４７によりフリップフロップ２７に対するリセット指令は常に禁止されているため、ドライバ２４はイネーブル状態に保持されている。
【００２２】
同様にして波形メモリ１９の記憶内容を選定することにより、ＮＲＺ波形に対するフリップフロップ２２の出力を、例えば図２Ｂに示すように試験サイクルの２倍の速度の試験信号を得ることができる。
被試験ＩＣ素子２６の出力が供給されるピン端子は期待値との比較専用に用いられるが、この発明では第１、第２コンパレータ２７，２８の各反転出力がアンド回路５１，５２へそれぞれ供給され、アンド回路３１，５１の各出力がオア回路５３を通じて第１セレクタ５４の入力端子Ｂへ供給され、アンド回路３２，５２の各出力がオア回路５６を通じて第２セレクタ５７の入力端子Ｂへ供給される。コンパレータ２７，２８の各非反転出力はそれぞれセレクタ５４，５７の入力端子Ａへ供給される。セレクタ５４，５７の各出力はそれぞれアンド回路５８，５９へ供給され、オア回路５３，５６の各出力がオア回路６１を通じてアンド回路５８，５９に入力される。セレクタ５４，５７は端子４１からの倍速モード信号で制御され、倍速モードで入力端子Ｂの信号が選択出力され、その他の場合は入力端子Ａの入力が選択出力される。アンド回路５８，５９の各出力はそれぞれオア回路６２，６３へ供給される。アルゴリズムパターン発生器６４から読出されたデータＣＰＥ１，ＣＰＥ２がそれぞれアンド回路６２，６３へ供給される。アンド回路６２，６３の出力はオア回路３５へも供給される。
【００２３】
倍速モードではコンパレータ２７，２８に対する各しきい値ＶＨ ，ＶＬ は同一値Ｖ０ に設定され、一方のコンパレータ２７に試験サイクルの前半にタイミングをもつストローブが遅延回路１７５ から与えられ、他方のコンパレータ２８に試験サイクルの後半のタイミングをもつストローブが遅延回路１７６ から与えられる。つまりコンパレータ２７は試験サイクルの前半の比較に用いられ、コンパレータ２８は試験サイクルの後半の比較に用いられる。
【００２４】
波形メモリ１９には期待値データとして、高レベル期待値データＥＸＨ、低レベル期待値データＥＸＬの他に、コンパレータ２７の出力に対する低レベル期待値データとして非高レベル期待値データＥＸＨＺと、コンパレータ２８の出力に対する高レベル期待値データとして非低レベル期待値データＥＸＬＺとが記憶される。比較の無視（Ｄｏｎ’ｔ ｃａｒｅ）は試験サイクルの前半ではデータＣＰＥ１を“０”とし、後半ではデータＣＰＥ２を“０”とし、比較結果を出力する時はＣＰＥ１，ＣＰＥ２を“１”にする。
【００２５】
従って波形メモリ１９の各期待値データ、及びデータＣＰＥ１，ＣＰＥ２は図２Ｃに示すように記憶される。試験サイクルの前半の期待値が低レベルＬ、後半の期待値がＸ（比較結果無視）の場合はＥＸＨを“０”、ＥＸＨＺを“１”、ＥＸＬを“１”、ＥＸＬＺを“０”、ＣＰＥ１を“１”、ＣＰＥ２を“０”としてアドレスＬに書込む。前半の期待値がＸ、後半の期待値が低レベルＬの場合はＥＸＨＺ，ＥＸＬ，ＣＰＥ２をそれぞれ“１”とし、その他は“０”とする。前半、後半も期待値が低レベルＬの場合はＥＸＨＺ，ＥＸＬ，ＣＰＥ１，ＣＰＥ２をそれぞれ“１”とし、その他は“０”とする。これらは何れの場合もアドレスＬに書込む。
【００２６】
前半の期待値が高レベルＨ、後半の期待値が無視Ｘの場合、前半の期待値が無視Ｘ、後半の期待値が高レベルＨの場合、前半も後半も期待値が高レベルの場合は、何れもＥＸＨ，ＥＸＬＺを“１”とし、ＥＸＨＺ，ＥＸＬを“０”とする。ＣＰＥ１，ＣＰＥ２は、比較で“１”、無視で“０”とする。これらは何れもアドレスＨに書込む。更に前半の期待値が低レベルＬ、後半の期待値が高レベルＨの場合はＥＸＨＺ，ＥＸＬＺ，ＣＰＥ１，ＣＰＥ２を“１”とし、他は“０”としてアドレスＺに書込む。前半の期待値が高レベルＨ、後半の期待値が低レベルＬの場合はＥＸＨ，ＥＸＬ，ＣＰＥ１，ＣＰＥ２を“１”とし、その他は“０”とする。
【００２７】
従って倍速モードではＶＨ ＝ＶＬ ＝Ｖ０ であって、試験サイクルの前半の期待値がＨでＩＣ素子２６の出力ＶがＶ０ 以下ならばアンド回路３１の出力が高レベルとなり、前半の期待値がＬでＩＣ素子２６の出力ＶがＶ０ 以上ならばコンパレータ２７の反転出力が高レベルになり、アンド回路５１が高レベルとなる。また試験サイクルの後半の期待値がＨでＩＣ素子２６の出力ＶがＶ０ 以下であるならばコンパレータ２８の出力が高レベルとなり、アンド回路５２の出力が高レベルとなり、後半で期待値がＬでＩＣ素子２６の出力ＶがＶ０ 以上であれば、アンド回路３２の出力が高レベルとなる。つまり不良が生じると、アンド回路３１，３２，５１，５２の少くとも何れか１つは出力が高レベルとなり、その出力によりアンド回路５８，５９が開とされ、その時のセレクタ５４，５７の出力が出力され、前半で不良が発生すると、アンド回路６２の出力が高レベルとなり、後半で不良が発生すると、アンド回路６３の出力が高レベルとなり、１試験サイクルにおける前半と後半との各試験結果を出力することができる。
【００２８】
図１では６つのタイミング信号、つまり遅延回路１７１ 〜１７６ の各出力を利用したが、通常のモード（試験サイクルで１パターン）では入出力ピンの場合、フリップフロップ２２のセット、リセットタイミングと、フリップフロップ２７のセット、リセットタイミングと、コンパレータ２７，２８のストローブとの少くとも５つのタイミングがあればよく、倍速モードでは入出力ピンには適用しないため、出力ピンに対しては、フリップフロップ２２のセット、リセットタイミングを各２つ計４つのタイミングがあればよく、入力ピンについてはコンパレータ２７，２８の各別のストローブのための２つのタイミングがあればよい。従って図３に図１と対応する部分に同一符号を付けて示すように、タイミング（クロック）発生用遅延回路１７１ 〜１７５ の５つを設け、倍速モードで出力ピンとして使用する個所では図１の場合と同様に、遅延回路１７１ 〜１７４ の各出力クロックのタイミングを利用するが、入力ピンとして使用する個所では、遅延回路１７５ の出力クロックをコンパレータ２７へのストローブとして供給すると共に、遅延回路１７１ 〜１７４ の何れか１つ、図示例では遅延回路１７２ の出力クロックをセレクタ７１を通じてコンパレータ２８へストローブとして供給する。通常モードではセレクタ７１はその入力端子Ｂの信号を選択出力し、遅延回路１７５ の出力がストローブとしてコンパレータ２７と２８とへ供給される。
【００２９】
【発明の効果】
以上述べたようにこの発明によれば、ドライバのイネーブル、ディスイネーブル制御のタイミング信号を、ドライバの高レベル駆動、低レベル駆動制御に利用することにより、試験装置の最高試験速度の２倍の速度で試験をすることができ、しかも具備しているピン端子をすべて有効に利用することができ、従来よりも端子ピンの多いＩＣ素子を高速試験することができる。なお、現在においては一般に高速動作するＩＣ素子は大部分が入出力ピンではなく、出力ピンと入力ピンとを備えているため、ドライバのイネーブル、ディスイネーブル制御を必要とせず、前述のように倍速試験を行うことができる。
【図面の簡単な説明】
【図１】この発明の実施例を示すブロック図。
【図２】Ａは倍速モード時のＲＺ波形でのドライバ駆動用フリップフロップの出力例を示す図、ＢはそのＮＲＺ波形での例を示す図、Ｃは期待値データの記憶を示す図である。
【図３】この発明の他の実施例の要部を示すブロック図。
【図４】従来のＩＣ試験装置を示すブロック図。
【図５】Ａ〜Ｄは試験パターンとタイミングクロックと、出力波形との関係例を示すタイムチャート、Ｅはコンパレータ２７，２８のしきい値と正しいレベルの入力信号との関係例を示す図である。
【図６】従来の倍速試験のための接続を示すブロック図。
Claims (1)
- 試験サイクルごとに発生するパターンデータをアドレスとして波形メモリから、ドライバ高レベル駆動第１、第２データ、ドライバ低レベル駆動第１、第２データ、ドライバイネーブルデータ、ドライバディスイネーブルデータ、低レベル期待値データ、高レベル期待値データを読出し、
上記試験サイクルごとに設定したタイミングで発生する第１、第２クロックと上記高レベル駆動第１、第２データとの各論理積により第１フリップフロップをセットし、
上記第１、第２クロックと上記低レベル駆動第１、第２データとの各論理積により上記第１フリップフロップをリセットし、
上記試験サイクルごとに設定したタイミングで発生する第３、第４クロックとの各論理積により第２フリップフロップをセット、リセットし、
上記第１フリップフロップの出力でドライバを駆動し、そのドライバの出力を被試験ＩＣ素子に印加し、
上記第２フリップフロップの出力により上記ドライバをイネーブル又はディスイネーブルに制御し、
上記被試験ＩＣ素子の出力を第１、第２コンパレータで高レベルしきい値、低レベルしきい値とそれぞれ比較し、
上記試験サイクルごとに設定された同一タイミングのストローブにより上記第１、第２コンパレータの出力をサンプリングし、
上記第１コンパレータの非反転サンプリング出力と上記高レベル期待値データとの論理積と、
上記第２コンパレータの非反転サンプリング出力と上記低レベル期待値データとの論理積とを試験結果として出力する半導体ＩＣ試験装置において、
試験サイクルごとに発生するパターンデータをアドレスとして読出される非低レベル期待値データと非高レベル期待値データも上記波形メモリに記憶されてあり、
上記第３、第４クロックと上記イネーブルデータ、ディスイネーブルデータとの各論理積の出力と、倍速モード信号との論理積をとって上記第１フリップフロップをセット、リセットさせる手段と、
上記倍速モード信号で上記第２フリップフロップをセットし、上記第２フリップフロップのリセットを禁止する手段と、
上記第１、第２コンパレータを、上記試験サイクルの前半、後半の各ストローブでそれぞれサンプリングする手段と、
倍速モード信号により、上記第１コンパレータの非反転サンプリング出力及び反転サンプリング出力と、上記高レベル期待値データ及び上記非高レベル期待値データとの各論理積の論理和を、上記第１コンパレータの非反転サンプリング出力と高レベル期待値データとの論理積の代りに試験結果として出力する第１セレクタ手段と、
上記倍速モード信号により、上記第２コンパレータの非反転サンプリング出力及び反転サンプリング出力と、上記低レベル期待値データ及び非低レベル期待値データとの各論理積の論理和を、上記第２コンパレータの非反転サンプリング出力と低レベル期待値データとの論理積の代りに試験結果として出力する第２セレクタ手段とを設け、
上記倍速モードでは上記高レベルしきい値と低レベルしきい値とが同一値とされることを特徴とする半導体ＩＣ試験装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25553293A JP3591657B2 (ja) | 1993-10-13 | 1993-10-13 | 半導体ｉｃ試験装置 |
| DE4436494A DE4436494C2 (de) | 1993-10-13 | 1994-10-12 | Prüfgerät für Halbleiter-ICs |
| US08/322,270 US5590137A (en) | 1993-10-13 | 1994-10-13 | Semiconductor IC tester |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25553293A JP3591657B2 (ja) | 1993-10-13 | 1993-10-13 | 半導体ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07110357A JPH07110357A (ja) | 1995-04-25 |
| JP3591657B2 true JP3591657B2 (ja) | 2004-11-24 |
Family
ID=17280046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25553293A Expired - Fee Related JP3591657B2 (ja) | 1993-10-13 | 1993-10-13 | 半導体ｉｃ試験装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5590137A (ja) |
| JP (1) | JP3591657B2 (ja) |
| DE (1) | DE4436494C2 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3524967B2 (ja) * | 1994-09-22 | 2004-05-10 | 株式会社アドバンテスト | 複数基準発振器用タイミング発生器 |
| US6058486A (en) * | 1994-09-22 | 2000-05-02 | Advantest Corp. | Timing generator for plural reference clock frequencies |
| JP3039316B2 (ja) * | 1995-04-20 | 2000-05-08 | 横河電機株式会社 | 信号発生装置 |
| JP3466774B2 (ja) * | 1995-05-17 | 2003-11-17 | 株式会社アドバンテスト | 半導体試験装置における周期発生回路 |
| TW343282B (en) * | 1996-06-14 | 1998-10-21 | Adoban Tesuto Kk | Testing device for a semiconductor device |
| JP3672136B2 (ja) * | 1996-10-04 | 2005-07-13 | 株式会社アドバンテスト | Ｉｃ試験装置 |
| JPH10142293A (ja) * | 1996-11-12 | 1998-05-29 | Advantest Corp | Ｉｃ試験装置 |
| JP3501200B2 (ja) * | 1997-02-21 | 2004-03-02 | 株式会社アドバンテスト | Ｉｃ試験装置 |
| JPH10253707A (ja) * | 1997-03-06 | 1998-09-25 | Ando Electric Co Ltd | 集積回路試験装置 |
| DE19713570C2 (de) * | 1997-04-02 | 1999-08-26 | Temic Semiconductor Gmbh | Verfahren zum Testen einer Schaltungsanordnung |
| US5917834A (en) * | 1997-08-21 | 1999-06-29 | Credence Systems Corporation | Integrated circuit tester having multiple period generators |
| US5919270A (en) * | 1997-08-29 | 1999-07-06 | Credence Systems Corporation | Programmable formatter circuit for integrated circuit tester |
| US5951705A (en) * | 1997-10-31 | 1999-09-14 | Credence Systems Corporation | Integrated circuit tester having pattern generator controlled data bus |
| JPH11248799A (ja) * | 1998-03-03 | 1999-09-17 | Advantest Corp | Ｉｃテスタ用の波形コントローラ |
| JPH11304888A (ja) * | 1998-04-17 | 1999-11-05 | Advantest Corp | 半導体試験装置 |
| US6094735A (en) * | 1998-08-03 | 2000-07-25 | Lucent Technologies Inc. | Speed-signaling testing for integrated circuits |
| DE10066065B4 (de) * | 1999-03-15 | 2007-08-02 | Advantest Corp. | Halbleiterprüfvorrichtung |
| JP4425367B2 (ja) | 1999-03-15 | 2010-03-03 | 株式会社アドバンテスト | 遅延デバイス |
| DE10066421B4 (de) * | 1999-07-07 | 2010-10-07 | Advantest Corp. | Halbleiter-Prüfvorrichtung |
| JP2001243087A (ja) * | 2000-03-01 | 2001-09-07 | Mitsubishi Electric Corp | 半導体集積回路のテスト装置、テストシステム、及びテスト方法 |
| DE10164822B4 (de) * | 2000-08-29 | 2007-04-12 | Advantest Corp. | Prüfvorrichtung |
| KR101113437B1 (ko) | 2003-06-19 | 2012-02-29 | 주식회사 아도반테스토 | 시험 장치 |
| JP2005044334A (ja) * | 2003-07-09 | 2005-02-17 | Hitachi Ltd | 非同期制御回路と半導体集積回路装置 |
| KR100590204B1 (ko) | 2003-11-04 | 2006-06-15 | 삼성전자주식회사 | 온-칩 셋업/홀드 측정 회로를 포함한 집적 회로 장치 |
| US7239971B2 (en) * | 2004-04-16 | 2007-07-03 | Formfactor, Inc. | Method and apparatus for calibrating communications channels |
| US7216281B2 (en) | 2004-09-29 | 2007-05-08 | Advantest Corp. | Format control circuit and semiconductor test device |
| US7810005B1 (en) * | 2006-11-01 | 2010-10-05 | Credence Systems Corporation | Method and system for correcting timing errors in high data rate automated test equipment |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3916306A (en) * | 1973-09-06 | 1975-10-28 | Ibm | Method and apparatus for testing high circuit density devices |
| JPS5832178A (ja) * | 1981-08-19 | 1983-02-25 | Advantest Corp | Ｉｃテスタ |
| US4450560A (en) * | 1981-10-09 | 1984-05-22 | Teradyne, Inc. | Tester for LSI devices and memory devices |
| US4928278A (en) * | 1987-08-10 | 1990-05-22 | Nippon Telegraph And Telephone Corporation | IC test system |
| JP2688941B2 (ja) * | 1988-08-29 | 1997-12-10 | 株式会社アドバンテスト | 位相補正装置 |
| US5321700A (en) * | 1989-10-11 | 1994-06-14 | Teradyne, Inc. | High speed timing generator |
| US5550845A (en) * | 1990-08-03 | 1996-08-27 | Siemens Aktiengesellschaft | Method for dynamic testing of digital logic circuits |
| JP2608168B2 (ja) * | 1990-08-31 | 1997-05-07 | 三菱電機株式会社 | 半導体試験装置 |
| US5333154A (en) * | 1992-03-02 | 1994-07-26 | Tektronix, Inc. | Digital data generation system including programmable dominance latch |
| JP3181736B2 (ja) * | 1992-12-25 | 2001-07-03 | 三菱電機株式会社 | Ｉｃ機能試験装置及び試験方法 |
-
1993
- 1993-10-13 JP JP25553293A patent/JP3591657B2/ja not_active Expired - Fee Related
-
1994
- 1994-10-12 DE DE4436494A patent/DE4436494C2/de not_active Expired - Fee Related
- 1994-10-13 US US08/322,270 patent/US5590137A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07110357A (ja) | 1995-04-25 |
| US5590137A (en) | 1996-12-31 |
| DE4436494A1 (de) | 1995-04-20 |
| DE4436494C2 (de) | 2001-11-15 |
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Legal Events
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|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040727 |
|
| RD01 | Notification of change of attorney |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040819 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080903 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090903 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090903 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| LAPS | Cancellation because of no payment of annual fees |