JP2000292504A - Ｌｓｉテスタ - Google Patents

Ｌｓｉテスタ

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JP2000292504A
JP2000292504A JP11096551A JP9655199A JP2000292504A JP 2000292504 A JP2000292504 A JP 2000292504A JP 11096551 A JP11096551 A JP 11096551A JP 9655199 A JP9655199 A JP 9655199A JP 2000292504 A JP2000292504 A JP 2000292504A
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JP
Japan
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timing
signal
test
pattern
test signal
Prior art date
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JP11096551A
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English (en)
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Toshiyuki Tsujii
利之 辻井
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Priority to US09/368,578 priority patent/US6486691B2/en
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31922—Timing generation or clock distribution

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  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】 【課題】 半導体集積回路の入出力ピンの個数分だけ、
タイミングジェネレータ１等を組込む必要があるため、
半導体集積回路の入出力ピンの増加にしたがって回路規
模が増加し、ＬＳＩテスタの価格が高価になるなどの課
題があった。 【解決手段】 フォーマッタ２２又はフォーマッタ２３
のうち、少なくとも一方のフォーマッタに対してタイミ
ング信号を出力する共用のタイミングジェネレータ１１
を備えたＬＳＩテスタ。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、多ピン化された
半導体集積回路をテストするＬＳＩテスタに関するもの
である。
【０００２】
【従来の技術】図２は従来のＬＳＩテスタを示す構成図
であり、図において、１はテストパターンの発生を指示
するテスト周期信号を発生するとともに、６種類のタイ
ミング信号ＴＳ１〜ＴＳ６を発生するタイミングジェネ
レータ、２はタイミングジェネレータ１からテスト周期
信号を受けると、テストパターンを読み出すための読み
出しアドレスを出力するパターンアドレスコントローラ
である。
【０００３】３はパターンアドレスコントローラ２から
読み出しアドレスを受けると、その読み出しアドレスを
先頭アドレスとするテストパターンを出力するパターン
メモリ、４はタイミングジェネレータ１からタイミング
信号を受けると、そのタイミング信号にしたがってパタ
ーンメモリ３が出力するテストパターンからテスト信号
を生成するフォーマッタ、５はフォーマッタ４により生
成されたテスト信号を増幅等して半導体集積回路の入力
ピンに出力するピンエレクトロニクス、６はタイミング
ジェネレータ１が出力するテスト周期信号の発生タイミ
ングや、フォーマッタ４が使用するタイミング信号の選
択等を制御する制御装置である。
【０００４】次に動作について説明する。ＭＰＵやＡＳ
ＩＣ等の種々の機能を評価することができるというＬＳ
Ｉテスタの汎用性を確保するため、ＬＳＩテスタのパタ
ーンメモリ３には、数多くのテストパターンが格納さ
れ、タイミングジェネレータ１が多種類のタイミング信
号を出力することができるように構成されている。な
お、近年の半導体集積回路は、構成の複雑化に伴って多
ピン化の傾向にあるが、このような半導体集積回路のテ
ストを実施するには、半導体集積回路の入出力ピンの個
数分だけ、図２のハードウエアを用意する必要がある。
因みに、図２は半導体集積回路の１番ピンにテスト信号
を入力する例を示している。
【０００５】具体的には、半導体集積回路を評価する場
合、まず、タイミングジェネレータ１が制御装置６の指
示の下、テストパターンの発生を指示するテスト周期信
号をパターンアドレスコントローラ２に出力する。その
際、タイミングジェネレータ１は、６種類のタイミング
信号ＴＳ１〜ＴＳ６をフォーマッタ４に出力する。
【０００６】パターンアドレスコントローラ２は、タイ
ミングジェネレータ１からテスト周期信号を受けると、
そのテスト周期信号をトリガとして、テストパターンを
読み出すための読み出しアドレスを出力する。即ち、パ
ターンアドレスコントローラ２は、タイミングジェネレ
ータ１からテスト周期信号を受けた回数をカウントする
カウンタを有しており、そのカウンタのカウンタ値を読
み出しアドレスとして出力する。
【０００７】そして、パターンメモリ３は、パターンア
ドレスコントローラ２から読み出しアドレスを受ける
と、その読み出しアドレスを先頭アドレスとするテスト
パターンを出力する。例えば、読み出しアドレスとして
“１０００”番地を受けた場合には、“１０００”番地
に格納されているテストパターンを出力する。なお、テ
ストパターンは“１”と“０”が適宜組み合わされた信
号パターンである。
【０００８】フォーマッタ４は、上記のようにしてタイ
ミングジェネレータ１から６種類のタイミング信号ＴＳ
１〜ＴＳ６を受けると、制御装置６の指示の下、任意の
タイミング信号を選択し、そのタイミング信号にしたが
ってパターンメモリ３が出力するテストパターンからテ
スト信号を生成する。即ち、図３に示すように、テスト
パターンの論理が“１”であれば、Ｈレベルのテスト信
号を出力し、テストパターンの論理が“０”であれば、
Ｌレベルのテスト信号を出力するが、そのテスト信号を
構成する各パルス信号の立ち上がりエッジ及び立ち下が
りエッジを選択したタイミング信号にしたがって制御す
る。
【０００９】そして、ピンエレクトロニクス５は、フォ
ーマッタ４がテスト信号を生成すると、そのテスト信号
を増幅等して、半導体集積回路の入力ピンに出力する。
【００１０】
【発明が解決しようとする課題】従来のＬＳＩテスタは
以上のように構成されているので全種類のタイミング信
号ＴＳ１〜ＴＳ６を使用して、複雑な波形のテスト信号
を生成することができるが、半導体集積回路の入出力ピ
ンの個数分だけ、タイミングジェネレータ１等を用意す
る必要があるため、半導体集積回路の入出力ピンが増加
するにしたがって回路規模が増加し、ＬＳＩテスタの価
格が高価になるなどの課題があった。
【００１１】なお、タイミングジェネレータが出力する
タイミング信号を１番ピン用のフォーマッタと２番ピン
用のフォーマッタが共用する技術が特開平５−１５００
０５号公報に開示されているが、例えば、全種類のタイ
ミング信号を１番ピン用のフォーマッタに出力すると、
２番ピン用のフォーマッタがタイミング信号を受けるこ
とができなくなり、この場合には、半導体集積回路の２
番ピンに対してテスト信号を出力することができなくな
る。
【００１２】この発明は上記のような課題を解決するた
めになされたもので、テスタの汎用性を失うことなく、
回路規模の増加を抑制して安価に構築することができる
ＬＳＩテスタを得ることを目的とする。
【００１３】
【課題を解決するための手段】この発明に係るＬＳＩテ
スタは、複数のテスト信号生成手段のうち、少なくとも
１個のテスト信号生成手段に対してタイミング信号を出
力するタイミング生成手段を設けたものである。
【００１４】この発明に係るＬＳＩテスタは、第１又は
第２のテスト信号生成手段のうち、少なくとも一方のテ
スト信号生成手段に対してタイミング信号を出力するタ
イミング生成手段を設けたものである。
【００１５】この発明に係るＬＳＩテスタは、タイミン
グ生成手段が一方のテスト信号生成手段に対してタイミ
ング信号を出力する場合、第１又は第２のテスト信号生
成手段が、タイミング生成手段が出力する全種類のタイ
ミング信号を使用してテスト信号を生成するようにした
ものである。
【００１６】この発明に係るＬＳＩテスタは、タイミン
グ生成手段が双方のテスト信号生成手段に対してタイミ
ング信号を出力する場合において、同一波形のテスト信
号を生成する場合、第１及び第２のテスト信号生成手段
が、タイミング生成手段が出力する全種類のタイミング
信号を共用してテスト信号を生成するようにしたもので
ある。
【００１７】この発明に係るＬＳＩテスタは、タイミン
グ生成手段が双方のテスト信号生成手段に対してタイミ
ング信号を出力する場合において、相互に異なる波形の
テスト信号を生成する場合、第１及び第２のテスト信号
生成手段が、相互に異なるタイミング信号を使用してテ
スト信号を生成するようにしたものである。
【００１８】この発明に係るＬＳＩテスタは、タイミン
グ生成手段が一方のテスト信号生成手段に対してタイミ
ング信号を出力する場合には、その複数のパターンメモ
リを連続した１個のパターンメモリとして使用し、タイ
ミング生成手段が双方のテスト信号生成手段に対してタ
イミング信号を出力する場合には、その複数のパターン
メモリを独立した別個のパターンメモリとして使用する
ようにしたものである。
【００１９】この発明に係るＬＳＩテスタは、タイミン
グ生成手段と第２のテスト信号生成手段間を接続するタ
イミング信号伝送用の伝送路に遅延回路を挿入するよう
にしたものである。
【００２０】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＬ
ＳＩテスタを示す構成図であり、図において、１１はテ
ストパターンの発生を指示するテスト周期信号を発生す
るとともに、６種類のタイミング信号ＴＳ１〜ＴＳ６を
発生するタイミングジェネレータ（タイミング生成手
段）、１２ａはタイミング信号ＴＳ１〜ＴＳ３をフォー
マッタ２２又はフォーマッタ２３の少なくとも一方に出
力するセレクタ（タイミング生成手段）、１２ｂはタイ
ミング信号ＴＳ４〜ＴＳ６をフォーマッタ２２又はフォ
ーマッタ２３の少なくとも一方に出力するセレクタ（タ
イミング生成手段）、１３はテスト周期信号をパターン
アドレスコントローラ１５，１６に分配する分配器、１
４は分配器１３とパターンアドレスコントローラ１６間
を接続するテスト周期信号伝送用の伝送路に挿入された
遅延回路である。
【００２１】１５，１６はタイミングジェネレータ１１
から分配器１３を介してテスト周期信号を受けると、テ
ストパターンを読み出すための読み出しアドレスを出力
するパターンアドレスコントローラ（パターン発生手
段）、１７はパターンアドレスコントローラ１５が出力
する読み出しアドレスをパターンメモリ１８又はパター
ンメモリ１９に出力するセレクタ、１８はセレクタ１７
から読み出しアドレスを受けると、その読み出しアドレ
スを先頭アドレスとするテストパターンを出力するパタ
ーンメモリ（パターン発生手段）、１９はパターンアド
レスコントローラ１６又はセレクタ１７から読み出しア
ドレスを受けると、その読み出しアドレスを先頭アドレ
スとするテストパターンを出力するパターンメモリ（パ
ターン発生手段）である。
【００２２】２０はパターンメモリ１８又はセレクタ２
１から受けたテストパターンをフォーマッタ２２に出力
するセレクタ、２１はパターンメモリ１９から受けたテ
ストパターンをセレクタ２０又はフォーマッタ２３に出
力するセレクタ、２２はタイミングジェネレータ１１か
らタイミング信号を受けると、そのタイミング信号にし
たがってセレクタ２０が出力するテストパターンからテ
スト信号を生成するフォーマッタ（第１のテスト信号生
成手段）、２３はタイミングジェネレータ１１からタイ
ミング信号を受けると、そのタイミング信号にしたがっ
てセレクタ２１が出力するテストパターンからテスト信
号を生成するフォーマッタ（第２のテスト信号生成手
段）である。
【００２３】２４はフォーマッタ２２により生成された
テスト信号を増幅等して半導体集積回路の１ピン（入力
ピン）に出力するピンエレクトロニクス（第１のテスト
信号生成手段）、２５はフォーマッタ２３により生成さ
れたテスト信号を増幅等して半導体集積回路の２ピン
（他の入力ピン）に出力するピンエレクトロニクス（第
２のテスト信号生成手段）、２６はタイミングジェネレ
ータ１１とフォーマッタ２３間を接続するタイミング信
号伝送用の伝送路に挿入された遅延回路、２７はＬＳＩ
テスタを構成するタイミングジェネレータ１１等を制御
する制御装置である。
【００２４】次に動作について説明する。この実施の形
態１におけるＬＳＩテスタは、テスト信号を生成するに
際して、３種類の信号生成形態を有している。
【００２５】第１の信号生成形態としては、半導体集積
回路の１ピンにのみテスト信号を出力するため（２ピン
にはテスト信号を出力しない）、フォーマッタ２２が６
種類のタイミング信号ＴＳ１〜ＴＳ６を使用してテスト
信号を生成する形態である。第２の信号生成形態として
は、半導体集積回路の１ピンと２ピンに対して同一波形
のテスト信号を出力するため、フォーマッタ２２，２３
が６種類のタイミング信号ＴＳ１〜ＴＳ６を共用して、
テスト信号を生成する形態である。第３の信号生成形態
としては、半導体集積回路の１ピンと２ピンに対して相
互に異なる波形のテスト信号を出力するため、フォーマ
ッタ２２，２３が相互に異なるタイミング信号を使用し
てテスト信号を生成する形態である。
【００２６】最初に、第１の信号生成形態を説明する。
まず、タイミングジェネレータ１１が制御装置２７の指
示の下、テストパターンの発生を指示するテスト周期信
号を分配器１３に出力し、分配器１３が当該テスト周期
信号をパターンアドレスコントローラ１５，１６に分配
する。なお、分配器１３から出力されたテスト周期信号
が同一時刻にパターンアドレスコントローラ１５，１６
に到達するようにするため、遅延回路１４が伝送路に挿
入されている。その際、タイミングジェネレータ１１
は、タイミング信号ＴＳ１〜ＴＳ３をセレクタ１２ａに
出力するとともに、タイミング信号ＴＳ４〜ＴＳ６をセ
レクタ１２ｂに出力し、セレクタ１２ａ，１２ｂが全タ
イミング信号ＴＳ１〜ＴＳ６をフォーマッタ２２に出力
する（フォーマッタ２３にはタイミング信号を出力しな
い）。
【００２７】パターンアドレスコントローラ１５は、分
配器１３からテスト周期信号を受けると、そのテスト周
期信号をトリガとして、テストパターンを読み出すため
の読み出しアドレスを出力する。即ち、パターンアドレ
スコントローラ１５は、タイミングジェネレータ１１か
らテスト周期信号を受けた回数をカウントするカウンタ
を有しており、そのカウンタのカウンタ値を読み出しア
ドレスとして出力する。
【００２８】なお、第１の信号生成形態では、パターン
アドレスコントローラ１６は、分配器１３からテスト周
期信号を受けても、一般的には制御装置２７から動作指
令を受けないので、読み出しアドレスを出力することは
ない。ただし、パターンアドレスコントローラ１６が読
み出しアドレスを出力しても、テスト信号を生成する上
で不具合を生じることはない（第１の信号生成形態で
は、パターンメモリ１９はパターンアドレスコントロー
ラ１６が出力する読み出しアドレスを無視する為）。
【００２９】そして、セレクタ１７は、パターンアドレ
スコントローラ１５から読み出しアドレスを受けると、
制御装置２７の指示の下、例えば、その読み出しアドレ
スとパターンメモリ１９の先頭アドレスを比較し、その
読み出しアドレスがパターンメモリ１９の先頭アドレス
より小さければ、その読み出しアドレスをパターンメモ
リ１８に出力し、その読み出しアドレスがパターンメモ
リ１９の先頭アドレスより大きければ、その読み出しア
ドレスをパターンメモリ１９に出力する。
【００３０】パターンメモリ１８，１９は、セレクタ１
７から読み出しアドレスを受けると、その読み出しアド
レスを先頭アドレスとするテストパターンを出力する。
例えば、読み出しアドレスとして“１０００”番地を受
けた場合には、“１０００”番地に格納されているテス
トパターンを出力する。なお、テストパターンは“１”
と“０”が適宜組み合わされた信号パターンである。
【００３１】第１の信号生成形態では、セレクタ２１
は、パターンメモリ１９が出力するテストパターンをセ
レクタ２０に出力し、セレクタ２０は、パターンメモリ
１８又はセレクタ２１から受けたテストパターンをフォ
ーマッタ２２に出力する。したがって、フォーマッタ２
３にはテストパターンが出力されることはない。
【００３２】フォーマッタ２２は、上記のようにしてタ
イミングジェネレータ１１からセレクタ１２ａ，１２ｂ
を介して、６種類のタイミング信号ＴＳ１〜ＴＳ６を受
けると、制御装置２７の指示の下、任意のタイミング信
号を選択し、そのタイミング信号にしたがってセレクタ
２０が出力するテストパターンからテスト信号を生成す
る。即ち、図３に示すように、テストパターンの論理が
“１”であれば、Ｈレベルのテスト信号を出力し、テス
トパターンの論理が“０”であれば、Ｌレベルのテスト
信号を出力するが、そのテスト信号を構成する各パルス
信号の立ち上がりエッジ及び立ち下がりエッジを選択し
たタイミング信号にしたがって制御する。
【００３３】これにより、ピンエレクトロニクス２４
は、フォーマッタ２２がテスト信号を生成すると、その
テスト信号を増幅等して、半導体集積回路の１ピンに出
力する。第１の信号生成形態では、半導体集積回路の２
ピンには、テスト信号が出力されることはないが、全種
類のタイミング信号ＴＳ１〜ＴＳ６を使用してテスト信
号を生成することができるので、必要に応じて複雑な波
形のテスト信号を生成することができる。
【００３４】次に、第２の信号生成形態を説明する。ま
ず、タイミングジェネレータ１１が制御装置２７の指示
の下、テストパターンの発生を指示するテスト周期信号
を分配器１３に出力し、分配器１３が当該テスト周期信
号をパターンアドレスコントローラ１５，１６に分配す
る。その際、タイミングジェネレータ１１は、タイミン
グ信号ＴＳ１〜ＴＳ３をセレクタ１２ａに出力するとと
もに、タイミング信号ＴＳ４〜ＴＳ６をセレクタ１２ｂ
に出力するが、第１の信号生成形態と異なり、セレクタ
１２ａはタイミング信号ＴＳ１〜ＴＳ３をフォーマッタ
２２とフォーマッタ２３の双方に出力する。また、セレ
クタ１２ｂもタイミング信号ＴＳ４〜ＴＳ６をフォーマ
ッタ２２とフォーマッタ２３の双方に出力する。
【００３５】ここで、セレクタ１２ａ，１２ｂとフォー
マッタ２２間を接続するタイミング信号伝送用の伝送路
と、セレクタ１２ａ，１２ｂとフォーマッタ２３間を接
続するタイミング信号伝送用の伝送路の長さが異なる
と、フォーマッタ２２，２３に到達するタイミング信号
の到達時間が相違する不具合が生じるので、そのタイミ
ング誤差を解消するため、セレクタ１２ａ，１２ｂとフ
ォーマッタ２３間を接続するタイミング信号伝送用の伝
送路には遅延回路２６が挿入されている。
【００３６】パターンアドレスコントローラ１５，１６
は、分配器１３からテスト周期信号を受けると、そのテ
スト周期信号をトリガとして、テストパターンを読み出
すための読み出しアドレスを出力する。そして、セレク
タ１７は、パターンアドレスコントローラ１５から読み
出しアドレスを受けると、制御装置２７の指示の下、そ
の読み出しアドレスをパターンメモリ１８に出力する。
【００３７】パターンメモリ１８，１９は、セレクタ１
７又はパターンアドレスコントローラ１６から読み出し
アドレスを受けると、その読み出しアドレスを先頭アド
レスとするテストパターンを出力する。第２の信号生成
形態では、セレクタ２０は、パターンメモリ１８が出力
するテストパターンをフォーマッタ２２に出力し、セレ
クタ２１は、パターンメモリ１９が出力するテストパタ
ーンをフォーマッタ２３に出力する。
【００３８】フォーマッタ２２，２３は、上記のように
してタイミングジェネレータ１１からセレクタ１２ａ，
１２ｂを介して、６種類のタイミング信号ＴＳ１〜ＴＳ
６を受けると、制御装置２７の指示の下、任意のタイミ
ング信号を選択し、そのタイミング信号にしたがってセ
レクタ２０，２１が出力するテストパターンからテスト
信号を生成する。
【００３９】これにより、ピンエレクトロニクス２４
は、フォーマッタ２２がテスト信号を生成すると、その
テスト信号を増幅等して、半導体集積回路の１ピンに出
力し、ピンエレクトロニクス２５は、フォーマッタ２３
がテスト信号を生成すると、そのテスト信号を増幅等し
て、半導体集積回路の２ピンに出力する。第２の信号生
成形態では、同一波形のテスト信号であるが、全種類の
タイミング信号ＴＳ１〜ＴＳ６を使用して、半導体集積
回路の１ピンと２ピンに出力するテスト信号を生成する
ことができるので、タイミングジェネレータ１１を２個
用意することなく、２個の入力ピンにタイミング信号を
出力することができる。
【００４０】次に、第３の信号生成形態を説明する。ま
ず、タイミングジェネレータ１１が制御装置２７の指示
の下、テストパターンの発生を指示するテスト周期信号
を分配器１３に出力し、分配器１３が当該テスト周期信
号をパターンアドレスコントローラ１５，１６に分配す
る。その際、タイミングジェネレータ１１は、タイミン
グ信号ＴＳ１〜ＴＳ３をセレクタ１２ａに出力するとと
もに、タイミング信号ＴＳ４〜ＴＳ６をセレクタ１２ｂ
に出力するが、第１の信号生成形態と異なり、セレクタ
１２ａはタイミング信号ＴＳ１〜ＴＳ３をフォーマッタ
２２に出力し、セレクタ１２ｂはタイミング信号ＴＳ４
〜ＴＳ６をフォーマッタ２３に出力する。
【００４１】パターンアドレスコントローラ１５，１６
は、分配器１３からテスト周期信号を受けると、そのテ
スト周期信号をトリガとして、テストパターンを読み出
すための読み出しアドレスを出力する。そして、セレク
タ１７は、パターンアドレスコントローラ１５から読み
出しアドレスを受けると、制御装置２７の指示の下、そ
の読み出しアドレスをパターンメモリ１８に出力する。
【００４２】パターンメモリ１８，１９は、セレクタ１
７又はパターンアドレスコントローラ１６から読み出し
アドレスを受けると、その読み出しアドレスを先頭アド
レスとするテストパターンを出力する。第３の信号生成
形態では、セレクタ２０は、パターンメモリ１８が出力
するテストパターンをフォーマッタ２２に出力し、セレ
クタ２１は、パターンメモリ１９が出力するテストパタ
ーンをフォーマッタ２３に出力する。
【００４３】フォーマッタ２２は、上記のようにしてタ
イミングジェネレータ１１からセレクタ１２ａを介し
て、３種類のタイミング信号ＴＳ１〜ＴＳ３を受ける
と、制御装置２７の指示の下、任意のタイミング信号を
選択し、そのタイミング信号にしたがってセレクタ２０
が出力するテストパターンからテスト信号を生成する。
一方、フォーマッタ２３は、上記のようにしてタイミン
グジェネレータ１１からセレクタ１２ｂを介して、３種
類のタイミング信号ＴＳ４〜ＴＳ６を受けると、制御装
置２７の指示の下、任意のタイミング信号を選択し、そ
のタイミング信号にしたがってセレクタ２１が出力する
テストパターンからテスト信号を生成する。
【００４４】これにより、ピンエレクトロニクス２４
は、フォーマッタ２２がテスト信号を生成すると、その
テスト信号を増幅等して、半導体集積回路の１ピンに出
力し、ピンエレクトロニクス２５は、フォーマッタ２３
がテスト信号を生成すると、そのテスト信号を増幅等し
て、半導体集積回路の２ピンに出力する。第３の信号生
成形態では、全種類のタイミング信号ＴＳ１〜ＴＳ６を
使用することはできないが、半導体集積回路の１ピンと
２ピンに対して、相互に信号波形が異なるテスト信号を
出力することができるので、タイミングジェネレータ１
１を２個用意することなく、２個の入力ピンにタイミン
グ信号を出力することができる。
【００４５】以上で明らかなように、この実施の形態１
によれば、共用のタイミングジェネレータ１１を設けフ
ォーマッタ２２又はフォーマッタ２３のうち、少なくと
も一方のフォーマッタに対してタイミング信号を出力す
るように構成したので、テスタの汎用性を失うことな
く、回路規模の増加を抑制して安価にＬＳＩテスタを構
築することができる効果を奏する。
【００４６】また、セレクタ１２ａ，１２ｂが一方のフ
ォーマッタに対してタイミング信号を出力する場合に
は、パターンメモリ１８，１９を連続した１個のパター
ンメモリとして使用し、セレクタ１２ａ，１２ｂが双方
のフォーマッタ２２，２３に対してタイミング信号を出
力する場合には、パターンメモリ１８，１９を独立した
別個のパターンメモリとして使用するように構成したの
で、パターンメモリ１８，１９を有効に利用することが
できる効果を奏する。
【００４７】実施の形態２．上記実施の形態１では、２
個の入力ピンに対してテスト信号を出力するものについ
て示したが、３個以上の入力ピンに対してテスト信号を
出力するようにしてもよく、上記実施の形態１と同様の
効果を奏する。なお、この場合には、パターンアドレス
コントローラ，パターンメモリ，フォーマッタ，ピンエ
レクトロニクス等を３個以上用意する必要がある。ただ
し、タイミングジェネレータについては、１個用意すれ
ばよい。
【００４８】実施の形態３．上記実施の形態１では、セ
レクタ１２ａがタイミング信号ＴＳ１〜ＴＳ３をフォー
マッタ２２に出力し、セレクタ１２ｂがタイミング信号
ＴＳ４〜ＴＳ６をフォーマッタ２３に出力するものにつ
いて示したが、これに限るものではなく、例えば、セレ
クタ１２ａがタイミング信号ＴＳ１〜ＴＳ２をフォーマ
ッタ２２に出力し、セレクタ１２ｂがタイミング信号Ｔ
Ｓ３〜ＴＳ６をフォーマッタ２３に出力するようにして
もよい。また、上記実施の形態１では、タイミングジェ
ネレータ１１が６種類のタイミング信号ＴＳ１〜ＴＳ６
を出力するものについて示したが、これに限るものでは
なく、例えば、７種類以上のタイミング信号を出力して
もよい。
【００４９】
【発明の効果】以上のように、この発明によれば、複数
のテスト信号生成手段のうち、少なくとも１個のテスト
信号生成手段に対してタイミング信号を出力する共用の
タイミング生成手段を設けるように構成したので、テス
タの汎用性を失うことなく、回路規模の増加を抑制して
安価に構築することができる効果がある。
【００５０】この発明によれば、第１又は第２のテスト
信号生成手段のうち、少なくとも一方のテスト信号生成
手段に対してタイミング信号を出力するタイミング生成
手段を設けるように構成したので、テスタの汎用性を失
うことなく、回路規模の増加を抑制して安価に構築する
ことができる効果がある。
【００５１】この発明によれば、タイミング生成手段が
一方のテスト信号生成手段に対してタイミング信号を出
力する場合、第１又は第２のテスト信号生成手段が、タ
イミング生成手段が出力する全種類のタイミング信号を
使用してテスト信号を生成するように構成したので、必
要に応じて複雑な波形のテスト信号を生成することがで
きる効果がある。
【００５２】この発明によれば、タイミング生成手段が
双方のテスト信号生成手段に対してタイミング信号を出
力する場合において、同一波形のテスト信号を生成する
場合、第１及び第２のテスト信号生成手段が、タイミン
グ生成手段が出力する全種類のタイミング信号を共用し
てテスト信号を生成するように構成したので、半導体集
積回路の１ピンと２ピンに対して、全種類のタイミング
信号を使用して生成されたテスト信号を出力することが
できる効果がある。
【００５３】この発明によれば、タイミング生成手段が
双方のテスト信号生成手段に対してタイミング信号を出
力する場合において、相互に異なる波形のテスト信号を
生成する場合、第１及び第２のテスト信号生成手段が、
相互に異なるタイミング信号を使用してテスト信号を生
成するように構成したので、半導体集積回路の１ピンと
２ピンに対して、相互に信号波形が異なるテスト信号を
出力することができる効果がある。
【００５４】この発明によれば、タイミング生成手段が
一方のテスト信号生成手段に対してタイミング信号を出
力する場合には、その複数のパターンメモリを連続した
１個のパターンメモリとして使用し、タイミング生成手
段が双方のテスト信号生成手段に対してタイミング信号
を出力する場合には、その複数のパターンメモリを独立
した別個のパターンメモリとして使用するように構成し
たので、パターンメモリを有効に利用することができる
効果がある。
【００５５】この発明によれば、タイミング生成手段と
第２のテスト信号生成手段間を接続するタイミング信号
伝送用の伝送路に遅延回路を挿入するように構成したの
で、伝送路長の相違に基づくテスト信号生成手段のタイ
ミング誤差を解消することができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＬＳＩテスタ
を示す構成図である。
【図２】 従来のＬＳＩテスタを示す構成図である。
【図３】 テスト信号の生成を説明する説明図である。
【符号の説明】
１１ タイミングジェネレータ（タイミング生成手
段）、１２ａ，１２ｂ セレクタ（タイミング生成手
段）、１５，１６ パターンアドレスコントローラ（パ
ターン発生手段）、１８，１９ パターンメモリ（パタ
ーン発生手段）、２２フォーマッタ（第１のテスト信号
生成手段）、２３ フォーマッタ（第２のテスト信号生
成手段）、２４ ピンエレクトロニクス（第１のテスト
信号生成手段）、２５ ピンエレクトロニクス（第２の
テスト信号生成手段）、２６ 遅延回路。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 テストパターンを出力するパターン発生
    手段と、上記パターン発生手段が出力するテストパター
    ンからタイミング信号にしたがってテスト信号を生成
    し、そのテスト信号を半導体集積回路の入力ピンに出力
    する複数のテスト信号生成手段と、上記複数のテスト信
    号生成手段のうち、少なくとも１個のテスト信号生成手
    段に対して上記タイミング信号を出力するタイミング生
    成手段とを備えたＬＳＩテスタ。
  2. 【請求項２】 テストパターンを出力するパターン発生
    手段と、上記パターン発生手段が出力するテストパター
    ンからタイミング信号にしたがってテスト信号を生成
    し、そのテスト信号を半導体集積回路の一方の入力ピン
    に出力する第１のテスト信号生成手段と、上記パターン
    発生手段が出力するテストパターンからタイミング信号
    にしたがってテスト信号を生成し、そのテスト信号を上
    記半導体集積回路の他方の入力ピンに出力する第２のテ
    スト信号生成手段と、上記第１又は第２のテスト信号生
    成手段のうち、少なくとも一方のテスト信号生成手段に
    対してタイミング信号を出力するタイミング生成手段と
    を備えたＬＳＩテスタ。
  3. 【請求項３】 タイミング生成手段が一方のテスト信号
    生成手段に対してタイミング信号を出力する場合、第１
    又は第２のテスト信号生成手段は、タイミング生成手段
    が出力する全種類のタイミング信号を使用してテスト信
    号を生成することを特徴とする請求項２記載のＬＳＩテ
    スタ。
  4. 【請求項４】 タイミング生成手段が双方のテスト信号
    生成手段に対してタイミング信号を出力する場合におい
    て、同一波形のテスト信号を生成する場合、第１及び第
    ２のテスト信号生成手段は、タイミング生成手段が出力
    する全種類のタイミング信号を共用してテスト信号を生
    成することを特徴とする請求項２記載のＬＳＩテスタ。
  5. 【請求項５】 タイミング生成手段が双方のテスト信号
    生成手段に対してタイミング信号を出力する場合におい
    て、相互に異なる波形のテスト信号を生成する場合、第
    １及び第２のテスト信号生成手段は、相互に異なるタイ
    ミング信号を使用してテスト信号を生成することを特徴
    とする請求項２記載のＬＳＩテスタ。
  6. 【請求項６】 パターン発生手段が複数のパターンメモ
    リから構成され、タイミング生成手段が一方のテスト信
    号生成手段に対してタイミング信号を出力する場合に
    は、その複数のパターンメモリを連続した１個のパター
    ンメモリとして使用し、タイミング生成手段が双方のテ
    スト信号生成手段に対してタイミング信号を出力する場
    合には、その複数のパターンメモリを独立した別個のパ
    ターンメモリとして使用することを特徴とする請求項２
    記載のＬＳＩテスタ。
  7. 【請求項７】 タイミング生成手段と第２のテスト信号
    生成手段間を接続するタイミング信号伝送用の伝送路に
    遅延回路を挿入することを特徴とする請求項２から請求
    項６のうちのいずれか１項記載のＬＳＩテスタ。
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Publication number Priority date Publication date Assignee Title
US6504378B1 (en) * 1999-11-24 2003-01-07 Micron Technology, Inc. Apparatus for evaluating contact pin integrity of electronic components having multiple contact pins
US7352189B2 (en) * 2005-03-09 2008-04-01 Agilent Technologies, Inc. Time aligned bussed triggering using synchronized time-stamps and programmable delays
US8311494B2 (en) * 2006-12-15 2012-11-13 Freescale Semiconductor, Inc. Test unit for testing the frequency characteristic of a transmitter
TWI338149B (en) * 2007-05-18 2011-03-01 King Yuan Electronics Co Ltd An under testing device interface with mixed-signal processing circuit

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4928278A (en) * 1987-08-10 1990-05-22 Nippon Telegraph And Telephone Corporation IC test system
JPH05150005A (ja) 1991-11-28 1993-06-18 Yokogawa Electric Corp タイミングエツジの融通性をもつｌｓｉテスタ
JP3833341B2 (ja) * 1997-05-29 2006-10-11 株式会社アドバンテスト Ｉｃ試験装置のテストパターン発生回路

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