JP3039316B2 - 信号発生装置 - Google Patents
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- JP3039316B2 JP3039316B2 JP7094847A JP9484795A JP3039316B2 JP 3039316 B2 JP3039316 B2 JP 3039316B2 JP 7094847 A JP7094847 A JP 7094847A JP 9484795 A JP9484795 A JP 9484795A JP 3039316 B2 JP3039316 B2 JP 3039316B2
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/31928—Formatter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
- G01R31/3191—Calibration
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Tests Of Electronic Circuits (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＩＣテスタなどに用い
られる信号発生装置に関し、スキュー調整時間が短く、
タイミング精度が良い信号を出力することができる信号
発生装置に関するものである。
られる信号発生装置に関し、スキュー調整時間が短く、
タイミング精度が良い信号を出力することができる信号
発生装置に関するものである。
【０００２】
【従来の技術】ＩＣテスタに用いられる信号発生装置
は、レート信号を遅延した信号がＳＲフリップフロップ
のセット端子あるいはリセット端子に入力され、ＳＲフ
リップフロップが出力する信号を出力信号として出力す
る。この信号発生装置から出力された信号は、ドライバ
を介して被試験対象であるＩＣに出力される。このよう
な装置は、特開昭６３−１４４２６９号公報，実開平４
−１１５０８２号公報などに記載されている。
は、レート信号を遅延した信号がＳＲフリップフロップ
のセット端子あるいはリセット端子に入力され、ＳＲフ
リップフロップが出力する信号を出力信号として出力す
る。この信号発生装置から出力された信号は、ドライバ
を介して被試験対象であるＩＣに出力される。このよう
な装置は、特開昭６３−１４４２６９号公報，実開平４
−１１５０８２号公報などに記載されている。
【０００３】このような装置は、パターンデータの変更
（例えば“１”から“０”）に伴い、フリップフロップ
のセット端子あるいはリセット端子に入力されるレート
信号の遅延量を反転させる必要がある。このため、遅延
量の変更もしなければならず、変更の操作が大変で、変
更に多くの時間を費やしていた。
（例えば“１”から“０”）に伴い、フリップフロップ
のセット端子あるいはリセット端子に入力されるレート
信号の遅延量を反転させる必要がある。このため、遅延
量の変更もしなければならず、変更の操作が大変で、変
更に多くの時間を費やしていた。
【０００４】そこで、遅延量の変更を簡単に行うことが
できる装置の構成図を図８に示す。図において、ディレ
ーライン２０，２１は、外部装置（図示せず）からレー
ト信号ａを入力し、このレート信号ａを遅延して、それ
ぞれエッジ信号ｂ，ｃを出力する。ディレーライン２
２，２３は、ディレーライン２０からのエッジ信号ｂを
入力し、このエッジ信号ｂを遅延する。ディレーライン
２４，２５は、ディレーライン２１からエッジ信号ｃを
入力し、このエッジ信号ｃを遅延する。このディレーラ
イン２２〜２５は、経路間のスキューを調整するための
ディレーラインである。切替回路２６は、外部装置から
のフォーマットデータとパターンデータとに基づいて、
ディレーライン２２〜２５からのエッジ信号を切り替え
る。フォーマッタ２７は、ＳＲフリップフロップで構成
されていて、ＳＲフリップフロップのセット端子あるい
はリセット端子に、切替回路２６からのエッジ信号が入
力される。このＳＲフリップフロップの出力を出力信号
ｄとして出力する。また、フォーマッタ２７は、外部装
置からのパターンデータとフォーマットデータとによ
り、ＳＲフリップフロップにエッジ信号を入力するかど
うかの選択を行う。メモリ２８，２９は、外部装置から
アドレスを指示され、ディレーライン２０，２１の遅延
データ、つまり、エッジ信号のタイミングデータを格納
している。
できる装置の構成図を図８に示す。図において、ディレ
ーライン２０，２１は、外部装置（図示せず）からレー
ト信号ａを入力し、このレート信号ａを遅延して、それ
ぞれエッジ信号ｂ，ｃを出力する。ディレーライン２
２，２３は、ディレーライン２０からのエッジ信号ｂを
入力し、このエッジ信号ｂを遅延する。ディレーライン
２４，２５は、ディレーライン２１からエッジ信号ｃを
入力し、このエッジ信号ｃを遅延する。このディレーラ
イン２２〜２５は、経路間のスキューを調整するための
ディレーラインである。切替回路２６は、外部装置から
のフォーマットデータとパターンデータとに基づいて、
ディレーライン２２〜２５からのエッジ信号を切り替え
る。フォーマッタ２７は、ＳＲフリップフロップで構成
されていて、ＳＲフリップフロップのセット端子あるい
はリセット端子に、切替回路２６からのエッジ信号が入
力される。このＳＲフリップフロップの出力を出力信号
ｄとして出力する。また、フォーマッタ２７は、外部装
置からのパターンデータとフォーマットデータとによ
り、ＳＲフリップフロップにエッジ信号を入力するかど
うかの選択を行う。メモリ２８，２９は、外部装置から
アドレスを指示され、ディレーライン２０，２１の遅延
データ、つまり、エッジ信号のタイミングデータを格納
している。
【０００５】このような装置の動作を以下に説明する。
図９は図８の装置の動作を示したタイミングチャートで
ある。出力信号ｄ１はパターンデータが“１”のときの
出力信号ｄ，出力信号ｄ０はパターンデータが“０”の
ときの出力信号ｄである。ここで、メモリ２８，２９が
格納している遅延データをそれぞれ“Ｔ１”，“Ｔ２”
とし、フォーマットデータは“ＲＺ（Return to Zer
o）”である。
図９は図８の装置の動作を示したタイミングチャートで
ある。出力信号ｄ１はパターンデータが“１”のときの
出力信号ｄ，出力信号ｄ０はパターンデータが“０”の
ときの出力信号ｄである。ここで、メモリ２８，２９が
格納している遅延データをそれぞれ“Ｔ１”，“Ｔ２”
とし、フォーマットデータは“ＲＺ（Return to Zer
o）”である。
【０００６】メモリ２８，２９は、外部装置からアドレ
スの指示を受けて、遅延データをそれぞれディレーライ
ン２０，２１に出力する。そして、ディレーライン２０
は、メモリ２８にからの遅延データ“Ｔ１”によりレー
ト信号ａを遅延し、エッジ信号ｂを出力する。ディレー
ライン２１はメモリ２９からの遅延データ“Ｔ２”によ
りレート信号ａを遅延し、エッジ信号ｃを出力する。
スの指示を受けて、遅延データをそれぞれディレーライ
ン２０，２１に出力する。そして、ディレーライン２０
は、メモリ２８にからの遅延データ“Ｔ１”によりレー
ト信号ａを遅延し、エッジ信号ｂを出力する。ディレー
ライン２１はメモリ２９からの遅延データ“Ｔ２”によ
りレート信号ａを遅延し、エッジ信号ｃを出力する。
【０００７】パターンデータ“１”，フォーマットデー
タ“ＲＺ”のときは、切替回路２６は、エッジ信号ｂを
フォーマッタ２７のＳＲフリップフロップのセット端子
に出力し、エッジ信号ｃをＳＲフリップフロップのリセ
ット端子に出力する。これにより、フォーマッタ２７
は、ＳＲフリップフロップにより出力信号ｄ１を出力す
る。
タ“ＲＺ”のときは、切替回路２６は、エッジ信号ｂを
フォーマッタ２７のＳＲフリップフロップのセット端子
に出力し、エッジ信号ｃをＳＲフリップフロップのリセ
ット端子に出力する。これにより、フォーマッタ２７
は、ＳＲフリップフロップにより出力信号ｄ１を出力す
る。
【０００８】パターンデータ“０”，フォーマットデー
タ“ＲＺ”のときは、切替回路２６は、エッジ信号ｂを
フォーマッタ２７のＳＲフリップフロップのリセット端
子に出力し、エッジ信号ｃをＳＲフリップフロップのセ
ット端子に出力する。これにより、フォーマッタ２７
は、ＳＲフリップフロップにより出力信号ｄ０を出力す
る。但し、フォーマッタ２７は、パターンデータ
“０”，フォーマットデータ“ＲＺ”なので、ＳＲフリ
ップフロップのセット端子にはエッジ信号が入力されな
いように動作する。
タ“ＲＺ”のときは、切替回路２６は、エッジ信号ｂを
フォーマッタ２７のＳＲフリップフロップのリセット端
子に出力し、エッジ信号ｃをＳＲフリップフロップのセ
ット端子に出力する。これにより、フォーマッタ２７
は、ＳＲフリップフロップにより出力信号ｄ０を出力す
る。但し、フォーマッタ２７は、パターンデータ
“０”，フォーマットデータ“ＲＺ”なので、ＳＲフリ
ップフロップのセット端子にはエッジ信号が入力されな
いように動作する。
【０００９】
【発明が解決しようとする課題】信号発生装置では、フ
ォーマッタ２７のＳＲフリップフロップのセット端子に
エッジ信号が入力された場合と、リセット端子にエッジ
信号が入力された場合とでは、ＳＲフリップフリップか
ら出力される信号の立ち上がり、あるいは、立ち下がり
ではタイミングがづれてしまう。そのため、上記の装置
では、経路数が多くなり、ディレーライン２２〜２５と
いうように多くのディレーラインにより、経路間のスキ
ューの調整を行わなければならい。また、切替回路２６
が挿入されているため、タイミング精度の悪化につなが
るという問題点があった。このタイミング精度の悪化
は、ＩＣテスタによるＩＣの試験において、ＩＣに入力
する信号のタイミングがずれることにより、ＩＣから出
力される信号もずれてしまう。その結果、良品と判定し
なければならないＩＣを不良品と判定してしまう場合が
ある。また、ＩＣテスタは、例えば、２５６個の信号発
生装置を有するため、１つの信号発生装置のスキュー調
整を行うディレーラインが１つでも多くなると、校正の
時間に多くの時間を要してしまう。
ォーマッタ２７のＳＲフリップフロップのセット端子に
エッジ信号が入力された場合と、リセット端子にエッジ
信号が入力された場合とでは、ＳＲフリップフリップか
ら出力される信号の立ち上がり、あるいは、立ち下がり
ではタイミングがづれてしまう。そのため、上記の装置
では、経路数が多くなり、ディレーライン２２〜２５と
いうように多くのディレーラインにより、経路間のスキ
ューの調整を行わなければならい。また、切替回路２６
が挿入されているため、タイミング精度の悪化につなが
るという問題点があった。このタイミング精度の悪化
は、ＩＣテスタによるＩＣの試験において、ＩＣに入力
する信号のタイミングがずれることにより、ＩＣから出
力される信号もずれてしまう。その結果、良品と判定し
なければならないＩＣを不良品と判定してしまう場合が
ある。また、ＩＣテスタは、例えば、２５６個の信号発
生装置を有するため、１つの信号発生装置のスキュー調
整を行うディレーラインが１つでも多くなると、校正の
時間に多くの時間を要してしまう。
【００１０】本発明の目的は、スキュー調整時間が短
く、タイミング精度が良い信号を出力することができる
信号発生装置を実現することにある。
く、タイミング精度が良い信号を出力することができる
信号発生装置を実現することにある。
【００１１】
【課題を解決するための手段】本発明は、レート信号を
入力し、このレート信号に基づいて信号を出力する信号
発生装置において、前記レート信号を入力し、レート信
号の遅延を行う少なくとも２つの遅延部と、この遅延部
から信号を入力し、この信号により出力信号の立ち上が
りと立ち下がりを決め、出力信号を生成するフォーマッ
タと、前記遅延部の遅延データを記憶する記憶部と、を
有し、前記記憶部からの遅延データを切り替えて遅延部
に与えることを特徴とするものである。
入力し、このレート信号に基づいて信号を出力する信号
発生装置において、前記レート信号を入力し、レート信
号の遅延を行う少なくとも２つの遅延部と、この遅延部
から信号を入力し、この信号により出力信号の立ち上が
りと立ち下がりを決め、出力信号を生成するフォーマッ
タと、前記遅延部の遅延データを記憶する記憶部と、を
有し、前記記憶部からの遅延データを切り替えて遅延部
に与えることを特徴とするものである。
【００１２】
【作用】このような本発明では、記憶部の遅延データを
切り替えて、遅延部に遅延データを与える。そして、遅
延部は、この遅延データによりレート信号を遅延して、
フォーマッタに信号を入力する。フォーマッタは遅延部
からの信号に基づいて、出力信号を生成する。
切り替えて、遅延部に遅延データを与える。そして、遅
延部は、この遅延データによりレート信号を遅延して、
フォーマッタに信号を入力する。フォーマッタは遅延部
からの信号に基づいて、出力信号を生成する。
【００１３】
【実施例】以下図面を用いて本発明を説明する。図１は
本発明の一実施例を示した構成図である。図において、
ディレーライン３０，３１は、外部装置（図示せず）か
らのレート信号ａを入力し、レート信号ａの遅延を行
い、それぞれエッジ信号ｂ，ｃを出力する。ディレーラ
イン３２，３３は、それぞれディレーライン３０，３１
からのエッジ信号ｂ，ｃを入力し、このエッジ信号を遅
延する。このディレーライン３２，３３は、経路間のス
キューを調整するためのディレーラインである。フォー
マッタ３４は、ディレーライン３２，３３から信号を入
力し、この信号により出力信号の立ち上がりと立ち下が
りとを決め、出力信号ｄを出力する。そして、フォーマ
ッタ３４は、ＳＲフリップフロップにより構成されてお
り、ＳＲフリップフロップのセット端子にディレーライ
ン３２からの信号が入力され、リセット端子にディレー
ライン３３からの信号が入力される。そして、ＳＲフリ
ップフロップは出力信号ｄを出力する。また、フォーマ
ッタ３４は、外部装置からのパターンデータとフォーマ
ットデータとにより、ＳＲフリップフロップにエッジ信
号を入力するかどうかの選択を行う。メモリ３５，３６
は、外部装置からアドレスを指示され、ディレーライン
３０，３１の遅延データ、つまり、エッジ信号のタイミ
ングデータを記憶する。切替回路３７は、メモリ３５，
３６からの遅延データを切り替えてディレーライン３
０，３１に与える。
本発明の一実施例を示した構成図である。図において、
ディレーライン３０，３１は、外部装置（図示せず）か
らのレート信号ａを入力し、レート信号ａの遅延を行
い、それぞれエッジ信号ｂ，ｃを出力する。ディレーラ
イン３２，３３は、それぞれディレーライン３０，３１
からのエッジ信号ｂ，ｃを入力し、このエッジ信号を遅
延する。このディレーライン３２，３３は、経路間のス
キューを調整するためのディレーラインである。フォー
マッタ３４は、ディレーライン３２，３３から信号を入
力し、この信号により出力信号の立ち上がりと立ち下が
りとを決め、出力信号ｄを出力する。そして、フォーマ
ッタ３４は、ＳＲフリップフロップにより構成されてお
り、ＳＲフリップフロップのセット端子にディレーライ
ン３２からの信号が入力され、リセット端子にディレー
ライン３３からの信号が入力される。そして、ＳＲフリ
ップフロップは出力信号ｄを出力する。また、フォーマ
ッタ３４は、外部装置からのパターンデータとフォーマ
ットデータとにより、ＳＲフリップフロップにエッジ信
号を入力するかどうかの選択を行う。メモリ３５，３６
は、外部装置からアドレスを指示され、ディレーライン
３０，３１の遅延データ、つまり、エッジ信号のタイミ
ングデータを記憶する。切替回路３７は、メモリ３５，
３６からの遅延データを切り替えてディレーライン３
０，３１に与える。
【００１４】このような装置の動作を以下で説明する。
図２は図１の装置の動作を示したタイミングチャートで
ある。（Ａ）はパターンデータが“１”のとき、（Ｂ）
はパターンデータが“０”のときである。ここで、メモ
リ３５，３６が格納している遅延データをそれぞれ“Ｔ
１”，“Ｔ２”とし、フォーマットデータは“ＲＺ”で
ある。
図２は図１の装置の動作を示したタイミングチャートで
ある。（Ａ）はパターンデータが“１”のとき、（Ｂ）
はパターンデータが“０”のときである。ここで、メモ
リ３５，３６が格納している遅延データをそれぞれ“Ｔ
１”，“Ｔ２”とし、フォーマットデータは“ＲＺ”で
ある。
【００１５】メモリ３５，３６は、外部装置からアドレ
スの指示を受けて、遅延データを出力する。パターンデ
ータ“１”，フォーマットデータ“ＲＺ”のとき、切替
回路３７は、ディレーライン３０にメモリ３５の遅延デ
ータ“Ｔ１”を与え、ディレーライン３１にメモリ３６
の遅延データ“Ｔ２”を与える。そして、ディレーライ
ン３０は、遅延データ“Ｔ１”だけレート信号ａを遅延
し、フォーマッタ３４のＳＲフリップフロップのセット
端子に、エッジ信号ｂを出力する。ディレーライン３１
は遅延データＴ２だけレート信号ａを遅延し、フォーマ
ッタ３４のＳＲフリップフロップのリセット端子に、エ
ッジ信号ｃを出力する。これにより、フォーマッタ３４
は、ＳＲフリップフロップにより出力信号ｄを出力す
る。
スの指示を受けて、遅延データを出力する。パターンデ
ータ“１”，フォーマットデータ“ＲＺ”のとき、切替
回路３７は、ディレーライン３０にメモリ３５の遅延デ
ータ“Ｔ１”を与え、ディレーライン３１にメモリ３６
の遅延データ“Ｔ２”を与える。そして、ディレーライ
ン３０は、遅延データ“Ｔ１”だけレート信号ａを遅延
し、フォーマッタ３４のＳＲフリップフロップのセット
端子に、エッジ信号ｂを出力する。ディレーライン３１
は遅延データＴ２だけレート信号ａを遅延し、フォーマ
ッタ３４のＳＲフリップフロップのリセット端子に、エ
ッジ信号ｃを出力する。これにより、フォーマッタ３４
は、ＳＲフリップフロップにより出力信号ｄを出力す
る。
【００１６】パターンデータ“０”，フォーマットデー
タ“ＲＺ”のとき、切替回路３７は、ディレーライン３
０にメモリ３６の遅延データ“Ｔ２”を与え、ディレー
ライン３１にメモリ３５の遅延データ“Ｔ１”を与え
る。そして、ディレーライン３０は、遅延データ“Ｔ
２”だけレート信号ａを遅延し、フォーマッタ３４のＳ
Ｒフリップフロップのセット端子に、エッジ信号ｂを出
力する。ディレーライン３１は遅延データ“Ｔ１”だけ
レート信号ａを遅延し、フォーマッタ３４のＳＲフリッ
プフロップのリセット端子に、エッジ信号ｃを出力す
る。これにより、フォーマッタ３４は、ＳＲフリップフ
ロップにより出力信号ｄを出力する。但し、フォーマッ
タ３４は、パターンデータ“０”，フォーマッタデータ
“ＲＺ”であるので、ＳＲフリップフロップのセット端
子にはエッジ信号が入力されないように動作する。
タ“ＲＺ”のとき、切替回路３７は、ディレーライン３
０にメモリ３６の遅延データ“Ｔ２”を与え、ディレー
ライン３１にメモリ３５の遅延データ“Ｔ１”を与え
る。そして、ディレーライン３０は、遅延データ“Ｔ
２”だけレート信号ａを遅延し、フォーマッタ３４のＳ
Ｒフリップフロップのセット端子に、エッジ信号ｂを出
力する。ディレーライン３１は遅延データ“Ｔ１”だけ
レート信号ａを遅延し、フォーマッタ３４のＳＲフリッ
プフロップのリセット端子に、エッジ信号ｃを出力す
る。これにより、フォーマッタ３４は、ＳＲフリップフ
ロップにより出力信号ｄを出力する。但し、フォーマッ
タ３４は、パターンデータ“０”，フォーマッタデータ
“ＲＺ”であるので、ＳＲフリップフロップのセット端
子にはエッジ信号が入力されないように動作する。
【００１７】また、ディレーライン３２，３３の遅延量
の調整は、出力信号ｄを出力する前に調整する。例え
ば、ＩＣテスタでは、信号発生装置間のスキューの調整
にも、ディレーライン３２，３３は用いられ、被試験対
象の試験を行う前にスキューの調整を行う。
の調整は、出力信号ｄを出力する前に調整する。例え
ば、ＩＣテスタでは、信号発生装置間のスキューの調整
にも、ディレーライン３２，３３は用いられ、被試験対
象の試験を行う前にスキューの調整を行う。
【００１８】実際の装置は、ＳＢＣ（Surrounded By Co
mplement）波形を生成する場合があり、以下のように構
成される。図３は本発明の具体的構成を示した図であ
る。図において、エッジ起動制御部４０は、外部装置
（図示せず）からのレート信号ａとパターンデータｐと
フォーマットデータｆとに基づいて、イネーブル信号４
０ａ〜４０ｄを出力する。
mplement）波形を生成する場合があり、以下のように構
成される。図３は本発明の具体的構成を示した図であ
る。図において、エッジ起動制御部４０は、外部装置
（図示せず）からのレート信号ａとパターンデータｐと
フォーマットデータｆとに基づいて、イネーブル信号４
０ａ〜４０ｄを出力する。
【００１９】例えば、フォーマットデータｆが“Ｒ
Ｚ”，パターンデータが“１”のときは、始めのレート
信号ａの立ち上がりで、イネーブル信号４０ａ，４０ｃ
を出力する。そして、次のレート信号ａの立ち上がり
で、イネーブル信号４０ｂ，４０ｄを出力する。そし
て、再び、レート信号ａの立ち上がりで、イネーブル信
号４０ａ，４０ｃを出力する。このような動作を繰り返
す。そして、フォーマットデータｆが“ＲＺ”，パター
ンデータが“０”のときは、イネーブル信号４０ａ，４
０ｂを出力しない。また、フォーマットデータｆが“Ｓ
ＢＣ”で、パターンデータが“０”のときは、レート信
号ａの立ち上がりで、イネーブル信号４０ａ，４０ｂ，
４０ｃを出力する。フォーマットデータｆが“ＳＢＣ”
で、パターンデータが“１”のときは、レート信号ａの
立ち上がりで、イネーブル信号４０ｂ，４０ｃ，４０ｄ
を出力する。
Ｚ”，パターンデータが“１”のときは、始めのレート
信号ａの立ち上がりで、イネーブル信号４０ａ，４０ｃ
を出力する。そして、次のレート信号ａの立ち上がり
で、イネーブル信号４０ｂ，４０ｄを出力する。そし
て、再び、レート信号ａの立ち上がりで、イネーブル信
号４０ａ，４０ｃを出力する。このような動作を繰り返
す。そして、フォーマットデータｆが“ＲＺ”，パター
ンデータが“０”のときは、イネーブル信号４０ａ，４
０ｂを出力しない。また、フォーマットデータｆが“Ｓ
ＢＣ”で、パターンデータが“０”のときは、レート信
号ａの立ち上がりで、イネーブル信号４０ａ，４０ｂ，
４０ｃを出力する。フォーマットデータｆが“ＳＢＣ”
で、パターンデータが“１”のときは、レート信号ａの
立ち上がりで、イネーブル信号４０ｂ，４０ｃ，４０ｄ
を出力する。
【００２０】ディレーライン４１〜４４は、それぞれイ
ネーブル信号４０ａ〜４０ｄを入力し、この信号の遅延
を行い、それぞれエッジ信号Ｓ０，Ｓ１，Ｒ０，Ｒ１を
出力する。ディレーライン４５〜４８は、それぞれエッ
ジ信号Ｓ０，Ｓ１，Ｒ０，Ｒ１を入力し、遅延を行う。
ネーブル信号４０ａ〜４０ｄを入力し、この信号の遅延
を行い、それぞれエッジ信号Ｓ０，Ｓ１，Ｒ０，Ｒ１を
出力する。ディレーライン４５〜４８は、それぞれエッ
ジ信号Ｓ０，Ｓ１，Ｒ０，Ｒ１を入力し、遅延を行う。
【００２１】フォーマッタ５０は、ディレーライン４５
〜４８からエッジ信号を入力し、このエッジ信号により
出力信号の立ち上がりと立ち下がりを決め、出力信号ｄ
を生成する。そして、フォーマッタ５０は、ＯＲゲート
５１，５２とＳＲフリップフロップ５３からなってい
る。ＯＲゲート５１は、ディレーライン４５，４６から
の信号を入力し、出力をＳＲフリップフロップ５３のセ
ット端子に入力する。ＯＲゲート５２は、ディレーライ
ン４７，４８からの信号を入力し、出力をＳＲフリップ
フロップ５３のリセット端子に入力する。
〜４８からエッジ信号を入力し、このエッジ信号により
出力信号の立ち上がりと立ち下がりを決め、出力信号ｄ
を生成する。そして、フォーマッタ５０は、ＯＲゲート
５１，５２とＳＲフリップフロップ５３からなってい
る。ＯＲゲート５１は、ディレーライン４５，４６から
の信号を入力し、出力をＳＲフリップフロップ５３のセ
ット端子に入力する。ＯＲゲート５２は、ディレーライ
ン４７，４８からの信号を入力し、出力をＳＲフリップ
フロップ５３のリセット端子に入力する。
【００２２】メモリ６０〜６３は、外部装置からアドレ
スを指示され、ディレーライン４１〜４５の遅延デー
タ、つまり、エッジ信号のタイミングデータを記憶す
る。切替回路６４は、外部装置からのパターンデータｐ
とフォーマットデータｆとに基づいて、メモリ６０〜６
３からの遅延データを切り替えてディレーライン４１〜
４５に与える。例えば、フォーマットデータ“ＲＺ”
で、パターンデータ“１”のときは、メモリ６０の遅延
データは、ディレーライン４１に与える。そして、メモ
リ６１の遅延データは、ディレーライン４２に与える。
メモリ６２の遅延データは、ディレーライン４３に与
え、メモリ６３の遅延データはディレーライン４４に与
える。そして、フォーマットデータ“ＲＺ”で、パター
ンデータ“０”のときは、メモリ６０の遅延データは、
ディレーライン４３に与える。そして、メモリ６１の遅
延データは、ディレーライン４４に与える。メモリ６２
の遅延データは、ディレーライン４１に与え、メモリ６
３の遅延データはディレーライン４２に与える。
スを指示され、ディレーライン４１〜４５の遅延デー
タ、つまり、エッジ信号のタイミングデータを記憶す
る。切替回路６４は、外部装置からのパターンデータｐ
とフォーマットデータｆとに基づいて、メモリ６０〜６
３からの遅延データを切り替えてディレーライン４１〜
４５に与える。例えば、フォーマットデータ“ＲＺ”
で、パターンデータ“１”のときは、メモリ６０の遅延
データは、ディレーライン４１に与える。そして、メモ
リ６１の遅延データは、ディレーライン４２に与える。
メモリ６２の遅延データは、ディレーライン４３に与
え、メモリ６３の遅延データはディレーライン４４に与
える。そして、フォーマットデータ“ＲＺ”で、パター
ンデータ“０”のときは、メモリ６０の遅延データは、
ディレーライン４３に与える。そして、メモリ６１の遅
延データは、ディレーライン４４に与える。メモリ６２
の遅延データは、ディレーライン４１に与え、メモリ６
３の遅延データはディレーライン４２に与える。
【００２３】このような装置の動作を以下に説明する。
まず、ＳＢＣ波形の発生法について説明する。図４はＳ
ＢＣ波形発生法の説明図である。（Ａ）は、パターンデ
ータが“０”のとき、（Ｂ）は、パターンデータが
“１”のときを示す。ここで、破線は、レート信号ａの
立ち上がり時を示す。
まず、ＳＢＣ波形の発生法について説明する。図４はＳ
ＢＣ波形発生法の説明図である。（Ａ）は、パターンデ
ータが“０”のとき、（Ｂ）は、パターンデータが
“１”のときを示す。ここで、破線は、レート信号ａの
立ち上がり時を示す。
【００２４】（Ａ）において、レート信号ａの立ち上が
りから遅延時間“Ｔ０”の時にＳＲフリップフロップ５
３のセット端子に、エッジ信号を入力する。そして、レ
ート信号ａの立ち上がりから遅延時間“Ｔ１”の時にＳ
Ｒフリップフロップ５３のリセット端子に、エッジ信号
を入力する。レート信号ａの立ち上がりから遅延時間
“Ｔ２”の時にＳＲフリップフロップ５３のセット端子
に、エッジ信号を入力する。これにより、ＳＲフリップ
フロップ５３から出力信号ｄが出力される。
りから遅延時間“Ｔ０”の時にＳＲフリップフロップ５
３のセット端子に、エッジ信号を入力する。そして、レ
ート信号ａの立ち上がりから遅延時間“Ｔ１”の時にＳ
Ｒフリップフロップ５３のリセット端子に、エッジ信号
を入力する。レート信号ａの立ち上がりから遅延時間
“Ｔ２”の時にＳＲフリップフロップ５３のセット端子
に、エッジ信号を入力する。これにより、ＳＲフリップ
フロップ５３から出力信号ｄが出力される。
【００２５】（Ｂ）において、レート信号ａの立ち上が
りから遅延時間“Ｔ０”の時にＳＲフリップフロップ５
３のリセット端子に、エッジ信号を入力する。そして、
レート信号ａの立ち上がりから遅延時間“Ｔ１”の時に
ＳＲフリップフロップ５３のセット端子に、エッジ信号
を入力する。レート信号ａの立ち上がりから遅延時間
“Ｔ２”の時にＳＲフリップフロップ５３のリセット端
子に、エッジ信号を入力する。これにより、ＳＲフリッ
プフロップ５３から出力信号ｄが出力される。
りから遅延時間“Ｔ０”の時にＳＲフリップフロップ５
３のリセット端子に、エッジ信号を入力する。そして、
レート信号ａの立ち上がりから遅延時間“Ｔ１”の時に
ＳＲフリップフロップ５３のセット端子に、エッジ信号
を入力する。レート信号ａの立ち上がりから遅延時間
“Ｔ２”の時にＳＲフリップフロップ５３のリセット端
子に、エッジ信号を入力する。これにより、ＳＲフリッ
プフロップ５３から出力信号ｄが出力される。
【００２６】次にＳＢＣ波形生成の具体的動作を示す。
図５は図３の装置の動作を説明するタイミングチャート
である。ここで、メモリ６０〜６３のアドレス“Ａ０”
における遅延データは、それぞれ、“Ｔ００”，“Ｔ０
１”，“Ｔ０２”，“Ｔ０３”である。アドレス“Ａ
１”における遅延データは、それぞれ、“Ｔ１０”，
“Ｔ１１”，“Ｔ１２”，“Ｔ１３”である。
図５は図３の装置の動作を説明するタイミングチャート
である。ここで、メモリ６０〜６３のアドレス“Ａ０”
における遅延データは、それぞれ、“Ｔ００”，“Ｔ０
１”，“Ｔ０２”，“Ｔ０３”である。アドレス“Ａ
１”における遅延データは、それぞれ、“Ｔ１０”，
“Ｔ１１”，“Ｔ１２”，“Ｔ１３”である。
【００２７】エッジ起動制御部４０は、レート信号ａと
パターンデータｐ“０”とフォーマットデータｆ“ＳＢ
Ｃ”とにより、イネーブル信号４０ａ〜４０ｃを出力す
る。メモリ６０〜６３にアドレス“Ａ０”が与えられ、
メモリ６０〜６３は、それぞれ、遅延データ“Ｔ０
０”，“Ｔ０１”，“Ｔ０２”，“Ｔ０３”を出力す
る。そして、切替回路６４は、パターンデータｐ“０”
とフォーマットデータｆ“ＳＢＣ”とに基づいて、メモ
リ６０の遅延データをディレーライン４１に与え、メモ
リ６１の遅延データをディレーライン４３に与え、メモ
リ６２の遅延データをディレーライン４２に与える。
パターンデータｐ“０”とフォーマットデータｆ“ＳＢ
Ｃ”とにより、イネーブル信号４０ａ〜４０ｃを出力す
る。メモリ６０〜６３にアドレス“Ａ０”が与えられ、
メモリ６０〜６３は、それぞれ、遅延データ“Ｔ０
０”，“Ｔ０１”，“Ｔ０２”，“Ｔ０３”を出力す
る。そして、切替回路６４は、パターンデータｐ“０”
とフォーマットデータｆ“ＳＢＣ”とに基づいて、メモ
リ６０の遅延データをディレーライン４１に与え、メモ
リ６１の遅延データをディレーライン４３に与え、メモ
リ６２の遅延データをディレーライン４２に与える。
【００２８】ディレーライン４１は、イネーブル信号４
０ａを遅延データ“Ｔ００”の遅延時間だけ遅延させ
て、エッジ信号Ｓ０を出力する。ディレーライン４２
は、イネーブル信号４０ｂを遅延データ“Ｔ０２”の遅
延時間だけ遅延させて、エッジ信号Ｓ１を出力する。そ
して、ディレーライン４３は、イネーブル信号４０ｃを
遅延データ”Ｔ０１”の遅延時間だけ遅延させて、エッ
ジ信号Ｒ０を出力する。
０ａを遅延データ“Ｔ００”の遅延時間だけ遅延させ
て、エッジ信号Ｓ０を出力する。ディレーライン４２
は、イネーブル信号４０ｂを遅延データ“Ｔ０２”の遅
延時間だけ遅延させて、エッジ信号Ｓ１を出力する。そ
して、ディレーライン４３は、イネーブル信号４０ｃを
遅延データ”Ｔ０１”の遅延時間だけ遅延させて、エッ
ジ信号Ｒ０を出力する。
【００２９】エッジ信号Ｓ０は、ディレーライン４５と
ＯＲゲート５１とを介して、ＳＲフリップフロップ５３
のセット端子に入力される。これにより、ＳＲフリップ
フロップ５３の出力信号ｄは、レート信号ａの立ち上が
りから遅延データ“Ｔ００”の時間後に立ち上がる。次
に、エッジ信号Ｒ０が、ディレーライン４７とＯＲゲー
ト５２とを介して、ＳＲフリップフロップ５３のリセッ
ト端子に入力される。これにより、ＳＲフリップフロッ
プ５３の出力信号ｄは、レート信号ａの立ち上がりから
遅延データ“Ｔ０１”の時間後に立ち下がる。そして、
エッジ信号Ｓ１が、ディラーライン４６とＯＲゲート５
１とを介して、ＳＲフリップフロップ５３のセット端子
に入力される。これにより、ＳＲフリップフロップ５３
の出力信号ｄは、レート信号ａの立ち上がりから遅延デ
ータ“Ｔ０２”の時間後に立ち上がる。
ＯＲゲート５１とを介して、ＳＲフリップフロップ５３
のセット端子に入力される。これにより、ＳＲフリップ
フロップ５３の出力信号ｄは、レート信号ａの立ち上が
りから遅延データ“Ｔ００”の時間後に立ち上がる。次
に、エッジ信号Ｒ０が、ディレーライン４７とＯＲゲー
ト５２とを介して、ＳＲフリップフロップ５３のリセッ
ト端子に入力される。これにより、ＳＲフリップフロッ
プ５３の出力信号ｄは、レート信号ａの立ち上がりから
遅延データ“Ｔ０１”の時間後に立ち下がる。そして、
エッジ信号Ｓ１が、ディラーライン４６とＯＲゲート５
１とを介して、ＳＲフリップフロップ５３のセット端子
に入力される。これにより、ＳＲフリップフロップ５３
の出力信号ｄは、レート信号ａの立ち上がりから遅延デ
ータ“Ｔ０２”の時間後に立ち上がる。
【００３０】次に、パターンデータｐだけが“１”にな
り、レート信号ａが立ち上がると、エッジ起動制御部４
０は、イネーブル信号４０ｂ〜４０ｄを出力する。そし
て、切替回路６４は、メモリ６０の遅延データをディレ
ーライン４３に与え、メモリ６１の遅延データをディレ
ーライン４２に与え、メモリ６２の遅延データをディレ
ーライン４４に与える。
り、レート信号ａが立ち上がると、エッジ起動制御部４
０は、イネーブル信号４０ｂ〜４０ｄを出力する。そし
て、切替回路６４は、メモリ６０の遅延データをディレ
ーライン４３に与え、メモリ６１の遅延データをディレ
ーライン４２に与え、メモリ６２の遅延データをディレ
ーライン４４に与える。
【００３１】ディレーライン４２は、イネーブル信号４
０ｂを遅延データ“Ｔ０１”の遅延時間だけ遅延させ
て、エッジ信号Ｓ１を出力する。ディレーライン４３
は、イネーブル信号４０ｃを遅延データ“Ｔ００”の遅
延時間だけ遅延させて、エッジ信号Ｒ０を出力する。そ
して、ディレーライン４４は、イネーブル信号４０ｄを
遅延データ”Ｔ０２”の遅延時間だけ遅延させて、エッ
ジ信号Ｒ１を出力する。
０ｂを遅延データ“Ｔ０１”の遅延時間だけ遅延させ
て、エッジ信号Ｓ１を出力する。ディレーライン４３
は、イネーブル信号４０ｃを遅延データ“Ｔ００”の遅
延時間だけ遅延させて、エッジ信号Ｒ０を出力する。そ
して、ディレーライン４４は、イネーブル信号４０ｄを
遅延データ”Ｔ０２”の遅延時間だけ遅延させて、エッ
ジ信号Ｒ１を出力する。
【００３２】エッジ信号Ｒ０は、ディレーライン４７と
ＯＲゲート５２とを介して、ＳＲフリップフロップ５３
のリセット端子に入力される。これにより、ＳＲフリッ
プフロップ５３の出力信号ｄは、レート信号ａの立ち上
がりから遅延データ“Ｔ００”の時間後に立ち下がる。
次に、エッジ信号Ｓ１が、ディレーライン４６とＯＲゲ
ート５１とを介して、ＳＲフリップフロップ５３のセッ
ト端子に入力される。これにより、ＳＲフリップフロッ
プ５３の出力信号ｄは、レート信号ａの立ち上がりから
遅延データ“Ｔ０１”の時間後に立ち上がる。そして、
エッジ信号Ｒ１が、ディレーライン４８とＯＲゲート５
２とを介して、ＳＲフリップフロップ５３のリセット端
子に入力される。これにより、ＳＲフリップフロップ５
３の出力信号ｄは、レート信号ａの立ち上がりから遅延
データ“Ｔ０２”の時間後に立ち下がる。
ＯＲゲート５２とを介して、ＳＲフリップフロップ５３
のリセット端子に入力される。これにより、ＳＲフリッ
プフロップ５３の出力信号ｄは、レート信号ａの立ち上
がりから遅延データ“Ｔ００”の時間後に立ち下がる。
次に、エッジ信号Ｓ１が、ディレーライン４６とＯＲゲ
ート５１とを介して、ＳＲフリップフロップ５３のセッ
ト端子に入力される。これにより、ＳＲフリップフロッ
プ５３の出力信号ｄは、レート信号ａの立ち上がりから
遅延データ“Ｔ０１”の時間後に立ち上がる。そして、
エッジ信号Ｒ１が、ディレーライン４８とＯＲゲート５
２とを介して、ＳＲフリップフロップ５３のリセット端
子に入力される。これにより、ＳＲフリップフロップ５
３の出力信号ｄは、レート信号ａの立ち上がりから遅延
データ“Ｔ０２”の時間後に立ち下がる。
【００３３】そして、パターンデータｐが“０”に、メ
モリ６０〜６３のアドレスが“Ａ１”に変化し、レート
信号ａが立ち上がると、メモリ６０〜６３から出力され
る遅延データが変化する。この遅延データの変化によ
り、エッジ信号Ｓ０，Ｒ０，Ｓ１のレート信号ａからの
立ち上がり時間が変化する。また、図１の装置と同様
に、ディレーライン４５〜４８の遅延量の調整は、出力
信号ｄを出力する前に調整する。
モリ６０〜６３のアドレスが“Ａ１”に変化し、レート
信号ａが立ち上がると、メモリ６０〜６３から出力され
る遅延データが変化する。この遅延データの変化によ
り、エッジ信号Ｓ０，Ｒ０，Ｓ１のレート信号ａからの
立ち上がり時間が変化する。また、図１の装置と同様
に、ディレーライン４５〜４８の遅延量の調整は、出力
信号ｄを出力する前に調整する。
【００３４】このように、メモリ６０〜６３から出力さ
れる遅延データを切替回路６４により切り替えてディレ
ーライン４１〜４４に与えるので、信号経路上に切替回
路を設ける必要がなく、タイミング精度のよい信号を出
力することができる。また、信号経路を増加させる必要
がないので、スキュー調整の時間が短くて済む。
れる遅延データを切替回路６４により切り替えてディレ
ーライン４１〜４４に与えるので、信号経路上に切替回
路を設ける必要がなく、タイミング精度のよい信号を出
力することができる。また、信号経路を増加させる必要
がないので、スキュー調整の時間が短くて済む。
【００３５】その他の実施例について以下に説明する。
図６は本発明の第３の実施例を示した構成図である。図
において、ディレーライン７０，７１は、外部装置（図
示せず）からのレート信号ａを入力し、レート信号ａの
遅延を行い、それぞれエッジ信号ｂ，ｃを出力する。フ
ォーマッタ７２は、ディレーライン７０，７１から信号
を入力し、この信号により出力信号の立ち上がりと立ち
下がりとを決め、出力信号ｄを出力する。そして、フォ
ーマッタ７２は、ＳＲフリップフロップにより構成され
ており、ＳＲフリップフロップのセット端子にディレー
ライン７０からのエッジ信号が入力され、リセット端子
にディレーライン７１からのエッジ信号が入力される。
そして、ＳＲフリップフロップは出力信号ｄを出力す
る。また、フォーマッタ７２は、外部装置からのパター
ンデータとフォーマットデータとにより、ＳＲフリップ
フロップに信号を入力するかどうかの選択を行う。メモ
リ７３，７４は、外部装置からアドレスを指示され、デ
ィレーライン７０，７１の遅延データ、つまり、エッジ
信号のタイミングデータを記憶する。切替回路７５は、
メモリ７３，７４からの遅延データを切り替えて出力す
る。メモリ７６，７７は、経路間のスキュー調整のため
の遅延データが格納されている。加算器７８，７９は、
それぞれ、切替回路７５からの遅延データとメモリ７
３，７４からの遅延データとを加算して、ディレーライ
ン７０，７１に与える。
図６は本発明の第３の実施例を示した構成図である。図
において、ディレーライン７０，７１は、外部装置（図
示せず）からのレート信号ａを入力し、レート信号ａの
遅延を行い、それぞれエッジ信号ｂ，ｃを出力する。フ
ォーマッタ７２は、ディレーライン７０，７１から信号
を入力し、この信号により出力信号の立ち上がりと立ち
下がりとを決め、出力信号ｄを出力する。そして、フォ
ーマッタ７２は、ＳＲフリップフロップにより構成され
ており、ＳＲフリップフロップのセット端子にディレー
ライン７０からのエッジ信号が入力され、リセット端子
にディレーライン７１からのエッジ信号が入力される。
そして、ＳＲフリップフロップは出力信号ｄを出力す
る。また、フォーマッタ７２は、外部装置からのパター
ンデータとフォーマットデータとにより、ＳＲフリップ
フロップに信号を入力するかどうかの選択を行う。メモ
リ７３，７４は、外部装置からアドレスを指示され、デ
ィレーライン７０，７１の遅延データ、つまり、エッジ
信号のタイミングデータを記憶する。切替回路７５は、
メモリ７３，７４からの遅延データを切り替えて出力す
る。メモリ７６，７７は、経路間のスキュー調整のため
の遅延データが格納されている。加算器７８，７９は、
それぞれ、切替回路７５からの遅延データとメモリ７
３，７４からの遅延データとを加算して、ディレーライ
ン７０，７１に与える。
【００３６】このような装置は、図１の装置のディレー
ライン３２，３３を設ける代わりにメモリ７６，７７に
スキュー調整の遅延データを格納する。そして、切替回
路７５からの遅延データにメモリ７６，７７の遅延デー
タを、加算器７８，７９により加算して、ディレーライ
ン７０，７１に与える。他の動作は、図１の装置と同様
である。これにより、スキュー調整用のディレーライン
を減らすことができる。
ライン３２，３３を設ける代わりにメモリ７６，７７に
スキュー調整の遅延データを格納する。そして、切替回
路７５からの遅延データにメモリ７６，７７の遅延デー
タを、加算器７８，７９により加算して、ディレーライ
ン７０，７１に与える。他の動作は、図１の装置と同様
である。これにより、スキュー調整用のディレーライン
を減らすことができる。
【００３７】図７は、本発明の第４の実施例を示した構
成図である。図１と同一のものは同一符号を付す。図に
おいて、メモリ３８は、外部装置からパターンデータと
アドレスデータとによりアドレスを指示され、ディレー
ライン３０，３１の遅延データ、つまり、エッジ信号の
タイミングデータを記憶する。そして、メモリ３８は、
２つの領域に分かれている。この２つの領域は、パター
ンデータが“０”のときにそれぞれディレーライン３
０，３１に与える遅延データの領域と、パターンデータ
が“１”のときにそれぞれディレーライン３０，３１に
与える遅延データの領域とである。そして、この領域
は、メモリ３８のアドレスの最上位ビットにパターンデ
ータを用いることにより、分割されている。例えば、パ
ターンデータが“１”で、アドレスデータが“０００”
のときは、メモリ３８が指示されるアドレスが“１００
０”となる。そして、パターンデータが“０”で、アド
レスデータが“０００”のときは、メモリ３８が指示さ
れるアドレスが“００００”となる。
成図である。図１と同一のものは同一符号を付す。図に
おいて、メモリ３８は、外部装置からパターンデータと
アドレスデータとによりアドレスを指示され、ディレー
ライン３０，３１の遅延データ、つまり、エッジ信号の
タイミングデータを記憶する。そして、メモリ３８は、
２つの領域に分かれている。この２つの領域は、パター
ンデータが“０”のときにそれぞれディレーライン３
０，３１に与える遅延データの領域と、パターンデータ
が“１”のときにそれぞれディレーライン３０，３１に
与える遅延データの領域とである。そして、この領域
は、メモリ３８のアドレスの最上位ビットにパターンデ
ータを用いることにより、分割されている。例えば、パ
ターンデータが“１”で、アドレスデータが“０００”
のときは、メモリ３８が指示されるアドレスが“１００
０”となる。そして、パターンデータが“０”で、アド
レスデータが“０００”のときは、メモリ３８が指示さ
れるアドレスが“００００”となる。
【００３８】このような装置の動作を以下で説明する。
ここで、メモリ３８の１０００番地の遅延データは“Ｔ
１，Ｔ２”で、それぞれ、ディレーライン３０，３１に
与える。そして、メモリ３８の００００番地の遅延デー
タは“Ｔ２，Ｔ１”で、それぞれ、ディレーライン３
０，３１に与える。フォーマットデータは“ＲＺ”であ
る。この装置は、図１の装置とほぼ同様の動作を行う。
そこで、図２のタイミングチャートを用いて図７の装置
の動作を説明する。
ここで、メモリ３８の１０００番地の遅延データは“Ｔ
１，Ｔ２”で、それぞれ、ディレーライン３０，３１に
与える。そして、メモリ３８の００００番地の遅延デー
タは“Ｔ２，Ｔ１”で、それぞれ、ディレーライン３
０，３１に与える。フォーマットデータは“ＲＺ”であ
る。この装置は、図１の装置とほぼ同様の動作を行う。
そこで、図２のタイミングチャートを用いて図７の装置
の動作を説明する。
【００３９】図２（Ａ）において、メモリ３８は、外部
装置からパターンデータ“１”、アドレスデータ“００
０”を入力する。そして、メモリ３８のアドレス“１０
００”の遅延データを出力する。その結果、ディレーラ
イン３０には遅延データ“Ｔ１”が与えられ、ディレー
ライン３１には遅延データ“Ｔ２”が与えられる。その
他の動作は、図１の装置の動作と同じである。
装置からパターンデータ“１”、アドレスデータ“００
０”を入力する。そして、メモリ３８のアドレス“１０
００”の遅延データを出力する。その結果、ディレーラ
イン３０には遅延データ“Ｔ１”が与えられ、ディレー
ライン３１には遅延データ“Ｔ２”が与えられる。その
他の動作は、図１の装置の動作と同じである。
【００４０】図２（Ｂ）において、メモリ３８は、外部
装置からパターンデータ“０”、アドレスデータ“００
０”を入力する。そして、メモリ３８のアドレス“００
００”の遅延データを出力する。その結果、ディレーラ
イン３０には遅延データ“Ｔ２”が与えられ、ディレー
ライン３１には遅延データ“Ｔ１”が与えられる。その
他の動作は、図１の装置の動作と同じである。
装置からパターンデータ“０”、アドレスデータ“００
０”を入力する。そして、メモリ３８のアドレス“００
００”の遅延データを出力する。その結果、ディレーラ
イン３０には遅延データ“Ｔ２”が与えられ、ディレー
ライン３１には遅延データ“Ｔ１”が与えられる。その
他の動作は、図１の装置の動作と同じである。
【００４１】このように、切替回路を設けずに、パター
ンデータとアドレスデータとによりメモリ３８から出力
される遅延データを切り替えて、遅延データをディレー
ライン３０，３１に与えることができる。これにより、
信号経路上に切替回路を設ける必要がなく、タイミング
精度のよい信号を出力することができる。また、出力信
号の変更が簡単に行えると共に、信号経路を増加させる
必要がないので、スキュー調整が少なくて済み、校正時
間を短くすることができる。
ンデータとアドレスデータとによりメモリ３８から出力
される遅延データを切り替えて、遅延データをディレー
ライン３０，３１に与えることができる。これにより、
信号経路上に切替回路を設ける必要がなく、タイミング
精度のよい信号を出力することができる。また、出力信
号の変更が簡単に行えると共に、信号経路を増加させる
必要がないので、スキュー調整が少なくて済み、校正時
間を短くすることができる。
【００４２】なお、本発明は、切替回路がパターンデー
タとフォーマットデータとにより、切り替える構成を示
したが、これに限定されるものではない。すなわち、新
たなデータにより、切り替える構成でもよい。また、エ
ッジ起動制御部４０により、エッジ信号を出力させる構
成でなく、ディレーライン４１〜４４へレート信号ａを
入力する。そして、フォーマッタ５０内で、どのエッジ
信号をＳＲフリップフロップ５３に入力させるか選択す
る構成にしてもよい。さらに、実施例において、図１，
３，６の装置では、２つのメモリにより、遅延データを
記憶する構成を示したが、本発明はこれに限定するもの
ではない。すなわち、１つのメモリを領域分割して記憶
させる構成も本発明に含まれる。
タとフォーマットデータとにより、切り替える構成を示
したが、これに限定されるものではない。すなわち、新
たなデータにより、切り替える構成でもよい。また、エ
ッジ起動制御部４０により、エッジ信号を出力させる構
成でなく、ディレーライン４１〜４４へレート信号ａを
入力する。そして、フォーマッタ５０内で、どのエッジ
信号をＳＲフリップフロップ５３に入力させるか選択す
る構成にしてもよい。さらに、実施例において、図１，
３，６の装置では、２つのメモリにより、遅延データを
記憶する構成を示したが、本発明はこれに限定するもの
ではない。すなわち、１つのメモリを領域分割して記憶
させる構成も本発明に含まれる。
【００４３】
【発明の効果】本発明によれば、以下のような効果があ
る。記憶部から出力される遅延データを切り替えて遅延
部に与えるので、信号経路上に切替回路を設ける必要が
なく、タイミング精度のよい信号を出力することができ
る。また、出力信号の変更が簡単に行えると共に、信号
経路を増加させる必要がないので、スキュー調整が少な
くて済み、校正時間を短くすることができる。
る。記憶部から出力される遅延データを切り替えて遅延
部に与えるので、信号経路上に切替回路を設ける必要が
なく、タイミング精度のよい信号を出力することができ
る。また、出力信号の変更が簡単に行えると共に、信号
経路を増加させる必要がないので、スキュー調整が少な
くて済み、校正時間を短くすることができる。
【図１】本発明の一実施例を示した構成図である。
【図２】図１の装置の動作を示した構成図である。
【図３】本発明の具体的構成を示した図である。
【図４】ＳＢＣ波形発生法の説明図である。
【図５】図３の装置の動作を示したタイミングチャート
である。
である。
【図６】本発明の第３の実施例を示した構成図である。
【図７】本発明の第４の実施例を示した構成図である。
【図８】信号発生装置の一例を示した構成図である。
【図９】図８の装置の動作を示したタイミングチャート
である。
である。
３０，３１，４１〜４４，７０，７１ ディレーライン ３４，５０，７２ フォーマッタ ３５，３６，３８，６０〜６３，７３，７４ メモリ ３７，６４，７５ 切替回路
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 3/78 G01R 31/3183
Claims (1)
- 【請求項１】 レート信号を入力し、このレート信号に
基づいて信号を出力する信号発生装置において、 前記レート信号を入力し、レート信号の遅延を行う少な
くとも２つの遅延部と、 この遅延部から信号を入力し、この信号により出力信号
の立ち上がりと立ち下がりを決め、出力信号を生成する
フォーマッタと、 前記遅延部の遅延データを記憶する記憶部と、を有し、
前記記憶部からの遅延データを切り替えて遅延部に与え
ることを特徴とする信号発生装置。
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| JP7094847A JP3039316B2 (ja) | 1995-04-20 | 1995-04-20 | 信号発生装置 |
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| JP7094847A JP3039316B2 (ja) | 1995-04-20 | 1995-04-20 | 信号発生装置 |
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-
1996
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