JP3181736B2 - Ｉｃ機能試験装置及び試験方法 - Google Patents

Ｉｃ機能試験装置及び試験方法

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JP3181736B2
JP3181736B2 JP34696492A JP34696492A JP3181736B2 JP 3181736 B2 JP3181736 B2 JP 3181736B2 JP 34696492 A JP34696492 A JP 34696492A JP 34696492 A JP34696492 A JP 34696492A JP 3181736 B2 JP3181736 B2 JP 3181736B2
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    • G01R31/31935—Storing data, e.g. failure memory

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ＩＣの機能試験を行
なうＩＣの機能試験装置および試験方法に関するもので
ある。
【０００２】
【従来の技術】図８は従来のファンクションテストを行
なうＩＣの機能試験装置の判定回路を示す構成図であ
る。図８において、９は、ファンクションテストが行わ
れる被試験ＩＣであり、ファンクションテストの際に
は、テストピン１４により、ＩＣの機能試験装置の内部
回路と電気的に接続され、テストされる。図６に、ＩＣ
９のブロック図を示す。次に、ＩＣの機能試験装置の内
部回路の構成について説明する。１はＩＣの機能試験装
置の基準信号（以降、ＤＯと称する。）を出力する基準
信号発生装置、２は判定開始タイミング信号（以降、Ｓ
ＥＴと称する。）を出力する開始タイミング発生回路
（以降、ＳＥＴ発生回路と称する。）、３は判定終了タ
イミング信号（以降、ＲＥＳＥＴと称する。）を出力す
る終了タイミング発生回路（以降ＲＥＳＥＴ発生回路と
称する。）、４は、開始タイミング発生回路２から発生
されたタイミング信号ＳＥＴと、終了タイミング発生回
路３から発生されたＲＥＳＥＴとから判定範囲時間を示
す判定範囲信号（以降、ＷＩＮＤと称する。）を出力す
るＲＳフリップフロップ、５はＨレベル判定とＬレベル
判定とを切り替えるためのテストパターンデータ（以
降、ＤＡＴＡと称する。）を記憶させておくテストパタ
ーンメモリ、６はテストパターンメモリ５から出力され
たテストパターンデータＤＡＴＡを、開始タイミング発
生回路２からのタイミング信号ＳＥＴでラッチした信号
（以降、ＳＤＡＴＡと称する。）を出力するＤフリップ
フロップ、７はＲＳフリップフロップ４からの判定範囲
信号ＷＩＮＤとＤフリップフロップ６からのＳＤＡＴＡ
との論理積信号（以降、ＨＷＩＮＤと称する。）を出力
するＡＮＤゲート、また、８は判定範囲信号ＷＩＮＤと
ＳＤＡＴＡの反転信号ＳＤＡＴＡバーとの論理積信号
（以降、ＬＷＩＮＤと称する。）を出力するＡＮＤゲー
トである。
【０００３】１０は、ＩＣの機能試験装置を制御する制
御回路１９よりＨレベル比較予想電圧データを伝送さ
れ、それに応じたＨレベル比較電圧を出力するＨレベル
比較電圧発生回路、１１は被試験ＩＣ９の出力電圧（以
降、ＤＯＵＴと称する。）とＨレベル比較電圧との電位
を比較してＨレベル比較信号（以降、ＨＣＯＭと称す
る。）を出力する電位比較回路、１２は、制御回路１９
よりＬレベル比較予想電圧データを伝送され、それに応
じたＬレベル比較電圧を出力するＬレベル比較電圧発生
回路、１３は被試験ＩＣ９の出力電圧ＤＯＵＴとＬレベ
ル比較電圧との電位を比較してＬレベル比較信号（以
降、ＬＣＯＭと称する。）を出力する電位比較回路、１
５は、電位比較回路１１からの比較信号ＨＣＯＭと、Ａ
ＮＤゲート７からの論理積信号ＨＷＩＮＤとの論理積で
あるＨレベル不良判定信号（以降、ＨＥＲＲ１と称す
る。）を出力するＡＮＤゲート、１６は、電位比較回路
１３からの比較信号ＬＣＯＭとＡＮＤゲート８からの論
理積信号ＬＷＩＮＤとの論理積であるＬレベル不良判定
信号（以降、ＬＥＲＲ１と称する。）を出力するＡＮＤ
ゲート、１７はＨＥＲＲ１をラッチするラッチ回路、１
８はＬＥＲＲ１をラッチするラッチ回路、２０はラッチ
回路１７でラッチされたＨＥＲＲ１を制御回路１９に伝
送する信号線、２１はラッチ回路１８でラッチされたＬ
ＥＲＲ１を制御回路１９に伝送する信号線、２２は制御
回路１９からＳＥＴ発生回路２、ＲＥＳＥＴ発生回路
３、テストパターンメモリ５、電圧発生回路１０及び電
圧発生回路１２へ設定データを伝送する信号線である。
【０００４】次に、図８に示した従来のファンクション
テストを行なうＩＣの機能試験装置の判定回路の動作に
ついて説明する。まず、ファンクションテストの前に行
なう処理について記述する。制御回路１９は信号線２２
を介してＳＥＴ発生回路２にＲＳフリップフロップ４が
判定範囲信号ＷＩＮＤを出力するための開始タイミング
データを伝送し、ＲＥＳＥＴ発生回路３にＲＳフリップ
フロップ４の判定範囲信号ＷＩＮＤの終了タイミングデ
ータを伝送し、テストパターンメモリ５にファンクショ
ンテストで必要な全てのテストパターンデータＤＡＴＡ
を、電圧発生回路１０にＨレベル比較予想電圧データ
を、電圧発生回路１２にＬレベル比較予想電圧データを
それぞれ伝送する。次に、ファンクションテスト中に行
なう処理について記述する。図９は、ＩＣの機能試験装
置の判定回路の動作タイミングを示すタイミング図であ
る。ＳＥＴ発生回路２は基準信号ＤＯを基準信号発生装
置１から入力し、基準信号ＤＯを、制御回路１９から伝
送された開始タイミングデータ量だけ遅延させ、判定開
始タイミング信号ＳＥＴを出力する。ＲＥＳＥＴ発生回
路３は基準信号ＤＯを基準信号発生装置１から入力し、
基準信号ＤＯを、制御回路１９から伝送された終了タイ
ミングデータ量だけ遅延させ、判定終了タイミング信号
ＲＥＳＥＴを出力する。ＲＳフリップフロップ４はタイ
ミング信号ＳＥＴとＲＥＳＥＴを入力し、判定範囲信号
ＷＩＮＤを出力する。判定開始タイミング信号ＳＥＴは
ＲＳフリップフロップ４のセット入力になり、判定終了
タイミング信号ＲＥＳＥＴはＲＳフリップフロップ４の
リセット入力になる。即ち、判定範囲信号ＷＩＮＤは、
図９に示すように、ＳＥＴの立ち上がりタイミングから
ＲＥＳＥＴの立ち上がりタイミングまでの時間範囲でＨ
レベル出力となる。テストパターンメモリ５は基準信号
ＤＯをトリガにして、テストパターンデータＤＡＴＡを
順次出力する。Ｄフリップフロップ６は、テストパター
ンメモリ５から出力されたテストパターンデータＤＡＴ
Ａと、判定開始タイミング信号ＳＥＴとを入力し、ＳＤ
ＡＴＡを出力する。ここで、テストパターンデータＤＡ
ＴＡはデータ入力になり、タイミング信号ＳＥＴはクロ
ック入力になる。よって、ＳＤＡＴＡはテストパターン
データＤＡＴＡをタイミング信号ＳＥＴの立上りタイミ
ングでラッチしたものである。これにより、ＳＤＡＴＡ
の情報は周期を越えて、次のＳＤＡＴＡの立上りタイミ
ングまで保持される。図９のＮ周期目のように、ＳＤＡ
ＴＡがＨレベル区間中、判定範囲信号ＷＩＮＤがＨレベ
ルになる場合、ＡＮＤゲート７は判定範囲信号ＷＩＮＤ
を通過させ、論理積信号ＨＷＩＮＤをＨレベルで出力す
る。つまり、論理積信号ＨＷＩＮＤのＨレベル区間中は
Ｈレベル判定が行なわれる。図９のＮ＋１周期目のよう
に、ＳＤＡＴＡがＬレベル区間中、判定範囲信号ＷＩＮ
ＤがＨレベルになる場合、ＡＮＤゲート８は判定範囲信
号ＷＩＮＤを通過させ、論理積信号ＬＷＩＮＤをＨレベ
ルで出力する。つまり、論理積信号ＬＷＩＮＤのＨレベ
ル区間中はＬレベル判定が行なわれる。
【０００５】ここで、ファンクションテストは、Ｈレベ
ル判定区間中にＩＣ９の出力電圧ＤＯＵＴの電位がＨレ
ベル比較電圧より低電位になることをＨ不良とし、Ｌレ
ベル判定区間中にＩＣ９の出力電圧ＤＯＵＴの電位がＬ
レベル比較電圧より高電位になることをＬ不良と規定す
る。電圧発生回路１０は、制御回路１９から伝送された
Ｈレベル比較予想電圧データに応じたＨレベル比較電圧
を出力する。電圧比較回路１１は上記Ｈレベル比較電圧
を＋比較端子に入力し、ＩＣ９の出力電圧ＤＯＵＴを−
比較端子に入力し、Ｈレベル比較電圧とＩＣ９の出力電
圧ＤＯＵＴとの電圧比較を行ない、比較信号ＨＣＯＭを
出力する。比較信号ＨＣＯＭはＨレベル比較電圧よりＩ
Ｃ９の出力電圧ＤＯＵＴの方が高電位であればＬレベル
となり、その逆ならＨレベルとなる。ＡＮＤゲート１５
は、ＡＮＤゲート７から出力された論理積信号ＨＷＩＮ
Ｄと比較信号ＨＣＯＭを入力し、ＨＥＲＲ１を出力す
る。出力例は図９のＮ周期目のように、論理積信号ＨＷ
ＩＮＤがＨレベル区間中、比較信号ＨＣＯＭがＨレベル
になる場合、ＡＮＤゲート１５はＨＥＲＲ１をＨレベル
で出力する。つまり、Ｈレベル判定区間中に、電圧比較
回路１１のＨレベル電圧比較結果で、Ｈレベル不良判定
の時間的領域があったことを知らせる。ラッチ回路１７
はＨＥＲＲ１をラッチし、信号線２０を介して制御回路
１９にＨレベル不良判定情報を伝送する。
【０００６】又、電圧発生回路１２は、制御回路１９か
ら伝送されたＬレベル比較予想電圧データに応じたＬレ
ベル比較電圧を出力する。電圧比較回路１３はＩＣ９の
出力電圧ＤＯＵＴを＋比較端子に入力し、上記Ｌレベル
比較電圧を−比較端子に入力し、Ｌレベル比較電圧とＩ
Ｃ９の出力電圧ＤＯＵＴとの電圧比較を行ない、比較信
号ＬＣＯＭを出力する。比較信号ＬＣＯＭはＬレベル比
較電圧よりＩＣの出力電圧ＤＯＵＴの方が低電位であれ
ばＬレベルとなり、その逆ならＨレベルとなる。出力例
は図９のＮ＋１周期目のように、論理積信号ＬＷＩＮＤ
がＨレベル区間中、比較信号ＬＣＯＭがＨレベルになる
場合、ＡＮＤゲート１６はＬＥＲＲ１をＨレベルで出力
する。つまり、Ｌレベル判定区間中に、電圧比較回路１
３のＬレベル電圧比較結果で、Ｌレベル不良判定の時間
的領域があったことを知らせる。ラッチ回路１８はＬＥ
ＲＲ１をラッチし、信号線２１を介して制御回路１９に
Ｌレベル不良判定情報を伝送する。以上によって、上記
Ｈレベル不良判定情報及び上記Ｌレベル不良判定情報か
ら、制御回路１９は、ＩＣ９のファンクションテストの
結果が良判定であったか、または、不良判定であったか
を把握することができる。
【０００７】また、図１０に示すようにＲＥＳＥＴが周
期を越えて設定される場合、Ｎ周期目に判定開始タイミ
ング信号ＳＥＴの立ち上がりタイミングでラッチされた
ＳＤＡＴＡは、Ｎ＋１周期目の判定開始タイミング信号
ＳＥＴの立ち上がりタイミングまで保持され、判定範囲
信号ＷＩＮＤのＨレベル区間はＮ周期目にある判定開始
タイミング信号ＳＥＴのタイミングからＮ＋１周期目に
ある判定終了タイミング信号ＲＥＳＥＴのタイミングま
でとなる。ＡＮＤゲート７は上記ＳＤＡＴＡと上記判定
範囲信号ＷＩＮＤから２周期にまたがる論理積信号ＨＷ
ＩＮＤを出力する。これにより、ＩＣの機能試験装置の
判定回路は２周期にまたがるＨレベル判定を行うことが
出来る。また、Ｎ＋１周期目からＮ＋２周期目に示すよ
うに、ＡＮＤゲート８も同様にすれば、２周期にまたが
る論理積信号ＬＷＩＮＤを出力する。これにより、ＩＣ
の機能試験装置の判定回路は２周期にまたがるＬレベル
判定を行うことが出来る。
【０００８】
【発明が解決しようとする課題】ＩＣの低電位化に伴
い、ＩＣの電気的特性を低電圧で保証するための試験が
増えている。このため、ＩＣの電源電圧Ｖｃｃに低電位
を印加して、ファンクションテストを行なうことがあ
る。しかし、上記Ｖｃｃを変化させると、ＩＣ９の電気
的特性により、図７のように、ＩＣ９の出力データＤＯ
ＵＴの出力タイミングが変化する。つまり、出力電圧Ｄ
ＯＵＴの出力タイミングは上記Ｖｃｃが高電圧である時
より低電圧である時の方が、△Ｔだけ遅延する。従来の
ファンクションテストを行なうＩＣの判定回路は以上の
ように構成されているので、上記Ｖｃｃに高電圧を印加
してファンクションテストを行なう時と上記Ｖｃｃに低
電圧を印加してファンクションテストを行なう時とで、
ＩＣ９の出力データＤＯＵＴの出力タイミングの変化に
合わせて、ＳＥＴ発生回路２やＲＥＳＥＴ発生回路３の
タイミング設定データを変更して、判定区間を変更しな
ければ、正しくファンクションテストの判定ができない
という課題があった。
【０００９】例えば、図１１のＮ周期目に示すように、
被試験ＩＣ９の電源電圧Ｖｃｃに高電圧を印加して、フ
ァンクションテストを行った時の出力データをＤＯＵＴ
１とする。この場合、ＨＷＩＮＤのＨレベル区間中、す
なわちＨレベル判定区間中において、Ｈレベル比較信号
ＨＣＯＭがＨレベルで出力する時間的領域はない。従っ
て、Ｈレベル判定区間中において、電圧比較回路１１の
Ｈレベル電圧比較結果で、被試験ＩＣ９の出力電圧ＤＯ
ＵＴIが、Ｈレベル比較電圧より高電位になることはな
く、従って、ＨＥＲＲ１がＨレベルで出力されることは
なく、Ｈレベル不良判定の時間的領域はない。ところ
が、電源電圧Ｖｃｃに低電圧を印加して、ファンクショ
ンテストを行うと、図１１に示すように、被試験ＩＣ９
の出力電圧ＤＯＵＴIIは△Ｔ11だけ遅延する。それに伴
い、ＨＣＯＭのＨレベルの時間的領域も遅延する。それ
により、Ｈレベル判定区間中において、Ｈレベル比較信
号ＨＣＯＭがＨレベルになる時間的領域が出来てしま
い、破線で示すように、ＨＥＲＲ１がその領域において
Ｈレベルで出力され、Ｈ不良と判定されてしまうことが
わかる。
【００１０】同様に、高電圧でファンクションテストを
行った場合は、図１１のＮ＋１周期目に示すように、Ｌ
レベル判定区間中に、ＬＣＯＭがＨレベルで出力される
時間的領域はなく、従って、ＬＥＲＲ１はＨレベルで出
力されず、Ｌレベル不良判定の時間的領域はない。とこ
ろが、低電圧で行うと、ＩＣ９の出力電圧ＤＯＵＴIIが
△Ｔ11だけ遅延してしまうので、Ｌレベル判定区間中
に、ＬＣＯＭがＨレベルで出力される時間的領域が生じ
てしまい、破線で示すように、その領域において、ＬＥ
ＲＲ１がＨレベルで出力され、Ｌ不良と判定されてしま
うことがわかる。
【００１１】この発明は、以上のような課題を解消する
ためになされたもので、ＩＣの出力データＤＯＵＴの出
力タイミングの変動に関係無く、ファンクションテスト
の判定ができる判定回路を備えたＩＣの機能試験装置を
得ることを目的とする。
【００１２】
【課題を解決するための手段】上記の目的に鑑み、この
発明は、被試験ＩＣに電気的に接触するテストピンと、
判定回路とを備えたＩＣ機能試験装置であって、上記判
定回路が、判定範囲時間の始点となる判定開始タイミン
グ信号を出力する第１のタイミング信号発生部と、上記
判定範囲時間の終点となる判定終了タイミング信号を出
力する第２のタイミング信号発生部と、それぞれの判定
範囲時間での判定レベルを順次指定するテストパターン
を記憶し、上記第１のタイミング信号発生部からの上記
判定開始タイミング信号と同時に、上記テストパターン
を出力するテストパターン出力部と、上記判定範囲時間
において、上記テストパターンで指定されたレベルに関
し、上記被試験ＩＣの出力電圧と、上記機能試験装置に
設定された予想電圧データとの比較判定を行い、上記判
定範囲時間内の上記出力電圧が上記予想電圧データを満
足する範囲にある時間的領域において良判定信号を出力
する電圧比較判定部と、上記判定開始タイミング信号で
セットされ、上記良判定信号の出力タイミングでリセッ
トされる判定信号を出力する判定信号出力部と、上記判
定信号を、上記判定範囲時間の終点である上記判定終了
タイミング信号に合わせてラッチした良／不良判定情報
を出力する判定情報伝送部と、を備えたＩＣ機能試験装
置にある。
【００１３】
【作用】この発明においては、第１のタイミング発生回
路より出力されるタイミングを始点とし、第２のタイミ
ング発生回路より出力されるタイミングを終点とする判
定時間範囲内において、ＩＣの出力データＤＯＵＴが予
想電圧データを満足する範囲にある時間的領域がある場
合を良として判定を行い、ＩＣの出力データＤＯＵＴの
出力タイミングの変化に関係無く、ファンクションテス
トを行うことができる。
【００１４】
【実施例】図１はこの発明のＩＣの機能試験装置の実施
例を示す構成図である。従来と同様に、この実施例にお
いても、被試験ＩＣ９は、テストピン１４により、図１
に示す機能試験装置の内部回路と電気的に接続され、テ
ストされる。１〜１４、１９〜２２は従来の機能試験装
置と同様のものであるため、同一符号を付し、説明は省
略する。図１において、２３は、第１のタイミング信号
発生部であるＳＥＴ発生回路２からの判定開始タイミン
グ信号ＳＥＴとＤフリップフロップ６からのＳＤＡＴＡ
を入力し、ＳＥＴとＳＤＡＴＡの論理積信号であるＨレ
ベル判定開始タイミング信号（以降、ＨＳＥＴと称す
る。）を出力するＡＮＤゲート、２４はタイミング信号
ＳＥＴとＳＤＡＴＡの反転信号ＳＤＡＴＡバーとの論理
積信号であるＬレベル判定開始タイミング信号（以降、
ＬＳＥＴと称する。）を出力するＡＮＤゲート、２５
は、ＩＣ９の出力電圧ＤＯＵＴとＨレベル比較予想電圧
データとの比較を行う電位比較回路１１から出力された
Ｈレベル比較信号ＨＣＯＭの反転信号ＨＣＯＭバーと、
ＡＮＤゲート７から出力されたＨＷＩＮＤとを入力し、
ＨＣＯＭバーとＨＷＩＮＤとの論理積であるＨレベル良
判定信号（以降、ＨＧＯと称する。）を出力するＡＮＤ
ゲート、２６は、Ｈレベル良判定信号ＨＧＯとＡＮＤゲ
ート２３から出力されたＨレベル判定開始タイミング信
号ＨＳＥＴとからＨレベル判定信号（以降、ＨＪＵＤと
称する。）を出力する判定信号出力部を構成しているＲ
Ｓフリップフロップ、２７はＨレベル判定信号ＨＪＵＤ
を、第２のタイミング信号発生部であるＲＥＳＥＴ発生
回路３からの判定終了タイミング信号ＲＥＳＥＴでラッ
チしてＨレベル不良判定信号（以降、ＨＥＲＲ２と称す
る。）を出力するＤフリップフロップ、２８はＨＥＲＲ
２をラッチし、信号線２０を介して、良／不良判定情報
を制御回路１９に伝送するラッチ回路である。また、２
９は、電位比較回路１３から出力されたＬレベル比較信
号ＬＣＯＭの反転信号ＬＣＯＭバーと、ＡＮＤゲート８
における論理積信号ＬＷＩＮＤとの論理積であるＬレベ
ル良判定信号（以降、ＬＧＯと称する。）を出力するＡ
ＮＤゲート、３０は、Ｌレベル良判定信号ＬＧＯと、Ａ
ＮＤゲート２４による論理積信号ＬＳＥＴとからＬレベ
ル判定信号（以降、ＬＪＵＤと称する。）を出力するＲ
Ｓフリップフロップ、３１はＬレベル判定信号ＬＪＵＤ
を、ＲＥＳＥＴ発生回路３からの判定終了タイミング信
号ＲＥＳＥＴでラッチして、Ｌレベル不良判定信号（以
降、ＬＥＲＲ２と称する。）を出力するＤフリップフロ
ップ、３２はＬレベル不良判定信号ＬＥＲＲ２をラッチ
し、信号線２１を介して、良／不良判定情報を制御回路
１９に伝送するラッチ回路である。ここで、ＡＮＤゲー
ト７及び８と、電圧発生回路１０及び１２と、電位比較
回路１１及び１３と、ＡＮＤゲート２５及び２９は、テ
ストパターンにより、Ｈ／Ｌレベル別に、ＩＣ９の出力
電圧ＤＯＵＴと予想電圧データとを比較判定し、出力電
圧ＤＯＵＴと予想電圧データとが一致している時間的領
域において、Ｈレベル良判定信号ＨＧＯ及びＬレベル良
判定信号ＬＧＯを出力する電圧比較判定部を構成してい
る。ＡＮＤゲート２３及び２４とＲＳフリップフロップ
２６及び３０は、テストパターンにより、Ｈ／Ｌレベル
別に、Ｈレベル判定信号ＨＪＵＤ及びＬレベル判定信号
ＬＪＵＤを出力する判定信号出力部を構成している。ま
た、Ｄフリップフロップ２７及び３１とラッチ回路２８
及び３２は、良／不良判定情報を伝送する判定情報伝送
部を構成している。
【００１５】次に、図１に示したこの発明の実施例の動
作について説明する。まず、ファンクションテストの前
に行なう処理を従来例と同様に行う。これについては、
従来例と同じであるため説明は省略する。次に、ファン
クションテスト中に行なう処理について記述する。従来
例と同様に、ＳＥＴ発生回路２は判定開始タイミング信
号ＳＥＴを発生し、ＲＥＳＥＴ発生回路３は判定終了タ
イミング信号ＲＥＳＥＴを発生する。また、Ｄフリップ
フロップ６は、テストパターンメモリ５からのテストパ
ターンデータＤＡＴＡを、判定開始タイミング信号ＳＥ
Ｔの立ち上がりタイミングでラッチした信号ＳＤＡＴＡ
を発生し、Ｄフリップフロップ６とテストパターンメモ
リ５は、テストパターン出力部を構成している。ＡＮＤ
ゲート７は、信号ＳＤＡＴＡとＲＳフリップフロップ４
からの判定範囲信号ＷＩＮＤとを入力し、Ｈレベル判定
範囲時間を示す論理積信号ＨＷＩＮＤを発生し、ＡＮＤ
ゲート８は、ＳＤＡＴＡの反転信号ＳＤＡＴＡバーと判
定範囲信号ＷＩＮＤとを入力し、論理積信号ＬＷＩＮＤ
を出力する。電位比較回路１１は、＋比較端子に、電圧
発生回路１０が発生した制御回路１９からのＨレベル比
較予想電圧データに応じたＨレベル比較電圧を入力し、
−比較端子にＩＣ９の出力電圧ＤＯＵＴを入力して、Ｈ
レベル比較電圧とＩＣ９の出力電圧ＤＯＵＴとの電位を
比較して、比較信号ＨＣＯＭを出力する。また、電位比
較回路１３は、ＩＣ９の出力電圧ＤＯＵＴを＋端子に入
力し、電圧発生回路１２から発生された制御回路１９に
よるＬレベル比較予想電圧データに応じたＬレベル比較
電圧を−端子に入力し、ＤＯＵＴとＬレベル比較電圧と
の電位を比較して、比較信号ＬＣＯＭを出力する。
【００１６】Ｈレベル判定は以下の手順で行なわれる。
図２にＨレベル判定例の動作タイミングを示したタイミ
ング図を示す。図２のように、テストパターンデータＤ
ＡＴＡを判定開始タイミング信号ＳＥＴの立ち上がりタ
イミングでラッチしたＳＤＡＴＡがＨレベル区間中、Ｓ
ＥＴがＨレベルになる場合、ＡＮＤゲート２３はタイミ
ング信号ＳＥＴを通過させ、ＳＥＴとＳＤＡＴＡとの論
理積信号ＨＳＥＴを出力する。ＡＮＤゲート２５は、比
較信号ＨＣＯＭの反転信号であるＨＣＯＭバーと、ＡＮ
Ｄゲート７による論理積信号ＨＷＩＮＤとを入力し、Ｈ
ＣＯＭバーとＨＷＩＮＤとの論理積である良判定信号Ｈ
ＧＯを出力する。出力例は図２のＮ周期目のように、論
理積信号ＨＷＩＮＤがＨレベル区間中、ＨＣＯＭバーが
Ｈレベルになる場合、ＡＮＤゲート２５は良判定信号Ｈ
ＧＯをＨレベルで出力する。また、図２のＮ＋１周期目
のように、論理積信号ＨＷＩＮＤがＨレベル区間中、Ｈ
ＣＯＭバーが全くＨレベルにならなかった場合、ＡＮＤ
ゲート２５は良判定信号ＨＧＯをＬレベルで維持する。
ＲＳフリップフロップ２６は、ＡＮＤゲート２３による
論理積信号ＨＳＥＴをセット入力として入力し、良判定
信号ＨＧＯをリセット入力として入力し、Ｈレベル判定
信号ＨＪＵＤを出力する。よって、ＨＳＥＴのＨレベル
入力タイミングから、良判定信号ＨＧＯのＨレベル入力
タイミングまでの間、Ｈレベル判定信号ＨＪＵＤはＨレ
ベルを維持する。Ｄフリップフロップ２７は、Ｈレベル
判定信号ＨＪＵＤとＲＥＳＥＴ発生回路３からの判定終
了タイミング信号ＲＥＳＥＴとを入力し、Ｈレベル不良
判定信号ＨＥＲＲ２を出力する。Ｈレベル判定信号ＨＪ
ＵＤはＤフリップフロップ２７のデータ入力となり、判
定終了タイミング信号ＲＥＳＥＴはＤフリップフロップ
２７のクロック入力となる。よって、Ｈレベル不良判定
信号ＨＥＲＲ２は、Ｈレベル判定信号ＨＪＵＤをＲＥＳ
ＥＴの立上りタイミングでラッチしたものである。出力
例は図２のＮ周期目のように、ＲＥＳＥＴがＨレベルに
なるタイミングで、ＨＪＵＤがＬレベルの場合、Ｄフリ
ップフロップ２７はＨＥＲＲ２をＬレベルで出力する。
つまり、Ｈレベル判定区間中に、電圧比較回路１１のＨ
レベル電圧比較結果で、Ｈレベル良判定の時間的領域が
あったことを知らせる。また、図２のＮ＋１周期目のよ
うに、ＲＥＳＥＴの立上りタイミングで、ＨＪＵＤがＨ
レベルの場合、Ｄフリップフロップ２７はＨＥＲＲ２を
Ｈレベルで出力する。つまり、Ｈレベル判定区間中で、
電圧比較回路１１のＨレベル電圧比較結果に、Ｈレベル
良判定の時間的領域が全くなく、Ｈレベル不良判定であ
ることを知らせている。ラッチ回路２８はＨＥＲＲ２を
ラッチし、信号線２０を介して制御回路１９にＨレベル
良／不良判定情報を伝送する。
【００１７】Ｌレベル判定は以下の手順で行なわれる。
図３に、Ｌレベル判定例の動作タイミングを示したタイ
ミング図を示す。図３のように、ＳＤＡＴＡがＬレベル
区間中、判定開始タイミング信号ＳＥＴがＨレベルにな
る場合、ＡＮＤゲート２４はタイミング信号ＳＥＴを通
過させ、論理積信号ＬＳＥＴを出力する。ＡＮＤゲート
２９は比較信号ＬＣＯＭの反転信号であるＬＣＯＭバー
と論理積信号ＬＷＩＮＤを入力し、ＬＣＯＭバーとＬＷ
ＩＮＤの論理積である良判定信号ＬＧＯを出力する。出
力例は図３のＮ周期目のように、論理積信号ＬＷＩＮＤ
がＨレベル区間中、ＬＣＯＭバーがＨレベルになる場
合、ＡＮＤゲート２９は良判定信号ＬＧＯをＨレベルで
出力する。また、図３のＮ＋１周期目のように、論理積
信号ＬＷＩＮＤがＨレベル区間中、ＬＣＯＭバーが全く
Ｈレベルにならなかった場合、ＡＮＤゲート２９は良判
定信号ＬＧＯをＬレベルで維持する。ＲＳフリップフロ
ップ３０は良判定信号ＬＧＯとＬＳＥＴを入力し、Ｌレ
ベル判定信号ＬＪＵＤを出力する。良判定信号ＬＳＥＴ
はＲＳフリップフロップ３０のセット入力となり、ＬＧ
ＯはＲＳフリップフロップ３０のリセット入力となる。
よって、ＬＳＥＴのＨレベル入力タイミングから良判定
信号ＬＧＯのＨレベル入力タイミングまでの間、Ｌレベ
ル判定信号ＬＪＵＤはＨレベルを維持する。Ｄフリップ
フロップ３１は、Ｌレベル判定信号ＬＪＵＤと、ＲＥＳ
ＥＴ発生回路３からの判定終了タイミング信号ＲＥＳＥ
Ｔとを入力し、Ｌレベル不良判定信号ＬＥＲＲ２を出力
する。Ｌレベル判定信号ＬＪＵＤはＤフリップフロップ
３１のデータ入力となり、判定終了タイミング信号ＲＥ
ＳＥＴはＤフリップフロップ３１のクロック入力とな
る。よって、Ｌレベル不良判定信号ＬＥＲＲ２は、ＲＥ
ＳＥＴの立上りタイミングでラッチしたものである。出
力例は図３のＮ周期目のように、ＲＥＳＥＴがＨレベル
になるタイミングで、ＬＪＵＤがＬレベルの場合、Ｄフ
リップフロップ３１はＬＥＲＲ２をＬレベルで出力す
る。つまり、Ｌレベル判定区間中に、電圧比較回路１３
のＨレベル電圧比較結果で、Ｌレベル良判定の時間的領
域があったことを知らせる。また、図３のＮ＋１周期目
のように、ＲＥＳＥＴの立上りタイミングで、Ｌレベル
判定信号ＬＪＵＤがＨレベルの場合、Ｄフリップフロッ
プ３１はＬＥＲＲ２をＨレベルで出力する。つまり、Ｌ
レベル判定区間中で、電圧比較回路１３のＬレベル電圧
比較結果に、Ｌレベル良判定の時間的領域が全くなく、
Ｌレベル不良判定であることを知らせている。ラッチ回
路３２はＬＥＲＲ２をラッチし、信号線２１を介して制
御回路１９にＬレベル良／不良判定情報を伝送する。以
上によって、上記Ｈレベル不良判定情報及び上記Ｌレベ
ル不良判定情報から、制御回路１９はファンクションテ
ストの結果が良判定であったか、不良判定であったかを
把握することができる。
【００１８】次に、被試験ＩＣ９が電源電圧Ｖｃｃ１、
Ｖｃｃ２またはＶｃｃ３を印加され、ファンクションテ
ストされる場合について記述する。それぞれの電源電圧
の電位差はＶｃｃ１＞Ｖｃｃ２＞Ｖｃｃ３である。図４
のように、被試験ＩＣの電源電圧の電位がＶｃｃ１から
Ｖｃｃ２に変化した場合、被試験ＩＣ９の電気的特性の
ため、出力電圧ＤＯＵＴの出力タイミングはＤＯＵＴ１
からＤＯＵＴ２へ△Ｔ１だけ遅延する。本発明の機能試
験装置の判定回路においては、電源電圧Ｖｃｃ１でファ
ンクションテストを行なう場合と、電源電圧Ｖｃｃ２で
ファンクションテストを行なう場合とで、ＳＥＴ発生回
路２及びＲＥＳＥＴ発生回路３のタイミング設定データ
を変更することなく、電源電圧Ｖｃｃ１及び電源電圧Ｖ
ｃｃ２の両ファンクションテストを行なうことができ
る。手順について説明する。まず、あらかじめ、被試験
ＩＣ９の電気的特性から、電源電圧Ｖｃｃ１の時のＤＯ
ＵＴ１の基準的な出力タイミングと、電源電圧Ｖｃｃ２
の時のＤＯＵＴ２の基準的な出力タイミングとを予測し
ておく。判定開始タイミング信号ＳＥＴのタイミング設
定は予測されたＤＯＵＴ１の出力タイミングより前に
し、判定終了タイミング信号ＲＥＳＥＴのタイミング設
定は予測されたＤＯＵＴ２の出力タイミングより後にす
る。このようにして、本実施例の判定回路が以上に記述
した動作手順で上記両ファンクションテストを行なった
場合、図４に示すように、ＳＥＴ発生回路２のタイミン
グ設定データとＲＥＳＥＴ発生回路３のタイミング設定
データを変更することなく、ＤＯＵＴ１及びＤＯＵＴ２
の良判定及び不良判定を行なうことができる。
【００１９】また、電源電圧がさらに低電圧化され、Ｖ
ｃｃ３になった場合、図５のように、ＤＯＵＴ３の出力
タイミングはＤＯＵＴ１の出力タイミングより△Ｔ２だ
け遅延し、周期を越えて出力されることも考えられる。
この場合、ＲＥＳＥＴタイミングを周期を越えて設定す
ることで、良／不良判定区間を２周期間にまたがって設
定することができる。つまり、ＤＯＵＴ１がＮ周期目に
出力され、ＤＯＵＴ３がＮ＋１周期目に出力されるよう
な場合でも、本実施例の判定回路が以上に記述した動作
手順でファンクションを行えば、ＳＥＴ発生回路２のタ
イミング設定データとＲＥＳＥＴ発生回路３のタイミン
グ設定データを変更することなく、ＤＯＵＴ１及びＤＯ
ＵＴ３の良判定及び不良判定を行うことが出来る。
【００２０】
【発明の効果】以上のようにこの発明によれば、ＳＥＴ
発生回路２より出力されるタイミング信号ＳＥＴを始点
とし、ＲＥＳＥＴ発生回路３より出力されるＲＥＳＥＴ
を終点として、上記始点から上記終点までの判定時間範
囲内で、被試験ＩＣ９の出力データＤＯＵＴがＩＣの機
能試験装置の予想電圧データを満足する範囲にある時間
的領域が少しでもあれば良として判定を行うので、被試
験ＩＣ９の電源電圧Ｖｃｃに高電圧を印加してファンク
ションテストを行なう時と、上記Ｖｃｃに低電圧を印加
してファンクションテストを行なう時とで、ＳＥＴ発生
回路２及びＲＥＳＥＴ発生回路３のタイミング設定デー
タを変更しなくても、それぞれのファンクションテスト
において、正しく良判定及び不良判定を行うことができ
る。また、被試験ＩＣ９の出力電圧ＤＯＵＴの出力タイ
ミングが、周期を越えて出力されるような場合でも、同
様に、テストパターンデータをそのタイミングに応じた
ものに変更することなく、ファンクションテストを正し
く行うことができる。
【図面の簡単な説明】
【図１】この発明の実施例を示す構成図である。
【図２】実施例のＨレベル判定動作のタイミング図であ
る。
【図３】実施例のＬレベル判定動作のタイミング図であ
る。
【図４】実施例の低電圧で行ったＨレベル判定動作のタ
イミング図である。
【図５】実施例のさらに低い電圧で行ったＨレベル判定
動作のタイミング図である。
【図６】被試験ＩＣのブロック図である。
【図７】電源電圧変動によるＩＣの出力タイミングの変
化を示すタイミング図である。
【図８】従来例を示す構成図である。
【図９】従来例の判定動作のタイミング図である。
【図１０】従来例の判定動作のタイミング図である。
【図１１】従来例の低電圧で行ったＨレベル判定動作の
タイミング図である。
【符号の説明】
２ ＳＥＴ発生回路 ３ ＲＥＳＥＴ発生回路 ４ ＲＳフリップフロップ ５ テストパターンメモリ ７，８，２５，２９ ＡＮＤゲート １１，１３ 電圧比較回路 １９ 制御回路 ２６，３０ ＲＳフリップフロップ ２７，３１ Ｄフリップフロップ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 被試験ＩＣに電気的に接触するテストピ
    ンと、 判定回路とを備えたＩＣ機能試験装置であって、 上記判定回路が、 判定範囲時間の始点となる判定開始タイミング信号を出
    力する第１のタイミング信号発生部と、 上記判定範囲時間の終点となる判定終了タイミング信号
    を出力する第２のタイミング信号発生部と、判 定レベルを順次指定するテストパターンを記憶し、上
    記第１のタイミング信号発生部からの上記判定開始タイ
    ミング信号と同時に、上記テストパターンを出力するテ
    ストパターン出力部と、 上記判定範囲時間において、上記被試験ＩＣの出力電圧
    と、上記機能試験装置に設定された上記テストパターン
    で指定された判定レベルに応じた予想電圧データとの比
    較判定を行い、上記判定範囲時間内の上記出力電圧が上
    記予想電圧データを満足する範囲にある時間的領域にお
    いて良判定信号を出力する電圧比較判定部と、 上記判定開始タイミング信号でセットされ、上記良判定
    信号の出力タイミングでリセットされる判定信号を出力
    する判定信号出力部と、 上記判定信号を、上記判定範囲時間の終点である上記判
    定終了タイミング信号に合わせてラッチした良／不良判
    定情報を出力する判定情報伝送部と、 を備えたＩＣ機能試験装置。
  2. 【請求項２】 判定レベルを順次指定するテストパター
    ンデータ及び予想電圧データを含む機能試験で用いられ
    る各データを機能試験装置の判定回路内の各部に伝送す
    る工程と、 始点および終点が任意に決められた判定範囲時間におい
    て、被試験ＩＣの出力電圧と、上記機能試験装置に設定
    された上記テストパターンで指定された判定レベルに応
    じた上記予想電圧データとの比較判定を行い、上記判定
    範囲時間内の上記出力電圧が上記予想電圧データを満足
    する範囲にある時間的領域において良判定信号を発生す
    る工程と、 上記判定範囲時間内に、上記良判定信号を発生する上記
    時間的領域がある場合を良として、良／不良判定を行う
    工程と、 を備えたＩＣの機能試験方法。
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