JP2598709B2 - Ｉｃの出力パルス幅検査回路 - Google Patents
Ｉｃの出力パルス幅検査回路Info
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- JP2598709B2 JP2598709B2 JP2004714A JP471490A JP2598709B2 JP 2598709 B2 JP2598709 B2 JP 2598709B2 JP 2004714 A JP2004714 A JP 2004714A JP 471490 A JP471490 A JP 471490A JP 2598709 B2 JP2598709 B2 JP 2598709B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ICの出力パルス幅検査回路に関し、詳し
くは、ICの出力端子から得られるパルスの幅が仕様を満
足しているか否かの検査が短時間でできるような出力パ
ルス幅検査回路に関する。
くは、ICの出力端子から得られるパルスの幅が仕様を満
足しているか否かの検査が短時間でできるような出力パ
ルス幅検査回路に関する。
［従来の技術］ 製造されたICの特性測定の１つに各出力ピンから出力
される出力信号のパルス幅が仕様の範囲内にあるか否か
を測定する検査がある。この検査を行う従来のICの特性
測定装置では、ICの出力に同期させて、ICの出力ピンか
ら出力されるパルスの最大時間幅以上の時間に亙ってい
くつものストローブパルスを所定の周期で発生し続け、
各ストローブパルスにごとに出力の状態（HIGHレベルあ
るいはLOWレベル）を検出し、それによりICの合否を判
定して仕様に適合した合格製品を得ている。
される出力信号のパルス幅が仕様の範囲内にあるか否か
を測定する検査がある。この検査を行う従来のICの特性
測定装置では、ICの出力に同期させて、ICの出力ピンか
ら出力されるパルスの最大時間幅以上の時間に亙ってい
くつものストローブパルスを所定の周期で発生し続け、
各ストローブパルスにごとに出力の状態（HIGHレベルあ
るいはLOWレベル）を検出し、それによりICの合否を判
定して仕様に適合した合格製品を得ている。
［解決しようとする課題］ この種の判定では、ストローブパルスで検出された出
力の状態がHIGHレベル（以下“H"）あるいはLOWレベル
（以下“L"）のいずれの状態であるかを検出し、その状
態に対応して“1"、“0"を割当てた、いわゆる、バイナ
リーサーチにより行われるが、これは、ICの出力端子に
発生する出力パルスの最大出力時間幅以上の期間に亙っ
てストローブパルスを発生させ続けなければならない関
係から検査時間が長くなる欠点がある。また、これは、
ピン対応に検査を行わなければならないために、ピン数
が増加するとそれだけ１つのICについての検査時間が増
加する。
力の状態がHIGHレベル（以下“H"）あるいはLOWレベル
（以下“L"）のいずれの状態であるかを検出し、その状
態に対応して“1"、“0"を割当てた、いわゆる、バイナ
リーサーチにより行われるが、これは、ICの出力端子に
発生する出力パルスの最大出力時間幅以上の期間に亙っ
てストローブパルスを発生させ続けなければならない関
係から検査時間が長くなる欠点がある。また、これは、
ピン対応に検査を行わなければならないために、ピン数
が増加するとそれだけ１つのICについての検査時間が増
加する。
この発明は、このような従来技術の問題点を解決する
ものであって、検査時間が短くて済むICの出力パルス幅
検査回路を提供することを目的とする。
ものであって、検査時間が短くて済むICの出力パルス幅
検査回路を提供することを目的とする。
［課題を解決するための手段］ このような目的を達成するためのこの発明のICの出力
パルス幅検査回路の構成は、ICの複数の出力端子のうち
のｎ個（ｎは２以上の整数）の出力端子に発生する出力
パルスをそれぞれ受けストローブパルスに応じて所定の
比較基準電圧と比較するｎ個のコンパレータと、このｎ
個のコンパレータのそれぞれにそれぞれの出力パルスに
対してHIGHレベルあるいはLOWレベルの限界比較電圧値
の前記の比較基準電圧を与えるｎ個の比較電圧発生回路
と、ｎ個のコンパレータの出力をパラレルに受けるラッ
チ回路と、ｎ個の出力パルスのそれぞれに対してそれぞ
れのHIGHレベルあるいはLOWレベルの許容範囲の最短時
間限界に一致するタイミングで第１のストローブパルス
を発生させてｎ個のコンパレータのうちの対応するコン
パレータに送出し、前記の許容範囲の最長時間限界の直
後のタイミングで第２の前記ストローブパルスを発生さ
せて前記の対応するコンパレータに送出するストローブ
パルス発生回路と、第１のストローブパルスのうちの最
後のストローブパルスが発生した後にラッチ回路からデ
ータを受けてこの受けたデータに基づいてICの合否につ
いての最初の判定をし、かつ、第２のストローブパルス
のうちの最後のストローブパルスが発生した後にラッチ
回路からデータを受けこの受けたデータに基づいてICの
合否について次の判定をする判定回路とを備えるもので
ある。
パルス幅検査回路の構成は、ICの複数の出力端子のうち
のｎ個（ｎは２以上の整数）の出力端子に発生する出力
パルスをそれぞれ受けストローブパルスに応じて所定の
比較基準電圧と比較するｎ個のコンパレータと、このｎ
個のコンパレータのそれぞれにそれぞれの出力パルスに
対してHIGHレベルあるいはLOWレベルの限界比較電圧値
の前記の比較基準電圧を与えるｎ個の比較電圧発生回路
と、ｎ個のコンパレータの出力をパラレルに受けるラッ
チ回路と、ｎ個の出力パルスのそれぞれに対してそれぞ
れのHIGHレベルあるいはLOWレベルの許容範囲の最短時
間限界に一致するタイミングで第１のストローブパルス
を発生させてｎ個のコンパレータのうちの対応するコン
パレータに送出し、前記の許容範囲の最長時間限界の直
後のタイミングで第２の前記ストローブパルスを発生さ
せて前記の対応するコンパレータに送出するストローブ
パルス発生回路と、第１のストローブパルスのうちの最
後のストローブパルスが発生した後にラッチ回路からデ
ータを受けてこの受けたデータに基づいてICの合否につ
いての最初の判定をし、かつ、第２のストローブパルス
のうちの最後のストローブパルスが発生した後にラッチ
回路からデータを受けこの受けたデータに基づいてICの
合否について次の判定をする判定回路とを備えるもので
ある。
［作用］ このようにICの出力端子に発生する出力パルスに対し
て“H"あるいは“L"の許容範囲の最短時間限界に一致す
るタイミングで第１のストローブパルスを発生させ、許
容範囲の最長時間限界の直後のタイミングで第２のスト
ローブパルスを発生させることにより、２つのストロー
ブパルスにおける出力パルスの状態を検出するだけでパ
ルス幅が仕様に適合しているか否かの判定ができる。
て“H"あるいは“L"の許容範囲の最短時間限界に一致す
るタイミングで第１のストローブパルスを発生させ、許
容範囲の最長時間限界の直後のタイミングで第２のスト
ローブパルスを発生させることにより、２つのストロー
ブパルスにおける出力パルスの状態を検出するだけでパ
ルス幅が仕様に適合しているか否かの判定ができる。
しかも、ICの多数の端子出力に対応してコンパレータ
を設け、一番遅い最後の第１のストローブパルスのタイ
ミングで検査結果をラッチ回路にラッチさせ、判定デー
タをラッチ回路から得て、合否判定を行い、続いて一番
遅い最後の第２のストローブパルスのタイミングでラッ
チさせ、判定データをラッチ回路から得て、合否判定を
行うことで、パルス出力中において最初の判定をするこ
とができる。これにより、ICの合否判定処理時間が出力
パルスが停止してからは１回分の判定処理時間で済み、
判定処理時間が短くなる。
を設け、一番遅い最後の第１のストローブパルスのタイ
ミングで検査結果をラッチ回路にラッチさせ、判定デー
タをラッチ回路から得て、合否判定を行い、続いて一番
遅い最後の第２のストローブパルスのタイミングでラッ
チさせ、判定データをラッチ回路から得て、合否判定を
行うことで、パルス出力中において最初の判定をするこ
とができる。これにより、ICの合否判定処理時間が出力
パルスが停止してからは１回分の判定処理時間で済み、
判定処理時間が短くなる。
その結果、検査時間が第２のストローブパルスの発生
タイミングの時間に近い時間で済み、検査時間を短縮す
ることができる。
タイミングの時間に近い時間で済み、検査時間を短縮す
ることができる。
［実施例］ 以下、この発明の一実施例について図面を参照して詳
細に説明する。
細に説明する。
第１図は、この発明を適用したICの出力パルス幅検査
回路のブロック図、第２図は、その測定状態におけるタ
イミング関係の説明図である。
回路のブロック図、第２図は、その測定状態におけるタ
イミング関係の説明図である。
１は、ICの出力パルス幅検査回路であって、２が検査
対象となるICである。３は、入力データ発生回路であ
り、ここで発生する入力データは、ｍビットパラレル
（ｍは２以上の整数）にソケット４の複数のピン4aを介
して接続されたIC2の入力端子INに送出される。IC2のＤ
OUTは、ｎビットパラレル（ｎは２以上の整数）のIC2の
出力端子であって、ソケット４の複数のピン4bを介して
比較回路部５にｎビットパラレルに出力信号を送出す
る。なお、4cは、ソケット４の電源ピンであり、IC2の
電源端子ＶDDと電源回路（＋ＶDD，回路は図示せず）と
を接続して所定の電圧の電力をIC2に供給するものであ
る。
対象となるICである。３は、入力データ発生回路であ
り、ここで発生する入力データは、ｍビットパラレル
（ｍは２以上の整数）にソケット４の複数のピン4aを介
して接続されたIC2の入力端子INに送出される。IC2のＤ
OUTは、ｎビットパラレル（ｎは２以上の整数）のIC2の
出力端子であって、ソケット４の複数のピン4bを介して
比較回路部５にｎビットパラレルに出力信号を送出す
る。なお、4cは、ソケット４の電源ピンであり、IC2の
電源端子ＶDDと電源回路（＋ＶDD，回路は図示せず）と
を接続して所定の電圧の電力をIC2に供給するものであ
る。
比較回路部５は、IC2の出力端子の数に対応する数の
コンパレータ5a,5b,・・・5nからなり、それぞれが各ビ
ット対応にIC2からの出力を受ける。Va,Vb,・・・,Vn
は、それぞれコンパレータ5a,5b,・・・5nに設けられた
比較基準電圧発生回路であって、その電圧値が外部から
制御信号で調整可能である。
コンパレータ5a,5b,・・・5nからなり、それぞれが各ビ
ット対応にIC2からの出力を受ける。Va,Vb,・・・,Vn
は、それぞれコンパレータ5a,5b,・・・5nに設けられた
比較基準電圧発生回路であって、その電圧値が外部から
制御信号で調整可能である。
６は、ラッチ回路であって、コンパレータ5a,5b,・・
・5nのそれぞれの出力をビットパラレルに受けてそれを
ストローブ信号に応じてラッチする。
・5nのそれぞれの出力をビットパラレルに受けてそれを
ストローブ信号に応じてラッチする。
７は、ストローブパルス発生回路であって、所定のタ
イミングで２つのストローブパルスS1,S2を発生してこ
れらを比較回路部５（各コンパレータ）にイネーブル信
号として加え、ラッチ回路５にラッチ信号として加え
る。
イミングで２つのストローブパルスS1,S2を発生してこ
れらを比較回路部５（各コンパレータ）にイネーブル信
号として加え、ラッチ回路５にラッチ信号として加え
る。
８は、判定回路であって、ストローブパルス発生回路
７に発生するストローブパルスS1,S2に応じてラッチ回
路のデータを受けてこれと基準データとを比較してその
一致／不一致によりIC2の出力パルスの状態判定を行
う。なお、この回路は、マイクロプロセッサ等を用いて
プログラム処理にて判定を行うものであってもよい。ま
た、判定回路８は、入力データ発生回路２とストローブ
パルス発生回路７とに起動信号を発生して、入力データ
をIC2へ出力するタイミングとストローブパルスS1,S2の
発生タイミングとを制御する。
７に発生するストローブパルスS1,S2に応じてラッチ回
路のデータを受けてこれと基準データとを比較してその
一致／不一致によりIC2の出力パルスの状態判定を行
う。なお、この回路は、マイクロプロセッサ等を用いて
プログラム処理にて判定を行うものであってもよい。ま
た、判定回路８は、入力データ発生回路２とストローブ
パルス発生回路７とに起動信号を発生して、入力データ
をIC2へ出力するタイミングとストローブパルスS1,S2の
発生タイミングとを制御する。
次に、判定動作について入出力データの１ビットを例
として第２図に従って説明すると、ストローブ発生回路
７のストローブパルスS1,S2の発生タイミングは、
（ａ）の入力データ10が入力されるタイミングを基準に
（ｂ）の出力データ11（この入力データと出力データと
は時間的にずれていてもよい）に合わせて、例えば、仕
様に従って“H"の限界タイミング（入力から時間T1）で
ストローブパルスS1を発生し、“L"の限界タイミング
（入力から時間T2）でストローブパルスS1,S2のタイミ
ングは、出力データ11を基準としてもよい。
として第２図に従って説明すると、ストローブ発生回路
７のストローブパルスS1,S2の発生タイミングは、
（ａ）の入力データ10が入力されるタイミングを基準に
（ｂ）の出力データ11（この入力データと出力データと
は時間的にずれていてもよい）に合わせて、例えば、仕
様に従って“H"の限界タイミング（入力から時間T1）で
ストローブパルスS1を発生し、“L"の限界タイミング
（入力から時間T2）でストローブパルスS1,S2のタイミ
ングは、出力データ11を基準としてもよい。
ここで、時間T1は、IC2の出力端子に発生するパルス
における仕様として決められた“H"の状態を保持する許
容最小パルス幅（○の位置12参照）の時間に対応してい
て、時間T2は、“H"の許容最大パルス幅の直後（○の位
置13参照）の“L"の位置にタイミングに対応している。
なお、後者の直後のタイミングでは、出力波形は、必ず
“L"の状態とならなければ仕様を満たさず、かつ、前者
のタイミングでは出力波形は、必ず“H"となっていなけ
れば仕様を満たさない。
における仕様として決められた“H"の状態を保持する許
容最小パルス幅（○の位置12参照）の時間に対応してい
て、時間T2は、“H"の許容最大パルス幅の直後（○の位
置13参照）の“L"の位置にタイミングに対応している。
なお、後者の直後のタイミングでは、出力波形は、必ず
“L"の状態とならなければ仕様を満たさず、かつ、前者
のタイミングでは出力波形は、必ず“H"となっていなけ
れば仕様を満たさない。
ここで例えば、IC2のＤOUTのある出力がストローブパ
ルスS1のタイミングで“H"となり、ストローブパルスS2
のタイミングで“L"となるものであれば、最初のストロ
ーブパルスS1で得られたラッチ回路６のデータは“1"で
あり、次のストローブパルスS2で得られたそのデータは
“0"でなければ仕様に適合しないことになり、それは合
格とはならない。したがって、この場合の判定基準デー
タは、ストローブパルスS1で“1"、ストローブパルスS2
で“0"となる。
ルスS1のタイミングで“H"となり、ストローブパルスS2
のタイミングで“L"となるものであれば、最初のストロ
ーブパルスS1で得られたラッチ回路６のデータは“1"で
あり、次のストローブパルスS2で得られたそのデータは
“0"でなければ仕様に適合しないことになり、それは合
格とはならない。したがって、この場合の判定基準デー
タは、ストローブパルスS1で“1"、ストローブパルスS2
で“0"となる。
以上は、IC2の出力ＤOUTの出力パルスが“H"の出力を
発生する例であるが、“L"の出力を発生する場合では、
“L"の状態が前記の“H"のパルス幅に相当するだけであ
って、“L"と“H"とを入れ替えればよく、ストローブパ
ルスの発生のさせ方は同様である。
発生する例であるが、“L"の出力を発生する場合では、
“L"の状態が前記の“H"のパルス幅に相当するだけであ
って、“L"と“H"とを入れ替えればよく、ストローブパ
ルスの発生のさせ方は同様である。
したがって、判定回路８でこれら２つのストローブパ
ルスS1,S2のタイミングに合わせてそれぞれのストロー
ブパルスが発生した後に各出力のｎビット対応にｎビッ
トパラレルに採取したデータを判定基準となる仕様に適
合したｎビットのデータと比較して判定することにより
IC2で発生するパルス幅が仕様に適合する正常なものか
否かを各ビットパラレルにほぼ同時的に判定することが
でき、かつ、その判定は、ほぼ第２のストローブパルス
S2のタイミングで行うことができる。
ルスS1,S2のタイミングに合わせてそれぞれのストロー
ブパルスが発生した後に各出力のｎビット対応にｎビッ
トパラレルに採取したデータを判定基準となる仕様に適
合したｎビットのデータと比較して判定することにより
IC2で発生するパルス幅が仕様に適合する正常なものか
否かを各ビットパラレルにほぼ同時的に判定することが
でき、かつ、その判定は、ほぼ第２のストローブパルス
S2のタイミングで行うことができる。
なお、以上の場合、比較基準電圧Va,Vb,・・・,Vn
は、ストローブパルスS1,S2に対応してその値が“H"の
限界比較電圧値又は“L"の限界比較電圧値にそれぞれの
比較タイミングの前に設定されるようにすることができ
る。
は、ストローブパルスS1,S2に対応してその値が“H"の
限界比較電圧値又は“L"の限界比較電圧値にそれぞれの
比較タイミングの前に設定されるようにすることができ
る。
また、実施例では、各コンパレータ5a,5b,・・・5nに
対して同じストローブパルスS1,S2を加えているが、実
際には、それぞれのコンパレータに対応して異なるタイ
ミングでストローブパルスS1,S2を発生させ、それぞれ
に対応して各ビットをラッチする。この場合、判定回路
８が判定するタイミングは、最初のストローブパルス群
についての最後のストローブパルスが発生した後のタイ
ミングに合わせてラッチデータを採取して最初の判定を
し、さらに、次のストローブパルスが発生した後のタイ
ミングに合わせてラッチデータを採取して次の判定をす
ればよい。
対して同じストローブパルスS1,S2を加えているが、実
際には、それぞれのコンパレータに対応して異なるタイ
ミングでストローブパルスS1,S2を発生させ、それぞれ
に対応して各ビットをラッチする。この場合、判定回路
８が判定するタイミングは、最初のストローブパルス群
についての最後のストローブパルスが発生した後のタイ
ミングに合わせてラッチデータを採取して最初の判定を
し、さらに、次のストローブパルスが発生した後のタイ
ミングに合わせてラッチデータを採取して次の判定をす
ればよい。
以上説明してきたが、実施例では、入力データ発生回
路を判定回路と独立の回路としているが、これらは、マ
イクロプロセッサとメモリ等とにより構成して、プログ
ラム処理にて実現されるような回路であってもよい。
路を判定回路と独立の回路としているが、これらは、マ
イクロプロセッサとメモリ等とにより構成して、プログ
ラム処理にて実現されるような回路であってもよい。
［発明の効果］ 以上の説明から理解できるように、この発明にあって
は、ICの出力端子に発生する出力パルスに対して“H"あ
るいは“L"の許容範囲の最短時間限界に一致するタイミ
ングで第１のストローブパルスを発生させて、許容範囲
の最長時間限界の直後のタイミングで第２のストローブ
パルスを発生させることにより、２つのストローブパル
スにおける出力パルスの状態を検出するだけでパルス幅
が仕様に適合しているか否かの判定ができる。
は、ICの出力端子に発生する出力パルスに対して“H"あ
るいは“L"の許容範囲の最短時間限界に一致するタイミ
ングで第１のストローブパルスを発生させて、許容範囲
の最長時間限界の直後のタイミングで第２のストローブ
パルスを発生させることにより、２つのストローブパル
スにおける出力パルスの状態を検出するだけでパルス幅
が仕様に適合しているか否かの判定ができる。
しかも、ICの多数の端子出力に対応してコンパレータ
を設け、一番遅い最後の第１のストローブパルスのタイ
ミングで検査結果をラッチ回路にラッチさせ、判定デー
タをラッチ回路から得て、合否判定を行い、続いて一番
遅い最後の第２のストローブパルスのタイミングでラッ
チさせ、判定データをラッチ回路から得て、合否判定を
行うことで、パルス出力中において最初の判定をするこ
とができる。これにより、ICの合否判定処理時間が出力
パルスが停止してからは１回分の判定処理時間で済み、
判定処理時間が短くなる。
を設け、一番遅い最後の第１のストローブパルスのタイ
ミングで検査結果をラッチ回路にラッチさせ、判定デー
タをラッチ回路から得て、合否判定を行い、続いて一番
遅い最後の第２のストローブパルスのタイミングでラッ
チさせ、判定データをラッチ回路から得て、合否判定を
行うことで、パルス出力中において最初の判定をするこ
とができる。これにより、ICの合否判定処理時間が出力
パルスが停止してからは１回分の判定処理時間で済み、
判定処理時間が短くなる。
その結果、検査時間が第２のストローブパルスの発生
タイミングの時間に近い時間で済み、検査時間を短縮す
ることができる。
タイミングの時間に近い時間で済み、検査時間を短縮す
ることができる。
第１図は、この発明を適用したICの出力パルス幅検査回
路のブロック図、第２図は、その測定状態におけるタイ
ミング関係の説明図である。 １……ICの出力パルス幅検査回路、 ２……IC、３……入力データ発生回路、 ４……ソケット、4a,4b,4c……ソケット４のピン、５…
…比較回路部、 5a,5b,5n……コンパレータ、 ６……ラッチ回路、７……ストローブパルス発生回路、
８……判定回路。
路のブロック図、第２図は、その測定状態におけるタイ
ミング関係の説明図である。 １……ICの出力パルス幅検査回路、 ２……IC、３……入力データ発生回路、 ４……ソケット、4a,4b,4c……ソケット４のピン、５…
…比較回路部、 5a,5b,5n……コンパレータ、 ６……ラッチ回路、７……ストローブパルス発生回路、
８……判定回路。
Claims (1)
- 【請求項１】ICの複数の出力端子のうちのｎ個（ｎは２
以上の整数）の出力端子に発生する出力パルスをそれぞ
れ受けストローブパルスに応じて所定の比較基準電圧と
比較するｎ個のコンパレータと、このｎ個のコンパレー
タのそれぞれにそれぞれの前記出力パルスに対してHIGH
レベルあるいはLOWレベルの限界比較電圧値の前記比較
基準電圧を与えるｎ個の比較電圧発生回路と、前記ｎ個
のコンパレータの出力をパラレルに受けるラッチ回路
と、前記ｎ個の出力パルスのそれぞれに対してそれぞれ
のHIGHレベルあるいはLOWレベルの許容範囲の最短時間
限界に一致するタイミングで第１の前記ストローブパル
スを発生させて前記ｎ個のコンパレータのうちの対応す
るコンパレータに送出し、前記許容範囲の最長時間限界
の直後のタイミングで第２の前記ストローブパルスを発
生させて前記対応するコンパレータに送出するストロー
ブパルス発生回路と、前記第１のストローブパルスのう
ちの最後のストローブパルスが発生した後に前記ラッチ
回路からデータを受けてこの受けたデータに基づいて前
記ICの合否についての最初の判定をし、かつ、前記第２
のストローブパルスのうちの最後のストローブパルスが
発生した後に前記ラッチ回路からデータを受けこの受け
たデータに基づいて前記ICの合否について次の判定をす
る判定回路とを備えるICの出力パルス幅検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004714A JP2598709B2 (ja) | 1990-01-12 | 1990-01-12 | Ｉｃの出力パルス幅検査回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004714A JP2598709B2 (ja) | 1990-01-12 | 1990-01-12 | Ｉｃの出力パルス幅検査回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03210480A JPH03210480A (ja) | 1991-09-13 |
| JP2598709B2 true JP2598709B2 (ja) | 1997-04-09 |
Family
ID=11591555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004714A Expired - Fee Related JP2598709B2 (ja) | 1990-01-12 | 1990-01-12 | Ｉｃの出力パルス幅検査回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2598709B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3181736B2 (ja) * | 1992-12-25 | 2001-07-03 | 三菱電機株式会社 | Ｉｃ機能試験装置及び試験方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5821870U (ja) * | 1981-08-06 | 1983-02-10 | ユニバ−サルパイオニア株式会社 | パルス幅検査装置 |
-
1990
- 1990-01-12 JP JP2004714A patent/JP2598709B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03210480A (ja) | 1991-09-13 |
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