JP2897740B2 - テストモード設定回路 - Google Patents
テストモード設定回路Info
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- JP2897740B2 JP2897740B2 JP8300304A JP30030496A JP2897740B2 JP 2897740 B2 JP2897740 B2 JP 2897740B2 JP 8300304 A JP8300304 A JP 8300304A JP 30030496 A JP30030496 A JP 30030496A JP 2897740 B2 JP2897740 B2 JP 2897740B2
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- test mode
- signal
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Description
【０００１】
【発明の属する技術分野】本発明は集積回路に関し、特
にファームウエアとしてのＲＯＭを内蔵した集積回路に
関する。
にファームウエアとしてのＲＯＭを内蔵した集積回路に
関する。
【０００２】
【従来の技術】ファームウエア等をＲＯＭの形で内蔵す
る集積回路（以下、ＩＣと記述する）においては、一般
的にＲＯＭコード掃き出しのためのテスト回路が内蔵さ
れている。これはＩＣメーカにおける出荷テストにおい
て内蔵されているＲＯＭのコードが期待されているコー
ドと一致しているか否かを検査するために必要なテスト
回路である。しかしこのテストモードは、第三者によっ
て内蔵ＲＯＭコードの内容を調べて盗用するための手段
として悪用される可能性があった。
る集積回路（以下、ＩＣと記述する）においては、一般
的にＲＯＭコード掃き出しのためのテスト回路が内蔵さ
れている。これはＩＣメーカにおける出荷テストにおい
て内蔵されているＲＯＭのコードが期待されているコー
ドと一致しているか否かを検査するために必要なテスト
回路である。しかしこのテストモードは、第三者によっ
て内蔵ＲＯＭコードの内容を調べて盗用するための手段
として悪用される可能性があった。
【０００３】この問題を解決するための従来の技術とし
ては、特開平３−２５６８８号公報に記載されているマ
イクロコンピュータの発明、特開平５−１２４５９公報
に記載されているシングルチップマイクロコンピュータ
の発明等が提案されている。以下に、このような従来の
技術におけるテストモード設定回路の例を図面を用いて
説明する。
ては、特開平３−２５６８８号公報に記載されているマ
イクロコンピュータの発明、特開平５−１２４５９公報
に記載されているシングルチップマイクロコンピュータ
の発明等が提案されている。以下に、このような従来の
技術におけるテストモード設定回路の例を図面を用いて
説明する。
【０００４】図７は、従来例におけるテストモード設定
回路の構成を示す図である。図７に示したテストモード
設定回路は、ＩＣの外部端子７０１と、比較回路７０２
と、パスワード発生回路７０３とを有する構成となって
いる。ＩＣの外部端子７０１から入力されるデジタルデ
ータとパスワード発生回路７０３から出力されるデジタ
ルデータとが比較回路７０２に入力されて順次比較され
る。これらの比較結果が全て一致したときに、初めて比
較回路７０２から出力されるＲＯＭコード掃き出しテス
トモード信号７０４がアクティブになり、ＲＯＭコード
の掃き出しが可能となる。そして、ＩＣに内蔵されたＲ
ＯＭのコードがＩＣの外部に掃き出されて、ＩＣの検査
が行われる。
回路の構成を示す図である。図７に示したテストモード
設定回路は、ＩＣの外部端子７０１と、比較回路７０２
と、パスワード発生回路７０３とを有する構成となって
いる。ＩＣの外部端子７０１から入力されるデジタルデ
ータとパスワード発生回路７０３から出力されるデジタ
ルデータとが比較回路７０２に入力されて順次比較され
る。これらの比較結果が全て一致したときに、初めて比
較回路７０２から出力されるＲＯＭコード掃き出しテス
トモード信号７０４がアクティブになり、ＲＯＭコード
の掃き出しが可能となる。そして、ＩＣに内蔵されたＲ
ＯＭのコードがＩＣの外部に掃き出されて、ＩＣの検査
が行われる。
【０００５】
【発明が解決しようとする課題】上述の従来の技術にお
けるテストモード設定回路においては、パルスジェネレ
ータ等を利用してあらゆるデジタルデータの組み合わせ
をＩＣの外部端子７０１に順次入力することによって、
ＲＯＭコード掃き出しテストモード信号７０４をアクテ
ィブにすることができ、容易にＲＯＭコードを掃き出す
ための条件を探し出すことが可能になる。このため、セ
キュリティの観点からは対策が十分とは言えないという
問題点がある。
けるテストモード設定回路においては、パルスジェネレ
ータ等を利用してあらゆるデジタルデータの組み合わせ
をＩＣの外部端子７０１に順次入力することによって、
ＲＯＭコード掃き出しテストモード信号７０４をアクテ
ィブにすることができ、容易にＲＯＭコードを掃き出す
ための条件を探し出すことが可能になる。このため、セ
キュリティの観点からは対策が十分とは言えないという
問題点がある。
【０００６】本発明の目的は、ＩＣに内蔵されるＲＯＭ
コード掃き出しテストモードの設定方法を第三者に容易
に見破られないテストモード設定回路を提供することに
ある。
コード掃き出しテストモードの設定方法を第三者に容易
に見破られないテストモード設定回路を提供することに
ある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に本発明のテストモード設定回路は、ＲＯＭを内蔵する
集積回路の該ＲＯＭに記憶されている内容を検査するテ
ストモード設定回路であって、該集積回路の外部端子
（１０１）から入力される入力信号のパルス幅があらか
じめ設定された範囲に含まれるか否かを検出する第１の
検出手段（１０３）と、該第１の検出手段（１０３）に
よって検出された結果を記憶する第１の記憶手段（１０
５，１０６，１０７）と、該第１の記憶手段（１０５，
１０６，１０７）の内容を用いて、該集積回路の外部端
子（１０１）から入力される該入力信号の該第１の検出
手段（１０３）への通過を制御する第１の制御手段（１
０２）と、該集積回路の外部端子（１０１）から入力さ
れる該入力信号のパルス幅があらかじめ設定された範囲
に含まれるか否かを検出する第２の検出手段（１１４）
と、該第２の検出手段（１１４）によって検出された結
果を記憶する第２の記憶手段（１０９，１１０，１１
１）と、該第１の記憶手段（１０５，１０６，１０７）
の内容と該第２の記憶手段（１０９，１１０，１１１）
の内容とを用いて、該集積回路の外部端子（１０１）か
ら入力される該入力信号の該第２の検出手段（１１４）
への通過を制御する第２の制御手段（１１３）とを有す
る。
に本発明のテストモード設定回路は、ＲＯＭを内蔵する
集積回路の該ＲＯＭに記憶されている内容を検査するテ
ストモード設定回路であって、該集積回路の外部端子
（１０１）から入力される入力信号のパルス幅があらか
じめ設定された範囲に含まれるか否かを検出する第１の
検出手段（１０３）と、該第１の検出手段（１０３）に
よって検出された結果を記憶する第１の記憶手段（１０
５，１０６，１０７）と、該第１の記憶手段（１０５，
１０６，１０７）の内容を用いて、該集積回路の外部端
子（１０１）から入力される該入力信号の該第１の検出
手段（１０３）への通過を制御する第１の制御手段（１
０２）と、該集積回路の外部端子（１０１）から入力さ
れる該入力信号のパルス幅があらかじめ設定された範囲
に含まれるか否かを検出する第２の検出手段（１１４）
と、該第２の検出手段（１１４）によって検出された結
果を記憶する第２の記憶手段（１０９，１１０，１１
１）と、該第１の記憶手段（１０５，１０６，１０７）
の内容と該第２の記憶手段（１０９，１１０，１１１）
の内容とを用いて、該集積回路の外部端子（１０１）か
ら入力される該入力信号の該第２の検出手段（１１４）
への通過を制御する第２の制御手段（１１３）とを有す
る。
【０００８】上記本発明のテストモード設定回路は、前
記集積回路の外部端子（１０１）から入力される前記入
力信号のパルス幅があらかじめ設定された範囲に含まれ
るか否かを検出する第３の検出手段（６１４）と、該第
３の検出手段（６１４）によって検出された結果を記憶
する第３の記憶手段（６０９，６１０，６１１）と、前
記第２の記憶手段（１０９，１１０，１１１）の内容と
該第３の記憶手段（６０９，６１０，６１１）の内容と
を用いて、該集積回路の外部端子（１０１）から入力さ
れる該入力信号の該第３の検出手段（６１４）への通過
を制御する第３の制御手段（６１３）とを有することが
できる。
記集積回路の外部端子（１０１）から入力される前記入
力信号のパルス幅があらかじめ設定された範囲に含まれ
るか否かを検出する第３の検出手段（６１４）と、該第
３の検出手段（６１４）によって検出された結果を記憶
する第３の記憶手段（６０９，６１０，６１１）と、前
記第２の記憶手段（１０９，１１０，１１１）の内容と
該第３の記憶手段（６０９，６１０，６１１）の内容と
を用いて、該集積回路の外部端子（１０１）から入力さ
れる該入力信号の該第３の検出手段（６１４）への通過
を制御する第３の制御手段（６１３）とを有することが
できる。
【０００９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１０】［第１の実施の形態］ （１）構成の説明 図１は、本発明の第１の実施の形態におけるテストモー
ド設定回路の構成を示す図である。図２は、図１におけ
るパルス幅検出回路の構成を示す図である。図３は、図
２における遅延回路の構成を示す図である。
ド設定回路の構成を示す図である。図２は、図１におけ
るパルス幅検出回路の構成を示す図である。図３は、図
２における遅延回路の構成を示す図である。
【００１１】図１に示したテストモード設定回路は、Ｉ
Ｃの外部端子１０１と、ＡＮＤゲート１０２，１１３
と、パルス幅検出回路１０３，１１４と、ＮＯＲゲート
１０５，１０６，１０９，１１０と、インバータ１０
７，１０８，１１１，１１２とを有する構成となってい
る。
Ｃの外部端子１０１と、ＡＮＤゲート１０２，１１３
と、パルス幅検出回路１０３，１１４と、ＮＯＲゲート
１０５，１０６，１０９，１１０と、インバータ１０
７，１０８，１１１，１１２とを有する構成となってい
る。
【００１２】外部端子１０１は、ＩＣに内蔵されるＲＯ
Ｍコードを掃き出すテストモード設定端子であり、外部
端子１０１に印加される信号がＡＮＤゲート１０２に入
力される。パルス幅検出回路１０３はＡＮＤゲート１０
２の出力信号を入力し、入力されるパルス信号のＨＩＧ
Ｈレベルの幅Ｗ１がＤ１≦Ｗ１＜（Ｄ１＋Δ１）である
ときにのみ、１ショットのＨＩＧＨレベルのパルス信号
（以下、ＨＩＧＨパルスと記述する）を出力する。ＮＯ
Ｒゲート１０５，１０６とインバータ１０７とはフリッ
プフロップ（以下、フリップフロップＡと記述する）を
構成しており、パルス幅検出回路１０３の出力信号１０
４がＨＩＧＨパルスであるときにインバータ１０７の出
力信号がＨＩＧＨとなり、ＲＥＳＥＴ信号がＨＩＧＨパ
ルスであるときにインバータ１０７の出力信号がＬＯＷ
となる。インバータ１０８は、インバータ１０７の出力
信号を入力して、出力信号をＡＮＤゲート１０２に入力
する。
Ｍコードを掃き出すテストモード設定端子であり、外部
端子１０１に印加される信号がＡＮＤゲート１０２に入
力される。パルス幅検出回路１０３はＡＮＤゲート１０
２の出力信号を入力し、入力されるパルス信号のＨＩＧ
Ｈレベルの幅Ｗ１がＤ１≦Ｗ１＜（Ｄ１＋Δ１）である
ときにのみ、１ショットのＨＩＧＨレベルのパルス信号
（以下、ＨＩＧＨパルスと記述する）を出力する。ＮＯ
Ｒゲート１０５，１０６とインバータ１０７とはフリッ
プフロップ（以下、フリップフロップＡと記述する）を
構成しており、パルス幅検出回路１０３の出力信号１０
４がＨＩＧＨパルスであるときにインバータ１０７の出
力信号がＨＩＧＨとなり、ＲＥＳＥＴ信号がＨＩＧＨパ
ルスであるときにインバータ１０７の出力信号がＬＯＷ
となる。インバータ１０８は、インバータ１０７の出力
信号を入力して、出力信号をＡＮＤゲート１０２に入力
する。
【００１３】ＡＮＤゲート１１３は、インバータ１０７
の出力信号と外部端子１０１に印加される信号とインバ
ータ１１２の出力信号とを入力する。パルス幅検出回路
１１４はＡＮＤゲート１１３の出力信号を入力し、入力
されるパルス信号のＨＩＧＨレベルの幅Ｗ２がＤ２≦Ｗ
２＜（Ｄ２＋Δ２）であるときにのみ、１ショットのＨ
ＩＧＨパルスを出力する。ＮＯＲゲート１０９，１１０
とインバータ１１１とはフリップフロップ（以下、フリ
ップフロップＢと記述する）を構成しており、パルス幅
検出回路１１４の出力信号１１５がＨＩＧＨパルスであ
るときにインバータ１１１の出力信号がＨＩＧＨとな
り、ＲＥＳＥＴ信号がＨＩＧＨパルスであるときにイン
バータ１１１の出力信号がＬＯＷとなる。インバータ１
１２は、インバータ１１１の出力信号を入力して、出力
信号をＡＮＤゲート１１３に入力する。
の出力信号と外部端子１０１に印加される信号とインバ
ータ１１２の出力信号とを入力する。パルス幅検出回路
１１４はＡＮＤゲート１１３の出力信号を入力し、入力
されるパルス信号のＨＩＧＨレベルの幅Ｗ２がＤ２≦Ｗ
２＜（Ｄ２＋Δ２）であるときにのみ、１ショットのＨ
ＩＧＨパルスを出力する。ＮＯＲゲート１０９，１１０
とインバータ１１１とはフリップフロップ（以下、フリ
ップフロップＢと記述する）を構成しており、パルス幅
検出回路１１４の出力信号１１５がＨＩＧＨパルスであ
るときにインバータ１１１の出力信号がＨＩＧＨとな
り、ＲＥＳＥＴ信号がＨＩＧＨパルスであるときにイン
バータ１１１の出力信号がＬＯＷとなる。インバータ１
１２は、インバータ１１１の出力信号を入力して、出力
信号をＡＮＤゲート１１３に入力する。
【００１４】インバータ１１１の出力信号はそのまま、
ＨＩＧＨアクティブのＲＯＭコード掃き出しテストモー
ド信号１１６として利用される。すなわち、ＲＯＭコー
ド掃き出しテストモード信号１１６がＨＩＧＨになって
いるときに、ＩＣ内蔵のＲＯＭコードの観測がＩＣ外部
から可能になる。
ＨＩＧＨアクティブのＲＯＭコード掃き出しテストモー
ド信号１１６として利用される。すなわち、ＲＯＭコー
ド掃き出しテストモード信号１１６がＨＩＧＨになって
いるときに、ＩＣ内蔵のＲＯＭコードの観測がＩＣ外部
から可能になる。
【００１５】次に、図１におけるパルス幅検出回路１０
３の構成について、図２を参照して説明する。図２に示
したパルス幅検出回路は、インバータ２０２，２０６，
２０９，２１０，２１３，２１８，２１９と、ＡＮＤゲ
ート２０３，２１１，２１４，２２０と、ＮＯＲゲート
２０４，２０５，２１２，２１５と、Ｄ１遅延回路２０
８と、Δ１遅延回路２１６とを有する構成となってい
る。入力信号２０１は、図１に示したＡＮＤゲート１０
２の出力信号である。
３の構成について、図２を参照して説明する。図２に示
したパルス幅検出回路は、インバータ２０２，２０６，
２０９，２１０，２１３，２１８，２１９と、ＡＮＤゲ
ート２０３，２１１，２１４，２２０と、ＮＯＲゲート
２０４，２０５，２１２，２１５と、Ｄ１遅延回路２０
８と、Δ１遅延回路２１６とを有する構成となってい
る。入力信号２０１は、図１に示したＡＮＤゲート１０
２の出力信号である。
【００１６】インバータ２０２およびＡＮＤゲート２０
３は、入力信号２０１を入力して立ち上がり変化を検出
する回路であり、入力信号２０１が立ち上がり変化をし
たときに、ＡＮＤゲート２０３が１ショットのＨＩＧＨ
パルスを出力する。Ｄ１遅延回路２０８は、インバータ
２０６の出力信号に時間Ｄ１の遅延を付加して出力信号
２０７を出力する。ＮＯＲゲート２０４，２０５および
インバータ２０６はフリップフロップ（以下、フリップ
フロップＣと記述する）を構成しており、ＡＮＤゲート
２０３の出力信号がＨＩＧＨパルスであるときにインバ
ータ２０６の出力信号がＨＩＧＨとなり、Ｄ１遅延回路
２０８の出力信号２０７またはＲＥＳＥＴ信号がＨＩＧ
Ｈパルスであるときにインバータ２０６の出力信号がＬ
ＯＷとなる。
３は、入力信号２０１を入力して立ち上がり変化を検出
する回路であり、入力信号２０１が立ち上がり変化をし
たときに、ＡＮＤゲート２０３が１ショットのＨＩＧＨ
パルスを出力する。Ｄ１遅延回路２０８は、インバータ
２０６の出力信号に時間Ｄ１の遅延を付加して出力信号
２０７を出力する。ＮＯＲゲート２０４，２０５および
インバータ２０６はフリップフロップ（以下、フリップ
フロップＣと記述する）を構成しており、ＡＮＤゲート
２０３の出力信号がＨＩＧＨパルスであるときにインバ
ータ２０６の出力信号がＨＩＧＨとなり、Ｄ１遅延回路
２０８の出力信号２０７またはＲＥＳＥＴ信号がＨＩＧ
Ｈパルスであるときにインバータ２０６の出力信号がＬ
ＯＷとなる。
【００１７】インバータ２０９，２１０およびＡＮＤゲ
ート２１１は、インバータ２０６の出力信号の立ち下が
り変化を検出する回路であり、インバータ２０６の出力
信号が立ち下がり変化をしたときに、ＡＮＤゲート２１
１が１ショットのＨＩＧＨパルスを出力する。Δ１遅延
回路２１６は、インバータ２１３の出力信号に時間Δ１
の遅延を付加して出力信号２１７を出力する。ＮＯＲゲ
ート２１２，２１５およびインバータ２１３はフリップ
フロップ（以下、フリップフロップＤと記述する）を構
成しており、ＡＮＤゲート２１１の出力信号がＨＩＧＨ
パルスであるときにインバータ２１３の出力信号がＨＩ
ＧＨとなり、Δ１遅延回路２１６の出力信号２１７また
はＲＥＳＥＴ信号がＨＩＧＨパルスであるときにインバ
ータ２１３の出力信号がＬＯＷとなる。
ート２１１は、インバータ２０６の出力信号の立ち下が
り変化を検出する回路であり、インバータ２０６の出力
信号が立ち下がり変化をしたときに、ＡＮＤゲート２１
１が１ショットのＨＩＧＨパルスを出力する。Δ１遅延
回路２１６は、インバータ２１３の出力信号に時間Δ１
の遅延を付加して出力信号２１７を出力する。ＮＯＲゲ
ート２１２，２１５およびインバータ２１３はフリップ
フロップ（以下、フリップフロップＤと記述する）を構
成しており、ＡＮＤゲート２１１の出力信号がＨＩＧＨ
パルスであるときにインバータ２１３の出力信号がＨＩ
ＧＨとなり、Δ１遅延回路２１６の出力信号２１７また
はＲＥＳＥＴ信号がＨＩＧＨパルスであるときにインバ
ータ２１３の出力信号がＬＯＷとなる。
【００１８】インバータ２１８，２１９およびＡＮＤゲ
ート２２０は、入力信号２０１の立ち下がり変化を検出
する回路であり、入力信号２０１が立ち下がり変化をし
たときに、ＡＮＤゲート２２０が１ショットのＨＩＧＨ
パルスを出力する。
ート２２０は、入力信号２０１の立ち下がり変化を検出
する回路であり、入力信号２０１が立ち下がり変化をし
たときに、ＡＮＤゲート２２０が１ショットのＨＩＧＨ
パルスを出力する。
【００１９】ＡＮＤゲート２１４は、インバータ２１３
の出力信号とＡＮＤゲート２２０の出力信号とが入力さ
れており、このＡＮＤゲート２１４の出力信号１０４が
図１に示したパルス幅検出回路１０３の出力信号１０４
となっている。
の出力信号とＡＮＤゲート２２０の出力信号とが入力さ
れており、このＡＮＤゲート２１４の出力信号１０４が
図１に示したパルス幅検出回路１０３の出力信号１０４
となっている。
【００２０】なお、図１に示したパルス幅検出回路１１
４の構成はパルス幅検出回路１０３の構成と同様であ
る。このため、図２に示したパルス幅検出回路におい
て、Ｄ１遅延回路２０８を遅延時間Ｄ２のＤ２遅延回路
に置き換え、Δ１遅延回路２１６を遅延時間Δ２のΔ２
遅延回路に置き換え、出力信号１０４を出力信号１１５
に置き換えることによって得られる。
４の構成はパルス幅検出回路１０３の構成と同様であ
る。このため、図２に示したパルス幅検出回路におい
て、Ｄ１遅延回路２０８を遅延時間Ｄ２のＤ２遅延回路
に置き換え、Δ１遅延回路２１６を遅延時間Δ２のΔ２
遅延回路に置き換え、出力信号１０４を出力信号１１５
に置き換えることによって得られる。
【００２１】次に、図２に示した遅延回路２０８，２１
６の構成について、図３を参照して説明する。図３に示
した遅延回路は、インバータ３０２，３０３，３０４，
３０５と、容量３０６，３０７，３０８とを有する構成
となっている。図３において、インバータ３０２〜３０
５の遅延時間、および容量３０６〜３０８の容量値を調
整することによって、遅延時間Ｄ１、遅延時間Δ１、遅
延時間Ｄ２および遅延時間Δ２の遅延回路を構成するこ
とができる。
６の構成について、図３を参照して説明する。図３に示
した遅延回路は、インバータ３０２，３０３，３０４，
３０５と、容量３０６，３０７，３０８とを有する構成
となっている。図３において、インバータ３０２〜３０
５の遅延時間、および容量３０６〜３０８の容量値を調
整することによって、遅延時間Ｄ１、遅延時間Δ１、遅
延時間Ｄ２および遅延時間Δ２の遅延回路を構成するこ
とができる。
【００２２】（２）動作の説明 図４は、図１におけるテストモード設定回路の動作を示
すタイミングチャートである。図５は、図２におけるパ
ルス幅検出回路の動作を示すタイミングチャートであ
る。
すタイミングチャートである。図５は、図２におけるパ
ルス幅検出回路の動作を示すタイミングチャートであ
る。
【００２３】図４を用いて、図１に示したテストモード
設定回路の動作を説明する。
設定回路の動作を説明する。
【００２４】まず初期状態においてＲＥＳＥＴ信号の１
ショットＨＩＧＨパルスの印加によって回路の初期化が
あらかじめ行われていることを前提とする。すなわち、
インバータ１０７の出力信号、インバータ１１１の出力
信号、パルス幅検出回路１０３の出力信号１０４および
パルス幅検出回路１１４の出力信号１１５がすべて初期
化によってＬＯＷとなっているものとする。
ショットＨＩＧＨパルスの印加によって回路の初期化が
あらかじめ行われていることを前提とする。すなわち、
インバータ１０７の出力信号、インバータ１１１の出力
信号、パルス幅検出回路１０３の出力信号１０４および
パルス幅検出回路１１４の出力信号１１５がすべて初期
化によってＬＯＷとなっているものとする。
【００２５】初期化が行われた後、ＲＯＭコード掃き出
しテストモード設定端子であるＩＣの外部端子１０１に
印加される信号レベルを、時刻Ｔ１でＬＯＷからＨＩＧ
Ｈに変化させ、順次時刻Ｔ２でＨＩＧＨからＬＯＷに変
化させ、時刻Ｔ３でＬＯＷからＨＩＧＨに変化させ、時
刻Ｔ４でＨＩＧＨからＬＯＷに変化させたとする。
しテストモード設定端子であるＩＣの外部端子１０１に
印加される信号レベルを、時刻Ｔ１でＬＯＷからＨＩＧ
Ｈに変化させ、順次時刻Ｔ２でＨＩＧＨからＬＯＷに変
化させ、時刻Ｔ３でＬＯＷからＨＩＧＨに変化させ、時
刻Ｔ４でＨＩＧＨからＬＯＷに変化させたとする。
【００２６】時刻Ｔ１から時刻Ｔ２までの間、外部端子
１０１に印加される信号のＨＩＧＨパルスの幅Ｗ１がＤ
１≦Ｗ１＜（Ｄ１＋Δ１）である場合には、パルス幅検
出回路１０３は、時刻Ｔ２において１ショットのＨＩＧ
Ｈパルス１０４を出力する。パルス幅検出回路１０３が
ＨＩＧＨパルス１０４を出力することによって、時刻Ｔ
２においてフリップフロップＡがＨＩＧＨにセットさ
れ、インバータ１０７の出力信号がＨＩＧＨとなる。
１０１に印加される信号のＨＩＧＨパルスの幅Ｗ１がＤ
１≦Ｗ１＜（Ｄ１＋Δ１）である場合には、パルス幅検
出回路１０３は、時刻Ｔ２において１ショットのＨＩＧ
Ｈパルス１０４を出力する。パルス幅検出回路１０３が
ＨＩＧＨパルス１０４を出力することによって、時刻Ｔ
２においてフリップフロップＡがＨＩＧＨにセットさ
れ、インバータ１０７の出力信号がＨＩＧＨとなる。
【００２７】これによって、初期状態においてＨＩＧＨ
であったインバータ１０８の出力信号がＬＯＷとなるの
で、ＡＮＤゲート１０２の出力信号は、ＩＣの外部端子
１０１の状態によらずＬＯＷとなり、パルス幅検出回路
１０３からはＨＩＧＨパルス１０４が出力されない。
であったインバータ１０８の出力信号がＬＯＷとなるの
で、ＡＮＤゲート１０２の出力信号は、ＩＣの外部端子
１０１の状態によらずＬＯＷとなり、パルス幅検出回路
１０３からはＨＩＧＨパルス１０４が出力されない。
【００２８】続いて、時刻Ｔ３から時刻Ｔ４までの間、
外部端子１０１に印加される信号のＨＩＧＨパルスの幅
Ｗ２がＤ２≦Ｗ２＜（Ｄ２＋Δ２）である場合には、時
刻Ｔ２でＨＩＧＨとなっているインバータ１０７の出力
信号および初期状態でＨＩＧＨとなっているインバータ
１１２の出力信号と併せて、ＡＮＤゲート１１３の入力
信号がすべてＨＩＧＨとなるので、出力信号もＨＩＧＨ
となる。すなわち、パルス幅検出回路１１４において外
部端子１０１から入力される信号がイネーブルとなる。
このため、パルス幅検出回路１１４は、時刻Ｔ４におい
て１ショットのＨＩＧＨパルス１１５を出力する。パル
ス幅検出回路１１４がＨＩＧＨパルス１１５を出力する
ことによって、時刻Ｔ４においてフリップフロップＢが
ＨＩＧＨにセットされ、インバータ１１１の出力信号が
ＨＩＧＨとなる。すなわちＲＯＭコード掃き出しテスト
モード信号１１６がアクティブになり、ＲＯＭコードを
ＩＣ外部から観測することが可能なテストモードの設定
がなされる。
外部端子１０１に印加される信号のＨＩＧＨパルスの幅
Ｗ２がＤ２≦Ｗ２＜（Ｄ２＋Δ２）である場合には、時
刻Ｔ２でＨＩＧＨとなっているインバータ１０７の出力
信号および初期状態でＨＩＧＨとなっているインバータ
１１２の出力信号と併せて、ＡＮＤゲート１１３の入力
信号がすべてＨＩＧＨとなるので、出力信号もＨＩＧＨ
となる。すなわち、パルス幅検出回路１１４において外
部端子１０１から入力される信号がイネーブルとなる。
このため、パルス幅検出回路１１４は、時刻Ｔ４におい
て１ショットのＨＩＧＨパルス１１５を出力する。パル
ス幅検出回路１１４がＨＩＧＨパルス１１５を出力する
ことによって、時刻Ｔ４においてフリップフロップＢが
ＨＩＧＨにセットされ、インバータ１１１の出力信号が
ＨＩＧＨとなる。すなわちＲＯＭコード掃き出しテスト
モード信号１１６がアクティブになり、ＲＯＭコードを
ＩＣ外部から観測することが可能なテストモードの設定
がなされる。
【００２９】ただし、ＩＣの外部端子１０１に印加され
る信号のパルス幅Ｗ１がＷ１＜Ｄ１である場合または
（Ｄ１＋Δ１）≦Ｗ１である場合には、パルス幅検出回
路１０３からはパルス信号１０４が出力されない。した
がって、ＡＮＤゲート１１３はＬＯＷのままであり、イ
ンバータ１１１の出力信号すなわちＲＯＭコード掃き出
しテストモード信号１１６もＬＯＷのままとなる。すな
わちＲＯＭコード掃き出しテストモードの設定はされな
い。
る信号のパルス幅Ｗ１がＷ１＜Ｄ１である場合または
（Ｄ１＋Δ１）≦Ｗ１である場合には、パルス幅検出回
路１０３からはパルス信号１０４が出力されない。した
がって、ＡＮＤゲート１１３はＬＯＷのままであり、イ
ンバータ１１１の出力信号すなわちＲＯＭコード掃き出
しテストモード信号１１６もＬＯＷのままとなる。すな
わちＲＯＭコード掃き出しテストモードの設定はされな
い。
【００３０】また、ＩＣの外部端子１０１に印加される
信号のパルス幅Ｗ１がＤ１≦Ｗ１＜（Ｄ１＋Δ１）であ
り、かつパルス幅Ｗ２がＷ２＜Ｄ２である場合または
（Ｄ２＋Δ２）≦Ｗ２である場合には、パルス幅検出回
路１１４からはパルス信号１１５が出力されない。した
がって、インバータ１１１の出力信号はＬＯＷのままで
あり、ＲＯＭコード掃き出しテストモード信号１１６も
ＬＯＷのままとなる。すなわちＲＯＭコード掃き出しテ
ストモードの設定はされない。
信号のパルス幅Ｗ１がＤ１≦Ｗ１＜（Ｄ１＋Δ１）であ
り、かつパルス幅Ｗ２がＷ２＜Ｄ２である場合または
（Ｄ２＋Δ２）≦Ｗ２である場合には、パルス幅検出回
路１１４からはパルス信号１１５が出力されない。した
がって、インバータ１１１の出力信号はＬＯＷのままで
あり、ＲＯＭコード掃き出しテストモード信号１１６も
ＬＯＷのままとなる。すなわちＲＯＭコード掃き出しテ
ストモードの設定はされない。
【００３１】以上説明したように、ＩＣの外部端子１０
１に印加される信号のパルス幅Ｗ１がＤ１≦Ｗ１＜（Ｄ
１＋Δ１）であり、引き続き印加される信号のパルス幅
Ｗ２がＤ２≦Ｗ２＜（Ｄ２＋Δ２）であるときにのみ、
ＲＯＭコード掃き出しテストモードの設定がなされる。
１に印加される信号のパルス幅Ｗ１がＤ１≦Ｗ１＜（Ｄ
１＋Δ１）であり、引き続き印加される信号のパルス幅
Ｗ２がＤ２≦Ｗ２＜（Ｄ２＋Δ２）であるときにのみ、
ＲＯＭコード掃き出しテストモードの設定がなされる。
【００３２】次に、図５を用いて、図２に示したパルス
幅検出回路の動作を説明する。
幅検出回路の動作を説明する。
【００３３】パルス幅検出回路の入力信号２０１は、時
刻Ｔ１でＬＯＷからＨＩＧＨに変化し、時刻Ｔ３でＨＩ
ＧＨからＬＯＷに変化する。
刻Ｔ１でＬＯＷからＨＩＧＨに変化し、時刻Ｔ３でＨＩ
ＧＨからＬＯＷに変化する。
【００３４】時刻Ｔ１において入力信号２０１がＬＯＷ
からＨＩＧＨに変化すると、ＡＮＤゲート２０３は１シ
ョットのＨＩＧＨパルスを出力する。これによって、イ
ンバータ２０６の出力信号がＨＩＧＨとなる。インバー
タ２０６の出力信号はＤ１遅延回路２０８に入力され、
遅延時間Ｄ１後の時刻Ｔ２において、Ｄ１遅延回路２０
８の出力信号２０７がＨＩＧＨとなる。これによって、
インバータ２０６の出力信号は時刻Ｔ２にＨＩＧＨから
ＬＯＷに変化する。
からＨＩＧＨに変化すると、ＡＮＤゲート２０３は１シ
ョットのＨＩＧＨパルスを出力する。これによって、イ
ンバータ２０６の出力信号がＨＩＧＨとなる。インバー
タ２０６の出力信号はＤ１遅延回路２０８に入力され、
遅延時間Ｄ１後の時刻Ｔ２において、Ｄ１遅延回路２０
８の出力信号２０７がＨＩＧＨとなる。これによって、
インバータ２０６の出力信号は時刻Ｔ２にＨＩＧＨから
ＬＯＷに変化する。
【００３５】続いて、時刻Ｔ２においてインバータ２０
６の出力信号がＨＩＧＨからＬＯＷに変化すると、ＡＮ
Ｄゲート２１１は１ショットのＨＩＧＨパルスを出力す
る。これによって、インバータ２１３の出力信号がＨＩ
ＧＨとなる。インバータ２１３の出力信号はΔ１遅延回
路２１６に入力され、遅延時間Δ１後の時刻Ｔ４におい
て、Δ１遅延回路２１６の出力信号２１７がＨＩＧＨと
なる。これによって、インバータ２１３の出力信号は時
刻Ｔ４にＨＩＧＨからＬＯＷに変化する。
６の出力信号がＨＩＧＨからＬＯＷに変化すると、ＡＮ
Ｄゲート２１１は１ショットのＨＩＧＨパルスを出力す
る。これによって、インバータ２１３の出力信号がＨＩ
ＧＨとなる。インバータ２１３の出力信号はΔ１遅延回
路２１６に入力され、遅延時間Δ１後の時刻Ｔ４におい
て、Δ１遅延回路２１６の出力信号２１７がＨＩＧＨと
なる。これによって、インバータ２１３の出力信号は時
刻Ｔ４にＨＩＧＨからＬＯＷに変化する。
【００３６】また、時刻Ｔ３において入力信号２０１が
ＨＩＧＨからＬＯＷに変化すると、ＡＮＤゲート２２０
は１ショットのＨＩＧＨパルスを出力する。これによっ
て、ＡＮＤゲート２１４も１ショットのＨＩＧＨパルス
を出力する。
ＨＩＧＨからＬＯＷに変化すると、ＡＮＤゲート２２０
は１ショットのＨＩＧＨパルスを出力する。これによっ
て、ＡＮＤゲート２１４も１ショットのＨＩＧＨパルス
を出力する。
【００３７】ここで、入力信号２０１のＨＩＧＨパルス
の幅Ｗ３がＷ３＜Ｄ１である場合には、時刻Ｔ３が時刻
Ｔ２よりも前にあることを意味している。このとき、Ａ
ＮＤゲート２２０の出力信号のＨＩＧＨパルスの発生時
刻は、インバータ２１３の出力信号がＬＯＷの期間とな
るので、ＡＮＤゲート２１４の出力信号はＨＩＧＨとな
ることはない。
の幅Ｗ３がＷ３＜Ｄ１である場合には、時刻Ｔ３が時刻
Ｔ２よりも前にあることを意味している。このとき、Ａ
ＮＤゲート２２０の出力信号のＨＩＧＨパルスの発生時
刻は、インバータ２１３の出力信号がＬＯＷの期間とな
るので、ＡＮＤゲート２１４の出力信号はＨＩＧＨとな
ることはない。
【００３８】また、入力信号２０１のＨＩＧＨパルスの
幅Ｗ３がＤ１≦Ｗ３＜（Ｄ１＋Δ１）である場合には、
図５に示すように時刻Ｔ３が時刻Ｔ２と時刻Ｔ４との間
にあることを意味している。このとき、ＡＮＤゲート２
２０の出力信号のＨＩＧＨパルスの発生時刻は、インバ
ータ２１３の出力信号がＨＩＧＨの期間となるので、Ａ
ＮＤゲート２１４は１ショットのＨＩＧＨパルスを出力
する。
幅Ｗ３がＤ１≦Ｗ３＜（Ｄ１＋Δ１）である場合には、
図５に示すように時刻Ｔ３が時刻Ｔ２と時刻Ｔ４との間
にあることを意味している。このとき、ＡＮＤゲート２
２０の出力信号のＨＩＧＨパルスの発生時刻は、インバ
ータ２１３の出力信号がＨＩＧＨの期間となるので、Ａ
ＮＤゲート２１４は１ショットのＨＩＧＨパルスを出力
する。
【００３９】さらに、入力信号２０１のＨＩＧＨパルス
の幅Ｗ３が（Ｄ１＋Δ１）≦Ｗ３である場合には、時刻
Ｔ３が時刻Ｔ４よりも後にあることを意味している。こ
のとき、ＡＮＤゲート２２０の出力信号のＨＩＧＨパル
スの発生時刻は、インバータ２１３の出力信号のＬＯＷ
期間となるので、ＡＮＤゲート２１４の出力信号はＨＩ
ＧＨとなることはない。
の幅Ｗ３が（Ｄ１＋Δ１）≦Ｗ３である場合には、時刻
Ｔ３が時刻Ｔ４よりも後にあることを意味している。こ
のとき、ＡＮＤゲート２２０の出力信号のＨＩＧＨパル
スの発生時刻は、インバータ２１３の出力信号のＬＯＷ
期間となるので、ＡＮＤゲート２１４の出力信号はＨＩ
ＧＨとなることはない。
【００４０】このように、図２に示したパルス幅検出回
路は、入力信号２０１のＨＩＧＨパルスの幅Ｗ３がＤ１
≦Ｗ３＜（Ｄ１＋Δ１）であるときにのみ、出力信号１
０４に１ショットのＨＩＧＨパルスを出力する。
路は、入力信号２０１のＨＩＧＨパルスの幅Ｗ３がＤ１
≦Ｗ３＜（Ｄ１＋Δ１）であるときにのみ、出力信号１
０４に１ショットのＨＩＧＨパルスを出力する。
【００４１】なお、上述した図５の説明は図２に示した
パルス幅検出回路すなわち図１に示したパルス検出回路
１０３における動作説明したが、図１に示したパルス幅
検出回路１１４における動作は、パルス幅Ｄ１をＤ２に
置き換え、Δ１をΔ２に置き換えることによって得られ
る。
パルス幅検出回路すなわち図１に示したパルス検出回路
１０３における動作説明したが、図１に示したパルス幅
検出回路１１４における動作は、パルス幅Ｄ１をＤ２に
置き換え、Δ１をΔ２に置き換えることによって得られ
る。
【００４２】［第２の実施の形態］本発明の第２の実施
の形態について説明する。
の形態について説明する。
【００４３】図６は、本発明の第２の実施の形態におけ
るテストモード設定回路の構成を示す図であり、図１に
示した第１の実施の形態におけるテストモード設定回路
に回路を追加したものである。
るテストモード設定回路の構成を示す図であり、図１に
示した第１の実施の形態におけるテストモード設定回路
に回路を追加したものである。
【００４４】図６に示したテストモード設定回路は、図
１に示したテストモード設定回路に加えて、ＡＮＤゲー
ト６１３と、パルス幅検出回路６１４と、ＮＯＲゲート
６０９，６１０と、インバータ６１１，６１２とを有す
る構成となっている。
１に示したテストモード設定回路に加えて、ＡＮＤゲー
ト６１３と、パルス幅検出回路６１４と、ＮＯＲゲート
６０９，６１０と、インバータ６１１，６１２とを有す
る構成となっている。
【００４５】ＡＮＤゲート６１３は、インバータ１１１
の出力信号と外部端子１０１に印加される信号とインバ
ータ６１２の出力信号とを入力する。パルス幅検出回路
６１４はＡＮＤゲート６１３の出力信号を入力し、入力
されるパルス信号のＨＩＧＨレベルの幅Ｗ４がＤ３≦Ｗ
４＜（Ｄ３＋Δ３）であるときにのみ、１ショットのＨ
ＩＧＨパルスを出力する。ＮＯＲゲート６０９，６１０
とインバータ６１１とはフリップフロップ（以下、フリ
ップフロップＣと記述する）を構成しており、パルス幅
検出回路６１４の出力信号６１５がＨＩＧＨパルスであ
るときにインバータ６１１の出力信号がＨＩＧＨとな
り、ＲＥＳＥＴ信号がＨＩＧＨパルスであるときにイン
バータ６１１の出力信号がＬＯＷとなる。インバータ６
１２は、インバータ６１１の出力信号を入力して、出力
信号をＡＮＤゲート６１３に入力する。
の出力信号と外部端子１０１に印加される信号とインバ
ータ６１２の出力信号とを入力する。パルス幅検出回路
６１４はＡＮＤゲート６１３の出力信号を入力し、入力
されるパルス信号のＨＩＧＨレベルの幅Ｗ４がＤ３≦Ｗ
４＜（Ｄ３＋Δ３）であるときにのみ、１ショットのＨ
ＩＧＨパルスを出力する。ＮＯＲゲート６０９，６１０
とインバータ６１１とはフリップフロップ（以下、フリ
ップフロップＣと記述する）を構成しており、パルス幅
検出回路６１４の出力信号６１５がＨＩＧＨパルスであ
るときにインバータ６１１の出力信号がＨＩＧＨとな
り、ＲＥＳＥＴ信号がＨＩＧＨパルスであるときにイン
バータ６１１の出力信号がＬＯＷとなる。インバータ６
１２は、インバータ６１１の出力信号を入力して、出力
信号をＡＮＤゲート６１３に入力する。
【００４６】インバータ６１１の出力信号はそのまま、
ＨＩＧＨアクティブのＲＯＭコード掃き出しテストモー
ド信号６１６として利用される。すなわち、ＲＯＭコー
ド掃き出しテストモード信号６１６がＨＩＧＨになって
いるときに、ＩＣ内蔵のＲＯＭコードの観測がＩＣ外部
から可能になる。
ＨＩＧＨアクティブのＲＯＭコード掃き出しテストモー
ド信号６１６として利用される。すなわち、ＲＯＭコー
ド掃き出しテストモード信号６１６がＨＩＧＨになって
いるときに、ＩＣ内蔵のＲＯＭコードの観測がＩＣ外部
から可能になる。
【００４７】図１に示したテストモード設定回路におい
ては、上述したようにＩＣの外部端子１０１に印加され
る信号のパルス幅Ｗ１がＤ１≦Ｗ１＜（Ｄ１＋Δ１）で
あり、引き続き外部端子１０１に印加される信号のパル
ス幅Ｗ２がＤ２≦Ｗ２＜（Ｄ２＋Δ２）であるときにの
み、ＲＯＭコード掃き出しテストモードの設定が行われ
る。
ては、上述したようにＩＣの外部端子１０１に印加され
る信号のパルス幅Ｗ１がＤ１≦Ｗ１＜（Ｄ１＋Δ１）で
あり、引き続き外部端子１０１に印加される信号のパル
ス幅Ｗ２がＤ２≦Ｗ２＜（Ｄ２＋Δ２）であるときにの
み、ＲＯＭコード掃き出しテストモードの設定が行われ
る。
【００４８】これに対して図６に示したテストモード設
定回路においては、追加された回路におけるパルス幅検
出回路を、パルス幅Ｗ４がＤ３≦Ｗ４＜（Ｄ３＋Δ３）
のパルス幅のみを検出する回路で構成する。
定回路においては、追加された回路におけるパルス幅検
出回路を、パルス幅Ｗ４がＤ３≦Ｗ４＜（Ｄ３＋Δ３）
のパルス幅のみを検出する回路で構成する。
【００４９】このため、図６に示した回路構成において
は、外部端子１０１に印加される信号のパルス幅Ｗ１が
Ｄ１≦Ｗ１＜（Ｄ１＋Δ１）であり、引き続き外部端子
１０１に印加される信号のパルス幅Ｗ２がＤ２≦Ｗ２＜
（Ｄ２＋Δ２）であり、さらに引き続き外部端子１０１
に印加される信号のパルス幅Ｗ４がＤ３≦Ｗ４＜（Ｄ３
＋Δ３）であるときにのみ、ＲＯＭコード掃き出しテス
トモードの設定が行われる機能を実現することができ
る。
は、外部端子１０１に印加される信号のパルス幅Ｗ１が
Ｄ１≦Ｗ１＜（Ｄ１＋Δ１）であり、引き続き外部端子
１０１に印加される信号のパルス幅Ｗ２がＤ２≦Ｗ２＜
（Ｄ２＋Δ２）であり、さらに引き続き外部端子１０１
に印加される信号のパルス幅Ｗ４がＤ３≦Ｗ４＜（Ｄ３
＋Δ３）であるときにのみ、ＲＯＭコード掃き出しテス
トモードの設定が行われる機能を実現することができ
る。
【００５０】第２の実施の形態で追加した回路は、さら
に複数個追加することができる。具体的には、符号６０
９〜６１５の部分と同様の回路（図には示さないが、便
宜上符号６０９＊〜６１５＊とする）をさらに複数個接
続する。接続箇所は、ＲＯＭコード掃き出しテストモー
ド信号６１６と外部端子１０１に印加される信号とイン
バータ６１２＊の出力信号とをＡＮＤゲート６１３＊に
入力する。また、フリップフロップＣ＊の出力信号をＲ
ＯＭコード掃き出しテストモード信号６１６＊とする。
このようにすることによって、ＲＯＭ掃き出しテストモ
ードの設定を行うためにＩＣの外部端子１０１に印加す
る信号の条件を、さらに限定することができる。
に複数個追加することができる。具体的には、符号６０
９〜６１５の部分と同様の回路（図には示さないが、便
宜上符号６０９＊〜６１５＊とする）をさらに複数個接
続する。接続箇所は、ＲＯＭコード掃き出しテストモー
ド信号６１６と外部端子１０１に印加される信号とイン
バータ６１２＊の出力信号とをＡＮＤゲート６１３＊に
入力する。また、フリップフロップＣ＊の出力信号をＲ
ＯＭコード掃き出しテストモード信号６１６＊とする。
このようにすることによって、ＲＯＭ掃き出しテストモ
ードの設定を行うためにＩＣの外部端子１０１に印加す
る信号の条件を、さらに限定することができる。
【００５１】
【発明の効果】本発明の効果は、ＩＣ内蔵のＲＯＭコー
ドの掃き出しテストモードの設定を行うために印加する
信号の条件を、極めて限定することができるということ
である。このため、第三者が内蔵ＲＯＭコードの内容を
調べて盗用することが極めて困難となり、ＩＣのセキュ
リティが向上することになる。
ドの掃き出しテストモードの設定を行うために印加する
信号の条件を、極めて限定することができるということ
である。このため、第三者が内蔵ＲＯＭコードの内容を
調べて盗用することが極めて困難となり、ＩＣのセキュ
リティが向上することになる。
【００５２】その理由は、ＩＣのテストモード設定端子
に入力される信号が、個々に設定された範囲の複数のパ
ルス幅を持ち、かつそれぞれのパルスがある決められた
順序で入力された場合にのみ、ＩＣ内蔵のＲＯＭコード
掃き出しテストモードに設定されるからである。
に入力される信号が、個々に設定された範囲の複数のパ
ルス幅を持ち、かつそれぞれのパルスがある決められた
順序で入力された場合にのみ、ＩＣ内蔵のＲＯＭコード
掃き出しテストモードに設定されるからである。
【図１】本発明の第１の実施の形態におけるテストモー
ド設定回路の構成を示す図
ド設定回路の構成を示す図
【図２】図１におけるパルス幅検出回路の構成を示す図
【図３】図２における遅延回路の構成を示す図
【図４】図１におけるテストモード設定回路の動作を示
すタイミングチャート
すタイミングチャート
【図５】図２におけるパルス幅検出回路の動作を示すタ
イミングチャート
イミングチャート
【図６】本発明の第２の実施の形態におけるテストモー
ド設定回路の構成を示す図
ド設定回路の構成を示す図
【図７】従来例におけるテストモード設定回路の構成を
示す図
示す図
１０１ ＩＣの外部端子 １０２、１１３ ＡＮＤゲート １０３、１１４ パルス幅検出回路 １０５、１０６、１０９、１１０ ＮＯＲゲート １０７、１０８、１１１、１１２ インバータ １１６ ＲＯＭコード掃き出しテストモード信号 ２０１ 入力信号 ２０２、２０６、２０９、２１０、２１３、２１８、２
１９ インバータ ２０３、２１１、２１４、２２０ ＡＮＤゲート ２０４、２０５、２１２、２１５ ＮＯＲゲート ２０８、２１６ 遅延回路 ３０１ 入力信号 ３０２〜３０５ インバータ ３０６〜３０８ 容量 ６０９、６１０ ＮＯＲゲート ６１１、６１２ インバータ ６１３ ＡＮＤゲート ６１４ パルス幅検出回路 ６１６ ＲＯＭコード掃き出しテストモード信号 ７０１ ＩＣの外部端子 ７０２ 比較回路 ７０３ パスワード発生回路 ７０４ ＲＯＭコード掃き出しテストモード信号
１９ インバータ ２０３、２１１、２１４、２２０ ＡＮＤゲート ２０４、２０５、２１２、２１５ ＮＯＲゲート ２０８、２１６ 遅延回路 ３０１ 入力信号 ３０２〜３０５ インバータ ３０６〜３０８ 容量 ６０９、６１０ ＮＯＲゲート ６１１、６１２ インバータ ６１３ ＡＮＤゲート ６１４ パルス幅検出回路 ６１６ ＲＯＭコード掃き出しテストモード信号 ７０１ ＩＣの外部端子 ７０２ 比較回路 ７０３ パスワード発生回路 ７０４ ＲＯＭコード掃き出しテストモード信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 - 31/3193 G06F 11/22 G06F 12/14 H01L 21/822 H01L 27/04
Claims (2)
- 【請求項１】 ＲＯＭを内蔵する集積回路の該ＲＯＭに
記憶されている内容を検査するテストモード設定回路に
おいて、 該集積回路の外部端子から入力される入力信号のパルス
幅があらかじめ設定された範囲に含まれるか否かを検出
する第１の検出手段と、 該第１の検出手段によって検出された結果を記憶する第
１の記憶手段と、 該第１の記憶手段の内容を用いて、該集積回路の外部端
子から入力される該入力信号の該第１の検出手段への通
過を制御する第１の制御手段と、 該集積回路の外部端子から入力される該入力信号のパル
ス幅があらかじめ設定された範囲に含まれるか否かを検
出する第２の検出手段と、 該第２の検出手段によって検出された結果を記憶する第
２の記憶手段と、 該第１の記憶手段の内容と該第２の記憶手段の内容とを
用いて、該集積回路の外部端子から入力される該入力信
号の該第２の検出手段への通過を制御する第２の制御手
段とを有することを特徴とするテストモード設定回路。 - 【請求項２】 前記集積回路の外部端子から入力される
前記入力信号のパルス幅があらかじめ設定された範囲に
含まれるか否かを検出する第３の検出手段と、 該第３の検出手段によって検出された結果を記憶する第
３の記憶手段と、 前記第２の記憶手段の内容と該第３の記憶手段の内容と
を用いて、該集積回路の外部端子から入力される該入力
信号の該第３の検出手段への通過を制御する第３の制御
手段とを有することを特徴とする、請求項１に記載のテ
ストモード設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8300304A JP2897740B2 (ja) | 1996-11-12 | 1996-11-12 | テストモード設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8300304A JP2897740B2 (ja) | 1996-11-12 | 1996-11-12 | テストモード設定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10142300A JPH10142300A (ja) | 1998-05-29 |
| JP2897740B2 true JP2897740B2 (ja) | 1999-05-31 |
Family
ID=17883177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8300304A Expired - Fee Related JP2897740B2 (ja) | 1996-11-12 | 1996-11-12 | テストモード設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2897740B2 (ja) |
-
1996
- 1996-11-12 JP JP8300304A patent/JP2897740B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10142300A (ja) | 1998-05-29 |
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