JP2964487B2 - カウンタ - Google Patents
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- Japan
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- bit
- counter
- signal
- counters
- output
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- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はカウンタに関し、特にマイクロプロセッサ内
部のカウンタに関する。
部のカウンタに関する。
近年のLSI製造技術の進歩により、小さいチップ上に
より大きな機能を搭載することが可能となり、高機能で
安価なLSIを市場に供給することが可能となった。その
反面チップ上の個々のトランジスタの外部からの観測性
の減少をきたし、製造したLSIの出荷検査（テスト）は
より困難になってきた。高機能を有するLSIをLSIの外部
からテストするにはLSIテスタを用いて多くのテスト・
パターンとテスト時間を要する。LSIの機能が高くなれ
ばなるほどより多くのテスト・パターンとより長いテス
ト時間が必要となる。テスト・パターンが増加すると最
適なテスト・パターンの作成が困難になるので、検査工
程で全ての不良を発生させることが困難になり、市場で
発生する不良が増加する。また一つのLSIのテストに要
する時間が増加すると、一定の台数の出荷検査用LSIテ
スタにより単位時間あたりに検査することのできるLSI
の数量が減少するので、LSIのコストが高くなる。
より大きな機能を搭載することが可能となり、高機能で
安価なLSIを市場に供給することが可能となった。その
反面チップ上の個々のトランジスタの外部からの観測性
の減少をきたし、製造したLSIの出荷検査（テスト）は
より困難になってきた。高機能を有するLSIをLSIの外部
からテストするにはLSIテスタを用いて多くのテスト・
パターンとテスト時間を要する。LSIの機能が高くなれ
ばなるほどより多くのテスト・パターンとより長いテス
ト時間が必要となる。テスト・パターンが増加すると最
適なテスト・パターンの作成が困難になるので、検査工
程で全ての不良を発生させることが困難になり、市場で
発生する不良が増加する。また一つのLSIのテストに要
する時間が増加すると、一定の台数の出荷検査用LSIテ
スタにより単位時間あたりに検査することのできるLSI
の数量が減少するので、LSIのコストが高くなる。
たとえばダイレクト・メモリ・アクセス・コントロー
ラ（DMAC）のようなマイクロプロセッサの内部には多ビ
ット長のカウンタが複数設けられている。いまこのカウ
ンタのビット長を32とする。カウント・ダウンについて
も全く同様であるので、以下カウント・アップについて
のみ説明する。32ビットのカウンタの正常動作を確認す
る方法として考えられるのは、まずカウンタに初期値を
与え、１ずつカウント・アップしてその途中及び最後の
結果を期待値と比較する方法である。
ラ（DMAC）のようなマイクロプロセッサの内部には多ビ
ット長のカウンタが複数設けられている。いまこのカウ
ンタのビット長を32とする。カウント・ダウンについて
も全く同様であるので、以下カウント・アップについて
のみ説明する。32ビットのカウンタの正常動作を確認す
る方法として考えられるのは、まずカウンタに初期値を
与え、１ずつカウント・アップしてその途中及び最後の
結果を期待値と比較する方法である。
この方法によると32ビット・カウンタにたいして最上
位ビットからのキャリ出力をチェックするために2
32（＝4.3×109）個のカウント・アップ・パルスを必要
とする。単純に計算すると、20MHz（50ナノ秒）のカウ
ント・アップ・パルスを使用した時に32ビット・カウン
タの最上位ビットからのキャリ出力をテストするだけの
ために約215秒のテスト時間を要する。DMACなどにおい
てカウンタはアドレスのインクリメント／デクリメント
に使用されるため、カウンタの最上位ビットからのキャ
リ／ボロー出力以外に１回のカウント毎のカウンタの全
ビットの状態もテストしなければならない。即ち32ビッ
ト・カウンタをテストするためには、１回のカウント・
アップ・パルスの発生、カウント・アップ結果の読み出
し、期待値との照合という３つの操作を１ステップとし
て、232（＝4.3×109）ステップ、したがって4.3×109
ワードのテスト・パタンを必要とする。
位ビットからのキャリ出力をチェックするために2
32（＝4.3×109）個のカウント・アップ・パルスを必要
とする。単純に計算すると、20MHz（50ナノ秒）のカウ
ント・アップ・パルスを使用した時に32ビット・カウン
タの最上位ビットからのキャリ出力をテストするだけの
ために約215秒のテスト時間を要する。DMACなどにおい
てカウンタはアドレスのインクリメント／デクリメント
に使用されるため、カウンタの最上位ビットからのキャ
リ／ボロー出力以外に１回のカウント毎のカウンタの全
ビットの状態もテストしなければならない。即ち32ビッ
ト・カウンタをテストするためには、１回のカウント・
アップ・パルスの発生、カウント・アップ結果の読み出
し、期待値との照合という３つの操作を１ステップとし
て、232（＝4.3×109）ステップ、したがって4.3×109
ワードのテスト・パタンを必要とする。
このテストに必要な時間を以下のように試算する。カ
ウント・アップ・パルスは50ナノ秒（20MHz相当）、カ
ウント・アップ結果の読み出し時間を100ナノ秒、期待
値との照合はつぎのカウント・アップ・パルスの印加時
間と重ねあわせて行なうとして期待値との照合時間は実
効的にはないと考えて、１ステップに要する時間は合計
150ナノ秒となり、232（＝4.3×109）ステップのテスト
を行なうためには約645秒（10分45秒）を要する。また
そのうえ同様のテストをカウント・ダウンについても実
施するときには合計1290秒（21分30秒）のテスト時間
と、8.6×109ワードのテスト・パターンを要する。
ウント・アップ・パルスは50ナノ秒（20MHz相当）、カ
ウント・アップ結果の読み出し時間を100ナノ秒、期待
値との照合はつぎのカウント・アップ・パルスの印加時
間と重ねあわせて行なうとして期待値との照合時間は実
効的にはないと考えて、１ステップに要する時間は合計
150ナノ秒となり、232（＝4.3×109）ステップのテスト
を行なうためには約645秒（10分45秒）を要する。また
そのうえ同様のテストをカウント・ダウンについても実
施するときには合計1290秒（21分30秒）のテスト時間
と、8.6×109ワードのテスト・パターンを要する。
〔発明が解決しようとする課題〕 以上説明したように従来のカウンタは、多ビット長の
カウンタにたいする大量のテスト・パターンと長時間が
必要であるため、実質的に多ビット長のカウンタの全ビ
ットのテストを行なうことができないという欠点があ
る。
カウンタにたいする大量のテスト・パターンと長時間が
必要であるため、実質的に多ビット長のカウンタの全ビ
ットのテストを行なうことができないという欠点があ
る。
本発明のカウンタは、マイクロプロセッサに含まれ
る、ｎ（ｎは、２以上の自然数）ビットの第１のカウン
タと、前記第１のカウンタの複数本によりビット長を拡
張して構成される第２のカウンタと、個々の前記第１の
カウンタに同一の任意の値をプリセットする手段と、マ
イクロプロセッサを外部からテスト・モードに切換える
手段と、テスト・モードにおいて前記第２のカウンタを
構成する個々の前記第１のカウンタのそれぞれに同一の
計数制御信号としてシステムクロック信号を印加する手
段と、前記第２のカウンタを構成する複数の前記第１の
カウンタを任意に２つづつ組み合せ、組み合された２つ
のカウンタそれぞれのキャリを含む（ｎ＋１）ビットの
カウンタ出力信号を入力信号とし、その２つの入力信号
が一致することを検出する複数の比較器と、前記複数の
比較の比較出力信号を入力し前記複数の比較器での比較
結果が全て一致を示していることを検出して前記マイク
ロプロセッサの外部に取り出す手段とを有することを特
徴とする。
る、ｎ（ｎは、２以上の自然数）ビットの第１のカウン
タと、前記第１のカウンタの複数本によりビット長を拡
張して構成される第２のカウンタと、個々の前記第１の
カウンタに同一の任意の値をプリセットする手段と、マ
イクロプロセッサを外部からテスト・モードに切換える
手段と、テスト・モードにおいて前記第２のカウンタを
構成する個々の前記第１のカウンタのそれぞれに同一の
計数制御信号としてシステムクロック信号を印加する手
段と、前記第２のカウンタを構成する複数の前記第１の
カウンタを任意に２つづつ組み合せ、組み合された２つ
のカウンタそれぞれのキャリを含む（ｎ＋１）ビットの
カウンタ出力信号を入力信号とし、その２つの入力信号
が一致することを検出する複数の比較器と、前記複数の
比較の比較出力信号を入力し前記複数の比較器での比較
結果が全て一致を示していることを検出して前記マイク
ロプロセッサの外部に取り出す手段とを有することを特
徴とする。
〔実施例１〕 第１図は本発明の第１の実施例を示すブロック図、第
２図は第１図の８ビット・カウンタの内部を説明するた
めのブロック図である。
２図は第１図の８ビット・カウンタの内部を説明するた
めのブロック図である。
第１図において、100は本発明を実施している32ビッ
ト長のカウンタ、101〜104はそれぞれ８ビットのカウン
タである。101Cはカウンタ101のキャリ出力信号でカウ
ンタ102のキャリとして入力される。同様に102C,103は
それぞれカウンタ102,103からのキャリ出力信号で、そ
れぞれカウンタ103,104のキャリとして入力される。104
Cはカウンタ104のキャリ出力信号であると同時にカウン
タ100のキャリ出力信号である。105は101の出力で、第
２図で説明するように８ビットのデータとキャリを保持
する９ビットのラッチの出力である。同様に106は102の
９ビット出力、107は103の９ビット出力、108は104の９
ビット出力である。109は通常モードのカウント・アッ
プ信号で101のみに入力される。110はテスト・モードで
のカウント・アップ信号である。本実施例では110とし
てシステムクロック信号を使用する。111はテスト・モ
ード端子、112はテスト・モード信号、113はリセット信
号、114は比較器でカウンタ101と102の９ビットの出力1
05と106を入力とし、両者が一致した時に一致信号115が
１になる。116は比較器でカウンタ103と104の９ビット
の出力107,108を入力とし、両者が一致した時に一致信
号117が１になる。118は２つの一致信号115と117を入力
とする論理積ゲート、119は論理積ゲート118の出力を外
部に取り出す端子である。120は32ビットのデータ・バ
スで、カウンタ101には該バス120のビット７からビット
０、102にはビット15からビット８、103にはビット23か
らビット16、104にはビット31からビット24が割当てら
れている。
ト長のカウンタ、101〜104はそれぞれ８ビットのカウン
タである。101Cはカウンタ101のキャリ出力信号でカウ
ンタ102のキャリとして入力される。同様に102C,103は
それぞれカウンタ102,103からのキャリ出力信号で、そ
れぞれカウンタ103,104のキャリとして入力される。104
Cはカウンタ104のキャリ出力信号であると同時にカウン
タ100のキャリ出力信号である。105は101の出力で、第
２図で説明するように８ビットのデータとキャリを保持
する９ビットのラッチの出力である。同様に106は102の
９ビット出力、107は103の９ビット出力、108は104の９
ビット出力である。109は通常モードのカウント・アッ
プ信号で101のみに入力される。110はテスト・モードで
のカウント・アップ信号である。本実施例では110とし
てシステムクロック信号を使用する。111はテスト・モ
ード端子、112はテスト・モード信号、113はリセット信
号、114は比較器でカウンタ101と102の９ビットの出力1
05と106を入力とし、両者が一致した時に一致信号115が
１になる。116は比較器でカウンタ103と104の９ビット
の出力107,108を入力とし、両者が一致した時に一致信
号117が１になる。118は２つの一致信号115と117を入力
とする論理積ゲート、119は論理積ゲート118の出力を外
部に取り出す端子である。120は32ビットのデータ・バ
スで、カウンタ101には該バス120のビット７からビット
０、102にはビット15からビット８、103にはビット23か
らビット16、104にはビット31からビット24が割当てら
れている。
第２図では代表として102について説明している。110
はカウンタ102に入力されるテスト・モードでのカウン
ト・アップ信号、112はテスト・モード信号、113はリセ
ット信号である。201は８ビット・アダー、102Cは８ビ
ット・アダー201のキャリ出力、202は８ビット・アダー
201の出力信号（８ビット）、203は９ビットのラッチ
で、203Aに８ビット・アダー201の出力の８ビットのデ
ータを、203Bにキャリ出力102Cを同時に保持する。102
がカウンタとして動作するためにラッチ203Aの出力の８
ビットはアダー201に入力される。ラッチ203の出力の９
ビットがカウンタ102からの出力106となる。リセット信
号113がアクティブとなるとラッチ203の各ビットは全て
０にクリアされる。204はテスト・モードでのカウント
・アップ信号110と下位のカウンタのキャリ出力（本例
では101C）とを入力としテスト・モード信号を選択信号
とするマルチプレクサで、テスト・モード信号が１の時
テスト・モードでのカウント・アップ信号110を選択し
て８ビット・アダー201のキャリ入力とする。テスト・
モード信号が０の時下位のカウンタのキャリ出力を選択
して８ビット・アダー201のキャリ入力とする。
はカウンタ102に入力されるテスト・モードでのカウン
ト・アップ信号、112はテスト・モード信号、113はリセ
ット信号である。201は８ビット・アダー、102Cは８ビ
ット・アダー201のキャリ出力、202は８ビット・アダー
201の出力信号（８ビット）、203は９ビットのラッチ
で、203Aに８ビット・アダー201の出力の８ビットのデ
ータを、203Bにキャリ出力102Cを同時に保持する。102
がカウンタとして動作するためにラッチ203Aの出力の８
ビットはアダー201に入力される。ラッチ203の出力の９
ビットがカウンタ102からの出力106となる。リセット信
号113がアクティブとなるとラッチ203の各ビットは全て
０にクリアされる。204はテスト・モードでのカウント
・アップ信号110と下位のカウンタのキャリ出力（本例
では101C）とを入力としテスト・モード信号を選択信号
とするマルチプレクサで、テスト・モード信号が１の時
テスト・モードでのカウント・アップ信号110を選択し
て８ビット・アダー201のキャリ入力とする。テスト・
モード信号が０の時下位のカウンタのキャリ出力を選択
して８ビット・アダー201のキャリ入力とする。
101は32ビット・カウンタ100のビット７からビット
０、102はビット15からビット８、103はビット23からビ
ット16、104はビット31からビット24に割当てられてい
る。
０、102はビット15からビット８、103はビット23からビ
ット16、104はビット31からビット24に割当てられてい
る。
通常モードではテスト・モード信号が０である。通常
モードでは第１図に示されているようにカウンタ101,10
2,103,104は４本で１本の32ビット・カウンタ100として
動作する。たとえばカウンタ101が111111112となったあ
とにカウント・アップ信号109がアクティブになると、
カウンタ101はカウント・アップしてキャリ信号101Cが
アクティブとなる。カウンタ102ではテスト・モード信
号が０の時マルチプレクサ204は下位のカウンタのキャ
リ出力を選択して８ビット・アダー201のキャリ入力と
するので、キャリ信号101Cがアクティブとなるとカウン
タ102に１加算される。
モードでは第１図に示されているようにカウンタ101,10
2,103,104は４本で１本の32ビット・カウンタ100として
動作する。たとえばカウンタ101が111111112となったあ
とにカウント・アップ信号109がアクティブになると、
カウンタ101はカウント・アップしてキャリ信号101Cが
アクティブとなる。カウンタ102ではテスト・モード信
号が０の時マルチプレクサ204は下位のカウンタのキャ
リ出力を選択して８ビット・アダー201のキャリ入力と
するので、キャリ信号101Cがアクティブとなるとカウン
タ102に１加算される。
以下に本実施例の動作について説明する。まずカウン
タ101と102に異なるデータを設定し103と104に同一のデ
ータを設定した時に端子119の値が０になり、101と102
に同一のデータを設定し103と104に異なるデータを設定
した時に端子119の値が０になっていれば、比較器114、
信号路115、論理積ゲート118のパスと、比較器116、信
号路117、論理積ゲート118のパス、および論理積ゲート
118から端子119までのパスが正常であることを確認する
ことができる。
タ101と102に異なるデータを設定し103と104に同一のデ
ータを設定した時に端子119の値が０になり、101と102
に同一のデータを設定し103と104に異なるデータを設定
した時に端子119の値が０になっていれば、比較器114、
信号路115、論理積ゲート118のパスと、比較器116、信
号路117、論理積ゲート118のパス、および論理積ゲート
118から端子119までのパスが正常であることを確認する
ことができる。
次にテスト・モード端子111に１を印加する。リセッ
ト信号113がアクティブとなるとラッチ203の全ビットが
０にクリアされる。テスト・モード信号が１であるの
で、マルチプレクサ204はテスト・モードでのカウント
・アップ信号110を選択して８ビット・アダー201のキャ
リ入力とする。即ちテスト・モードでは、リセット信号
がインアクティブなった直後から各８ビット・カウンタ
101〜104はシステムクロック信号のパルス数を同時に並
行して計数する。各８ビット・カウンタは256個のパル
スを数えるとそれぞれキャリー101C〜104Cがアクティブ
となる。２つの８ビット・カウンタの出力が各８ビット
・カウンタのキャリまで含めて一致しているか否かを比
較器114,116で１クロック毎にチェックすることによ
り、カウンタのテストを行なう。
ト信号113がアクティブとなるとラッチ203の全ビットが
０にクリアされる。テスト・モード信号が１であるの
で、マルチプレクサ204はテスト・モードでのカウント
・アップ信号110を選択して８ビット・アダー201のキャ
リ入力とする。即ちテスト・モードでは、リセット信号
がインアクティブなった直後から各８ビット・カウンタ
101〜104はシステムクロック信号のパルス数を同時に並
行して計数する。各８ビット・カウンタは256個のパル
スを数えるとそれぞれキャリー101C〜104Cがアクティブ
となる。２つの８ビット・カウンタの出力が各８ビット
・カウンタのキャリまで含めて一致しているか否かを比
較器114,116で１クロック毎にチェックすることによ
り、カウンタのテストを行なう。
テスト期間中に端子119の状態は比較器114,116での比
較結果が一致している限り常に１を示し、該比較結果が
不一致となった瞬間に０を示すので、端子119の状態を
外部から監視していれば、端子119から０が出力された
ことによりLSI内部の情報を外部へ読み出す事なく該LSI
は不良品として判別しテストを中断することができる。
較結果が一致している限り常に１を示し、該比較結果が
不一致となった瞬間に０を示すので、端子119の状態を
外部から監視していれば、端子119から０が出力された
ことによりLSI内部の情報を外部へ読み出す事なく該LSI
は不良品として判別しテストを中断することができる。
例えばカウンタ101のビット０が１にならない（０の
ままである）という故障がある場合を考える。テスト・
モードにおいてリセット直後にはカウンタ101〜104には
000000002がプリセットされる。この時比較器114の２系
統の入力はともに000000002で一致しているので比較器1
14の出力115は１となる。従って論理積ゲート118の２つ
の入力はともに１であるため端子119からは１が出力さ
れる。同様に比較器116の出力117は１となる。信号線11
0の１つのパルスによってカウンタ101〜104は１ずつカ
ウント・アップするが、カウンタ101のビット０が１に
ならないため比較器114で不一致が検出されて115が０と
なり、端子119が０となるので１つ目のカウントアップ
・パルスで故障を発見することが可能となる。
ままである）という故障がある場合を考える。テスト・
モードにおいてリセット直後にはカウンタ101〜104には
000000002がプリセットされる。この時比較器114の２系
統の入力はともに000000002で一致しているので比較器1
14の出力115は１となる。従って論理積ゲート118の２つ
の入力はともに１であるため端子119からは１が出力さ
れる。同様に比較器116の出力117は１となる。信号線11
0の１つのパルスによってカウンタ101〜104は１ずつカ
ウント・アップするが、カウンタ101のビット０が１に
ならないため比較器114で不一致が検出されて115が０と
なり、端子119が０となるので１つ目のカウントアップ
・パルスで故障を発見することが可能となる。
上述の本実施例では１本の32ビット・カウンタ100を
４本の８ビット・カウンタ101〜104に分割し、４本の８
ビット・カウンタが同時に並行して計数することにより
１本の32ビット・カウンタの動作をテストする例を示し
た。
４本の８ビット・カウンタ101〜104に分割し、４本の８
ビット・カウンタが同時に並行して計数することにより
１本の32ビット・カウンタの動作をテストする例を示し
た。
第３図は本発明の第２の実施例を説明するためのブロ
ック図である。301〜304はともに100と同様の32ビット
・カウンタである。４本の32ビット・カウンタのそれぞ
れの２つの比較器の出力の合計８本の出力を論理積ゲー
ト318に入力する。16本の８ビット・カウンタの２つず
つの出力が各８ビット・カウンタのキャリまで含めて一
致しているか否かを論理積ゲート318で検出し、端子319
により検出結果を外部へ取り出すことができる。
ック図である。301〜304はともに100と同様の32ビット
・カウンタである。４本の32ビット・カウンタのそれぞ
れの２つの比較器の出力の合計８本の出力を論理積ゲー
ト318に入力する。16本の８ビット・カウンタの２つず
つの出力が各８ビット・カウンタのキャリまで含めて一
致しているか否かを論理積ゲート318で検出し、端子319
により検出結果を外部へ取り出すことができる。
従ってマイクロプロセッサの出荷検査は良品と不良品
の選別を行なうテストであり、不良箇所を特定する必要
はない。
の選別を行なうテストであり、不良箇所を特定する必要
はない。
以上説明したように本発明は、例えば複数本の32ビッ
ト・カウンタを256クロックでテストできるという効果
と、マイクロプロセツサの内部にカウンタの各クロック
毎の例えば８ビット幅の部分カウンタの参照値を持たず
に相互にチェックすることができるという効果がある。
ト・カウンタを256クロックでテストできるという効果
と、マイクロプロセツサの内部にカウンタの各クロック
毎の例えば８ビット幅の部分カウンタの参照値を持たず
に相互にチェックすることができるという効果がある。
しかも、分割した個々の部分カウンタのキャリー出力
の正当性をもあわせて診断できる。
の正当性をもあわせて診断できる。
第１図は本発明の第１の実施例を説明するためのブロッ
ク図、第２図は第１図の８ビット・カウンタの内部を説
明するためのブロック図、第３図は本発明の第２の実施
例を説明するためのブロック図である。 100……本発明を実施している32ビット・カウンタ、101
〜104……８ビット・カウンタ、101C〜104C……各８ビ
ット・カウンタのキャリ出力、105……カウンタ101の出
力信号（９ビット）、106……カウンタ102の出力信号
（９ビット）、107……カウンタ103の出力信号（９ビッ
ト）、108……カウンタ104の出力信号（９ビット）、10
9……通常モードのカウント・アップ信号、110……テス
ト・モードのカウント・アップ信号として用いるシステ
ムクロック信号、111……テスト・モード端子、112……
テスト・モード信号、113……リセット信号、114……９
ビットの比較器、115……一致検出信号、116……９ビッ
トの比較器、117……一致検出信号、118……論理積ゲー
ト、119……論理積ゲート118の出力端子、120……32ビ
ットのデータ・パス、201……８ビット・アダー、202…
…８ビット・アダー200の出力、203……９ビットのラッ
チ、204……マルチプレクサ、205……マルチプレクサの
出力、301〜304……32ビット・カウンタ、318……論理
積ゲート、319……論理積ゲートの出力端子。
ク図、第２図は第１図の８ビット・カウンタの内部を説
明するためのブロック図、第３図は本発明の第２の実施
例を説明するためのブロック図である。 100……本発明を実施している32ビット・カウンタ、101
〜104……８ビット・カウンタ、101C〜104C……各８ビ
ット・カウンタのキャリ出力、105……カウンタ101の出
力信号（９ビット）、106……カウンタ102の出力信号
（９ビット）、107……カウンタ103の出力信号（９ビッ
ト）、108……カウンタ104の出力信号（９ビット）、10
9……通常モードのカウント・アップ信号、110……テス
ト・モードのカウント・アップ信号として用いるシステ
ムクロック信号、111……テスト・モード端子、112……
テスト・モード信号、113……リセット信号、114……９
ビットの比較器、115……一致検出信号、116……９ビッ
トの比較器、117……一致検出信号、118……論理積ゲー
ト、119……論理積ゲート118の出力端子、120……32ビ
ットのデータ・パス、201……８ビット・アダー、202…
…８ビット・アダー200の出力、203……９ビットのラッ
チ、204……マルチプレクサ、205……マルチプレクサの
出力、301〜304……32ビット・カウンタ、318……論理
積ゲート、319……論理積ゲートの出力端子。
Claims (1)
- 【請求項１】マイクロプロセッサに含まれるｎビットの
第１のカウンタと、 前記第１のカウンタの複数本によりビット長を拡張して
構成される第２のカウンタと、 個々の前記第１のカウンタに同一の任意の値をプリセッ
トする手段と、 マイクロプロセッサを外部からテスト・モードに切り換
える手段と、 テスト・モードのとき、前記第２のカウンタを構成する
個々の前記第１のカウンタのそれぞれに同一の計数制御
信号としてシステムクロック信号を印加する手段と、 前記第２のカウンタを構成する複数の前記第１のカウン
タを任意に２つづつ組み合せ、組み合せた２つのカウン
タそれぞれのキャリアウト信号を含む（ｎ＋１）ビット
のカウンタ出力信号を入力信号とし、２つの入力信号が
一致することを検出する（ｎ＋１）ビットの複数の比較
器と、 前記複数の比較器の比較出力信号を入力し、前記複数の
比較器での比較結果が全て一致を示しているか否かを判
定して、判定結果を前記マイクロプロセッサの外部に出
力する手段とを有することを特徴とするカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189431A JP2964487B2 (ja) | 1989-07-21 | 1989-07-21 | カウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189431A JP2964487B2 (ja) | 1989-07-21 | 1989-07-21 | カウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0353343A JPH0353343A (ja) | 1991-03-07 |
| JP2964487B2 true JP2964487B2 (ja) | 1999-10-18 |
Family
ID=16241136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1189431A Expired - Lifetime JP2964487B2 (ja) | 1989-07-21 | 1989-07-21 | カウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2964487B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5359033B2 (ja) * | 2008-05-30 | 2013-12-04 | 富士通株式会社 | テスト装置、テスト方法および集積回路 |
-
1989
- 1989-07-21 JP JP1189431A patent/JP2964487B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0353343A (ja) | 1991-03-07 |
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