JPH0353343A

JPH0353343A - カウンタ

Info

Publication number: JPH0353343A
Application number: JP1189431A
Authority: JP
Inventors: Hisao Harigai; 針谷　尚夫
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-07-21
Filing date: 1989-07-21
Publication date: 1991-03-07
Anticipated expiration: 2014-10-18
Also published as: JP2964487B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はカウンタのテスト方法に関し、特にマイクロプ
ロセッサ内部のカウ／タのテスト方法に関する。

〔従来の技術〕

近年のＬＳＩ製造技術の進歩により、小さいチップ上に
より大きな機能を搭載することが可能となυ、高機能で
安価なＬＳＩを市場に供給することが可能となった。そ
の反面チップ上の個々のトランジスタの外部からの観測
性の減少をきたし、製造したＬＳＩの出荷検査（テスト
）はよシ困難になってきた。高機能を有するＬＳＩをＬ
ＳＩの外部からテストするにはＬＳＩテスタを用いて多
くのテスト・パターンとテスト時間を要する。ＬＳＩの
機能が高くなればなるほどより多くのテスト・パターン
とよシ長いテスト時間が必要となる。

テスト・パターンが増加すると最適なテスト・パターン
の作成が困難になるので、検査工程で全ての不良を発生
させることが困難になり、市場で発生する不良が増加す
る。１た一つのＬＳＩのテストに要する時間が増加する
と、一定の台数の出荷検査用ＬＳＩテスタにより単位時
間あたシに検査することのできるＬＳＩの数量が減少す
るので、ＬＳＩのコストが高くなる。

たとえばダイレクト・メモリ・アクセス・コントローラ
（ＤＭＡＣ）のようなマイクロプロセッサの内部には多
ビット長のカウンタが複数設けられている。い１このカ
ウンタのビット長を３２とする。カウント・ダウンにつ
いても全く同様であるので、以下カウント・アップにつ
いてのみ説明する。３２ビットのカウンタの正常動作を
確認する方法として考えられるのは、１ずカウンタに初
期値を与え、１ずつカウント・アップしてその途中及び
最後の結果を期待値と比較する方法である。

この方法によると３２ビット・カウンタにたいして最上
位ビソトからのキャリ出力をチェノクするために２　　
（＝４．３Ｘ１０）個のカウント・アップ・パルスを必
要とする。単純に計算すると、２０ＭＩ｛Ｚ　（　５　
０ナノ秒）のカウント・アンプ・パルスを使用した時に
３２ビソト・カウンタの最上位ビットからのキャリ出力
をテストするだけのために約２１５秒のテスト時間を要
する。ＤＭＡ　Ｃなどにむいてカウンタはアドレスのイ
ンクリメント／デクリメントに使用されるため、カウン
タの最上位ビットカらのキャリ／ボロー出力以外に１回
のカウント毎のカウンタの全ビットの状態もテストしな
ければならない。即ち３２ビット・カウンタをテストす
るためには、１回のカウント・アノプ・パルスの発生、
カウント・アップ結果の読み出し、期待値との照合とい
う３つの操作を１ステップとして、２　　（＝４．３Ｘ
１０　　）スアノプ、したがって４．　３　Ｘ　１　０
　　ワードのテスト・バタンを必要とする。

このテストに必要な時間を以下のように試算する。カウ
ント・アップ・パルスは５０ナノ秒（２０ＭＨｚ相当）
、カウント・アンプ結果の読み出し時間を１００ナノ秒
、期待値との照合はつぎのカウノト・アノプ・パルスの
印加時間と重ねあわせて行なうとして期待値との照合時
間は実効的にはないと考えて、１ステノプに要する時間
は合計１５０ナノ秒となり、２　　（＝４．３Ｘ１０）
スアップのテストを行なうためには約６４５秒（１０分
４５秒）を要する。普たそのうえ同様のテストをカウン
ト・ダウンについても実施するときには合計１２９０秒
（２１分３０秒）のテスト時間と、８．６Ｘ１０９ワー
ドのテスト・パターンを要する。

〔発明が解決しようとする課題〕

以上説明したように従来のカウンタのテスト方法は、多
ビット長のカウンタにたいする犬量のテスト・パターン
と長時間が必要であるため、実質的に多ビット長のカウ
ンタの全ビットのテストを行なうことができないという
欠点がある。

〔課題を解決するための手段〕

本発明のカウンタのテスト方法は、複数ビットからなる
第１のカウンタを内部に有するマイクロプロセソサの外
部からテスト・モードに切換える手段と、前記第１のカ
ウンタの複数本によりビット長を拡張して構成される第
２のカウンタと、個々の前記第１のカウンタに同一の任
意の値をプリセットする手段と、テスト・モードにおい
て前記第２のカウンタを構成する個々の前記第１のカウ
ンタのそれぞれに同一の計数制御信号としてシステムク
ロノク信号を印加する手段と、前記第２のカウンタを構
成する複数の前記第１のカウンタの任意の２つのカウン
タ出力信号を入力信号とし前記２つの入力信号が一致す
ることを検出する複数の比較器と、該複数の比較器の比
較出力信号を入力し前記複数の比較器での比較結果が全
て一致を示している事を検出して前記マイクロプロセッ
サの外部に取り出す手段を含んで構成されている。

〔実施例ｌ〕

第１図は本発明の第１の実施例を示すブロノク図、第２
図は第１図の８ビット・カウンタの内部を説明するため
のプロノク図である。

第１図にお・いて、１００は本発明を実施している３２
ビソト長のカウンタ、１０１〜１０４はそれぞれ８ビッ
トのカウンタである。１０１Ｃはカウンタ１０１のキャ
リ出力信号でカウンタ１０２のキャリとして入力される
。同様に１０２Ｃ，１０３はそれぞれカウンタ１０２，
１０３からのキャリ出力信号で、それぞれカウンタ１０
３，１０４のキャリとして入力される。１０４Ｃはカウ
ンタ１０４のキャリ出力信号であると同時にカウンタ１
００のキャリ出力信号である。１０５は１０１の出力で
、第２図で説明するように８ピントのデータとキャリを
保持する９ビットのランチの出力である。同様に１０６
は１０２の９ビット出力、１０７は１０３の９ビット出
力、１０８は１０４の９ピノト出力である。１０９は通
常モードのカウント・アップ信号で１０１のみに入力さ
れる。１１０はテスト・モードでのカウント・アップ信
号である。

本実施例では１１０としてシステムクロノク信号を使用
する。１１１はテスト・モード端子、１ｌ２はテスト・
モード信号、１ｌ３はリセソト信号、１１４は比較器で
カウンタ１０１と１０２の９ビソトの出力１０５と１０
６を入力とし、両者が一致した時に一致信号１１５が１
になる。１１６は比較器でカウンタ１０３と１０４の９
ビットの出力１０７，１０８を入力とし、両者が一致し
た時に一致信号１１７が１になる。１１８ぱ２つの一致
信号１１５と１１７を入力とする論理積ゲート、１１９
は論理積ゲー｝１　１８の出力を外部に取り出す端子で
ある。１２０は３２ビットのデータ・バスで、カウンタ
１０１には該バス１２０のビソト７からビット０，１０
２にはビット１５からビット８、１０３にはビット２３
からビソト１６、１０４にはビット３１からビット２４
が割当てられている。

第２図では代表として１０２について説明している。１
１０はカウンタ１０２に入力されるテスト・モードでの
カウント・アップ信号、１１２はテスト・モード信号、
１１３はリセット信号である。２０１は８ビット・アダ
ー　１０２Ｃは８ビット・アダー２０１のキャリ出力、
２ｏ２は８ビット・アダー２０１の出力信号（８ビット
）、２０３は９ビットのラノチで、２０３Ａに８ビット
・アダー２０１の出力の８ビットのデータを、２０３Ｂ
にキャリ出力１０２Ｃを同時に保持する。１０２がカウ
ンタとして動作するためにラノチ２０３Ａの出力の８ビ
ットはアダー２０１に入力される。ラノチ２０３の出力
の９ビットがカウンタ１０２からの出力１０６となる。

リセノト信号１１３がアクティブとなるとラッチ２０３
の各ビットは全てＯにクリアされる。２０４はテスト・
モードでのカウント・アップ信号１１０と下位のカウン
タのキャリ出力（本例ではＩＯＩＣ）とを入力としテス
ト・モード信号を選択信号とするマルチプレクサで、テ
スト・モード信号が１の時テスト・モードでのカウント
・アップ信号１１０を選択して８ビソト・アダー２０１
のキャリ入力とする。テスト・モード信号が０の時下位
のカウンタのキャリ出力を選択して８ビット・アダー２
０１のキャリ入力とする。

１０１は３２ピノト・カウンタ１００のビット７からビ
ット０，１０２はビソト１５からビット８、１０３はビ
ット２３からビソト１６、１０４はビット３１からビッ
ト２４に割当てられている。

通常モードではテスト・モード信号がＯである。

通常モードでは第ｌ図に示されているようにカウンタ１
０１，１０２，１０３，１０４は４本で１本の３２ビッ
ト・カウンタ１００として動作する。たとえばカウンタ
１０１が１１１１１１１１２となったあとにカウント・
アップ信号１０９がアクティブにな込と、カウンタ１０
１はカウント・アップしてキャリ信号１０１Ｃがアクテ
ィブとなる。カウンタ１０２ではテスト・モード信号が
Ｏの時マルチプレクサ２０４は下位のカウンタのキャリ
出力を選択して８ビット・アダー２０１のキャリ入力と
するので、キャリ信号１０１Ｃがアクティブとなるとカ
ウンタ１０２に１加算される。

以下に本実施例の動作について説明する。壕ずカウンタ
１０１と１０２に異なるデータを設定し１０３と１０４
に同一のデータを設定した時に端子の値がＯになり、１
０１と１０２に同一のデータを設定し１０３と１０４に
異なるデータを設定した時に端子１１９の値がＯになっ
ていれば、比較器１１４、信号路１１５、論理積ゲート
１１８のパスと、比較器１１６、信号路１１７、論理積
ゲート１１８のパス、フ・よび論理積ゲート１１８から
端子１１９４でのパスが正常であることを確認すること
ができる。

次にテスト・モード端子１１１に１を印加する。

リセット信号１１３がアクティブとなるとラッチ２０３
の全ビットがＯにクリアされる。テスト・モード信号が
１であるので、マルチブレクサ２０４はテスト・モード
でのカウント・アンプ信号１１０を選択して８ビット・
アダー２０１のキャリ入力とする。即ちテスト・モード
では、リセット信号がインアクティブなった直後から各
８ビット・カウンタ１０１〜１０４はシステムクロノク
信号のパルス数を同時に並行して計数する。各８ビット
・カウンタは２５６個のパルスを数えるとそれぞれキャ
リー１０１Ｃ〜１０４Ｃがアクティブとなる。

２つの８ビット・カウンタの出力が各８ビット・カウン
タのキャリまで含めて一致しているか否かを比較器１１
４，１１６で１クロック毎にチェソクすることによシ、
カウンタのテストを行なう。

テスト期間中に端子１１９の状態は比較器１１４，１１
６での比較結果が一致している限シ常に１を示し、該比
較結果が不一致となった瞬間にＯを示すので、端子１１
９の状態を外部から監視していれば、端子１１９からＯ
が出力されたことによシＬＳＩ内部の情報を外部へ読み
出す事なく該ＬＳＩは不良品として判別しテストを中断
することができる。

例えばカウンタ１０１のビソト０が１にならない（０の
ｉｔである）という故障がある場合を考える。テスト・
モードにおいてリセノト直後にはカウンタ１０１〜１．
　０　４にはＯＯＯＯＯＯＯＯ２がプリセントされる。

この時比較器１１４の２系統の入力はともに０００００
０００２で一致しているので比較器１１４の出力１１５
はｌとなる。従って論理積ゲート１１８の２つの入力は
ともに１であるため端子１１９からは１が出力される。

同様に比較器１１６の出力１１７は１となる。信号線１
１０の１つのパルスによってカウンタ１０１〜１０４は
１ずつカウント・アップするが、カウンタ１０４のビッ
トＯが１にならないため比較器１１４で不一致が検出さ
れて１１５がＯとなり、端子１１９が０となるので１つ
目のカウントアップ・パルスで故障を発見することが可
能となる。

上述の本実施例では１本の３２ビソト・カウンタ１００
を４本の８ビット・カウンタ１０１〜１０４に分割し、
４本の８ビット・カウンタが同時に並行して計数するこ
とにより１本の３２ビソト・カウンタの動作をテストす
る方法を示した。

第３図は本発明の第２の実施例を説明するためのブロッ
ク図である。３０１〜３０４はともに１００と同様の３
２ビット・カウンタである。４本の３２ビット・カウン
タのそれぞれの２つの比較器の出力の合計８本の出力を
論理積ゲート３１８に入力する。１６本の８ビット・カ
ウンタの２つずつの出力が各８ビット・カウンタのキャ
リ渣で含めて一致しているか否かを論理積ゲート３１８
で検出し、端子３１９によシ検出結果を外部へ取り出す
ことができる。

従ってマイクロブロセノサの出荷検査は良品と不良品の
選別を行なうテストであり、不良箇所を特定する必要は
ない。

〔発明の効果〕

以上説明したように本発明は、例えば複数本の３２ビソ
ト・カウンタを２５６クロノクでテストできるという効
果と、マイクロプロセッサの内部にカウンタの各クロソ
ク毎の例えば８ビット幅の部分カウンタの参照値を持た
ずに相互にチェノクすることができるという効果がある
。

【図面の簡単な説明】

第１図は本発明の第１の実施例を説明するためのプロノ
ク図、第２図は第１図の８ビソト・カウンタの内部を説
明するためのプロノク図、第３図は本発明の第２の実施
例を説明するためのブロノク図である。１００・・・本発明を実施している３２ビット・カウン
タ、１０１〜１０４・・・８ビット・カウンタ、１０１
Ｃ〜１　０　４．　Ｃ・・・各８ビット・カウンタのキ
ャリ出力、１０５・・・カウンタ１０１の出力信号（９
ビット）、１０６・・・カウンタ１０２の出力信号（９
ビット）、１０７・・・カウンタ１０３の出力信号（９
ビット）、１０８・・・カウンタ１０４の出力信号（９
ビット）、１０９・・・通常モードのカウント・アップ
信号、ｌ１０・・・テスト・モードのカウント・アップ
信号として用いるシステムクロック信号、１１１・・・
テスト・モード端子、１ｌ２・・・テスト・モード信号
、１ｌ３・・・リセット信号、１１４・・・９ビットの
比較器、１１５・・・一致検出信号、１１６・・９ビッ
トの比較器、１１７・・・一致検出信号、１ｌ８・・・
論理積ゲート、１１９・・・論理積ゲー１１１８の出力
端子、１２０・・・３２ビソトのデータ・バス、２０１
・・・８ビソト・アダー　２０２・・・８ビット・アダ
ー２００の出力、２０３・・・９ビットのラノチ、２０
４・・・マルチプレクサ、２０５・・マルチブレクサの
出力、３０１〜３０４・・・３２ビット・カウンタ、３
ｌ８・・・論理積ゲート、３１９・・・論理積ゲートの
出力端子。

Claims

【特許請求の範囲】

複数ビットからなる第１のカウンタを内部に有するマイ
クロプロセッサの外部からテスト・モードに切換える手
段と、前記第１のカウンタの複数本によりビット長を拡
張して構成される第２のカウンタと、個々の前記第１の
カウンタに同一の任意の値をプリセットする手段と、テ
スト・モードにおいて前記第２のカウンタを構成する個
々の前記第１のカウンタのそれぞれに同一の計数制御信
号としてシステムクロック信号を印加する手段と、前記
第２のカウンタを構成する複数の前記第１のカウンタの
任意の２つのカウンタ出力信号を入力信号とし前記２つ
の入力信号が一致することを検出する複数の比較器と、
該複数の比較器の比較出力信号を入力し前記複数の比較
器での比較結果が全て一致を示している事を検出して前
記マイクロプロセッサの外部に取り出す手段を有するこ
とを特徴とするカウンタのテスト方法。