JP2009288199A - テスト装置、テスト方法および集積回路 - Google Patents
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Abstract
【解決手段】BIST回路1に、アップカウンタ12とダウンカウンタ13を備える。アップカウンタ12とダウンカウンタ13の出力はセレクタ2に入力し、メモリ8のテストでは、順次出力される。LSI10自体をテストする場合は、アップカウンタ12とダウンカウンタ13を並列に動作させる。セレクタ2では、アップカウンタ12を選択して出力する。ダウンカウンタ13の出力は、反転回路3に入力する。比較回路4では、セレクタ2から出力されるアップカウンタ出力と、反転回路3から出力するダウンカウンタ出力の反転信号とが比較される。
【選択図】図1
Description
前記反転回路により反転されたカウンタ出力と他のカウンタ出力とが入力し、両者の比較を行う比較回路と、を備える。
11 カウンタ制御ブロック
12 アップカウンタ
13 ダウンカウンタ
2 セレクタ
3 反転回路
4 比較回路
5 ユーザ回路
8 メモリ
14、15、17 第1〜3のOR回路
16 AND回路
Claims (7)
- アップカウンタと、
ダウンカウンタと、
前記アップカウンタの出力と前記ダウンカウンタの出力が入力し、いずれかのカウンタ出力を選択して出力するセレクタと、
前記セレクタから出力する一方のカウンタ出力と、前記セレクタで選択されなかった他方のカウンタ出力とのいずれかが入力し、反転信号を出力する反転回路と、
前記反転回路により反転されたカウンタ出力と他のカウンタ出力とが入力し、両者の比較を行う比較回路と、
を備えるテスト装置。 - 前記アップカウンタは、前記テスト装置に接続されるメモリのアドレスをインクリメントし、前記ダウンカウンタは、前記メモリのアドレスをデクリメントする請求項1に記載のテスト装置。
- 前記反転回路には、前記セレクタで選択されなかったカウンタ出力が入力し、
前記比較回路では、前記セレクタで選択されたカウンタ出力と、前記反転回路からの出力とが比較される請求項1または2に記載のテスト装置。 - 前記反転回路には、前記セレクタからの出力が入力し、
前記比較回路は、前記セレクタで選択されなかったカウンタ出力と前記反転回路からの出力とが比較される請求項1または2に記載のテスト装置。 - アップカウンタと、ダウンカウンタとを備える回路のテスト方法であって、
前記アップカウンタによるカウントアップ動作と、前記ダウンカウンタによるカウントダウン動作とを並列に動作させ、
前記アップカウンタの出力と、前記ダウンカウンタの出力の一方を選択するとともに、選択されなかったカウンタの出力を反転して反転カウンタ出力を生成し、
前記反転カウンタ出力と、前記選択されたカウンタ出力とを比較する、
テスト方法。 - カウントアップ動作を行うアップカウンタと、
カウントダウン動作を行うダウンカウンタと、
前記アップカウンタ出力あるいは前記ダウンカウンタ出力の一方を反転する反転部と、
前記反転部出力と、反転されなかったカウンタ出力との比較を行う比較部と、を備えたことを特徴とする、集積回路。 - 前記集積回路において、
前記アップカウンタと前記ダウンカウンタとを並列に動作させるカウンタ制御部をさらに備え、
前記比較部は、前記カウンタ制御部が前記アップカウンタと前記ダウンカウンタとを並列に動作させている場合に、比較処理を行うことを特徴とする、請求項6に記載の集積回路。
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