JPH1131400A - ダイナミックメモリテスト回路のアドレス発生装置及び方法 - Google Patents
ダイナミックメモリテスト回路のアドレス発生装置及び方法Info
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- JPH1131400A JPH1131400A JP10108206A JP10820698A JPH1131400A JP H1131400 A JPH1131400 A JP H1131400A JP 10108206 A JP10108206 A JP 10108206A JP 10820698 A JP10820698 A JP 10820698A JP H1131400 A JPH1131400 A JP H1131400A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/20—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits using counters or linear-feedback shift registers [LFSR]
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 使用可能な全てのアドレスを使用するダイナ
ミックメモリまたは使用可能な全てのアドレスの中で上
位アドレスまたは中間アドレスを使用しないダイナミッ
クメモリをテストするためのアドレスを簡単に発生する
ダイナミックメモリテスト回路のアドレス発生装置及び
方法を提供する。 【解決手段】 ダイナミックメモリが使用するアドレス
をアップカウンティングしてアップアドレスを求め、Ｎ
ビットのカウンティングされた値を反転してダウンカウ
ンティングされたダウンアドレスを求めたり、最大アド
レスからＮビットのカウンティングされた値を減算して
ダウンアドレスを求めたり、Ｎビットのカウンティング
された値からMSB の方を反転したビットとダイナミック
メモリから用いられる最大アドレスのLSB の方からＮビ
ットのカウンティングされた値のLSB の方を減算したビ
ットを合成してダウンアドレスを求め、ダウンアドレス
とアップアドレスとをダイナミックメモリをテストする
段階に応じて選択的にダイナミックメモリをテストする
ためのアドレスとして発生させる。
ミックメモリまたは使用可能な全てのアドレスの中で上
位アドレスまたは中間アドレスを使用しないダイナミッ
クメモリをテストするためのアドレスを簡単に発生する
ダイナミックメモリテスト回路のアドレス発生装置及び
方法を提供する。 【解決手段】 ダイナミックメモリが使用するアドレス
をアップカウンティングしてアップアドレスを求め、Ｎ
ビットのカウンティングされた値を反転してダウンカウ
ンティングされたダウンアドレスを求めたり、最大アド
レスからＮビットのカウンティングされた値を減算して
ダウンアドレスを求めたり、Ｎビットのカウンティング
された値からMSB の方を反転したビットとダイナミック
メモリから用いられる最大アドレスのLSB の方からＮビ
ットのカウンティングされた値のLSB の方を減算したビ
ットを合成してダウンアドレスを求め、ダウンアドレス
とアップアドレスとをダイナミックメモリをテストする
段階に応じて選択的にダイナミックメモリをテストする
ためのアドレスとして発生させる。
Description
【０００１】
【発明の属する技術分野】本発明はメモリをテストする
装置と方法に係り、特にダイナミックランダムアクセス
メモリ（DRAM）に組み込まれたセルフテスト回路のアド
レス発生装置及び方法に関する。
装置と方法に係り、特にダイナミックランダムアクセス
メモリ（DRAM）に組み込まれたセルフテスト回路のアド
レス発生装置及び方法に関する。
【０００２】
【従来の技術】メモリ組み込みセルフテスト（BIST）と
は、メモリに組み込まれたテスト回路を利用して内蔵メ
モリを試験（テスト）することをいう。DRAM BIST と
は、テストしようとするメモリがDRAMの場合のBISTをい
う。このBIST回路で用いられるアドレス発生器は、メモ
リテスト方法によってはアップ／ダウンカウンティング
動作を多数遂行する。ところが、アップ／ダウンカウン
タを利用してアドレス発生器を設計する場合、アップ／
ダウンカウンタの占有面積が大きくなり、その面積の最
適化が難しいという問題点がある。
は、メモリに組み込まれたテスト回路を利用して内蔵メ
モリを試験（テスト）することをいう。DRAM BIST と
は、テストしようとするメモリがDRAMの場合のBISTをい
う。このBIST回路で用いられるアドレス発生器は、メモ
リテスト方法によってはアップ／ダウンカウンティング
動作を多数遂行する。ところが、アップ／ダウンカウン
タを利用してアドレス発生器を設計する場合、アップ／
ダウンカウンタの占有面積が大きくなり、その面積の最
適化が難しいという問題点がある。
【０００３】即ち、DRAMとして使用可能な全てのアドレ
スを使用しないDRAMをテストする場合、アドレスの生成
をアップ／ダウンカウンタを利用して行うと、アップ／
ダウンカウンタ以外にも追加的な多くの回路を必要とす
るだけでなく、アドレス発生器を含むBIST回路の、最適
化された面積を求めるのが難しくなるという問題点があ
る。
スを使用しないDRAMをテストする場合、アドレスの生成
をアップ／ダウンカウンタを利用して行うと、アップ／
ダウンカウンタ以外にも追加的な多くの回路を必要とす
るだけでなく、アドレス発生器を含むBIST回路の、最適
化された面積を求めるのが難しくなるという問題点があ
る。
【０００４】また、DRAMとして使用可能な全てのアドレ
スを使用しない場合、アップ／ダウンカウンタを利用し
てアドレス発生器を設計したり、アップカウンタ及びダ
ウンカウンタを利用してアドレス発生器を設計する場
合、DRAMの行アドレスと列アドレスの各々に対してカウ
ンタを用意しなければならないという問題点がある。
スを使用しない場合、アップ／ダウンカウンタを利用し
てアドレス発生器を設計したり、アップカウンタ及びダ
ウンカウンタを利用してアドレス発生器を設計する場
合、DRAMの行アドレスと列アドレスの各々に対してカウ
ンタを用意しなければならないという問題点がある。
【０００５】その上、アップ／ダウンカウンタまたはア
ップカウンタとダウンカウンタとを制御する後述するBI
ST制御部のハードウェアが複雑になるという問題点があ
る。
ップカウンタとダウンカウンタとを制御する後述するBI
ST制御部のハードウェアが複雑になるという問題点があ
る。
【０００６】
【発明が解決しようとする課題】したがって、本発明が
解決しようとする第１の技術的課題は、使用可能な全て
のアドレスを使用するダイナミックメモリをテストする
ためのアドレスを簡単に発生するダイナミックメモリテ
スト回路のアドレス発生装置を提供することにある。
解決しようとする第１の技術的課題は、使用可能な全て
のアドレスを使用するダイナミックメモリをテストする
ためのアドレスを簡単に発生するダイナミックメモリテ
スト回路のアドレス発生装置を提供することにある。
【０００７】また、本発明が解決しようとする第２の技
術的課題は、使用可能な全てのアドレスの中で上位アド
レスの一部を使用しないダイナミックメモリをテストす
るためのアドレスを簡単に発生するダイナミックメモリ
テスト回路のアドレス発生装置を提供することにある。
術的課題は、使用可能な全てのアドレスの中で上位アド
レスの一部を使用しないダイナミックメモリをテストす
るためのアドレスを簡単に発生するダイナミックメモリ
テスト回路のアドレス発生装置を提供することにある。
【０００８】さらに、本発明が解決しようとする第３の
技術的課題は、使用可能な全てのアドレスの中で中間ア
ドレスの一部を使用しないダイナミックメモリをテスト
するためのアドレスを簡単に発生するダイナミックメモ
リテスト回路のアドレス発生装置を提供することにあ
る。
技術的課題は、使用可能な全てのアドレスの中で中間ア
ドレスの一部を使用しないダイナミックメモリをテスト
するためのアドレスを簡単に発生するダイナミックメモ
リテスト回路のアドレス発生装置を提供することにあ
る。
【０００９】さらに、本発明が解決しようとする第４の
技術的課題は、使用可能な全てのアドレスを使用するダ
イナミックメモリをテストするためのアドレスを簡単に
発生するダイナミックメモリテスト回路のアドレス発生
方法を提供することにある。
技術的課題は、使用可能な全てのアドレスを使用するダ
イナミックメモリをテストするためのアドレスを簡単に
発生するダイナミックメモリテスト回路のアドレス発生
方法を提供することにある。
【００１０】さらに、本発明が解決しようとする第５の
技術的課題は、使用可能な全てのアドレスの中で上位ア
ドレスの一部を使用しないダイナミックメモリをテスト
するためのアドレスを簡単に発生するダイナミックメモ
リテスト回路のアドレス発生方法を提供することにあ
る。
技術的課題は、使用可能な全てのアドレスの中で上位ア
ドレスの一部を使用しないダイナミックメモリをテスト
するためのアドレスを簡単に発生するダイナミックメモ
リテスト回路のアドレス発生方法を提供することにあ
る。
【００１１】さらに、本発明が解決しようとする第６の
技術的課題は、使用可能な全てのアドレスの中で中間ア
ドレスの一部を使用しないダイナミックメモリをテスト
するためのアドレスを簡単に発生するダイナミックメモ
リテスト回路のアドレス発生方法を提供することにあ
る。
技術的課題は、使用可能な全てのアドレスの中で中間ア
ドレスの一部を使用しないダイナミックメモリをテスト
するためのアドレスを簡単に発生するダイナミックメモ
リテスト回路のアドレス発生方法を提供することにあ
る。
【００１２】
【課題を解決するための手段】前記第１の課題を達成す
るために、使用可能な全てのアドレスを使用するダイナ
ミックメモリをテストするための本発明によるBIST回路
のアドレス発生装置のＮビット２進アップカウンタは、
アップ（またはダウン）カウンティングし、Ｎビットの
カウンティングされた値を前記ダイナミックメモリが使
用するアドレスとして出力し、減算手段は前記Ｎビット
のカウンティングされた値を反転して出力し、選択手段
は前記ダイナミックメモリをテストする段階に応じて発
生する選択信号に応答して前記減算手段の出力及び前記
Ｎビットのカウンティングされた値の中の一つを選択的
に前記ダイナミックメモリに出力し、前記Ｎは前記ダイ
ナミックメモリの行アドレスのビット数と列アドレスの
ビット数とを合せたビット数であることが望ましい。
るために、使用可能な全てのアドレスを使用するダイナ
ミックメモリをテストするための本発明によるBIST回路
のアドレス発生装置のＮビット２進アップカウンタは、
アップ（またはダウン）カウンティングし、Ｎビットの
カウンティングされた値を前記ダイナミックメモリが使
用するアドレスとして出力し、減算手段は前記Ｎビット
のカウンティングされた値を反転して出力し、選択手段
は前記ダイナミックメモリをテストする段階に応じて発
生する選択信号に応答して前記減算手段の出力及び前記
Ｎビットのカウンティングされた値の中の一つを選択的
に前記ダイナミックメモリに出力し、前記Ｎは前記ダイ
ナミックメモリの行アドレスのビット数と列アドレスの
ビット数とを合せたビット数であることが望ましい。
【００１３】前記第２の課題を達成するために、使用可
能な全てのアドレスの中で上位アドレスの一部を使用し
ないダイナミックメモリをテストするための本発明によ
るダイナミックメモリテスト回路のアドレス発生装置の
Ｎビット２進アップ（またはダウン）カウンタは、アッ
プ（またはダウン）カウンティングし、Ｎビットのカウ
ンティングされた値を前記ダイナミックメモリの使用す
るアドレスとして出力し、減算手段は最大アドレスから
前記Ｎビットのカウンティングされた値を減算し、Ｎビ
ットの減算された値を出力し、選択手段は前記ダイナミ
ックメモリをテストする段階に応じて発生する選択信号
に応答して前記Ｎビットの減算された値及び前記Ｎビッ
トのカウンティングされた値の中の一つを選択的に前記
ダイナミックメモリに出力し、前記Ｎは前記ダイナミッ
クメモリの行アドレスのビット数と列アドレスのビット
数とを合せたビット数であることが望ましい。
能な全てのアドレスの中で上位アドレスの一部を使用し
ないダイナミックメモリをテストするための本発明によ
るダイナミックメモリテスト回路のアドレス発生装置の
Ｎビット２進アップ（またはダウン）カウンタは、アッ
プ（またはダウン）カウンティングし、Ｎビットのカウ
ンティングされた値を前記ダイナミックメモリの使用す
るアドレスとして出力し、減算手段は最大アドレスから
前記Ｎビットのカウンティングされた値を減算し、Ｎビ
ットの減算された値を出力し、選択手段は前記ダイナミ
ックメモリをテストする段階に応じて発生する選択信号
に応答して前記Ｎビットの減算された値及び前記Ｎビッ
トのカウンティングされた値の中の一つを選択的に前記
ダイナミックメモリに出力し、前記Ｎは前記ダイナミッ
クメモリの行アドレスのビット数と列アドレスのビット
数とを合せたビット数であることが望ましい。
【００１４】前記第３の課題を達成するために、使用可
能な全てのアドレスの中で中間に位置するアドレスの一
部を使用しない前記ダイナミックメモリをテストするた
めの本発明によるダイナミックメモリテスト回路のアド
レス発生装置のＮビット２進アップ（またはダウン）カ
ウンタは、アップ（またはダウン）カウンティングし、
Ｎビットのカウンティングされた値を前記ダイナミック
メモリの使用するアドレスとして出力し、第１の減算手
段は前記Ｎビットのカウンティングされた値からMSB の
方を反転して出力し、第２の減算手段は前記ダイナミッ
クメモリから用いられる最大（最小）アドレスのLSB の
方から前記Ｎビットのカウンティングされた値の中でLS
B の方を減算して出力し、ビット合成手段は前記第１の
減算手段の出力及び前記第２の減算手段の出力を合成
し、選択手段は前記ダイナミックメモリをテストする段
階に応じて発生する選択信号に応答して前記ビット合成
手段の出力及び前記Ｎビットのカウンティングされた値
の中の一つを選択的に前記ダイナミックメモリに出力
し、前記Ｎは前記ダイナミックメモリの行アドレスのビ
ット数と列アドレスのビット数とを合せたビット数であ
ることが望ましい。
能な全てのアドレスの中で中間に位置するアドレスの一
部を使用しない前記ダイナミックメモリをテストするた
めの本発明によるダイナミックメモリテスト回路のアド
レス発生装置のＮビット２進アップ（またはダウン）カ
ウンタは、アップ（またはダウン）カウンティングし、
Ｎビットのカウンティングされた値を前記ダイナミック
メモリの使用するアドレスとして出力し、第１の減算手
段は前記Ｎビットのカウンティングされた値からMSB の
方を反転して出力し、第２の減算手段は前記ダイナミッ
クメモリから用いられる最大（最小）アドレスのLSB の
方から前記Ｎビットのカウンティングされた値の中でLS
B の方を減算して出力し、ビット合成手段は前記第１の
減算手段の出力及び前記第２の減算手段の出力を合成
し、選択手段は前記ダイナミックメモリをテストする段
階に応じて発生する選択信号に応答して前記ビット合成
手段の出力及び前記Ｎビットのカウンティングされた値
の中の一つを選択的に前記ダイナミックメモリに出力
し、前記Ｎは前記ダイナミックメモリの行アドレスのビ
ット数と列アドレスのビット数とを合せたビット数であ
ることが望ましい。
【００１５】前記第４の課題を達成するために、使用可
能な全てのアドレスを使用するダイナミックメモリをテ
ストするための本発明によるダイナミックメモリテスト
回路のアドレス発生方法は、アップカウンティングして
前記ダイナミックメモリが使用するＮビットのアドレス
を求めるステップと、カウンティングされた前記Ｎビッ
トのアドレスを反転するステップと、アドレスを増加さ
せながら前記ダイナミックメモリをテストするか、ある
いは減少させながら前記ダイナミックメモリをテストす
るかを判断するステップと、前記アドレスを増加させな
がら前記ダイナミックメモリをテストしようとする場
合、前記Ｎビットのアドレスを前記ダイナミックメモリ
をテストするためのアドレスとして発生するステップ
と、前記アドレスを減少させながら前記ダイナミックメ
モリをテストしようとする場合、前記反転された前記Ｎ
ビットのアドレスを前記ダイナミックメモリをテストす
るためのアドレスとして発生するステップとからなり、
前記Ｎは前記ダイナミックメモリの行アドレスのビット
数と列アドレスのビット数とを合せたビット数であるこ
とが望ましい。
能な全てのアドレスを使用するダイナミックメモリをテ
ストするための本発明によるダイナミックメモリテスト
回路のアドレス発生方法は、アップカウンティングして
前記ダイナミックメモリが使用するＮビットのアドレス
を求めるステップと、カウンティングされた前記Ｎビッ
トのアドレスを反転するステップと、アドレスを増加さ
せながら前記ダイナミックメモリをテストするか、ある
いは減少させながら前記ダイナミックメモリをテストす
るかを判断するステップと、前記アドレスを増加させな
がら前記ダイナミックメモリをテストしようとする場
合、前記Ｎビットのアドレスを前記ダイナミックメモリ
をテストするためのアドレスとして発生するステップ
と、前記アドレスを減少させながら前記ダイナミックメ
モリをテストしようとする場合、前記反転された前記Ｎ
ビットのアドレスを前記ダイナミックメモリをテストす
るためのアドレスとして発生するステップとからなり、
前記Ｎは前記ダイナミックメモリの行アドレスのビット
数と列アドレスのビット数とを合せたビット数であるこ
とが望ましい。
【００１６】前記第５の課題を達成するために、使用可
能な全てのアドレスの中で上位アドレスの一部を使用し
ないダイナミックメモリをテストするための本発明によ
るダイナミックメモリテスト回路のアドレス発生方法
は、アップカウンティングして前記ダイナミックメモリ
が使用するＮビットのアドレスを求めるステップと、最
大（または最小）アドレスから前記Ｎビットのアドレス
を減算するステップと、アドレスを増加させながら前記
ダイナミックメモリをテストするか、あるいは減少させ
ながら前記ダイナミックメモリをテストするかを判断す
るステップと、前記アドレスを増加させながら前記ダイ
ナミックメモリをテストしようとする場合、前記Ｎビッ
トのアドレスを前記ダイナミックメモリをテストするた
めのアドレスとして発生するステップと、前記アドレス
を減少させながら前記ダイナミックメモリをテストしよ
うとする場合、前記減算された結果を前記ダイナミック
メモリをテストするためのアドレスとして発生するステ
ップとからなり、前記Ｎは前記ダイナミックメモリの行
アドレスのビット数と列アドレスのビット数とを合せた
ビット数であることが望ましい。
能な全てのアドレスの中で上位アドレスの一部を使用し
ないダイナミックメモリをテストするための本発明によ
るダイナミックメモリテスト回路のアドレス発生方法
は、アップカウンティングして前記ダイナミックメモリ
が使用するＮビットのアドレスを求めるステップと、最
大（または最小）アドレスから前記Ｎビットのアドレス
を減算するステップと、アドレスを増加させながら前記
ダイナミックメモリをテストするか、あるいは減少させ
ながら前記ダイナミックメモリをテストするかを判断す
るステップと、前記アドレスを増加させながら前記ダイ
ナミックメモリをテストしようとする場合、前記Ｎビッ
トのアドレスを前記ダイナミックメモリをテストするた
めのアドレスとして発生するステップと、前記アドレス
を減少させながら前記ダイナミックメモリをテストしよ
うとする場合、前記減算された結果を前記ダイナミック
メモリをテストするためのアドレスとして発生するステ
ップとからなり、前記Ｎは前記ダイナミックメモリの行
アドレスのビット数と列アドレスのビット数とを合せた
ビット数であることが望ましい。
【００１７】前記第６の課題を達成するために、使用可
能な全てのアドレスの中で中間に位置するアドレスの一
部を使用しないダイナミックメモリをテストするための
本発明によるダイナミックメモリテスト回路のアドレス
発生方法は、アップ（またはダウン）カウンティングし
て前記ダイナミックメモリが使用するＮビットのアドレ
スを求めるステップと、前記ＮビットのアドレスからMS
B の方を反転するステップと、前記ダイナミックメモリ
から用いられる最大（最小）アドレスのLSB の方から前
記ＮビットのアドレスのLSB の方を減算するステップ
と、前記反転された結果と前記減算された結果とを合成
するステップと、アドレスを増加させながら前記ダイナ
ミックメモリをテストするか、あるいは減少させながら
前記ダイナミックメモリをテストするかを判断するステ
ップと、前記アドレスを増加させながら前記ダイナミッ
クメモリをテストしようとする場合、前記Ｎビットのア
ドレスを前記ダイナミックメモリをテストするためのア
ドレスとして発生するステップと、前記アドレスを減少
させながら前記ダイナミックメモリをテストしようとす
る場合、前記合成された結果を前記ダイナミックメモリ
をテストするためのアドレスとして発生するステップと
からなり、前記Ｎは前記ダイナミックメモリの行アドレ
スのビット数と列アドレスのビット数とを合せたビット
数であることが望ましい。
能な全てのアドレスの中で中間に位置するアドレスの一
部を使用しないダイナミックメモリをテストするための
本発明によるダイナミックメモリテスト回路のアドレス
発生方法は、アップ（またはダウン）カウンティングし
て前記ダイナミックメモリが使用するＮビットのアドレ
スを求めるステップと、前記ＮビットのアドレスからMS
B の方を反転するステップと、前記ダイナミックメモリ
から用いられる最大（最小）アドレスのLSB の方から前
記ＮビットのアドレスのLSB の方を減算するステップ
と、前記反転された結果と前記減算された結果とを合成
するステップと、アドレスを増加させながら前記ダイナ
ミックメモリをテストするか、あるいは減少させながら
前記ダイナミックメモリをテストするかを判断するステ
ップと、前記アドレスを増加させながら前記ダイナミッ
クメモリをテストしようとする場合、前記Ｎビットのア
ドレスを前記ダイナミックメモリをテストするためのア
ドレスとして発生するステップと、前記アドレスを減少
させながら前記ダイナミックメモリをテストしようとす
る場合、前記合成された結果を前記ダイナミックメモリ
をテストするためのアドレスとして発生するステップと
からなり、前記Ｎは前記ダイナミックメモリの行アドレ
スのビット数と列アドレスのビット数とを合せたビット
数であることが望ましい。
【００１８】
【発明の実施の形態】本発明によるアドレス発生装置及
び方法を説明するために、まず一般的なDRAMBIST 回路
の構成及び動作を図１を参照して説明する。
び方法を説明するために、まず一般的なDRAMBIST 回路
の構成及び動作を図１を参照して説明する。
【００１９】一般的なDRAM BIST 回路はリフレッシュカ
ウンタ10、ステージカウンタ12、データ発生部14、アド
レス発生部16、比較部18及びBIST制御部22よりなる。
ウンタ10、ステージカウンタ12、データ発生部14、アド
レス発生部16、比較部18及びBIST制御部22よりなる。
【００２０】リフレッシュカウンタ10はDRAM20のリフレ
ッシュタイミングを決定する機能を遂行し、ステージカ
ウンタ12はアドレスを増加または減少しながら進行され
るメモリテストの各段階をカウンティングし、カウンテ
ィングされた結果をBIST制御部22を介してアドレス発生
部16に出力する。
ッシュタイミングを決定する機能を遂行し、ステージカ
ウンタ12はアドレスを増加または減少しながら進行され
るメモリテストの各段階をカウンティングし、カウンテ
ィングされた結果をBIST制御部22を介してアドレス発生
部16に出力する。
【００２１】一方、データ発生部14はDRAM20に記入する
データを生成し、DRAM20から読出されるデータが正しい
データであるか否かを判別するために基準データをBIST
制御部22を介して比較部18に出力する。比較部18はDRAM
20から読出されたデータをBIST制御部22から出力される
基準データと比較し、比較された結果をBIST制御部22に
出力する。BIST制御部22はDRAM20をテストするために、
リフレッシュカウンタ10、ステージカウンタ12、データ
発生部14及び比較部18を各々制御する一方、比較された
結果を入力してDRAM20のエラーの有無を判定する役割を
する。
データを生成し、DRAM20から読出されるデータが正しい
データであるか否かを判別するために基準データをBIST
制御部22を介して比較部18に出力する。比較部18はDRAM
20から読出されたデータをBIST制御部22から出力される
基準データと比較し、比較された結果をBIST制御部22に
出力する。BIST制御部22はDRAM20をテストするために、
リフレッシュカウンタ10、ステージカウンタ12、データ
発生部14及び比較部18を各々制御する一方、比較された
結果を入力してDRAM20のエラーの有無を判定する役割を
する。
【００２２】アドレス発生部16はBIST制御部22から出力
される制御信号に応答してアップ／ダウンカウンティン
グ動作を遂行し、発生したアドレスをDRAM20及びBIST制
御部22に各々出力する。
される制御信号に応答してアップ／ダウンカウンティン
グ動作を遂行し、発生したアドレスをDRAM20及びBIST制
御部22に各々出力する。
【００２３】次に、図１に示したアドレス発生部16に該
当する本発明によるアドレス発生装置の構成及び動作と
その装置で遂行されるアドレス発生方法を図２〜図７を
参照して以下説明する。
当する本発明によるアドレス発生装置の構成及び動作と
その装置で遂行されるアドレス発生方法を図２〜図７を
参照して以下説明する。
【００２４】まず、DRAMとして使用可能な全てのアドレ
スを使用するダイナミックメモリをテストするためのア
ドレスを発生するアドレス発生装置及び方法を説明す
る。
スを使用するダイナミックメモリをテストするためのア
ドレスを発生するアドレス発生装置及び方法を説明す
る。
【００２５】図２は本発明によるアドレス発生装置の望
ましい一実施例の回路図であって、アップ（またはダウ
ン）カウンタ40、インバータ42、第１選択部に該当する
第１マルチプレクサ44及び第２選択部に該当する第２マ
ルチプレクサ46から構成される。
ましい一実施例の回路図であって、アップ（またはダウ
ン）カウンタ40、インバータ42、第１選択部に該当する
第１マルチプレクサ44及び第２選択部に該当する第２マ
ルチプレクサ46から構成される。
【００２６】図３は図２に示した装置で遂行される本発
明によるアドレス発生方法を説明するためのフローチャ
ートであって、アップ及びダウンカウンティングする段
階（ステップ60及びステップ62）と、メモリテストに対
応してカウンティングされたアドレスを発生する段階
（ステップ64〜68）とからなる。
明によるアドレス発生方法を説明するためのフローチャ
ートであって、アップ及びダウンカウンティングする段
階（ステップ60及びステップ62）と、メモリテストに対
応してカウンティングされたアドレスを発生する段階
（ステップ64〜68）とからなる。
【００２７】図２及び図３を参照すると、アップ（また
はダウン）カウンタ40はＮビット２進カウンタであって
アップ（またはダウン）カウンティングし、カウンティ
ングされた値をダイナミックメモリ（図示せず）をテス
トするためのＮビットアドレスとして出力する（ステッ
プ60）。この際、Ｎはダイナミックメモリの行アドレス
のビット数と列アドレスのビット数とを合せたビット数
である。列アドレスをまず増加させながらダイナミック
メモリをテストしようとする場合、アップ（またはダウ
ン）カウンタ40は列アドレスとして設定された最下位有
意ビットLSB の方と行アドレスとして設定された最上位
有意ビットMSB の方よりなったＮビットアドレスをアッ
プ（またはダウン）カウンティングする。しかし、行ア
ドレスをまず増加させながらダイナミックメモリをテス
トしようとする場合、アップ（またはダウン）カウンタ
40は列アドレスとして設定されたMSB の方と行アドレス
として設定されたLSB の方よりなるＮビットアドレスを
カウンティングする。
はダウン）カウンタ40はＮビット２進カウンタであって
アップ（またはダウン）カウンティングし、カウンティ
ングされた値をダイナミックメモリ（図示せず）をテス
トするためのＮビットアドレスとして出力する（ステッ
プ60）。この際、Ｎはダイナミックメモリの行アドレス
のビット数と列アドレスのビット数とを合せたビット数
である。列アドレスをまず増加させながらダイナミック
メモリをテストしようとする場合、アップ（またはダウ
ン）カウンタ40は列アドレスとして設定された最下位有
意ビットLSB の方と行アドレスとして設定された最上位
有意ビットMSB の方よりなったＮビットアドレスをアッ
プ（またはダウン）カウンティングする。しかし、行ア
ドレスをまず増加させながらダイナミックメモリをテス
トしようとする場合、アップ（またはダウン）カウンタ
40は列アドレスとして設定されたMSB の方と行アドレス
として設定されたLSB の方よりなるＮビットアドレスを
カウンティングする。
【００２８】ステップ60の後に、アドレスのダウン（ま
たはアップ）カウンティングのためにインバータ42はア
ップ（またはダウン）カウンタ40の出力を入力して反転
し、反転されたＮビットアドレスを第１マルチプレクサ
MUX44 に出力する（ステップ62）。したがって逆向きに
生成されるアドレスを求めることが出来る。ステップ62
の後に、ダイナミックメモリ（図示せず）に入力される
アドレスを選択するために、図１に示したBIST制御部22
はアドレスを減少させながらダイナミックメモリをテス
トするか増加させながらテストするかをステージカウン
タ12から入力した現在のステージ値に応じて判断する
（ステップ64）。
たはアップ）カウンティングのためにインバータ42はア
ップ（またはダウン）カウンタ40の出力を入力して反転
し、反転されたＮビットアドレスを第１マルチプレクサ
MUX44 に出力する（ステップ62）。したがって逆向きに
生成されるアドレスを求めることが出来る。ステップ62
の後に、ダイナミックメモリ（図示せず）に入力される
アドレスを選択するために、図１に示したBIST制御部22
はアドレスを減少させながらダイナミックメモリをテス
トするか増加させながらテストするかをステージカウン
タ12から入力した現在のステージ値に応じて判断する
（ステップ64）。
【００２９】アップ（またはダウン）カウンタ40がアッ
プカウンタであり、アドレスを減少させながらダイナミ
ックメモリをテストしようとする場合、BIST制御部22は
‘１’のUP（バー）／DOWN信号を発生し、これに応答し
て第1MUX44はインバータ42から反転されたＮビットアド
レスをダイナミックメモリをテストするテストアドレス
として出力する（ステップ66）。しかし、アドレスを増
加させながらダイナミックメモリをテストしようとする
場合、BIST制御部22は‘０’のUP（バー）／DOWN信号を
発生し、これに応答して第1MUX44はアップ（またはダウ
ン）カウンタ40から出力されるＮビットアドレスをテス
トアドレスとして出力する（ステップ68）。
プカウンタであり、アドレスを減少させながらダイナミ
ックメモリをテストしようとする場合、BIST制御部22は
‘１’のUP（バー）／DOWN信号を発生し、これに応答し
て第1MUX44はインバータ42から反転されたＮビットアド
レスをダイナミックメモリをテストするテストアドレス
として出力する（ステップ66）。しかし、アドレスを増
加させながらダイナミックメモリをテストしようとする
場合、BIST制御部22は‘０’のUP（バー）／DOWN信号を
発生し、これに応答して第1MUX44はアップ（またはダウ
ン）カウンタ40から出力されるＮビットアドレスをテス
トアドレスとして出力する（ステップ68）。
【００３０】また、アップ（またはダウン）カウンタ40
がダウンカウンタであり、アドレスを減少させながらダ
イナミックメモリをテストしようとする場合、BIST制御
部22は‘０’のUP／DOWN（バー）信号を発生し、これに
応答して第1MUX44はアップ（またはダウン）カウンタ40
から出力されるＮビットアドレスをテストアドレスとし
て出力する（ステップ68）。しかし、アドレスを増加さ
せながらダイナミックメモリをテストしようとする場
合、BIST制御部22は‘１’のUP／DOWN（バー）信号を発
生し、これに応答して第1MUX44は反転されたＮビットの
アドレスをテストアドレスとして出力する（ステップ6
6）。
がダウンカウンタであり、アドレスを減少させながらダ
イナミックメモリをテストしようとする場合、BIST制御
部22は‘０’のUP／DOWN（バー）信号を発生し、これに
応答して第1MUX44はアップ（またはダウン）カウンタ40
から出力されるＮビットアドレスをテストアドレスとし
て出力する（ステップ68）。しかし、アドレスを増加さ
せながらダイナミックメモリをテストしようとする場
合、BIST制御部22は‘１’のUP／DOWN（バー）信号を発
生し、これに応答して第1MUX44は反転されたＮビットの
アドレスをテストアドレスとして出力する（ステップ6
6）。
【００３１】一方、第2MUX46は第1MUX44で選択されたテ
ストアドレスを入力し、BIST制御部22から出力されるRO
W(バー）／COLUMN信号に応答してｍビットの行アドレス
またはｎビットの列アドレスを選択的に出力端子OUT を
介してダイナミックメモリに出力する。
ストアドレスを入力し、BIST制御部22から出力されるRO
W(バー）／COLUMN信号に応答してｍビットの行アドレス
またはｎビットの列アドレスを選択的に出力端子OUT を
介してダイナミックメモリに出力する。
【００３２】次に、使用可能な全てのアドレスの中で上
位アドレスの一部を使用しないダイナミックメモリをテ
ストするためのアドレスを発生するアドレス発生装置及
び方法を以下説明する。
位アドレスの一部を使用しないダイナミックメモリをテ
ストするためのアドレスを発生するアドレス発生装置及
び方法を以下説明する。
【００３３】図４は本発明によるアドレス発生装置の望
ましい他の実施例の回路図であって、アップ（またはダ
ウン）カウンタ80、減算部82、第１選択部に該当する第
１マルチプレクサ84及び第２選択部に該当する第２マル
チプレクサ86から構成する。
ましい他の実施例の回路図であって、アップ（またはダ
ウン）カウンタ80、減算部82、第１選択部に該当する第
１マルチプレクサ84及び第２選択部に該当する第２マル
チプレクサ86から構成する。
【００３４】図５は図４に示した装置で遂行されるアド
レス発生方法を説明するためのフローチャートであっ
て、アップ及びダウンカウンティングする段階（ステッ
プ100及び102 ）とメモリテストに対応してカウンティ
ングされたアドレスを発生する段階（ステップ104 〜10
8 ）とからなる。
レス発生方法を説明するためのフローチャートであっ
て、アップ及びダウンカウンティングする段階（ステッ
プ100及び102 ）とメモリテストに対応してカウンティ
ングされたアドレスを発生する段階（ステップ104 〜10
8 ）とからなる。
【００３５】図４及び図５を参照すると、アップ（また
はダウン）カウンタ80はＮビット２進カウンタとしてア
ップ（またはダウン）カウンティングし、カウンティン
グされた値をダイナミックメモリ（図示せず）で使用可
能なＮビットアドレスとして出力する（ステップ100
）。この際、ダイナミックメモリが使用可能な列アド
レスの中で一部を使用せず、行アドレスをまず増加させ
ながらダイナミックメモリをテストしようとする場合、
アップ（またはダウン）カウンタ80は行アドレスとして
設定されたLSB の方と、列アドレスとして設定されたMS
B の方よりなるＮビットアドレスを最大（最小）アドレ
スまでアップ（またはダウン）カウンティングする。し
かし、行アドレスの中で一部を使用せず、列アドレスを
まず増加させながらダイナミックメモリをテストしよう
とする場合、アップ（またはダウン）カウンタ80は行ア
ドレスとして設定されたMSB の方と、列アドレスとして
設定されたLSB の方よりなるＮビットアドレスを最大
（または最小）アドレスまでカウンティングする。
はダウン）カウンタ80はＮビット２進カウンタとしてア
ップ（またはダウン）カウンティングし、カウンティン
グされた値をダイナミックメモリ（図示せず）で使用可
能なＮビットアドレスとして出力する（ステップ100
）。この際、ダイナミックメモリが使用可能な列アド
レスの中で一部を使用せず、行アドレスをまず増加させ
ながらダイナミックメモリをテストしようとする場合、
アップ（またはダウン）カウンタ80は行アドレスとして
設定されたLSB の方と、列アドレスとして設定されたMS
B の方よりなるＮビットアドレスを最大（最小）アドレ
スまでアップ（またはダウン）カウンティングする。し
かし、行アドレスの中で一部を使用せず、列アドレスを
まず増加させながらダイナミックメモリをテストしよう
とする場合、アップ（またはダウン）カウンタ80は行ア
ドレスとして設定されたMSB の方と、列アドレスとして
設定されたLSB の方よりなるＮビットアドレスを最大
（または最小）アドレスまでカウンティングする。
【００３６】ステップ100 の後に、アドレスのダウン
（またはアップ）カウンティングのために減算部82は入
力端子INを介して入力される最大（または最小）アドレ
スからアップ（またはダウン）カウンタ80でカウンティ
ングされたＮビットアドレスを減算し、減算されたＮビ
ットアドレスを第１マルチプレクサMUX84 に出力する
（ステップ102 ）。したがって逆向きに生成されるアド
レスを求めることが出来る。ステップ102 の後に、ダイ
ナミックメモリ（図示せず）に入力されるアドレスを選
択するために、図１に示したBIST制御部22はアドレスを
減少させながらダイナミックメモリをテストするか、増
加させながらテストするかをステージカウンタ12から入
力した現在のステージ値に応じて判断する（ステップ10
4 ）。
（またはアップ）カウンティングのために減算部82は入
力端子INを介して入力される最大（または最小）アドレ
スからアップ（またはダウン）カウンタ80でカウンティ
ングされたＮビットアドレスを減算し、減算されたＮビ
ットアドレスを第１マルチプレクサMUX84 に出力する
（ステップ102 ）。したがって逆向きに生成されるアド
レスを求めることが出来る。ステップ102 の後に、ダイ
ナミックメモリ（図示せず）に入力されるアドレスを選
択するために、図１に示したBIST制御部22はアドレスを
減少させながらダイナミックメモリをテストするか、増
加させながらテストするかをステージカウンタ12から入
力した現在のステージ値に応じて判断する（ステップ10
4 ）。
【００３７】アップ（またはダウン）カウンタ80がアッ
プカウンタであり、アドレスを減少させながらダイナミ
ックメモリをテストしようとする場合、BIST制御部22は
‘１’のUP（バー）／DOWN信号を発生し、これに応答し
て第1MUX84は減算部82で減算されたＮビットアドレスを
ダイナミックメモリをテストするテストアドレスとして
出力する（ステップ108 ）。しかし、アドレスを増加さ
せながらダイナミックメモリをテストしようとする場
合、BIST制御部22は‘０’のUP（バー）／DOWN信号を発
生し、これに応答して第1MUX84はアップ（またはダウ
ン）カウンタ80から出力されるＮビットアドレスをテス
トアドレスとして出力する（ステップ106 ）。
プカウンタであり、アドレスを減少させながらダイナミ
ックメモリをテストしようとする場合、BIST制御部22は
‘１’のUP（バー）／DOWN信号を発生し、これに応答し
て第1MUX84は減算部82で減算されたＮビットアドレスを
ダイナミックメモリをテストするテストアドレスとして
出力する（ステップ108 ）。しかし、アドレスを増加さ
せながらダイナミックメモリをテストしようとする場
合、BIST制御部22は‘０’のUP（バー）／DOWN信号を発
生し、これに応答して第1MUX84はアップ（またはダウ
ン）カウンタ80から出力されるＮビットアドレスをテス
トアドレスとして出力する（ステップ106 ）。
【００３８】また、アップ（またはダウン）カウンタ80
がダウンカウンタであり、アドレスを減少させながらダ
イナミックメモリをテストしようとする場合、BIST制御
部22は‘０’のUP／DOWN（バー）信号を発生し、これに
応答して第1MUX84はアップ（またはダウン）カウンタ80
から出力されるＮビットアドレスをテストアドレスとし
て出力する（ステップ106 ）。しかし、アドレスを増加
させながらダイナミックメモリをテストしようとする場
合、BIST制御部22は‘１’のUP／DOWN（バー）信号を発
生し、これに応答して第1MUX84は減算部82で減算された
Ｎビットのアドレスをテストアドレスとして出力する
（ステップ108 ）。
がダウンカウンタであり、アドレスを減少させながらダ
イナミックメモリをテストしようとする場合、BIST制御
部22は‘０’のUP／DOWN（バー）信号を発生し、これに
応答して第1MUX84はアップ（またはダウン）カウンタ80
から出力されるＮビットアドレスをテストアドレスとし
て出力する（ステップ106 ）。しかし、アドレスを増加
させながらダイナミックメモリをテストしようとする場
合、BIST制御部22は‘１’のUP／DOWN（バー）信号を発
生し、これに応答して第1MUX84は減算部82で減算された
Ｎビットのアドレスをテストアドレスとして出力する
（ステップ108 ）。
【００３９】一方、第2MUX86は第1MUX84から選択された
テストアドレスを入力し、BIST制御部22から出力される
ROW(バー）／COLUMN信号に応答してｍビットの行アドレ
スまたはｎビットの列アドレスを選択的に出力端子OUT
を介してダイナミックメモリに出力する。
テストアドレスを入力し、BIST制御部22から出力される
ROW(バー）／COLUMN信号に応答してｍビットの行アドレ
スまたはｎビットの列アドレスを選択的に出力端子OUT
を介してダイナミックメモリに出力する。
【００４０】前述した図４及び図５に示したアドレス発
生方法では、使用可能な全てのアドレスの中で上位アド
レスの一部を使用しないので、アップ（またはダウン）
カウンタ80は使用可能な最大アドレスまで（または‘か
ら’）カウンティングすればよい。
生方法では、使用可能な全てのアドレスの中で上位アド
レスの一部を使用しないので、アップ（またはダウン）
カウンタ80は使用可能な最大アドレスまで（または‘か
ら’）カウンティングすればよい。
【００４１】最後に、使用可能な全てのアドレスの中で
中間アドレスの一部を使用しないダイナミックメモリを
テストするためのアドレスを発生するアドレス発生装置
及び方法を以下説明する。
中間アドレスの一部を使用しないダイナミックメモリを
テストするためのアドレスを発生するアドレス発生装置
及び方法を以下説明する。
【００４２】図６は本発明によるアドレス発生装置の望
ましいさらに他の実施例の回路路であって、アップ（ま
たはダウン）カウンタ120 、インバータ122 、減算部12
4 、第１選択部に該当する第１マルチプレクサ126 及び
第２選択部に該当する第２マルチプレクサ128 から構成
される。
ましいさらに他の実施例の回路路であって、アップ（ま
たはダウン）カウンタ120 、インバータ122 、減算部12
4 、第１選択部に該当する第１マルチプレクサ126 及び
第２選択部に該当する第２マルチプレクサ128 から構成
される。
【００４３】図７は図６に示した装置で遂行されるアド
レス発生方法を説明するためのフローチャートであっ
て、アップ（またはダウン）カウンティングする段階
（ステップ140 ）、ダウン（またはアップ）カウンティ
ングする段階（ステップ142 〜146 ）、メモリテスト方
法に応じてカウンティングされたアドレスを発生する段
階（ステップ148 〜152 ）よりなる。
レス発生方法を説明するためのフローチャートであっ
て、アップ（またはダウン）カウンティングする段階
（ステップ140 ）、ダウン（またはアップ）カウンティ
ングする段階（ステップ142 〜146 ）、メモリテスト方
法に応じてカウンティングされたアドレスを発生する段
階（ステップ148 〜152 ）よりなる。
【００４４】図６及び図７を参照すると、アップ（また
はダウン）カウンタ120 はＮビット２進カウンタとして
アップカウンティング（またはダウンカウンティング）
し、カウンティングされた値をダイナミックメモリ（図
示せず）から使用可能なＮビットアドレスとして出力す
る（ステップ140 ）。
はダウン）カウンタ120 はＮビット２進カウンタとして
アップカウンティング（またはダウンカウンティング）
し、カウンティングされた値をダイナミックメモリ（図
示せず）から使用可能なＮビットアドレスとして出力す
る（ステップ140 ）。
【００４５】ステップ140 で、ダイナミックメモリが使
用可能な列アドレスの中で一部を使用せず、列アドレス
をまず増加させながらダイナミックメモリをテストしよ
うとする場合、アップ（またはダウン）カウンタ120 は
列アドレスとして設定されたLSB の方と、行アドレスと
して設定されたMSB の方よりなるＮビットアドレスをカ
ウンティングする。しかし、行アドレスの中で一部を使
用せず、行アドレスをまず増加させながらダイナミック
メモリをテストしようとする場合、アップ（またはダウ
ン）カウンタ120 は列アドレスとして設定されたMSB の
方と行アドレスとして設定されたLSB の方よりなるＮビ
ットアドレスをカウンティングする。
用可能な列アドレスの中で一部を使用せず、列アドレス
をまず増加させながらダイナミックメモリをテストしよ
うとする場合、アップ（またはダウン）カウンタ120 は
列アドレスとして設定されたLSB の方と、行アドレスと
して設定されたMSB の方よりなるＮビットアドレスをカ
ウンティングする。しかし、行アドレスの中で一部を使
用せず、行アドレスをまず増加させながらダイナミック
メモリをテストしようとする場合、アップ（またはダウ
ン）カウンタ120 は列アドレスとして設定されたMSB の
方と行アドレスとして設定されたLSB の方よりなるＮビ
ットアドレスをカウンティングする。
【００４６】ステップ140 の後に、インバータ122 及び
減算部124 は逆向きでアドレスを生成する（ステップ14
2 〜146 ）。即ち、インバータ122 はアップ（またはダ
ウン）カウンタ120 からカウンティングされたＮビット
アドレスでMSB 方向のｍビットを反転する（ステップ14
2 ）。ステップ142 の後に、減算部124 は入力端子INを
介して入力される最大（または最小）アドレスのLSB の
方のｎビットからアップ（またはダウン）カウンタ120
でカウンティングされたＮビットアドレスのLSB の方の
ｎビットを減算する（ステップ144 ）。ステップ144 の
後に、減算されたｎビットと反転されたｍビットとがノ
ード125 で合成されてその結果がＮビットのアドレスと
して第１マルチプレクサMUX126に出力される（ステップ
146 ）。ステップ146 の後に、ダイナミックメモリ（図
示せず）に入力されるアドレスを選択するために、図１
に示したBIST制御部22はアドレスを減少させながらダイ
ナミックメモリをテストするか、増加させながらテスト
するかをステージカウンタ12から入力した現在のステー
ジ値に応じて判断する（ステップ148 ）。
減算部124 は逆向きでアドレスを生成する（ステップ14
2 〜146 ）。即ち、インバータ122 はアップ（またはダ
ウン）カウンタ120 からカウンティングされたＮビット
アドレスでMSB 方向のｍビットを反転する（ステップ14
2 ）。ステップ142 の後に、減算部124 は入力端子INを
介して入力される最大（または最小）アドレスのLSB の
方のｎビットからアップ（またはダウン）カウンタ120
でカウンティングされたＮビットアドレスのLSB の方の
ｎビットを減算する（ステップ144 ）。ステップ144 の
後に、減算されたｎビットと反転されたｍビットとがノ
ード125 で合成されてその結果がＮビットのアドレスと
して第１マルチプレクサMUX126に出力される（ステップ
146 ）。ステップ146 の後に、ダイナミックメモリ（図
示せず）に入力されるアドレスを選択するために、図１
に示したBIST制御部22はアドレスを減少させながらダイ
ナミックメモリをテストするか、増加させながらテスト
するかをステージカウンタ12から入力した現在のステー
ジ値に応じて判断する（ステップ148 ）。
【００４７】アップ（またはダウン）カウンタ120 がア
ップカウンタであり、アドレスを減少させながらダイナ
ミックメモリをテストしようとする場合、BIST制御部22
は‘１’のUP（バー）／DOWN信号を発生し、これに応答
して第1MUX126 は合成されたＮビットアドレスをダイナ
ミックメモリをテストするテストアドレスとして出力す
る（ステップ152 ）。しかし、アドレスを増加させなが
らダイナミックメモリをテストしようとする場合、BIST
制御部22は‘０’のUP（バー）／DOWN信号を発生し、こ
れに応答して第1MUX126 はアップ（またはダウン）カウ
ンタ120 から出力されるＮビットアドレスをテストアド
レスとして出力する（ステップ150 ）。
ップカウンタであり、アドレスを減少させながらダイナ
ミックメモリをテストしようとする場合、BIST制御部22
は‘１’のUP（バー）／DOWN信号を発生し、これに応答
して第1MUX126 は合成されたＮビットアドレスをダイナ
ミックメモリをテストするテストアドレスとして出力す
る（ステップ152 ）。しかし、アドレスを増加させなが
らダイナミックメモリをテストしようとする場合、BIST
制御部22は‘０’のUP（バー）／DOWN信号を発生し、こ
れに応答して第1MUX126 はアップ（またはダウン）カウ
ンタ120 から出力されるＮビットアドレスをテストアド
レスとして出力する（ステップ150 ）。
【００４８】また、アップ（またはダウン）カウンタ12
0 がダウンカウンタであり、アドレスを減少させながら
ダイナミックメモリをテストしようとする場合、BIST制
御部22は‘０’のUP／DOWN（バー）信号を発生し、これ
に応答して第1MUX126 はアップ（またはダウン）カウン
タ120 から出力されるＮビットアドレスをテストアドレ
スとして出力する（ステップ150 ）。しかし、アドレス
を増加させながらダイナミックメモリをテストしようと
する場合、BIST制御部22は‘１’のUP／DOWN（バー）信
号を発生し、これに応答して第1MUX126 は反転されたＮ
ビットのアドレスをテストアドレスとして出力する（ス
テップ152 ）。
0 がダウンカウンタであり、アドレスを減少させながら
ダイナミックメモリをテストしようとする場合、BIST制
御部22は‘０’のUP／DOWN（バー）信号を発生し、これ
に応答して第1MUX126 はアップ（またはダウン）カウン
タ120 から出力されるＮビットアドレスをテストアドレ
スとして出力する（ステップ150 ）。しかし、アドレス
を増加させながらダイナミックメモリをテストしようと
する場合、BIST制御部22は‘１’のUP／DOWN（バー）信
号を発生し、これに応答して第1MUX126 は反転されたＮ
ビットのアドレスをテストアドレスとして出力する（ス
テップ152 ）。
【００４９】一方、第2MUX128 は第1MUX126 から出力さ
れるテストアドレスを入力し、BIST制御部22から出力さ
れるROW(バー）／COLUMN信号に応答してｍビットの行ア
ドレスまたはｎビットの列アドレスを選択的に出力端子
OUT を介してダイナミックメモリに出力する。
れるテストアドレスを入力し、BIST制御部22から出力さ
れるROW(バー）／COLUMN信号に応答してｍビットの行ア
ドレスまたはｎビットの列アドレスを選択的に出力端子
OUT を介してダイナミックメモリに出力する。
【００５０】
【発明の効果】以上、説明したように、本発明によるダ
イナミックメモリテスト回路のアドレス発生装置及び方
法はアップ／ダウンカウンタまたはアップカウンタとダ
ウンカウンタとをまったく使用せず、一つのアップまた
はダウンカウンタだけを使用するので従来のアドレス発
生器に比べてその構成が簡単であり、BIST制御部を簡単
に実現することが出来る。
イナミックメモリテスト回路のアドレス発生装置及び方
法はアップ／ダウンカウンタまたはアップカウンタとダ
ウンカウンタとをまったく使用せず、一つのアップまた
はダウンカウンタだけを使用するので従来のアドレス発
生器に比べてその構成が簡単であり、BIST制御部を簡単
に実現することが出来る。
【図１】一般的なDRAM BIST 回路のブロック図である。
【図２】本発明によるアドレス発生装置の望ましい一実
施例の回路図である。
施例の回路図である。
【図３】図２に示した装置で遂行される本発明によるア
ドレス発生方法を説明するためのフローチャートであ
る。
ドレス発生方法を説明するためのフローチャートであ
る。
【図４】本発明によるアドレス発生装置の望ましい他の
実施例の回路図である。
実施例の回路図である。
【図５】図４に示した装置で遂行される本発明によるア
ドレス発生方法を説明するためのフローチャートであ
る。
ドレス発生方法を説明するためのフローチャートであ
る。
【図６】本発明によるアドレス発生装置の望ましいさら
に他の実施例の回路図である。
に他の実施例の回路図である。
【図７】図６に示した装置で遂行される本発明によるア
ドレス発生方法を説明するためのフローチャートであ
る。
ドレス発生方法を説明するためのフローチャートであ
る。
４０ アップ（またはダウン）カウンタ ４２ インバータ ４４ 第１マルチプレクサ ４６ 第２マルチプレクサ
Claims (36)
- 【請求項１】 使用可能な全てのアドレスを使用するダ
イナミックメモリをテストするためのダイナミックメモ
リテスト回路のアドレス発生装置において、 アップカウンティングし、Ｎビットのカウンティングさ
れた値を前記ダイナミックメモリが使用するアドレスと
して出力するＮビット２進アップカウンタと、 前記Ｎビットのカウンティングされた値を反転して出力
する減算手段と、 前記ダイナミックメモリをテストする段階に応じて発生
される第１選択信号に応答して前記減算手段の出力及び
前記Ｎビットのカウンティングされた値中一つを選択的
に前記ダイナミックメモリに出力する第１選択手段とを
具備し、 前記Ｎは前記ダイナミックメモリの行アドレスのビット
数と列アドレスのビット数とを合せたビット数であるこ
とを特徴とするダイナミックメモリテスト回路のアドレ
ス発生装置。 - 【請求項２】 前記アドレス発生装置は、 前記第１選択手段から発生される前記行アドレス及び前
記列アドレスを第２選択信号に応答して選択的に前記ダ
イナミックメモリに出力する第２選択手段をさらに具備
することを特徴とする請求項１に記載のダイナミックメ
モリテスト回路のアドレス発生装置。 - 【請求項３】 前記アドレス発生装置が前記ダイナミッ
クメモリの前記列アドレスをまず発生させようとする
時、前記Ｎビットの２進アップカウンタは、前記Ｎビッ
トカウンティングされた値のMSB の方を前記行アドレス
として出力し、LSB の方を前記列アドレスとして出力す
ることを特徴とする請求項１に記載のダイナミックメモ
リテスト回路のアドレス発生装置。 - 【請求項４】 前記アドレス発生装置が前記ダイナミッ
クメモリの前記行アドレスをまず発生させようとする
時、前記Ｎビットの２進アップカウンタは前記Ｎビット
カウンティングされた値のLSB の方を前記行アドレスと
して出力し、MSB の方を前記列アドレスとして出力する
ことを特徴とする請求項１に記載のダイナミックメモリ
テスト回路のアドレス発生装置。 - 【請求項５】 使用可能な全てのアドレスを使用するダ
イナミックメモリをテストするためのダイナミックメモ
リテスト回路のアドレス発生装置において、 ダウンカウンティングし、Ｎビットのカウンティングさ
れた値を前記ダイナミックメモリが使用するアドレスと
して出力するＮビット２進ダウンカウンタと、 前記Ｎビットのカウンティングされた値を反転して出力
する減算手段と、 前記ダイナミックメモリをテストする段階に応じて発生
される第１選択信号に応答して前記減算手段の出力及び
前記Ｎビットのカウンティングされた値中一つを選択的
に前記ダイナミックメモリに出力する第１選択手段とを
具備し、 前記Ｎは前記ダイナミックメモリの行アドレスのビット
数と列アドレスのビット数とを合せたビット数であるこ
とを特徴とするダイナミックメモリテスト回路のアドレ
ス発生装置。 - 【請求項６】 前記アドレス発生装置は、 前記第１選択手段から発生される前記行アドレス及び前
記列アドレスを第２選択信号に応答して選択的に前記ダ
イナミックメモリに出力する第２選択手段をさらに具備
することを特徴とする請求項５に記載のダイナミックメ
モリテスト回路のアドレス発生装置。 - 【請求項７】 前記アドレス発生装置が前記ダイナミッ
クメモリの前記列アドレスをまず発生させようとする
時、前記Ｎビットの２進ダウンカウンタは前記Ｎビット
カウンティングされた値のMSB の方を前記行アドレスと
して出力し、LSB の方を前記列アドレスとして出力する
ことを特徴とする請求項５に記載のダイナミックメモリ
テスト回路のアドレス発生装置。 - 【請求項８】 前記アドレス発生装置が前記ダイナミッ
クメモリの前記行アドレスをまず発生させようとする
時、前記Ｎビットの２進ダウンカウンタは前記Ｎビット
カウンティングされた値のLSB の方を前記行アドレスと
して出力し、MSB の方を前記列アドレスとして出力する
ことを特徴とする請求項５に記載のダイナミックメモリ
テスト回路のアドレス発生装置。 - 【請求項９】 使用可能な全てのアドレスのうち上位ア
ドレスの一部を使用しないダイナミックメモリをテスト
するためのダイナミックメモリテスト回路のアドレス発
生装置において、 アップカウンティングし、Ｎビットのカウンティングさ
れた値を前記ダイナミックメモリが使用するアドレスと
して出力するＮビット２進アップカウンタと、 最大アドレスから前記Ｎビットのカウンティングされた
値を減算し、Ｎビットの減算された値を出力する減算手
段と、 前記ダイナミックメモリをテストする段階に応じて発生
される第１選択信号に応答して前記Ｎビットの減算され
た値及び前記Ｎビットのカウンティングされた値のうち
一つを選択的に前記ダイナミックメモリに出力する第１
選択手段とを具備し、 前記Ｎは前記ダイナミックメモリの行アドレスのビット
数と列アドレスのビット数とを合せたビット数であるこ
とを特徴とするダイナミックメモリテスト回路のアドレ
ス発生装置。 - 【請求項１０】 前記アドレス発生装置は、 前記第１選択手段から発生される前記行アドレス及び前
記列アドレスを第２選択信号に応答して選択的に前記ダ
イナミックメモリに出力する第２選択手段をさらに具備
することを特徴とする請求項９に記載のダイナミックメ
モリテスト回路のアドレス発生装置。 - 【請求項１１】 前記アドレス発生装置が前記ダイナミ
ックメモリの前記列アドレスをまず発生させようとする
時、前記Ｎビットの２進アップカウンタは前記Ｎビット
カウンティングされた値のMSB の方を前記行アドレスと
して出力し、LSB の方を前記列アドレスとして出力する
ことを特徴とする請求項９に記載のダイナミックメモリ
テスト回路のアドレス発生装置。 - 【請求項１２】 前記アドレス発生装置が前記ダイナミ
ックメモリの前記行アドレスをまず発生させようとする
時、前記Ｎビットの２進アップカウンタは前記Ｎビット
カウンティングされた値のLSB の方を前記行アドレスと
して出力し、MSB の方を前記列アドレスとして出力する
ことを特徴とする請求項９に記載のダイナミックメモリ
テスト回路のアドレス発生装置。 - 【請求項１３】 使用可能な全てのアドレスのうち上位
アドレスの一部を使用しないダイナミックメモリをテス
トするためのダイナミックメモリテスト回路のアドレス
発生装置において、 ダウンカウンティングし、Ｎビットのカウンティングさ
れた値を前記ダイナミックメモリが使用するアドレスと
して出力するＮビット２進ダウンカウンタと、 最小アドレスから前記Ｎビットのカウンティングされた
値を減算し、Ｎビットの減算された値を出力する減算手
段と、 前記ダイナミックメモリをテストする段階に応じて発生
される第１選択信号に応答して前記Ｎビットの減算され
た値及び前記Ｎビットのカウンティングされた値中一つ
を選択的に前記ダイナミックメモリに出力する第１選択
手段とを具備し、 前記Ｎは前記ダイナミックメモリの行アドレスのビット
数と列アドレスのビット数とを合せたビット数であるこ
とを特徴とするダイナミックメモリテスト回路のアドレ
ス発生装置。 - 【請求項１４】 前記アドレス発生装置は、 前記第１選択手段から発生される前記行アドレス及び前
記列アドレスを第２選択信号に応答して選択的に前記ダ
イナミックメモリに出力する第２選択手段をさらに具備
することを特徴とする請求項１３に記載のダイナミック
メモリテスト回路のアドレス発生装置。 - 【請求項１５】 前記アドレス発生装置が前記ダイナミ
ックメモリの前記列アドレスをまず発生させようとする
時、前記Ｎビットの２進ダウンカウンタは前記Ｎビット
カウンティングされた値のMSB の方を前記行アドレスと
して出力し、LSB の方を前記列アドレスとして出力する
ことを特徴とする請求項１３に記載のダイナミックメモ
リテスト回路のアドレス発生装置。 - 【請求項１６】 前記アドレス発生装置が前記ダイナミ
ックメモリの前記行アドレスをまず発生させようとする
時、前記Ｎビットの２進ダウンカウンタは前記Ｎビット
カウンティングされた値のLSB の方を前記行アドレスと
して出力し、MSB の方を前記列アドレスとして出力する
ことを特徴とする請求項１３に記載のダイナミックメモ
リテスト回路のアドレス発生装置。 - 【請求項１７】 使用可能な全てのアドレス中、中間に
位置するアドレスの一部を使用しないダイナミックメモ
リをテストするためのダイナミックメモリテスト回路の
アドレス発生装置において、 アップカウンティングし、Ｎビットのカウンティングさ
れた値を前記ダイナミックメモリが使用するアドレスと
して出力するＮビット２進アップカウンタと、 前記Ｎビットのカウンティングされた値からMSB の方を
反転して出力する第１の減算手段と、 前記ダイナミックメモリから用いられる最大アドレスの
LSB の方から前記Ｎビットのカウンティングされた値中
LSB の方を減算して出力する第２の減算手段と、 前記第１の減算手段の出力及び前記第２の減算手段の出
力を合成するビット合成手段と、 前記ダイナミックメモリをテストする段階に応じて発生
される第１選択信号に応答して前記ビット合成手段の出
力及び前記Ｎビットのカウンティングされた値中一つを
選択的に前記ダイナミックメモリに出力する第１選択手
段とを具備し、 前記Ｎは前記ダイナミックメモリの行アドレスのビット
数と列アドレスのビット数とを合せたビット数であるこ
とを特徴とするダイナミックメモリテスト回路のアドレ
ス発生装置。 - 【請求項１８】 前記アドレス発生装置は、 前記第１選択手段から発生される前記行アドレス及び前
記列アドレスを第２選択信号に応答して選択的に前記ダ
イナミックメモリに出力する第２選択手段をさらに具備
することを特徴とする請求項１７に記載のダイナミック
メモリテスト回路のアドレス発生装置。 - 【請求項１９】 前記アドレス発生装置が前記ダイナミ
ックメモリの前記列アドレスをまず発生させようとする
時、前記Ｎビットの２進アップカウンタは前記Ｎビット
カウンティングされた値のMSB の方を前記行アドレスと
して出力し、LSB の方を前記列アドレスとして出力する
ことを特徴とする請求項１７に記載のダイナミックメモ
リテスト回路のアドレス発生装置。 - 【請求項２０】 前記アドレス発生装置が前記ダイナミ
ックメモリの前記行アドレスをまず発生させようとする
時、前記Ｎビットの２進アップカウンタは前記Ｎビット
カウンティングされた値のLSB の方を前記行アドレスと
して出力し、MSB の方を前記列アドレスとして出力する
ことを特徴とする請求項１７に記載のダイナミックメモ
リテスト回路のアドレス発生装置。 - 【請求項２１】 使用可能な全てのアドレス中、中間に
位置するアドレスの一部を使用しないダイナミックメモ
リをテストするためのダイナミックメモリテスト回路の
アドレス発生装置において、 ダウンカウンティングし、Ｎビットのカウンティングさ
れた値を前記ダイナミックメモリが使用するアドレスと
して出力するＮビット２進ダウンカウンタと、 前記Ｎビットのカウンティングされた値からMSB の方を
反転して出力する第１の減算手段と、 前記ダイナミックメモリで用いられる最小アドレスのLS
B の方から前記Ｎビットのカウンティングされた値中LS
B の方を減算して出力する第２の減算手段と、 前記第１の減算手段の出力及び前記第２の減算手段の出
力を合成するビット合成手段と、 前記ダイナミックメモリをテストする段階に応じて発生
される第１選択信号に応答して前記ビット合成手段の出
力及び前記Ｎビットのカウンティングされた値中一つを
選択的に前記ダイナミックメモリに出力する第１選択手
段とを具備し、 前記Ｎは前記ダイナミックメモリの行アドレスのビット
数と列アドレスのビット数とを合せたビット数であるこ
とを特徴とするダイナミックメモリテスト回路のアドレ
ス発生装置。 - 【請求項２２】 前記アドレス発生装置は、 前記第１選択手段から発生される前記行アドレス及び前
記列アドレスを第２選択信号に応答して選択的に前記ダ
イナミックメモリに出力する第２選択手段をさらに具備
することを特徴とする請求項２１に記載のダイナミック
メモリテスト回路のアドレス発生装置。 - 【請求項２３】 前記アドレス発生装置が前記ダイナミ
ックメモリの前記列アドレスをまず発生させようとする
時、前記Ｎビットの２進ダウンカウンタは前記Ｎビット
カウンティングされた値のMSB の方を前記行アドレスと
して出力し、LSB の方を前記列アドレスとして出力する
ことを特徴とする請求項２１に記載のダイナミックメモ
リテスト回路のアドレス発生装置。 - 【請求項２４】 前記アドレス発生装置が前記ダイナミ
ックメモリの前記行アドレスをまず発生させようとする
時、前記Ｎビットの２進ダウンカウンタは前記Ｎビット
カウンティングされた値のLSB の方を前記行アドレスと
して出力し、MSB の方を前記列アドレスとして出力する
ことを特徴とする請求項２１に記載のダイナミックメモ
リテスト回路のアドレス発生装置。 - 【請求項２５】 使用可能な全てのアドレスを使用する
ダイナミックメモリをテストするためのダイナミックメ
モリテスト回路のアドレス発生方法において、 (a) アップカウンティングして前記ダイナミックメモリ
が使用するＮビットのアドレスを求めるステップと、 (b) カウンティングされた前記Ｎビットのアドレスを反
転するステップと、 (c) アドレスを増加させながら前記ダイナミックメモリ
をテストするか、あるいは減少させながら前記ダイナミ
ックメモリをテストするかを判断するステップと、 (d) 前記アドレスを増加させながら前記ダイナミックメ
モリをテストしようとする場合、前記Ｎビットのアドレ
スを、前記ダイナミックメモリをテストするためのアド
レスとして発生するステップと、 (e) 前記アドレスを減少させながら前記ダイナミックメ
モリをテストしようとする場合、前記反転された前記Ｎ
ビットのアドレスを、前記ダイナミックメモリをテスト
するためのアドレスとして発生するステップとを具備
し、 前記Ｎは前記ダイナミックメモリの行アドレスのビット
数と列アドレスのビット数とを合せたビット数であるこ
とを特徴とするダイナミックメモリテスト回路のアドレ
ス発生方法。 - 【請求項２６】 前記アドレス発生方法は、 前記ステップ(e) の後に、前記行アドレスを発生するか
前記列アドレスを発生するかを判断するステップと、 前記行アドレスを発生しようとする場合、前記ダイナミ
ックメモリをテストするためのアドレスの中で行アドレ
スを選択するステップと、 前記列アドレスを発生しようとする場合、前記ダイナミ
ックメモリをテストするためのアドレスの中で列アドレ
スを選択するステップとを、 さらに具備することを特徴とする請求項２５に記載のダ
イナミックメモリテスト回路のアドレス発生方法。 - 【請求項２７】 使用可能な全てのアドレスを使用する
ダイナミックメモリをテストするためのダイナミックメ
モリテスト回路のアドレス発生方法において、 (a) ダウンカウンティングして前記ダイナミックメモリ
が使用するＮビットのアドレスを求めるステップと、 (b) カウンティングされた前記Ｎビットのアドレスを反
転するステップと、 (c) アドレスを増加させながら前記ダイナミックメモリ
をテストするか、あるいは減少させながら前記ダイナミ
ックメモリをテストするかを判断するステップと、 (d) 前記アドレスを増加させながら前記ダイナミックメ
モリをテストしようとする場合、反転された前記Ｎビッ
トのアドレスを、前記ダイナミックメモリをテストする
ためのアドレスとして発生するステップと、 (e) 前記アドレスを減少させながら前記ダイナミックメ
モリをテストしようとする場合、前記Ｎビットのアドレ
スを、前記ダイナミックメモリをテストするためのアド
レスとして発生するステップとを具備し、 前記Ｎは前記ダイナミックメモリの行アドレスのビット
数と列アドレスのビット数とを合せたビット数であるこ
とを特徴とするダイナミックメモリテスト回路のアドレ
ス発生方法。 - 【請求項２８】 前記アドレス発生方法は、 前記ステップ(e) の後に、前記行アドレスを発生するか
前記列アドレスを発生するかを判断するステップと、 前記行アドレスを発生しようとする場合、前記ダイナミ
ックメモリをテストするためのアドレスの中で行アドレ
スを選択するステップと、 前記列アドレスを発生しようとする場合、前記ダイナミ
ックメモリをテストするためのアドレスの中で列アドレ
スを選択するステップとを、 さらに具備することを特徴とする請求項２７に記載のダ
イナミックメモリテスト回路のアドレス発生方法。 - 【請求項２９】 使用可能な全てのアドレスの中で上位
アドレスの一部を使用しないダイナミックメモリをテス
トするためのダイナミックメモリテスト回路のアドレス
発生方法において、 (a) アップカウンティングして前記ダイナミックメモリ
が使用するＮビットのアドレスを求めるステップと、 (b) 最大アドレスから前記Ｎビットのアドレスを減算す
るステップと、 (c) アドレスを増加させながら前記ダイナミックメモリ
をテストするか、あるいは減少させながら前記ダイナミ
ックメモリをテストするかを判断するステップと、 (d) 前記アドレスを増加させながら前記ダイナミックメ
モリをテストしようとする場合、前記Ｎビットのアドレ
スを、前記ダイナミックメモリをテストするためのアド
レスとして発生するステップと、 (e) 前記アドレスを減少させながら前記ダイナミックメ
モリをテストしようとする場合、前記減算された結果
を、前記ダイナミックメモリをテストするためのアドレ
スとして発生するステップとを具備し、 前記Ｎは前記ダイナミックメモリの行アドレスのビット
数と列アドレスのビット数とを合せたビット数であるこ
とを特徴とするダイナミックメモリテスト回路のアドレ
ス発生方法。 - 【請求項３０】 前記アドレス発生方法は、 前記ステップ(e) の後に、前記行アドレスを発生するか
前記列アドレスを発生するかを判断するステップと、 前記行アドレスを発生しようとする場合、前記ダイナミ
ックメモリをテストするためのアドレスの中で行アドレ
スを選択するステップと、 前記列アドレスを発生しようとする場合、前記ダイナミ
ックメモリをテストするためのアドレスの中で列アドレ
スを選択するステップとを、 さらに具備することを特徴とする請求項２９に記載のダ
イナミックメモリテスト回路のアドレス発生方法。 - 【請求項３１】 使用可能な全てのアドレスの中で上位
アドレスの一部を使用しないダイナミックメモリをテス
トするためのダイナミックメモリテスト回路のアドレス
発生方法において、 (a) ダウンカウンティングして前記ダイナミックメモリ
が使用するＮビットのアドレスを求めるステップと、 (b) 最小アドレスから前記Ｎビットのアドレスを減算す
るステップと、 (c) アドレスを増加させながら前記ダイナミックメモリ
をテストするか、あるいは減少させながら前記ダイナミ
ックメモリをテストするかを判断するステップと、 (d) 前記アドレスを増加させながら前記ダイナミックメ
モリをテストしようとする場合、前記減算された結果
を、前記ダイナミックメモリをテストするためのアドレ
スとして発生するステップと、 (e) 前記アドレスを減少させながら前記ダイナミックメ
モリをテストしようとする場合、前記Ｎビットのアドレ
スを、前記ダイナミックメモリをテストするためのアド
レスとして発生するステップとを具備し、 前記Ｎは前記ダイナミックメモリの行アドレスのビット
数と列アドレスのビット数とを合せたビット数であるこ
とを特徴とするダイナミックメモリテスト回路のアドレ
ス発生方法。 - 【請求項３２】 前記アドレス発生方法は、 前記ステップ（ｅ）の後に、前記行アドレスを発生する
か前記列アドレスを発生するかを判断するステップと、 前記行アドレスを発生しようとする場合、前記ダイナミ
ックメモリをテストするためのアドレスの中で行アドレ
スを選択するステップと、 前記列アドレスを発生しようとする場合、前記ダイナミ
ックメモリをテストするためのアドレスの中で列アドレ
スを選択するステップとを、 さらに具備することを特徴とする請求項３１に記載のダ
イナミックメモリテスト回路のアドレス発生方法。 - 【請求項３３】 使用可能な全てのアドレスの中で中間
に位置するアドレスの一部を使用しない前記ダイナミッ
クメモリをテストするためのダイナミックメモリテスト
回路のアドレス発生方法において、 (a) アップカウンティングして前記ダイナミックメモリ
が使用するＮビットのアドレスを求めるステップと、 (b) 前記ＮビットのアドレスからMSB の向きを反転する
ステップと、 (c) 前記ダイナミックメモリで用いられる最大アドレス
のLSB の方から前記ＮビットのアドレスのLSB の方を減
算するステップと、 (d) 前記反転された結果と前記減算された結果とを合成
するステップと、 (e) アドレスを増加させながら前記ダイナミックメモリ
をテストするか、あるいは減少させながら前記ダイナミ
ックメモリをテストするかを判断するステップと、 (f) 前記アドレスを増加させながら前記ダイナミックメ
モリをテストしようとする場合、前記Ｎビットのアドレ
スを、前記ダイナミックメモリをテストするためのアド
レスとして発生するステップと、 (g) 前記アドレスを減少させながら前記ダイナミックメ
モリをテストしようとする場合、前記合成された結果
を、前記ダイナミックメモリをテストするためのアドレ
スとして発生するステップとを具備し、 前記Ｎは前記ダイナミックメモリの行アドレスのビット
数と列アドレスのビット数とを合せたビット数であるこ
とを特徴とするダイナミックメモリテスト回路のアドレ
ス発生方法。 - 【請求項３４】 前記アドレス発生方法は、 前記ステップ(g) の後に、前記行アドレスを発生するか
前記列アドレスを発生するかを判断するステップと、 前記行アドレスを発生しようとする場合、前記ダイナミ
ックメモリをテストするためのアドレスの中で行アドレ
スを選択するステップと、 前記列アドレスを発生しようとする場合、前記ダイナミ
ックメモリをテストするためのアドレスの中で列アドレ
スを選択するステップとを、 さらに具備することを特徴とする請求項３３に記載のダ
イナミックメモリテスト回路のアドレス発生方法。 - 【請求項３５】 使用可能な全てのアドレスの中で中間
に位置するアドレスの一部を使用しないダイナミックメ
モリをテストするためのダイナミックメモリテスト回路
のアドレス発生方法において、 (a) ダウンカウンティングして前記ダイナミックメモリ
が使用するＮビットのアドレスを求めるステップと、 (b) 前記ＮビットのアドレスからMSB の方を反転するス
テップと、 (c) 前記ダイナミックメモリで用いられる最小アドレス
のLSB の方から前記ＮビットのアドレスのLSB の方を減
算するステップと、 (d) 前記反転された結果と前記減算された結果とを合成
するステップと、 (e) アドレスを増加させながら前記ダイナミックメモリ
をテストするか、あるいは減少させながら前記ダイナミ
ックメモリをテストするかを判断するステップと、 (f) 前記アドレスを増加させながら前記ダイナミックメ
モリをテストしようとする場合、前記合成された結果
を、前記ダイナミックメモリをテストするためのアドレ
スとして発生するステップと、 (g) 前記アドレスを減少させながら前記ダイナミックメ
モリをテストしようとする場合、前記Ｎビットのアドレ
スを、前記ダイナミックメモリをテストするためのアド
レスとして発生するステップとを具備し、 前記Ｎは前記ダイナミックメモリの行アドレスのビット
数と列アドレスのビット数とを合せたビット数であるこ
とを特徴とするダイナミックメモリテスト回路のアドレ
ス発生方法。 - 【請求項３６】 前記アドレス発生方法は、 前記ステップ(g) の後に、前記行アドレスを発生するか
前記列アドレスを発生するかを判断するステップと、 前記行アドレスを発生しようとする場合、前記ダイナミ
ックメモリをテストするためのアドレスの中で行アドレ
スを選択するステップと、 前記列アドレスを発生しようとする場合、前記ダイナミ
ックメモリをテストするためのアドレスの中で列アドレ
スを選択するステップとを、 さらに具備することを特徴とする請求項３５に記載のダ
イナミックメモリテスト回路のアドレス発生方法。
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