JP2005141794A - アドレス生成回路、半導体集積回路 - Google Patents
アドレス生成回路、半導体集積回路 Download PDFInfo
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Abstract
メモリ・テストにおいて、ロウ及びカラム方向における連続アクセスのためのアドレスを効果的に生成する。
【解決手段】
アドレス変換部302は、カウンタ301からの入力データ304もしくは、入力データのビット並びを変更したデータを選択的に出力する。入力データを変換することなく出力する場合において、各セレクタ501−506は、それぞれ、入力ビット線507−512を選択する。一方、ビット並びを変更したデータを出力する場合において、各セレクタ501−506は、それぞれ、入力ビット線512、511、510、509、508、507を選択する。これによって、制御信号303に応じて、カウンタからの入力データ304を変換することなく、もしくは入力データ304のビット並びについてデータ中心を対称に入れ替えた変換データをアドレス305として出力することができる。
【選択図】 図5
Description
が1の場合、0、1、2、3、4・・・と順次増加する入力データ304に対して、アドレス変換部302は、0、32、16、48、8・・・と変化するアドレス305を出力する。図6に示すように、出力されるアドレス305に従うことによって、カラム方向に連続的にメモリ・アクセスを行うことができる。各カラムのアクセス順序は、アドレス0が属するカラム601が第1に連続アクセスされ、その後、アドレス2が属するカラム603、アドレス1が属するカラム602、そしてアドレス3が属するカラム604と続く。
104 BIST回路部、105 ロジック回路部、106 セレクタ、
107 データ生成部、108 アドレス生成部、109 期待値データ生成部、
110 比較部、111 制御部、301 カウンタ、302 アドレス変換部、
303 制御信号、304 カウント信号、501−506 セレクタ、
507−512 入力ビット線、513−518 出力ビット線、
900 半導体集積回路、901 BIST回路部、902、903 メモリ、
904 アドレス生成部、905 データ生成部、906 期待値データ生成部、
907 比較部、908 制御部
Claims (14)
- メモリへアクセスするためのアクセス・アドレスを生成するアドレス生成回路であって、
カウント・データを出力するカウンタと、
前記カウンタからのカウント・データからアクセス・アドレスを生成するデータ変換部と、を備え、
前記データ変換部は、制御信号に応じて、ロウ方向における連続アクセスのためのロウ・アクセス・アドレスの連続生成と、カラム方向における連続アクセスを行うためのカラム・アクセス・アドレスの連続生成とを、選択的に実行する、
アドレス生成回路。 - 前記データ変換部がカウント・データによって生成するロウ・アクセス・アドレスは、同一のカウント・データによって生成されるカラム・アクセス・アドレスのビット並びを変更したアドレスに相当する、請求項1に記載のアドレス生成回路。
- 前記データ変換部は、ロウ・アクセス・アドレスもしくはカラム・アクセス・アドレスの一方として、入力されたカウンタ・データを出力し、他方のアドレスとして、入力されたカウント・データのビット並びを変更したデータを出力する、請求項1に記載のアドレス生成回路。
- 前記ロウ・アクセス・アドレスは、前記カラム・アクセス・アドレスの上位N(Nは1以上の整数)ビットと下位Nビットとの間において、一対一のビットの入れ替えを行うことによってビット並びを変更したアドレスに相当する、請求項1記載のアドレス生成回路。
- 前記データ変換部は、カウント・データの上位N(Nは1以上の整数)ビットと下位Nビットとの間において、一対一のビットの入れ替えを行うことによってビット並びを変更する、請求項3に記載のアドレス生成回路。
- ビット並びを変更したアドレスによってアクセスされるロウもしくはカラムの数は、前記Nビットによって表される最大数である、請求項4または5に記載のアドレス生成回路。
- 前記カウント・データの全てのビットについて、前記カウント・データの中心に関して対称な位置にある各ビットを入れ替えることによって、ビット並びの変更を行う、請求項3に記載のアドレス生成回路。
- メモリへのアクセスのために、アクセス・アドレスを生成するアドレス生成回路であって、
カウント・データを出力するカウンタと、
前記カウンタからのカウント・データからアクセス・アドレスを生成するデータ変換部と、を備え、
前記データ変換部は、入力されたカウント・データ、もしくは、前記カウント・データのビット並びを変更したデータを、前記アクセス・アドレスとして選択的に出力するために、前記アクセス・アドレスの上位Nビット(Nは1以上の整数)を出力する上位ビット・セレクタ部と、前記アクセス・アドレスの下位Nビットを出力する下位ビット・セレクタ部と、備え、
前記上位ビット・セレクタ部は、前記アクセス・アドレスの上位Nビットとして、入力カウント・データの上位Nビット、もしくは、下位Nビットの各ビットから構成されるNビット・データを、選択的に出力し、
前記下位ビット・セレクタは、前記アクセス・アドレスの下位Nビットとして、入力カウント・データの下位Nビット、もしくは、上位Nビットの各ビットから構成されるNビット・データを、選択的に出力する、
アドレス生成回路。 - 前記上位ビット・セレクタ部は、アクセス・アドレスの上位Nビット・データの各対応ビットを出力するN個の上位ビット・セレクタを備え、
前記下位ビット・セレクタ部は、アクセス・アドレスの下位Nビット・データの各対応ビットを出力するN個の下位ビット・セレクタを備え、
前記上位ビット・セレクタのそれぞれには、入力カウンタ・データの上位Nビットの対応ビットと、前記入力されたカウント・データの下位Nビットのいずれか一つと、が入力され、
前記下位ビット・セレクタのそれぞれには、入力カウンタ・データの下位Nビットの対応ビットと、前記入力されたカウント・データの上位Nビットのいずれか一つと、が入力される、
請求項8に記載のアドレス生成回路。 - カウント・データ及びアクセス・アドレスは2Nビット、もしくは、(2N+1)ビットであり、
前記上位ビット・セレクタのそれぞれには、カウント・データの中心に関して前記対応ビットと対称な位置にある下位ビット・データが入力され、
前記下位ビット・セレクタのそれぞれには、カウント・データの中心に関して前記対応ビット対称な位置にある上位ビット・データが入力される、
請求項9に記載のアドレス生成回路。 - 前記カウント・データによって前記メモリのロウもしくはカラムの一方が連続アクセスされ、前記ビット並びを変更したデータによって他方が連続アクセスされ、前記他方の数は、前記Nビットで表される最大数である、請求項8に記載のアドレス生成回路。
- メモリと、前記メモリをテストするためのテスト回路と、を実装された半導体集積回路であって、
前記テスト回路は、前記メモリへアクセスするためのアクセス・アドレスを生成するアドレス生成回路を備え、
前記アドレス生成回路は、
カウント・データを出力するカウンタと、
前記カウンタからのカウント・データからアクセス・アドレスを生成するデータ変換部と、を備え、
前記データ変換部は、制御信号に応じて、ロウ方向における連続アクセスのためのロウ・アクセス・アドレスの連続生成と、カラム方向における連続アクセスを行うためのカラム・アクセス・アドレスの連続生成とを、選択的に実行する、
半導体集積回路。 - メモリと、前記メモリをテストするためのテスト回路と、を実装された半導体集積回路であって、
前記テスト回路は、ロウ方向及びカラム方向におけるメモリへの連続アクセスのために、アクセス・アドレスを生成するアドレス生成回路を備え、
前記アドレス生成回路は、
カウント・データを出力するカウンタと、
前記カウンタからのカウント・データからアクセス・アドレスを生成するデータ変換部と、を備え、
前記データ変換部は、入力されたカウント・データ、もしくは、前記カウント・データのビット並びを変更したデータを、前記アクセス・アドレスとして選択的に出力するために、前記アクセス・アドレスの上位Nビット(Nは1以上の整数)を出力する上位ビット・セレクタ部と、前記アクセス・アドレスの下位Nビットを出力する下位ビット・セレクタ部と、備え、
前記上位ビット・セレクタ部は、前記アクセス・アドレスの上位Nビットとして、入力カウント・データの上位Nビット、もしくは、下位Nビットの各ビットから構成されるNビット・データを、選択的に出力し、
前記下位ビット・セレクタは、前記アクセス・アドレスの下位Nビットとして、入力カウント・データの下位Nビット、もしくは、上位Nビットの各ビットから構成されるNビット・データを、選択的に出力する、
半導体集積回路。 - 前記半導体集積回路は複数のメモリを備え、
前記アドレス生成回路は、前記複数のメモリへのアクセスのためのアクセス・アドレスを生成する、請求項12もしくは13に記載の半導体集積回路。
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JP2011060386A (ja) * | 2009-09-11 | 2011-03-24 | Nec Personal Products Co Ltd | 不揮発性メモリの試験方法及びメモリ試験装置 |
JP2015056191A (ja) * | 2013-09-11 | 2015-03-23 | 株式会社東芝 | Bist回路 |
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