JP2007272981A - 半導体記憶装置 - Google Patents

Abstract

【課題】半導体記憶装置内に記憶されているデータの誤り訂正をさらに高速化することができる半導体記憶装置を提供する。
【解決手段】入力データに対して誤り訂正処理してライトデータを得る際に、メモリコア部３００内で、リードしたデータを保持する出力データラッチ１０８の出力結果と入力されたアレイ入力データＤＩの結果を基に、ＥＸＯＲ素子１１０により論理演算し、その演算結果をセレクタ１１１により選択してライトデータとすることにより、読み出しした直後の動作で演算後のデータを半導体記憶装置３内で生成することが可能となり、外部の論理回路にデータを渡す必要が無いため、次のクロックで演算結果をメモリセルブロック１００に書き込むことが可能になる。
【選択図】図３

Description

本発明は、半導体基板上に形成される半導体装置に搭載され、演算処理等により得られたデータを記憶格納するための半導体記憶装置に関するものである。

以下、半導体装置において、演算処理等により得られたデータを記憶格納するための従来の半導体記憶装置について、図面を用いて説明する。
図１２は従来の半導体記憶装置が搭載された半導体装置の構成を示すブロック図である。図１２において、１は半導体装置、２は機能ブロック、３はデータのメモリ機能を有する半導体記憶装置（メモリ）、４はアナログ−デジタル（Ａ／Ｄ）変換器、５は論理回路、６はパッドである。

半導体装置１には、機能ブロック２と半導体記憶装置３が配置される。機能ブロック２は論理回路５とアナログ−デジタル変換器４で構成され、論理回路５はアナログ−デジタル変換器４および半導体記憶装置３と電気的に接続される。パッド６はアナログ−デジタル変換器４と接続される。

以上のように構成された従来の半導体記憶装置について、データの訂正処理のシーケンスを、図面を用いて以下に説明する。
図１３は従来の半導体記憶装置におけるデータ反転動作時の動作を示すシーケンス図である。図１４は従来の半導体記憶装置に入力される信号の波形図である。

論理回路５により半導体記憶装置３内部のデータの訂正ビットが認識された場合、まずリードコマンドを半導体記憶装置３に転送し、リードデータを取得する。その後、得られたデータと反転ビットの情報から、訂正後の正しいデータをライトデータとして準備する。次に正しいデータを元にライトコマンドを実行しデータを書き込む。従来の動作では、半導体記憶装置３から見た場合、リード動作→待ち時間→ライト動作といったシーケンスとなる。

以上のような従来の半導体記憶装置を、光ディスク等の記憶媒体からデータを読み出し格納すること等に用いる場合、ノイズ等の影響により本来とは異なるデータが格納される場合がある。それによる誤動作を回避するためにＥＣＣなどの誤り訂正のためのパリティービットなどを用意することで、どのビットが反転しているかを知ることができる。

このように、従来の半導体記憶装置においては、ＤＲＡＭの内部のデータが本来必要なデータに対して誤りがある場合、読み出し動作にては、それを読み出した後に、論理回路５で、誤りのあるビットを反転させた正しいデータを用意し、書き込み動作にて再度半導体記憶装置３内に書き戻すというように、多くの処理時間が必要であった。

そのため、上記のような半導体記憶装置３内部に記憶されているデータの誤り訂正処理の高速化を妨げているという問題点を有していた。
本発明は、上記従来の問題点を解決するもので、半導体記憶装置内に記憶されているデータの誤り訂正処理をさらに高速化することができる半導体記憶装置を提供する。

上記の課題を解決するために、本発明の請求項１に記載の半導体記憶装置は、入出力されるデータの誤り訂正を行う半導体装置に搭載され、前記入出力されるデータを記憶格納する半導体記憶装置において、前記入出力されるデータを記憶する複数のメモリセルアレイと、前記メモリセルアレイのデータを読み出す読み出し回路と、前記読み出し回路からの読み出しデータを保持する読み出しデータラッチと、前記半導体装置に入力される入力データを保持する入力データラッチと、前記入力データラッチの入力データと前記読み出しデータラッチの読み出しデータとを演算処理する演算器と、前記データの誤り訂正の有無に応じて前記演算器の演算処理により得られたデータと前記入力データラッチからの入力データを選択するセレクタと、前記セレクタのデータを前記メモリセルアレイに書き込むライトバッファとを有し、前記データの誤り訂正が必要となった場合に、前記演算器からのデータにより前記データの誤り訂正を行うことを特徴とする。

これにより、半導体記憶装置内部で読み出したデータに対して誤り訂正のための演算処理を高速に実行することが可能となり、誤り訂正などのデータ処理を高速に行うことが可能となる。

また、本発明の請求項２に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置であって、リード制御端子とライト制御端子とデータ出力端子とを有し、前記リード制御端子が第１の電位で前記ライト制御端子が第２の電位の場合は、前記メモリセルアレイのデータを前記データ出力端子に出力し、前記リード制御端子が第２の電位で前記ライト制御端子が第１の電位の場合は、前記メモリセルアレイに前記入力データを書き込み、前記リード制御端子および前記ライト制御端子が第２の電位の場合は、前記メモリセルアレイのデータと前記入力データとを演算した結果を、前記メモリセルアレイに書き込むことを特徴とする。

これにより、誤り訂正のための演算処理の高速化を、接続端子を増加させることなく実現することが可能となる。
また、本発明の請求項３に記載の半導体記憶装置は、請求項２に記載の半導体記憶装置であって、外部クロックに同期して動作し、前記リード制御端子および前記ライト制御端子が第２の電位の場合は、前記外部クロックの第１のクロックの期間で前記メモリセルアレイに記憶されているデータを読み出し、前記第１のクロックの次の第２のクロックの期間で、前記メモリセルアレイに記憶されているデータと前記入力データとの前記演算器による演算結果を、前記メモリセルアレイに書き込むことを特徴とする。

これにより、クロック同期で、タイミング制約を容易にしながら、クロックタイミングを無駄にすることなく、データ誤り訂正のための演算処理を実行することができる。
また、本発明の請求項４に記載の半導体記憶装置は、請求項１または請求項２または請求項３に記載の半導体記憶装置であって、前記演算器は、排他的論理和を演算する構成としたことを特徴とする。

これにより、ＥＣＣ回路などによって、誤り判定されるビットの反転処理を実現することができる。
また、本発明の請求項５に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置であって、リード制御端子とライト制御端子と反転ライト制御端子とデータ出力端子とを有し、前記リード制御端子が第１の電位で前記ライト制御端子および前記反転ライト制御端子が第２の電位の場合は、前記メモリセルアレイのデータを前記データ出力端子に出力し、前記リード制御端子および前記反転ライト制御端子が第２の電位で前記ライト制御端子が第１の電位の場合は、前記メモリセルアレイに前記入力データを書き込み、前記リード制御端子および前記ライト制御端子が第２の電位で前記反転ライト制御端子が第１の電位の場合は、前記メモリセルアレイのデータと前記入力データとを演算した結果を、前記メモリセルアレイに書き込むことを特徴とする。

これにより、半導体記憶装置内部のデータラッチに保持されているデータに対する高速演算が可能となり、誤り訂正などのデータ処理をさらに高速化することが可能となる。

以上のように本発明によれば、データを読み出して誤り訂正処理を実行する際に、読み出し動作の直後に、半導体記憶装置内で、読み出したデータを連続して次のサイクルに誤り訂正のための演算を実行して正しいデータを生成することが可能となり、外部の論理回路にデータを渡す必要が無いため、次のクロックで演算結果を半導体記憶装置内部に書き込むことができる。

そのため、半導体記憶装置内部で読み出したデータを高速に演算して反転することができ、半導体記憶装置内部に記憶するデータを少ない期間で所望のデータに記憶しなおすことができ、誤り訂正などのデータ処理をさらに高速化することができる。

以下、本発明の実施の形態を示す半導体記憶装置について、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１の半導体記憶装置を説明する。

図１は本実施の形態１の半導体記憶装置が搭載された半導体装置の構成を示すブロック図である。図１において、１は半導体装置、２は機能ブロック、３は本発明に係る半導体記憶装置（メモリ）、４はアナログ−デジタル（Ａ／Ｄ）変換器、５は論理回路、６はパッドである。

半導体装置１には、機能ブロック２と半導体記憶装置３が配置される。機能ブロック２は論理回路５とアナログ−デジタル変換器４で構成され、論理回路５はアナログ−デジタル変換器４および半導体記憶装置３と電気的に接続される。パッド６はアナログ−デジタル変換器４と接続される。

図２は半導体記憶装置３の回路ブロック図を示している。図２において、２０１はタイミング発生部、２０２はロウプリデコーダ部、２０３はカラムデコーダ部、２０４、２０５、２０６は出力反転ラッチ回路、２０７、２０８はラッチ回路、３００はメモリコア部である。ＮＲＡＳはロウアドレスストローブ信号、ＮＷＥはライト動作制御信号、ＮＲＥはリード動作制御信号である。ｉＲＡＳは内部ロウアドレスストローブ信号、ｉＷＥは内部ライト動作制御信号、ｉＲＥは内部リード動作制御信号である。ＤＲＡＭＩ／Ｆ信号は制御信号群である。

ＤＲＡＭＩ／Ｆ信号は、ロウアドレスストローブ信号ＮＲＡＳと、ライト動作制御信号ＮＷＥと、リード動作制御信号ＮＲＥと、搭載されるメモリ容量を制御するのに必要な本数Ｒの複数の端子で構成されるロウアドレスと、搭載されるメモリ容量を制御するのに必要な本数Ｃの複数の端子で構成されるカラムアドレスと、Ｎ本の端子で構成される入力データと、Ｎ本の端子で構成される出力データによって構成される。

出力反転ラッチ回路２０４、２０５、２０６は、ロウアドレスストローブ信号ＮＲＡＳ、ライト動作制御信号ＮＷＥ、リード動作制御信号ＮＲＥがそれぞれ入力され、内部ロウアドレスストローブ信号ｉＲＡＳ、内部ライト動作制御信号ｉＷＥ、内部リード動作制御信号ｉＲＥを出力し、クロック信号ＣＬＫで制御される。

ラッチ回路２０７、２０８は、それぞれＲ個、Ｃ個配置され、入力にはロウアドレス、カラムアドレスがそれぞれ入力され、出力端子がロウプリデコーダ部２０２、カラムデコーダ部２０３に接続され、クロック信号ＣＬＫで制御される。

タイミング発生部２０１は、クロック信号ＣＬＫ、内部ロウアドレスストローブ信号ｉＲＡＳ、内部ライト動作制御信号ｉＷＥ、内部リード動作制御信号ｉＲＥが入力され、ワード線イネーブル信号、センスアンプイネーブル信号、転送ゲートイネーブル信号、反転ライトイネーブル信号が出力される。

ロウプリデコーダ部２０２は、ラッチ回路２０７の出力が入力され、Ｒ本のロウアドレスに応じて、ロウアドレスプリデコード信号を出力する。カラムデコーダ部２０３は、ラッチ回路２０８の出力と、Ｎ本の入力データ、メモリコア部２００からＸ本のアレイ出力データＤＯが入力され、Ｎ本の出力データをＤＲＡＭＩ／Ｆに出力し、Ｘ本のアレイ入力データＤＩ、Ｍ本のライトバッファ選択信号ＮＷＳＥＬを出力する。

上記において、本数ＸとＭとＮには、Ｘ＝Ｍ＊Ｎの関係があり、入力されるカラムアドレスに応じて、Ｎビットの入出力データを、選択的にＸビットのアレイ入力データＤＩとＸビットのアレイ出力データにセレクトする機能を有する。またカラムアドレスに応じて選択的に、ライトバッファ選択信号ＮＷＳＥＬのＭ本のうち１本を活性化する機能を有する。

図３はメモリコア部３００の回路図を示している。図３において、１００はメモリセルブロック、１０１はセンスアンプ列、１０２はロウデコーダ、１０３はメモリセル、１０４はセンスアンプ、１０５はライトバッファ、１０６はビット線対、１０７はリードアンプ、１０８は読み出しデータラッチとしての出力データラッチ、１０９は入力データラッチ、１１０は排他的論理和を演算する排他的論理和素子であるＥＸＯＲ素子、１１１はセレクタ、１１２はインバータ、１１３はトランスファーゲート、１１４はＮＯＲ素子、１１５はデータ線対、１１６はビット線プリチャージ回路、１１７はデータ線プリチャージ回路を示す。ＷＬｎはワード線、ＳＥＮはＮＣＨセンスアンプ起動信号、ＳＥＰはＰＣＨセンスアンプ起動信号、ＴＧはトランスファーゲート制御信号、ＮＷＳＥＬはライトバッファ選択信号、ＷＥはライトバッファ活性化信号、ＤＯはアレイ出力データ、ＤＩはアレイ入力データ、ＰＲはプリチャージ信号、ＧＰＲはデータ線プリチャージ信号、ＣＬＫはクロック信号である。

メモリセルブロック１００の構成は、一般的なＤＲＡＭのメモリセルアレイの構成である。メモリセルブロック１００および複数のセンスアンプ列１０１は、必要に応じて複数配置される。メモリセルブロック１００には複数のメモリセル１０３が配置される。メモリセル１０３は、ビット線対１０６とワード線ＷＬｎ（ｎ＝０、１、２、・・・）との各交点に配置され、それらのメモリセル１０３によりメモリセルアレイを形成している。１つのビット線対１０６には１つのセンスアンプ１０４が配置され、センスアンプ１０４には、その動作を制御するためにＮＣＨセンスアンプ起動信号ＳＥＮとＰＣＨセンスアンプ起動信号ＳＥＰが配置される。

メモリセルブロック１００および複数のセンスアンプ列１０１は、ロウデコーダ１０２によって制御される。ロウデコーダ１０２は一般的な構成であり、ロウデコーダ１０２には転送ゲートイネーブル信号、センスアンプイネーブル信号、ロウアドレスプリデコード信号、ワード線イネーブル信号が接続される。ロウデコーダ１０２は、メモリセルブロック１００を制御するため、ワード線ＷＬｎ（ｎ＝０、１、２、・・・、ｋ＝１、２、３、・・・）を出力する。またロウデコーダ１０２は、センスアンプ列１０１に対し、トランスファーゲート制御信号ＴＧ、ＮＣＨセンスアンプ起動信号ＳＥＮ、ＰＣＨセンスアンプ起動信号ＳＥＰを出力する。ビット線プリチャージ回路１１６は、ビット線対１０６に接続され、ビット線プリチャージ信号ＰＲによって制御される。

複数のセンスアンプ１０４は、センスアンプ列１０１ごとに、１つずつデータ線対１１５にトランスファーゲート１１３を介して接続される。トランスファーゲート１１３は、ＮＣＨトランジスタで構成されており、トランスファーゲート制御信号ＴＧがゲートに接続される。データ線対１１５は、リードアンプ１０７に入力され、ライトバッファ１０５の出力が接続される。リードアンプ１０７の出力は出力データラッチ１０８に接続され、出力データラッチ１０８の出力はアレイ出力データＤＯの１つに接続される。

ライトバッファ１０５は、データ線対１１５に相補的に２個接続され、入力は１つがセレクタ１１１の出力が入力され、もう一つはセレクタ１１２のデータを反転させるためインバータ１１２を介したデータが入力される。１対のライトバッファ１０５はライトバッファ活性化信号ＷＥの一つによって制御される。データ線対１１５はＸ本用意され、ライトバッファ活性化信号ＷＥはＭ本用意される。

ライトバッファ活性化信号ＷＥは、Ｍ本用意され、Ｍ個のＮＯＲ素子１１４の出力であり、ＮＯＲ素子１１４には、選択信号であるＭ本のライトバッファ選択信号ＮＷＳＥＬと、その選択時のタイミング信号であるライトタイミング信号が入力される。セレクタ１１１の２入力には、入力データラッチ１０９の出力と、ＥＸＯＲ素子１１０の出力が入力される。セレクタ１１１の選択信号は反転ライトイネーブル信号が入力される。またＥＸＯＲ素子１１０の入力には、入力データラッチ１０９の出力と出力データラッチ１０８の出力が入力される。入力データラッチ１０９の入力にはアレイ入力データＤＩが入力され、入力データラッチ１０９のクロック入力にはクロック信号ＣＬＫが入力される。

またデータ線対１１５は、データ線プリチャージ回路１１７に接続され、データ線プリチャージ回路１１７は、データ線プリチャージ信号ＧＰＲで制御される。
図４はタイミング発生部２０１の回路図を示している。図４において、３０１、３０２、３０３、３０４、３０５、３０６、３０７はＮＡＮＤ素子、３０８、３０９、３１０はＤフリップフロップ、３１１、３１２はリセット付きＤフリップフロップ、３１３、３１４は出力反転セレクタ、３１５、３１６、３１７、３１８、３１９、３２０はインバータ、３２１、３２２、３２３、３２４、３２５は遅延素子、３２６、３２７はワンショットパルス発生回路、３２８、３２９はＮＯＲ回路である。

ＮＡＮＤ素子３０１には、内部ロウアドレスストローブ信号ｉＲＡＳ、内部リード動作制御信号ｉＲＥが入力され、出力は出力反転セレクタ３１３へ出力される。ＮＡＮＤ素子３０２には、内部ロウアドレスストローブ信号ｉＲＡＳ、内部ライト動作制御信号ｉＷＥが入力され、出力は出力反転セレクタ３１４へ出力される。ＮＡＮＤ素子３０３には、内部リード動作制御信号ｉＲＥ、内部ライト動作制御信号ｉＷＥが入力され、出力はインバータ３１５およびＤフリップフロップ３０８のＤ入力へ出力される。

インバータ３１５の出力は、出力反転セレクタ３１３および出力反転セレクタ３１４の制御端子に入力される。出力反転セレクタ３１３には、さらにＮＡＮＤ素子３０４の出力が入力され、インバータ３１５の出力がＬレベルの場合には、出力にＮＡＮＤ素子３０１の出力の反転信号を出力し、Ｈレベルの場合には、出力にＮＡＮＤ素子３０４の出力の反転信号をそれぞれ出力する。同様に、出力反転セレクタ３１４には、ＮＡＮＤ素子３０５の出力が入力され、インバータ３１５の出力がＬレベルの場合には、出力にＮＡＮＤ素子３０２の出力の反転信号を出力し、Ｈレベルの場合には、出力にＮＡＮＤ素子３０５の出力の反転信号をそれぞれ出力する。

Ｄフリップフロップ３０８のクロック入力はクロック信号ＣＬＫに接続され、出力はＮＡＮＤ素子３０４の入力端子に接続される。ＮＡＮＤ素子３０４の入力には、さらに内部ロウアドレスストローブ信号ｉＲＡＳが接続される。ＮＡＮＤ素子３０５の入力には、ＮＡＮＤ素子３０４の出力および内部ロウアドレスストローブ信号ｉＲＡＳが接続される。

Ｄフリップフロップ３０９のＤ入力には内部ロウアドレスストローブ信号ｉＲＡＳが接続され、クロック入力にはクロック信号ＣＬＫが接続され、出力はワード線イネーブル信号である。リセット付きＤフリップフロップ３１１のＤ入力には出力反転セレクタ３１３の出力が、クロック入力にはクロック信号ＣＬＫが、リセット（Ｒ）入力にはワンショットパルス発生回路３２６の出力が入力され、出力Ｑは遅延素子３２２に入力される。リセット付きＤフリップフロップ３１２のＤ入力には出力反転セレクタ３１４の出力が、クロック入力にはクロック信号ＣＬＫが、リセット（Ｒ）入力にはワンショットパルス発生回路３２７の出力が入力され、出力Ｑは遅延素子３２４に入力される。Ｄフリップフロップ３１０のＤ入力にはインバータ３１５の出力が、クロック入力にはクロック信号ＣＬＫが接続され、出力は反転ライトイネーブル信号である。

インバータ３１６の入力にはＤフリップフロップ３０９の出力であるワード線イネーブル信号が入力され、出力には遅延素子３２１とＮＯＲ回路３２８に入力される。遅延素子３２１の出力はＮＯＲ回路３２８に入力され、ＮＯＲ回路３２８の出力はセンスアンプイネーブル信号である。遅延素子３２２の出力はインバータ３１７と遅延素子３２３の入力に接続され、インバータ３１７と遅延素子３２３の出力は、共にＮＡＮＤ素子３０６に接続される。

ＮＡＮＤ素子３０６の出力は、ワンショットパルス発生回路３２６とＮＯＲ素子３２９に入力される。ＮＯＲ素子３２９の出力はインバータ３１９に入力され、インバータ３１９の出力は転送ゲートイネーブル信号である。遅延素子３２４の出力はインバータ３１８と遅延素子３２５の入力に接続され、インバータ３１８と遅延素子３２５の出力は、共にＮＡＮＤ素子３０７に接続される。ＮＡＮＤ素子３０７の出力はインバータ３２０とワンショットパルス発生回路３２７に入力される。インバータ３２０の出力はライトタイミング信号であり、ＮＯＲ素子３２９にも入力される。

次にタイミング図を参照しながら動作を説明する。
図５は動作シーケンスの模式図を示している。図１に示すように、半導体装置１には、半導体記憶装置３に記憶される各種信号や、有線・無線等通信信号を、アナログ信号としてパッド６を介して入力される。入力されたアナログ信号は、アナログ−デジタル変換器４を通して、論理回路５を介して半導体記憶装置３に格納される。ここでアナログ信号は誤り訂正が必要なデータである。

格納されたデータに誤りがある場合には、誤りのあるアドレスとビットの情報が論理回路５で生成される。生成された情報を基に、論理回路５は半導体記憶装置３に対し、反転コマンドを出力する。半導体記憶装置３は反転コマンドをうけて、記憶されているデータを読み出し、入力された反転情報に基づいて、記憶しているデータを反転して、誤り訂正データを生成してライトする。

図６は半導体記憶装置に入力される波形のタイミング図を示している。
なお、本実施の形態１の構成例は、基本的に、クロック同期式のＤＲＡＭであり、クロック信号ＣＬＫに同期して動作を行う。

リード動作は、図６に示すタイミング図に従って、次のシーケンスで行う。クロックの立ち上がりエッジに同期してロウアドレスストローブ信号ＮＲＡＳをＬレベルとし、ロウアドレスを入力する。次に連続する次のクロック信号ＣＬＫの立ち上がりエッジにおいて、リード動作制御信号ＮＲＥをＬレベルにし、カラムアドレスを入力する。所定のアクセス時間の後に入力したアドレスに対応する格納データが出力データとして出力される。次のクロック信号ＣＬＫの立ち上がりエッジに同期してロウアドレスストローブ信号をＨレベルとすることでプリチャージ状態となり次の動作が可能となる。

ライト動作は、図６に示すタイミング図に従って、次のシーケンスで行う。クロックの立ち上がりエッジに同期してロウアドレスストローブ信号ＮＲＡＳをＬレベルとし、ロウアドレスを入力する。次に連続する次の立ち上がりエッジにおいて、ライト動作制御信号ＮＷＥをＬレベルにし、カラムアドレス、入力データを入力する。これによりメモリアレイのアドレスに指定した所定の場所にデータが格納される。次のクロック信号ＣＬＫの立ち上がりエッジに同期してロウアドレスストローブ信号をＨレベルとすることでプリチャージ状態となり次の動作が可能となる。

データ反転動作は、図６に示すタイミング図に従って、次のシーケンスで行う。クロックの立ち上がりエッジに同期してロウアドレスストローブ信号ＮＲＡＳをＬレベルとし、ロウアドレスを入力する。次に連続する次のクロック信号ＣＬＫの立ち上がりエッジにおいて、リード動作制御信号ＮＲＥ、ライト動作制御信号ＮＷＥをＬレベルにし、カラムアドレスを入力する。連続する次のクロック信号ＣＬＫの立ち上がりエッジにおいて、リード動作制御信号ＮＲＥ、ライト動作制御信号ＮＷＥをＬレベルにし、カラムアドレス、反転ビット信号を入力する。

これにより、アドレスで指定した番地のデータに対して、その反転ビット信号がＨレベルのビットに対応するビットが反転される。次のクロック信号の立ち上がりエッジに同期してロウアドレスストローブ信号をＨレベルとすることでプリチャージ状態となり、次の動作が可能となる。

図７は各動作モードにおけるメモリコア部３００に入力される制御信号のタイミング図を示している。
出力反転ラッチ回路２０４、２０５、２０６は、クロック信号ＣＬＫがハイレベルの間は、クロック信号ＣＬＫの立ち上がり時の入力データを保持し、クロック信号ＣＬＫがローレベルの場合には、入力データの反転データをそのまま出力する機能を有するいわゆるレベルラッチである。

ロウアドレスストローブ信号ＮＲＡＳがＬレベルになると、内部ロウアドレスストローブ信号ｉＲＡＳがハイレベルとなり、クロック信号ＣＬＫの立ち上がりに同期して、ワード線イネーブル信号がハイレベルとなる。その後、遅延素子３２１で決まる時間の後に、センスアンプイネーブル信号がハイレベルとなる。

ライト動作制御信号ＮＷＥがＬレベルになると、内部ライト動作制御信号ｉＷＥがＨレベルとなり、次のクロック信号ＣＬＫの立ち上がりエッジから遅延素子３２４で決まる時間の後に、ライトタイミング信号がＨレベルとなる。Ｈレベルになるとワンショットパルス発生回路３２７より、リセットパルスがリセット付きＤフリップフロップ３１２に出力され、リセットされる。ライトタイミング信号は、遅延素子３２５で決まる時間の後にＬレベルとなる。

転送ゲートイネーブル信号は、ライトタイミング信号と同様のタイミングとなる。リード動作制御信号ＮＲＥがＬレベルになると、内部リード動作制御信号ｉＲＥがＨレベルとなり、次のクロック信号ＣＬＫの立ち上がりエッジから遅延素子３２２で決まる時間の後に、転送ゲートイネーブル信号がＨレベルとなる。Ｈレベルになるとワンショットパルス発生回路３２６により、リセットパルスがリセット付きＤフリップフロップ３１１に出力され、リセットされる。転送ゲートイネーブル信号は、遅延素子３２３で決まる時間の後にＬレベルとなる。

リード動作制御信号ＮＲＥとライト動作制御信号ＮＷＥ信号が同時にＬレベルとなった場合は、反転動作となる。内部リード動作制御信号ｉＲＥと内部ライト動作制御信号ｉＷＥがＨレベルとなり、Ｄフリップフロップ３０８の出力はクロック信号ＣＬＫの立ち上がりエッジでＬレベルとなる。クロック信号ＣＬＫの立ち上がりの時点では、セレクタ３１３、３１４の出力はそれぞれＨレベル、Ｌレベルであるため、転送ゲートイネーブル信号はリード動作と同様の動作をする。次のクロック信号ＣＬＫの立ち上がりのタイミングでは、セレクタ３１３、３１４の出力はそれぞれＬレベル、Ｈレベルであるため、転送ゲートイネーブル信号は、ライトタイミング信号はライト動作と同様の動作となる。

図８はメモリコア部３００のリード動作のタイミング図を示している。
ロウアドレスがラッチ２０７でラッチされると、ロウプリデコーダ部２０２よりロウアドレスプリデコード信号が生成される。生成されたロウアドレスプリデコード信号はロウデコーダ１０２に入力される。ワード線イネーブル信号がＨレベルとなるとロウアドレスプリデコード信号できまるワード線ＷＬがＨレベルとなる。また同時に、ビット線プリチャージ信号ＰＲがＬレベルとなり、ビット線プリチャージ回路１１６がオフする。ワード線ＷＬがＨレベルとなると接続されたメモリセル１０３からデータがビット線対１０６にデータが読み出される。その後、センスアンプイネーブル信号がＨレベルとなると、ＮＣＨセンスアンプ起動信号ＳＥＮがＨレベルに、ＰＣＨセンスアンプ起動信号ＳＥＰはＬレベルにされる。それによりセンスアンプ１０４が、ビット線対１０６をＨおよびＬレベルに増幅する。

転送ゲートイネーブル信号がＨレベルとなると、トランスファーゲート制御信号ＴＧがＨレベル、データ線プリチャージ信号ＧＰＲがＬレベルとなり、ビット線対１０６とデータ線対１１５が接続される。それによりビット線対１０６のデータがデータ線対１１５に読み出される。データ線対１１５の電位の開きをリードアンプ１０７が増幅し、出力データラッチ１０８に出力し、データがラッチされる。ラッチされたデータはアレイ出力データＤＯとして出力され、カラムデコーダ部２０３でカラムアドレスによってきまるＮビットのデータに選択され、出力データとして出力される。

その後、ワード線イネーブル信号がＬレベルとなるとワード線ＷＬがＬレベルとなり、メモリセル１０３が遮断され、ビット線プリチャージ回路１１６が活性化し、動作の開始に備える。

図９はメモリコア部３００のライト動作のタイミング図を示している。なお、センスアンプ１０４がビット線対１０６にデータを増幅するまではリード動作と同じである。
Ｎビットの入力データは、カラムデコーダ部２０３を介して、Ｘビットのアレイ入力データＤＩのうち選択的に接続される。またカラムデコーダ部２０３は、カラムアドレスに応じてライトバッファ選択信号ＮＷＳＥＬをＬレベルにする。

転送ゲートイネーブル信号がＨレベルとなると、トランスファーゲート制御信号ＴＧがＨレベル、データ線プリチャージ信号ＧＰＲがＬレベルとなり、ビット線対１０６とデータ線対１１５が接続される。またライトタイミング信号がＨレベルとなると、ライトバッファ１０５はＮＯＲ素子１１４により選択的に活性化される。

活性化されたライトバッファ１０５に接続される。反転ライトイネーブル信号がＬレベルであるため、セレクタ１１１はアレイ入力データＤＩに基づくデータを出力する。よってデータ線対１１５にはアレイ入力データＤＩに基づいたデータが転送され、ビット線対１０６にデータが書き込まれる。

その後、ワード線イネーブル信号がＬレベルとなると、ワード線ＷＬがＬレベルとなり、メモリセル１０３が遮断され、ビット線プリチャージ回路１１６が活性化し、動作の開始に備える。

図１０はメモリコア部３００の反転動作のタイミング図を示している。なお、センスアンプ１０４がビット線対１０６にデータを増幅するまではリード動作と同じである。また、転送ゲートイネーブル信号がＨレベルとなってから出力データラッチ１０８にデータがラッチされるまでの動作もリード動作と同じである。

反転ライトイネーブル信号がＨレベルであるため、セレクタ１１１はＥＸＯＲ素子１１０の出力データを選択して出力する。セレクタ１１１の出力は、読み出したデータがラッチされている出力データラッチ１０８のデータと、アレイ入力データＤＩとを演算した結果が出力されている。

次のクロックの立ち上がりから転送ゲートイネーブル信号がＨレベルとなると、トランスファーゲート制御信号ＴＧがＨレベル、データ線プリチャージ信号ＧＰＲがＬレベルとなり、ビット線対１０６とデータ線対１１５が接続される。またライトタイミング信号がＨレベルとなると、ライトバッファ１０５はＮＯＲ素子１１４により選択的に活性化される。

活性化されたライトバッファ１０５に接続される。反転ライトイネーブル信号がＬレベルであるため、セレクタ１１１はＥＸＯＲ素子１１０の出力データ基づくデータを出力する。よってデータ線対１１５にはＥＸＯＲ素子１１０の出力データに基づいたデータが転送され、ビット線対１０６にデータが書き込まれる。

その後、ワード線イネーブル信号がＬレベルとなると、ワード線ＷＬがＬレベルとなり、メモリセル１０３が遮断され、ビット線プリチャージ回路１１６が活性化し、動作の開始に備える。

以上の動作によれば、本実施の形態の半導体記憶装置３の内部で、入力されるデータに基づいた演算結果を書き込みデータとして準備することで、連続したクロック動作で記憶するデータを演算した結果と書き換えることが可能となる。半導体記憶装置３の外部で書き込むデータを用意した場合に比べ、少なくとも１クロック分の動作を短縮することが可能となる。

また、リードコマンドとライトコマンドを同時に立ち下げることにより、反転ライト動作という新しいコマンドを認識することで、制御端子の増加を抑えることが可能となる。
（実施の形態２）
本発明の実施の形態２の半導体記憶装置を説明する。

図１１は本実施の形態２の半導体記憶装置の構成を示すブロック図である。図１１において、１１０１は出力データ反転ラッチ回路、ＮＥＸＯＲは反転制御信号である。反転制御信号ＮＥＸＯＲは出力データ反転ラッチ回路１１０１の入力側に入力され、出力データは反転ライトイネーブル信号である。

この構成によれば、実施の形態１の場合に比べ、制御端子が１つ増加するが、直接反転ライトイネーブル信号を外部より入力できる構成とすることで、出力データラッチ１０８に所望のデータが用意されていることが明確な場合は、読み出しサイクルを必要とせず、反転データのライトをすることが可能となる。よって制御のためのコマンドを少なくすることが可能となり、転送レートを向上することが可能となる。

本発明の半導体記憶装置は、半導体記憶装置内に記憶されているデータの誤り訂正処理をさらに高速化することができるもので、誤りを含んだデータを格納する必要があるシステムにおいて、高速にデータ訂正を行う半導体装置等に有用である。

本発明の実施の形態１の半導体記憶装置が搭載された半導体装置の構成を示すブロック図 同実施の形態１の半導体記憶装置の構成を示す回路ブロック図 同実施の形態１の半導体記憶装置におけるメモリコア部の構成を示す回路図 同実施の形態１の半導体記憶装置におけるタイミング発生部の構成を示す回路図 同実施の形態１の半導体記憶装置における反転動作を示すシーケンス図 同実施の形態１の半導体記憶装置に入力される波形のタイミング図 同実施の形態１の半導体記憶装置の各動作モードにおけるメモリコア部に入力される制御信号のタイミング図 同実施の形態１の半導体記憶装置におけるメモリコア部のリード動作のタイミング図 同実施の形態１の半導体記憶装置におけるメモリコア部のライト動作のタイミング図 同実施の形態１の半導体記憶装置におけるメモリコア部の反転動作のタイミング図 本発明の実施の形態２の半導体記憶装置の構成を示すブロック図 従来の半導体記憶装置が搭載された半導体装置の構成を示すブロック図 従来の半導体記憶装置におけるデータ反転時の動作を示すシーケンス図 従来の半導体記憶装置に入力される波形のタイミング図

符号の説明

１ 半導体装置
２ 機能ブロック
３ 半導体記憶装置（メモリ）
４ アナログ−デジタル（Ａ／Ｄ）変換器
５ 論理回路
６ パッド
２０１ タイミング発生部
２０２ ロウプリデコーダ部
２０３ カラムデコーダ部
２０４、２０５、２０６ 出力反転ラッチ回路
２０７、２０８ ラッチ回路
３００ メモリコア部
ＮＲＡＳ ロウアドレスストローブ信号
ＮＷＥ ライト動作制御信号
ＮＲＥ リード動作制御信号
ｉＲＡＳ 内部ロウアドレスストローブ信号
ｉＷＥ 内部ライト動作制御信号
ｉＲＥ 内部リード動作制御信号
ＤＲＡＭＩ／Ｆ 制御信号群
１００ メモリセルブロック
１０１ センスアンプ列
１０２ ロウデコーダ
１０３ メモリセル
１０４ センスアンプ
１０５ ライトバッファ
１０６ ビット線対
１０７ リードアンプ
１０８ 出力データラッチ（読み出しデータラッチ）
１０９ 入力データラッチ
１１０ ＥＸＯＲ素子（排他的論理和素子）
１１１ セレクタ
１１２ インバータ
１１３ トランスファーゲート
１１４ ＮＯＲ素子
１１５ データ線対
１１６ ビット線プリチャージ回路
１１７ データ線プリチャージ回路
ＷＬｎ ワード線
ＳＥＮ ＮＣＨセンスアンプ起動信号
ＳＥＰ ＰＣＨセンスアンプ起動信号
ＴＧ トランスファーゲート制御信号
ＮＷＳＥＬ ライトバッファ選択信号
ＷＥ ライトバッファ活性化信号
ＤＯ アレイ出力データ
ＤＩ アレイ入力データ
ＰＲ プリチャージ信号
ＧＰＲ データ線プリチャージ信号
ＣＬＫ クロック信号
３０１、３０２、３０３、３０４、３０５、３０６、３０７ ＮＡＮＤ素子
３０８、３０９、３１０、 Ｄフリップフロップ
３１１、３１２ リセット付きＤフリップフロップ
３１３、３１４ 出力反転セレクタ
３１５、３１６、３１７、３１８、３１９、３２０ インバータ
３２１、３２２、３２３、３２４、３２５ 遅延素子
３２６、３２７ ワンショットパルス発生回路
３２８、３２９ ＮＯＲ回路
１１０１ 出力データ反転ラッチ回路
ＮＥＸＯＲ 反転制御信号

Claims (5)

1. 入出力されるデータの誤り訂正を行う半導体装置に搭載され、前記入出力されるデータを記憶格納する半導体記憶装置において、
   前記入出力されるデータを記憶する複数のメモリセルアレイと、
   前記メモリセルアレイのデータを読み出す読み出し回路と、
   前記読み出し回路からの読み出しデータを保持する読み出しデータラッチと、
   前記半導体装置に入力される入力データを保持する入力データラッチと、
   前記入力データラッチの入力データと前記読み出しデータラッチの読み出しデータとを演算処理する演算器と、
   前記データの誤り訂正の有無に応じて前記演算器の演算処理により得られたデータと前記入力データラッチからの入力データを選択するセレクタと、
   前記セレクタのデータを前記メモリセルアレイに書き込むライトバッファとを有し、
   前記データの誤り訂正が必要となった場合に、前記演算器からのデータにより前記データの誤り訂正を行う
   ことを特徴とする半導体記憶装置。
2. 請求項１に記載の半導体記憶装置であって、
   リード制御端子とライト制御端子とデータ出力端子とを有し、
   前記リード制御端子が第１の電位で前記ライト制御端子が第２の電位の場合は、前記メモリセルアレイのデータを前記データ出力端子に出力し、
   前記リード制御端子が第２の電位で前記ライト制御端子が第１の電位の場合は、前記メモリセルアレイに前記入力データを書き込み、
   前記リード制御端子および前記ライト制御端子が第２の電位の場合は、前記メモリセルアレイのデータと前記入力データとを演算した結果を、前記メモリセルアレイに書き込む
   ことを特徴とする半導体記憶装置。
3. 請求項２に記載の半導体記憶装置であって、
   外部クロックに同期して動作し、
   前記リード制御端子および前記ライト制御端子が第２の電位の場合は、
   前記外部クロックの第１のクロックの期間で前記メモリセルアレイに記憶されているデータを読み出し、
   前記第１のクロックの次の第２のクロックの期間で、前記メモリセルアレイに記憶されているデータと前記入力データとの前記演算器による演算結果を、前記メモリセルアレイに書き込む
   ことを特徴とする半導体記憶装置。
4. 請求項１または請求項２または請求項３に記載の半導体記憶装置であって、
   前記演算器は、排他的論理和を演算する構成とした
   ことを特徴とする半導体記憶装置。
5. 請求項１に記載の半導体記憶装置であって、
   リード制御端子とライト制御端子と反転ライト制御端子とデータ出力端子とを有し、
   前記リード制御端子が第１の電位で前記ライト制御端子および前記反転ライト制御端子が第２の電位の場合は、前記メモリセルアレイのデータを前記データ出力端子に出力し、
   前記リード制御端子および前記反転ライト制御端子が第２の電位で前記ライト制御端子が第１の電位の場合は、前記メモリセルアレイに前記入力データを書き込み、
   前記リード制御端子および前記ライト制御端子が第２の電位で前記反転ライト制御端子が第１の電位の場合は、前記メモリセルアレイのデータと前記入力データとを演算した結果を、前記メモリセルアレイに書き込む
   ことを特徴とする半導体記憶装置。

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