JP4044538B2

JP4044538B2 - 半導体装置

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Publication number: JP4044538B2
Application number: JP2004177164A
Authority: JP
Inventors: 修平林
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-06-15
Filing date: 2004-06-15
Publication date: 2008-02-06
Anticipated expiration: 2024-06-15
Also published as: US20050278594A1; US7277322B2; JP2006004476A

Description

この発明は、半導体記憶装置、半導体記憶装置と論理回路を１チップに混載した半導体装置、あるいはＳＯＣ（システムオンチップ）などの半導体装置に関し、更に詳しくは、半導体記憶装置から読み出されたデータ中のエラーを訂正するＥＣＣ回路が搭載された半導体装置に関する。

半導体デバイス技術の進展による素子の微細化は、半導体記憶装置にあってはメモリセルの記憶ノード容量の減少を招き、ソフトエラーが大きな問題となってきている。

そこで、ソフトエラー対策として、ＥＣＣ（Error Correcting Code）回路をチップ中に搭載している（例えば非特許文献１参照）。ＥＣＣ回路を搭載する半導体記憶装置では、通常のデータビットに加えて検査用のコードビットを格納し、コードビットの値からデータビット中のエラーの有無や、エラーがどのビットで発生したかをＥＣＣ回路で検出し、エラー訂正して外部に出力する。上記ＥＣＣ回路では、使用するコードによって同一ワードで選択されるメモリセルのうち何ビットのエラーまで訂正できるかが決まる。一般的には、１ビットエラー訂正、または１ビットエラー訂正に加えて２ビットエラー検出が可能なＳＥＣ−ＤＥＤ（Single Error Correction − Double Error Detection）コードが広く使用されている。

上記ＥＣＣ回路を搭載した従来の半導体記憶装置では、１ビットエラーを訂正するために必要なコードビットの数はデータビットの数により異なり、例えば３２ビットのデータ中の１ビットのエラーを訂正するためには７ビットのコードが必要である。このため、３２ビットのデータビット用に加えて７ビットのコードビット用のメモリセルが必要になり、トータルの記憶容量は約１．２２倍必要になる。

上記コードビットによる記憶容量の増大を抑制するために、半導体記憶装置内部でより多くのデータビット数に対してＥＣＣ回路を適用する方法が提案されている。例えば、内部の１２８ビットのデータに対してＥＣＣ回路を適用し、訂正した１２８ビットのデータからマルチプレクサを用いて所望の３２ビットのデータを選択して出力する。この場合、１２８ビットのデータに対してコードは９ビットで良いので、トータルのメモリ容量を１．０７倍程度に抑えることができる。

しかしながら、このような構成では、動作が複雑になり速度低下の問題が生じる。具体的に説明すると、データの読み出し動作は、まず『１２８ビット（データ）＋９ビット（コード）』を読み出し、ＥＣＣ回路によりデータ（１２８ビット）中の誤りを訂正する。その後、１２８ビットのデータのうち、必要な３２ビット分のデータをマルチプレクスして出力する。

一方、書き込み動作では、３２ビットのデータを書き込む前に、まず１２８ビット分のデータ全てを読み出さなければならない。何故なら１２８ビット全てのデータが揃っていないとコードビットが算出できないので、書き込みの対象となる３２ビット以外の９６ビットのデータを読み出しておく必要があるからである。

このため、書き込み命令が発生した場合、半導体記憶装置は読み出し動作と書き込み動作の２つの動作を行わなければならず、通常の書き込み動作のみの場合に比べて動作速度が半分程度まで低下する、という問題が生ずる。
K. Arimoto et al., "A Speed-Enhanced DRAM Array Architecture with Embedded ECC," IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.25, NO.1, FEBRUARY 1990, pp.11-17.

この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、ＥＣＣ回路を搭載しても、コードビットによる記憶容量の増大を抑制しつつ動作速度を高速化できる半導体装置を提供することにある。

この発明の一態様に係る半導体装置は、複数のメモリセルがアレイ状に配置されたメモリセルアレイと、前記メモリセルアレイ中のビット線と同じ配線幅、配線間隔の配線で構成され、読み出しタイミング信号を生成するための第１レプリカビット線と、前記メモリセルアレイ中のビット線と同じ配線幅、配線間隔の配線で構成され、書き込みタイミング信号を生成するための第２レプリカビット線と、前記メモリセルアレイ中のメモリセルにデータを書き込むための書き込みバッファ回路と、前記第１レプリカビット線を用いて生成された読み出しタイミング信号が入力され、前記第２レプリカビット線を駆動するレプリカ書き込みバッファ回路とを具備し、前記第２レプリカビット線は、前記メモリセルアレイ中のビット線の２倍の容量であり、前記レプリカ書き込みバッファ回路は、前記書き込みバッファ回路と等しい電流駆動力である。
また、この発明の一態様に係る半導体装置は、複数のメモリセルがアレイ状に配置されたメモリセルアレイと、前記メモリセルアレイ中のビット線と同じ配線幅、配線間隔の配線で構成され、読み出しタイミング信号を生成するための第１レプリカビット線と、前記メモリセルアレイ中のビット線と同じ配線幅、配線間隔の配線で構成され、書き込みタイミング信号を生成するための第２レプリカビット線と、前記メモリセルアレイ中のメモリセルにデータを書き込むための書き込みバッファ回路と、前記第１レプリカビット線を用いて生成された読み出しタイミング信号が入力され、前記第２レプリカビット線を駆動するレプリカ書き込みバッファ回路とを具備し、前記第２レプリカビット線は、前記メモリセルアレイ中のビット線と等しい容量であり、前記レプリカ書き込みバッファ回路は、前記書き込みバッファ回路の半分の電流駆動力である。

この発明によれば、ＥＣＣ回路を搭載しても、コードビットによる記憶容量の増大を抑制しつつ動作速度を高速化できる半導体装置が得られる。

以下、この発明の実施の形態について図面を参照して説明する。
［第１の実施形態］
図１は、この発明の第１の実施形態に係る半導体装置の概略構成を示すブロック図である。ここでは２^ｍワード×ｎビットのＳＲＡＭマクロを例に取っており、クロック信号ＣＬＫ、チップイネーブル信号ＣＥ、ライトイネーブル信号ＷＥ、出力イネーブル信号ＯＥ、ｍビットのアドレス信号ＡＤＤ、ｎビットのビットライトイネーブル信号ＢＷＥ、及びｎビットのデータ入力信号ＤＩＮがそれぞれ入力され、ｎビットのデータ（出力信号）ＤＯＵＴを出力する。

上記ワード数ｍとビット数ｎはともに変更可能であり、適当なワード×ビットの構成を実現可能に構成されている。

図２は、上記図１に示したＳＲＡＭマクロの具体的な内部構成例を示している。ｍビットのアドレス信号ＡＤＤはアドレスバッファ１１に供給され、クロック信号ＣＬＫ、チップイネーブル信号ＣＥ、ライトイネーブル信号ＷＥ、出力イネーブル信号ＯＥ、及びｎビットのビットライトイネーブル信号ＢＷＥはそれぞれコントローラ１２に供給される。上記アドレスバッファ１１から出力されるローアドレス信号はローデコーダ１３に、カラムアドレス信号はカラムデコーダ１４にそれぞれ供給されてデコードされる。上記ローデコーダ１３によってメモリセルアレイ１５中のワード線が選択され、上記カラムデコーダ１４によってビット線対が選択される。

上記コントローラ１２は、各回路を制御するもので、このコントローラ１２によって半導体記憶装置の読み出し動作や書き込み動作などの動作モードや動作タイミングが制御される。

そして、メモリセルアレイ１５中の選択されたメモリセルから読み出されたデータは、センスアンプ１６で増幅され、出力回路１７から読み出しデータ（出力信号）ＤＯＵＴが出力される。

次に、上記のような構成において、図３の動作波形図を用いて図１及び図２に示したＳＲＡＭマクロの動作を説明する。図３の動作波形図は、メモリセルアレイ１５のアドレスＡ１に対して連続してアクセスする場合を示している。まず始めのサイクル（Ｗｒｉｔｅ１）ではアドレスＡ１に対してデータＤ１の書き込み命令が入力されている。この時、半導体記憶装置はアドレスＡ１に該当するメモリセルにデータＤ１の書き込みを行う。次のサイクル（Ｗｒｉｔｅ２）では、アドレスＡ１に対してデータＤ２の書き込み命令が入力されている。この時、半導体記憶装置はアドレスＡ１に該当するメモリセルから、まずデータ（Ｄ１）を読み出して出力信号ＤＯＵＴを出力する。その後、アドレスＡ１に該当するメモリセルにデータＤ２を書き込む。さらに次のサイクル（Ｒｅａｄ１）では、アドレスＡ１に対する読み出し命令が入力されている。この時、半導体記憶装置はアドレスＡ１に該当するメモリセルからデータ（Ｄ２）を読み出して出力信号ＤＯＵＴを出力する。さらに次のサイクル（Ｗｒｉｔｅ３）ではアドレスＡ１に対してライトマスク有りの書き込み命令が入力され、ｎビットデータのうちの一部のみの書き込みデータＤ２Ｍが入力される。この時、半導体記憶装置はアドレスＡ１に該当するメモリセルから、まずデータ（Ｄ２）を読み出して出力信号ＤＯＵＴを出力する。その後、アドレスＡ１に該当するメモリセルのうちライトマスク指定されたビットにのみデータＤ２Ｍを書き込む。さらに次のサイクル（Ｒｅａｄ２）ではアドレスＡ１に対する読み出し命令が入力されている。この時、半導体記憶装置はアドレスＡ１に該当するメモリセルからデータ（Ｄ２Ｍ）を読み出して出力信号ＤＯＵＴを出力する。

図４は、本第１の実施形態に係る半導体装置における内部タイミング生成部を抽出してその構成例を示したものである。一般に、このようなワード×ビット構成が可変なメモリマクロでは、回路構成によらず最適なタイミングで読み出し動作ができるように、レプリカ技術によりタイミング信号の生成を行っている（例えばB. S. Amrutur et al., “A Replica Technique for Wordline and Sense Control in Low-Power SRAM’s,” IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.33, NO.8, AUGUST 1998, pp.1208-1219を参照）。

すなわち、本実施形態の半導体装置は、図４に示す如く、メモリセルアレイ１５中にレプリカワード線ＲＷＬと第１，第２レプリカビット線ＲＢＬ１，ＲＢＬ２とを備えている。上記メモリセルアレイ１５中には、複数のメモリセルＭＣがアレイ状に配置されている。各メモリセルＭＣは、行毎に図示しないワード線に接続され、列毎にビット線対ＢＬ，ＢＬＢに接続されている。

上記レプリカワード線ＲＷＬ、第１レプリカビット線ＲＢＬ１及び第２レプリカビット線ＲＢＬ２は、上記メモリセルアレイ１５の端部に配置されている。上記レプリカワード線ＲＷＬはメモリセルアレイ１５の中央で折り返しており、一端には選択信号ＳＥＬがバッファ１６−１，１６−２を介して供給される。上記第１レプリカビット線ＲＢＬ１の一端と電源ＶＤＤ間にはＰチャネル型ＭＯＳＦＥＴ１７の電流通路が接続され、このＭＯＳＦＥＴ１７のゲートは上記バッファ１６−２の出力端に接続されている。また、上記第１レプリカビット線ＲＢＬ１の他端にはＰチャネル型ＭＯＳＦＥＴ１８とＮチャネル型ＭＯＳＦＥＴ１９とからなるＣＭＯＳインバータの入力端が接続される。上記ＣＭＯＳインバータの出力端にはインバータ２０の入力端が接続され、このインバータ２０の出力端からタイミング信号ＤＢＬ１を出力するとともに、このタイミング信号ＤＢＬ１を上記第２レプリカビット線ＲＢＬ２に接続されたレプリカ書き込みバッファ回路２１に供給するように構成されている。

上記レプリカ書き込みバッファ回路２１は、Ｐチャネル型ＭＯＳＦＥＴ２２〜２５、Ｎチャネル型ＭＯＳＦＥＴ２６，２７及びインバータ２８，２９を含んで構成されている。第２レプリカビット線ＲＢＬ２の一端と接地点ＶＳＳ間には、ＭＯＳＦＥＴ２６の電流通路が接続され、このＭＯＳＦＥＴ２６のゲートはインバータ２８の出力端に接続される。このインバータ２８の入力端には、上記インバータ２０の出力端が接続され、タイミング信号ＤＢＬ１が供給される。上記第２レプリカビット線ＲＢＬ２は、メモリセルアレイ１５の端部で折り返しており、両端間にＭＯＳＦＥＴ２２の電流通路が接続される。また、この第２レプリカビット線ＲＢＬ２一端及び他端と電源ＶＤＤ間にそれぞれＭＯＳＦＥＴ２３，２４の電流通路が接続される。これらＭＯＳＦＥＴ２２〜２４のゲートには、上記インバータ２８を介してタイミング信号ＤＢＬ１が供給される。上記第２レプリカビット線ＲＢＬ２の他端には、Ｐチャネル型ＭＯＳＦＥＴ２５とＮチャネル型ＭＯＳＦＥＴ２７とからなるＣＭＯＳインバータの入力端が接続される。上記ＣＭＯＳインバータの出力端にはインバータ２９の入力端が接続され、このインバータ２９の出力端からタイミング信号ＤＢＬ２を出力するようになっている。

上記レプリカワード線ＲＷＬは、通常のワード線と同時に活性化され、通常のワード線と同じ配線長、配線幅、負荷容量の配線を経由（図４ではメモリセルアレイ１５の中央で折り返している）することで、ワード線遅延と等しい遅延を生成する。このレプリカワード線ＲＷＬの最遠端にはレプリカセルＲＣが接続される。第１レプリカビット線ＲＢＬ１はＭＯＳＦＥＴ１７によってハイレベル（ＶＤＤレベル）にプリチャージされており、レプリカワード線ＲＷＬが活性化されるとレプリカセルＲＣは第１レプリカビット線ＲＢＬ１をローレベルに低下させる。第１レプリカビット線ＲＢＬ１は通常のビット線対ＢＬ，ＢＬＢの一方と同じ配線長、配線幅、負荷容量となるように設定されており、ビット線遅延と等しいタイミングを生成する。

このようにして、『ワード線遅延＋ビット線遅延』に等しいタイミング信号ＤＢＬ１を得る。このように生成されたタイミング信号ＤＢＬ１でセンスアンプの活性化を制御することで、ワード線長、ビット線長が変わった場合でも最適なタイミングで動作することが可能となる。また、電源電圧、温度、及びプロセス変動などにより、ワード線遅延やビット線遅延が変化した場合でも、最適なタイミングで動作することが可能となる。

更に、本実施形態の半導体装置では、第１レプリカビット線ＲＢＬ１により生成されたタイミング信号ＤＢＬ１を、レプリカ書き込みバッファ回路２１に入力している。このレプリカ書き込みバッファ回路２１は、通常の書き込みバッファ回路と同じ書き込み特性（電流駆動力）を有し、第２レプリカビット線ＲＢＬ２を駆動する。第２レプリカビット線ＲＢＬ２は、通常のビット線対ＢＬ，ＢＬＢの一方と同じ配線長、配線幅、負荷容量の配線を２本使用し、さらに最遠端で両者を接続した構成になっている。

また、上記第２レプリカビット線ＲＢＬ２の電位は回路閾値がほぼ電源電圧ＶＤＤの半分（ＶＤＤ／２）のインバータ２９に入力される。第２レプリカビット線ＲＢＬ２は、タイミング信号ＤＢＬ１がハイレベルの時にＭＯＳＦＥＴ２２〜２４によってハイレベル（ＶＤＤレベル）にプリチャージされており、タイミング信号ＤＢＬ１がローレベルに遷移するタイミングを受けて、ＭＯＳＦＥＴ２６によりローレベル（ＶＳＳレベル）に引き下げられる。この際、第２レプリカビット線ＲＢＬ２が電源電圧ＶＤＤの半分（ＶＤＤ／２）程度まで低下するとインバータ２９が反転し、タイミング信号ＤＢＬ２を生成して出力する。第２レプリカビット線ＲＢＬ２は通常のビット線ＢＬまたはＢＬＢに対して容量が２倍であるので、このように生成したタイミング信号ＤＢＬ２は、通常のビット線ＢＬまたはＢＬＢの電位が、通常の書き込みバッファ回路３２によりフルスイングする時間に等しくなる。

図５は、本実施形態に係る半導体装置のセンスアンプと書き込みバッファ回路（通常の書き込みバッファ回路）を示す回路図である。ビット線対ＢＬ，ＢＬＢとデータ線対Ｄ０，Ｄ０Ｂとの間にはセンスアンプ１６が設けられ、ビット線対ＢＬ，ＢＬＢとデータ線対Ｄ１，Ｄ１Ｂとの間には書き込みバッファ回路３２が設けられている。上記センスアンプ１６と書き込みバッファ回路３２は、第１，第２レプリカビット線ＲＢＬ１，ＲＢＬ２により生成されたタイミング信号ＤＢＬ１，ＤＢＬ２が入力される論理回路３３の出力信号で動作が制御される。

上記論理回路３３は、インバータ３４，３５とＮＡＮＤゲート３６とで構成されている。上記インバータ３４の入力端にはタイミング信号ＤＢＬ１が供給され、このインバータ３４の出力信号とタイミング信号ＤＢＬ２が上記ＮＡＮＤゲート３６に供給される。このＮＡＮＤゲート３６の出力信号は、インバータ３５の入力端に供給される。

上記センスアンプ１６は、Ｐチャネル型ＭＯＳＦＥＴ３７〜４０とＮチャネル型ＭＯＳＦＥＴ４１〜４３とを含んで構成されている。ＭＯＳＦＥＴ３７，３８の電流通路は、ビット線対ＢＬ，ＢＬＢとデータ線対Ｄ０，Ｄ０Ｂとの間に接続され、ゲートはインバータ３５の出力端に共通接続される。ＭＯＳＦＥＴ３９，４０の電流通路の一端は電源ＶＤＤに接続され、他端はデータ線対Ｄ０，Ｄ０Ｂにそれぞれ接続される。上記ＭＯＳＦＥＴ４１，４２の電流通路の一端はＭＯＳＦＥＴ３９，４０の電流通路の他端に接続され、他端はＭＯＳＦＥＴ４３の電流通路の一端に共通接続される。上記ＭＯＳＦＥＴ３９，４１のゲートは上記ＭＯＳＦＥＴ４０，４２の電流通路の接続点に共通接続され、上記ＭＯＳＦＥＴ４０，４２のゲートは上記ＭＯＳＦＥＴ３９，４１の電流通路の接続点に共通接続される。上記ＭＯＳＦＥＴ４３の電流通路の他端は接地点ＶＳＳに接続され、ゲートは上記インバータ３５の出力端に接続される。

上記書き込みバッファ回路３２は、ＭＯＳＦＥＴ４４，４５、ＮＯＲゲート４６，４７及びインバータ４８を含んで構成されている。上記ＭＯＳＦＥＴ４４，４５の電流通路の一端はビット線対ＢＬ，ＢＬＢにそれぞれ接続され、他端は接地点ＶＳＳに接続される。これらＭＯＳＦＥＴ４４，４５のゲートには、ＮＯＲゲート４６，４７の出力端がそれぞれ接続される。これらＮＯＲゲート４６，４７の一方の入力端はインバータ４８の出力端に共通接続され、他方の入力端はデータ線対Ｄ１，Ｄ１Ｂにそれぞれ接続される。上記インバータ４８の入力端は、インバータ３５の出力端に接続されている。

上記のような構成において、従来同様、第１レプリカビット線ＲＢＬ１により生成されたタイミング信号ＤＢＬ１がローレベルになるとセンスアンプ１６が活性化され、読み出しが行われる。本実施形態の半導体装置では、読み出しが行われると同時に書き込みバッファ回路３２が動作し、書き込みが開始される。その後、第２レプリカビット線ＲＢＬ２により生成されたタイミング信号ＤＢＬ２がローレベルになると、書き込みバッファ回路３２の動作が停止（ＭＯＳＦＥＴ４４，４５がオフ）して書き込みが終了する。

図６は、本実施形態に係る半導体装置における書き込み命令時の内部動作を示す動作波形図である。クロック信号ＣＬＫに同期してワード線ＷＬが選択される。その後、第１レプリカビット線ＲＢＬ１により生成されたタイミング信号ＤＢＬ１がローレベルになり、さらに第２レプリカビット線ＲＢＬ２により生成されたタイミング信号ＤＢＬ２がローレベルになる。ワード線ＷＬが選択されると、ビット線対ＢＬ，ＢＬＢには微小な電位差が出現する。そして、タイミング信号ＤＢＬ１がローレベルになるとセンスアンプ１６が活性されてデータが読み出される。読み出されたデータは出力回路１７から出力信号ＤＯＵＴとして出力される。またセンスアンプ１６が活性化されると同時に書き込みバッファ回路３２が動作し、ビット線対ＢＬ，ＢＬＢの一方（ここではＢＬ）がローレベルに引き下げられ、メモリセル（Ｃｅｌｌ）にデータが書き込まれる。その後、タイミング信号ＤＢＬ２がローレベルになると書き込みバッファ回路３２の動作が停止して書き込みが終了し、ビット線ＢＬはハイレベルへとプリチャージされる。

上記のような構成によれば、読み出し（リード）用及び書き込み（ライト）用レプリカビット線ＲＢＬ１，ＲＢＬ２により、高速なリード、ライトのシリアル動作が可能になり、且つマクロサイズを変更可能なＥＣＣ回路対応のＳＲＡＭマクロを構成できる。

［第２の実施形態］
上述した第１の実施形態に係る半導体装置では、通常のビット線対ＢＬ，ＢＬＢの一方と同じ配線長、配線幅、負荷容量の配線を２本接続して第２レプリカビットＲＢＬ２を形成した。また、レプリカ書き込みバッファ回路２１を通常の書き込みバッファ回路３２と同じ電流駆動力となるように構成することで、通常のビット線ＢＬまたはＢＬＢの電位がフルスイングする遅延と等しい遅延時間を生成した。

しかしながら、ビット線ＢＬまたはＢＬＢの抵抗成分による影響が大きい場合には、第２レプリカビット線ＲＢＬ２で生成するタイミングが、通常のビット線ＢＬ，ＢＬＢの電位がフルスイングする遅延よりも大きくなってしまう場合がある。

このような問題に対処するために、本第２実施形態に係る半導体装置では、図７に示すように、通常のビット線ＢＬまたはＢＬＢの半分の配線長で等しい配線幅、且つ半分の負荷容量の配線を２本接続して第２レプリカビットＲＢＬ２を形成している。また、レプリカ書き込みバッファ回路２１’の基本的な回路構成は図４に示した回路２１と同様であるが、電流駆動能力が異なっており、通常の書き込みバッファ回路３２の半分の電流駆動力となるように構成している。

他の基本的な構成は、第１の実施形態と同様である。

このような構成とすることで、第２レプリカビットＲＢＬ２の配線抵抗の影響は、通常のビット線ＢＬまたはＢＬＢと等しくなるため、通常のビット線ＢＬまたはＢＬＢの電位がフルスイングするときの遅延と等しい遅延を生成できる。

上述したように、この発明の第１，第２の実施形態に係る半導体装置によれば、リードタイミング生成用及びライトタイミング生成用の第１，第２レプリカビット線ＲＢＬ１，ＲＢＬ２とレプリカ書き込みバッファ回路２１を設け、タイミング信号ＤＢＬ１，ＤＢＬ２を生成してリード、ライトのシリアル動作タイミングを制御することで、高速にリード、ライトのシリアル動作が可能であり、且つワード×ビット構成を可変にできる。

従って、ＥＣＣ回路を搭載しても、コードビットによる記憶容量の増大を抑制しつつ動作速度を高速化できる。

なお、上記第１，第２の実施形態では、半導体記憶装置としてＳＲＡＭマクロを例に取って説明したが、同様にして他の半導体記憶装置にも適用できるのはもちろんである。半導体記憶装置から出力されるデータ中のエラーを訂正するＥＣＣ回路が搭載された半導体装置であれば、半導体記憶装置と論理回路を１チップに混載した半導体装置、あるいはＳＯＣ（システムオンチップ）などにも適用できる。

以上第１，第２の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

この発明の第１の実施形態に係る半導体装置の概略構成を示すブロック図。図１に示したＳＲＡＭマクロの具体的な内部構成例を示すブロック図。図１及び図２に示したＳＲＡＭマクロの動作を説明するための動作波形図。この発明の第１の実施形態に係る半導体装置における内部タイミング生成部を抽出してその構成例を示す回路図。この発明の第１の実施形態に係る半導体装置のセンスアンプと書き込みバッファ回路を示す回路図。この発明の第１の実施形態に係る半導体装置における書き込み命令時の内部動作を示す動作波形図。この発明の第２の実施形態に係る半導体装置について説明するためのもので、内部タイミング生成部を抽出してその構成例を示す回路図。

符号の説明

１１…アドレスバッファ、１２…コントローラ、１３…ローデコーダ、１４…カラムデコーダ、１５…メモリセルアレイ、１６…センスアンプ、１７…出力回路、２１，２１’…レプリカ書き込みバッファ回路、３２…書き込みバッファ回路、ＭＣ…メモリセル、ＲＣ…レプリカセル、ＷＬ…ワード線、ＲＷＬ…レプリカワード線、ＢＬ，ＢＬＢ…ビット線対、ＲＢＬ１…第１レプリカビット線、ＲＢＬ２…第２レプリカビット線、ＤＢＬ１，ＤＢＬ２…タイミング信号。

Claims

複数のメモリセルがアレイ状に配置されたメモリセルアレイと、
前記メモリセルアレイ中のビット線と同じ配線幅、配線間隔の配線で構成され、読み出しタイミング信号を生成するための第１レプリカビット線と、
前記メモリセルアレイ中のビット線と同じ配線幅、配線間隔の配線で構成され、書き込みタイミング信号を生成するための第２レプリカビット線と、
前記メモリセルアレイ中のメモリセルにデータを書き込むための書き込みバッファ回路と、
前記第１レプリカビット線を用いて生成された読み出しタイミング信号が入力され、前記第２レプリカビット線を駆動するレプリカ書き込みバッファ回路とを具備し、
前記第２レプリカビット線は、前記メモリセルアレイ中のビット線の２倍の容量であり、
前記レプリカ書き込みバッファ回路は、前記書き込みバッファ回路と等しい電流駆動力であることを特徴とする半導体装置。
複数のメモリセルがアレイ状に配置されたメモリセルアレイと、
前記メモリセルアレイ中のビット線と同じ配線幅、配線間隔の配線で構成され、読み出しタイミング信号を生成するための第１レプリカビット線と、
前記メモリセルアレイ中のビット線と同じ配線幅、配線間隔の配線で構成され、書き込みタイミング信号を生成するための第２レプリカビット線と、
前記メモリセルアレイ中のメモリセルにデータを書き込むための書き込みバッファ回路と、
前記第１レプリカビット線を用いて生成された読み出しタイミング信号が入力され、前記第２レプリカビット線を駆動するレプリカ書き込みバッファ回路とを具備し、
前記第２レプリカビット線は、前記メモリセルアレイ中のビット線と等しい容量であり、
前記レプリカ書き込みバッファ回路は、前記書き込みバッファ回路の半分の電流駆動力であることを特徴とする半導体装置。
前記請求項１又は２に記載の半導体装置において、
前記メモリセルアレイ中のメモリセルから読み出されたデータ、または前記メモリセルに書き込むデータを増幅するセンスアンプを更に具備し、
前記第１レプリカビット線を用いて生成された読み出しタイミング信号により前記センスアンプ及び前記書き込みバッファ回路を活性化し、
前記第２レプリカビット線を用いて生成された書き込みタイミング信号により前記センスアンプ及び前記書き込みバッファを非活性化することを特徴とする半導体装置。
前記請求項１乃至３のいずれか１つの項に記載の半導体装置において、
前記メモリセルアレイから読み出されたデータ中のエラーを訂正するためのＥＣＣ回路を更に具備することを特徴とする半導体装置。