JP4528087B2 - 半導体メモリ - Google Patents

Description

本発明は、スタティックメモリセルを有する半導体メモリに関する。

スタティックＲＡＭ等の半導体メモリでは、半導体素子構造の微細化および記憶容量の増加に伴い、α線や中性子線により発生するソフトエラー率の増加が問題になってきている。ソフトエラーの影響を少なくする手法として、誤り訂正符号（ＥＣＣ；Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）による誤り訂正がある。例えば、特許文献１には、ダイナミックＲＡＭに誤り訂正回路を搭載し、読み出し動作中およびリフレッシュ動作中に誤り訂正されたデータを書き戻す技術が開示されている。
特開２０００−１１６８８号公報

本発明は、次の課題を解決するためになされた。ダイナミックＲＡＭでは、データの読み出しは、いわゆる破壊読み出しであり、読み出し動作毎にデータを書き戻す必要がある。実際の書き戻しは、センスアンプによりビット線を電源電圧または接地電圧まで駆動して（フル振幅させて）行われる。一方、スタティックＲＡＭは、ダイナミックＲＡＭと異なり、読み出し動作後もメモリセルに保持されているデータは消失しない。このため、スタティックＲＡＭでは、読み出し動作中にデータの書き戻し動作は不要であり、書き戻し用の回路は存在しない。したがって、スタティックＲＡＭにデータの誤り訂正機能を付加するためには、誤り訂正回路だけでなく、誤り訂正したデータをメモリセルに書き戻す回路が、新たに必要になる。なお、従来のスタティックＲＡＭでは、読み出しサイクルにより読み出されたデータをスタティックＲＡＭの外部で誤り訂正し、書き込みサイクルにより訂正されたデータを書き戻している。

本発明の目的は、スタティックメモリセルを有する半導体メモリにおいて、メモリセルから読み出されたデータを、読み出しサイクル中に誤り訂正し、訂正データをメモリセルに書き戻すことにある。特に、データの読み出し経路と書き込み経路とが独立している半導体メモリにおいて、訂正データをメモリセルに書き戻すことにある。

本発明の半導体メモリの一形態では、各セルアレイは、ビット線およびワード線に接続されたスタティックメモリセルを有している。読み出し回路は、異なるセルアレイのビット線に共通に接続され、セルアレイのいずれかのビット線上に読み出されたデータの論理値を判定する。誤り訂正回路は、読み出し回路の出力に接続される共通読み出しデータ線上に読み出されたデータの誤りを訂正し、訂正データとして出力する。書き込みスイッチは、訂正データを元のデータを読み出したメモリセルに書き戻すために、訂正データが伝達される共通書き込みデータ線を対応するビット線に接続する。このため、データの読み出し経路と書き込み経路とが独立している半導体メモリにおいて、読み出しサイクル中に、誤りを訂正したデータをメモリセルに書き戻すことができる。特に、複数のセルアレイに共通の読み出しデータ線および書き込みデータ線を有する半導体メモリにおいて、換言すれば、ビット線およびデータ線が階層化された半導体メモリにおいて、読み出しサイクル中に、誤りを訂正したデータをメモリセルに書き戻すことができる。

第１動作制御回路は、読み出しサイクル中に、メモリセルからデータを読み出す読み出し期間からメモリセルに訂正データを書き戻す書き戻し期間に亘り、対応するワード線を
活性化し続ける。書き戻し動作は、読み出し動作のためにアクセスしたメモリセルに対して実行される。このため、読み出し期間と書き戻し期間とで、活性化するワード線を切り替える必要はない。書き戻し動作のためにワード線を再度活性化するためのデコード動作等が不要になるため、読み出しサイクル中の消費電力を削減できる。また、書き戻し動作のためのデコード動作が不要になるため、読み出しサイクル時間を短縮できる。

本発明の半導体メモリの一形態における好ましい例では、書き込み制御回路は、読み出しサイクル中に、誤り訂正回路により読み出しデータの誤りが訂正されたときに、訂正データを、書き込みスイッチを介してセルアレイのビット線に接続される共通書き込みデータ線に出力する。また、書き込み制御回路は、外部データ端子に供給されるデータをメモリセルに書き込む書き込みサイクル中に、外部データ端子に供給される書き込みデータを共通書き込みデータ線に出力する。このため、共通書き込みデータ線を、通常の書き込みデータの伝達と、訂正データの伝達との両方に使用できる。したがって、書き込みデータ線の本数を削減でき、半導体メモリのチップサイズを小さくできる。

本発明の半導体メモリの一形態における好ましい例では、コラムデコーダは、書き込みサイクル中に外部アドレス端子に供給される書き込みアドレスに応じて書き込みスイッチのいずれかをオンする。また、コラムデコーダは、読み出しサイクル中に誤り訂正回路から訂正データが出力されたときに、外部アドレス端子に供給される読み出しアドレスに応じて書き込みスイッチのいずれかをオンする。コラムデコーダを用いて、書き込みサイクルだけでなく、読み出しサイクルの書き戻し期間においても、書き込みスイッチのオン／オフを制御することで、訂正データを誤りが発生したメモリセルに確実に書き戻すことができる。また、訂正データが他のメモリセルに書き込まれることを防止できる。

本発明の半導体メモリの一形態における好ましい例では、第２動作制御回路は、書き込み要求端子を介して供給される書き込み要求および誤り訂正回路が訂正データとともに出力する書き戻し制御信号にそれぞれ応答して、コラムデコーダに書き込み制御信号を出力する。コラムデコーダは、書き込み制御信号に応答して、書き込みスイッチのいずれかをオンする。このため、第２動作制御回路により、コラムデコーダを書き込みサイクルだけでなく、読み出しサイクルの書き戻し動作において動作させることができる。従来と同じ回路構成のコラムデコーダを利用できるため、半導体メモリの設計期間を短縮できる。

本発明の半導体メモリの一形態における好ましい例では、コラムデコーダは、書き込みサイクル中に外部アドレス端子に供給される書き込みアドレスに応じて書き込み選択信号を出力する。書き込みスイッチ制御回路は、書き込みスイッチにそれぞれ対応して設けられている。書き込みスイッチ制御回路は、書き込み選択信号および誤り訂正回路が訂正データとともに出力する書き戻し制御信号にそれぞれ応答して、書き込みスイッチ信号を出力する。各書き込みスイッチは、対応する書き込みスイッチ信号に応答してオンする。書き戻し制御信号は、コラムデコーダを動作させる論理に含まれない。このため、コラムデコーダを動作させることなく、書き込みスイッチを書き戻し制御信号により直接オンさせることができる。この結果、書き戻し動作に掛かる時間を短縮でき、読み出しサイクル時間を短縮できる。

本発明の半導体メモリの一形態における好ましい例では、各セルアレイは、メモリセルに接続された相補のビット線を有している。読み出し回路は、相補のビット線の一方のみに接続されている。すなわち、本発明は、いわゆるビット線のシングルエンド方式を採用した半導体メモリに適用できる。

本発明の半導体メモリの一形態における好ましい例では、データ出力回路は、誤り訂正回路が訂正データを出力するときに、この訂正データを外部データ端子に出力し、誤り訂
正回路が訂正データを出力しないときにメモリセルから読み出したデータを外部データ端子に出力する。このため、読み出しサイクルにおいて、誤り訂正されたデータを外部データ端子に確実に出力できる。

本発明では、データの読み出し経路と書き込み経路とが独立している半導体メモリにおいて、メモリセルから読み出されたデータを、読み出しサイクル中に誤り訂正し、訂正データをメモリセルに確実に書き戻すことができる。換言すれば、ビット線およびデータ線が階層化された半導体メモリにおいて、読み出しサイクル中に、誤りを訂正したデータをメモリセルに書き戻すことができる。

以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。また、信号が伝達される信号線には、信号名と同じ符号を使用する。

図１は、本発明の半導体メモリの第１の実施形態を示している。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してスタティックランダムアクセスメモリ（以下、ＳＲＡＭと称する）として形成されている。ＳＲＡＭは、メモリコア１０、デコード回路１２、書き込み制御回路１４、誤り訂正回路１６、データ入出力回路１８、動作制御回路２０（第１および第２動作制御回路）および入力回路２２を有している。

メモリコア１０は、偶数個のセルアレイＡＲＹ、読み出し回路２４および書き込み回路２６を有している。セルアレイＡＲＹは、読み出し回路２４および書き込み回路２６の両側に配置されている。各読み出し回路２４および各書き込み回路２６は、隣接する２つのセルアレイＡＲＹに共通の回路である。読み出し回路２４は、読み出しデータバスＲＤＢ（共通読み出しデータ線）を介して誤り訂正回路１６に接続されている。書き込み回路２６は、書き込みデータバスＷＤＢ、ＷＤＢＸ（共通書き込みデータ線）を介して書き込み制御回路１４に接続されている。メモリコア１０の詳細は、後述する図２で説明する。

デコード回路１２は、コラムデコーダ２８およびワードデコーダ３０を有している。コラムデコーダ２８は、書き込みサイクル中に、外部アドレス端子ＡＤおよび入力回路２２を介して供給されるアドレス信号ＡＤ（書き込みアドレスの下位ビット）をデコードし、動作制御回路２０からの内部書き込みイネーブル信号ＩＷＥ（書き込み制御信号）に同期してアドレス信号ＡＤに対応する書き込みパルス信号ＷＥＰを高レベルに変化させる。また、コラムデコーダ２８は、読み出しサイクル中に、書き戻し制御信号ＥＲＲに応答する内部書き込みイネーブル信号ＩＷＥに同期してアドレス信号ＡＤ（読み出しアドレスの下位ビット）をデコードし、アドレス信号ＡＤに対応する書き込みパルス信号ＷＥＰを高レベルに変化させる。ワードデコーダ３０は、読み出しサイクル中および書き込みサイクル中に、動作制御回路２０からのタイミング信号に同期してアドレス信号ＡＤ（読み出しアドレスおよび書き込みアドレスの上位ビット）をデコードし、アドレス信号ＡＤに対応するワード線ＷＬを高レベルに活性化する。

書き込み制御回路１４は、読み出しサイクル中に、誤り訂正回路１６から出力される訂正データＩＮＣを、高レベルの書き戻し制御信号ＥＲＲに同期して書き込みデータバスＷＤＢ、ＷＤＢＸに出力する。書き込みデータバスＷＤＢ、ＷＤＢＸには、相補のデータ信号がそれぞれ伝達される。書き込み制御回路１４は、書き込みサイクル中に、データ入出力回路１８を介して供給される書き込みデータＤＩＮを、内部書き込みイネーブル信号Ｉ
ＷＥに同期して書き込みデータバスＷＤＢ、ＷＤＢＸに出力する。書き込み制御回路１４の詳細は、後述する図３で説明する。

誤り訂正回路１６は、読み出しサイクル中に、セルアレイＡＲＹから読み出しデータバスＲＤＢに読み出されたデータ（複数ビット）に誤りがあるか否かを検出し、誤りがある場合に訂正データＩＮＣを生成する。誤り訂正は、例えば、パリティビットを用いて行われる。すなわち、セルアレイＡＲＹは、複数ビットの書き込みデータＤＩＮが書き込まれる情報領域と、書き込みデータＤＩＮのパリティビットが書き込まれるパリティ領域を有する。訂正データＩＮＣは、書き込み制御回路１４およびデータ入出力回路１８に出力される。誤り訂正回路１６は、読み出しデータが正しい場合、読み出しデータをデータ入出力回路１８に出力する。また、誤り訂正回路１６は、誤りを検出したときに、訂正データＩＮＣとともに書き戻し制御信号ＥＲＲを出力する。

データ入出力回路１８は、読み出しサイクル中に、誤り訂正回路１６から出力される読み出しデータまたは訂正データＩＮＣを外部データ端子ＤＯＵＴに出力する。すなわち、データ入出力回路１８は、データ出力回路として動作する。また、データ入出力回路１８は、書き込みサイクル中に、外部データ端子ＤＩＮを介して書き込みデータを受信し、受信したデータを書き込みデータＩＮとして書き込み制御回路１４に出力する。すなわち、データ入出力回路１８は、データ入力回路として動作する。外部データ端子ＤＯＵＴ、ＤＩＮは、例えば１６ビットで構成される。この実施形態では、読み出し用の外部データ端子ＤＯＵＴと、書き込み用の外部データ端子ＤＩＮとを独立して形成しているが、読み出しおよび書き込みに共通の外部データ端子を形成してもよい。

動作制御回路２０は、外部クロック端子ＣＫに供給されるクロックＣＫに同期して動作し、ＳＲＡＭの読み出し動作および書き込み動作を制御するためのタイミング信号等を生成する。例えば、動作制御回路２０は、ワード線ＷＬの活性化期間を設定するワード線活性化タイミング信号を生成する。動作制御回路２０は、書き込みイネーブル信号ＷＥまたは書き戻し制御信号ＥＲＲを、内部書き込みイネーブル信号ＩＷＥとして出力するＯＲ回路を有している。

入力回路２２は、外部端子を介して供給される書き込みイネーブル信号ＷＥ、クロックＣＫおよびアドレスＡＤを受信し、受信した信号を動作制御回路２０およびデコード回路１２に出力する。ＳＲＡＭは、書き込みイネーブル信号ＷＥが低レベルのとき読み出しサイクルを認識し、書き込みイネーブル信号ＷＥが高レベルのとき書き込みサイクルを認識する。

図２は、図１に示したメモリコアの詳細を示している。セルアレイＡＲＹは、マトリックス状に配置され、相補のビット線ＢＬ、ＢＬＸおよびワード線ＷＬに接続された複数のスタティックメモリセルＭＣを有している。この実施形態では、ビット線ＢＬ、ＢＬＸの長さは、ワード線ＷＬの長さに比べて短い。このため、ビット線ＢＬ、ＢＬＸの負荷容量および配線抵抗は小さい。メモリセルＭＣの詳細は、後述する図３で説明する。この実施形態のＳＲＡＭでは、セルアレイＡＲＹからのデータの読み出し経路（読み出しデータバスＲＤＢ）と、セルアレイへのデータの書き込み経路（書き込みデータバスＷＤＢ、ＷＤＢＸ）とは、互いに独立している。

読み出し回路２４は、入力が隣接するセルアレイＡＲＹのビット線ＢＬＸにそれぞれ接続され、出力が読み出しデータバスＲＤＢに接続された２入力ＮＡＮＤゲート（負論理のオア回路）を有している。ＮＡＮＤゲートは、ビット線ＢＬＸに読み出されたデータの信号量を増幅し、データの論理を判定するアンプとして動作する。読み出し回路２４は、相補のビット線ＢＬ、ＢＬＸ毎に配置されており、ビット線ＢＬＸのみに接続され、ビット
線ＢＬには接続されていない。相補のビット線ＢＬ、ＢＬＸの一方のみを用いてデータを読み出す方式は、一般にシングルエンド方式と称されている。すなわち、本発明は、いわゆるビット線のシングルエンド方式を採用したＳＲＡＭに適用できる。また、この実施形態では、メモリセルＭＣから読み出されるデータの伝達経路は、ビット線ＢＬ、ＢＬＸと、読み出しデータバスＲＤＢとに階層化されている。

書き込み回路２６は、書き込みデータバスＷＤＢ、ＷＤＢＸをビット線対ＢＬ、ＢＬＸにそれぞれ接続するｎＭＯＳトランジスタ対（書き込みスイッチ）を有している。書き込み回路２６は、セルアレイＡＲＹ毎にビット線対ＢＬ、ＢＬＸに対応して配置されている。ｎＭＯＳトランジスタ対のゲートは、高レベルの書き込みパルス信号ＷＥＰを受けている間オンする。この例では、ビット線対ＢＬ、ＢＬＸは、ともにデータＤＩＮ０（Ｉ／Ｏ番号＝０）に割り当てられており、アドレスは異なる。このため、セルアレイＡＲＹ毎に、互いに異なる書き込みパルス信号ＷＥＰが書き込み回路２６に供給されている。なお、図示していないが、アドレスが同じで異なるＩ／Ｏ番号に割り当てられたビット線対ＢＬ、ＢＬＸに対応する書き込み回路２６は、共通の書き込みパルス信号ＷＥＰを受けて同時に動作する。

図３は、図２に示したメモリセルの詳細を示している。各メモリセルＭＣは、一対のインバータを有し書き込みデータを保持するラッチと、ラッチの相補の記憶ノード（各インバータの出力ノード）にそれぞれ一端が接続された一対のトランスファトランジスタ（ｎＭＯＳトランジスタ）とを有している。トランスファトランジスタの他端は、相補のビット線ＢＬ、ＢＬＸのいずれかに接続されている。トランスファトランジスタのゲートは、ワード線ＷＬに接続されている。

図４は、図１に示した書き込み制御回路の詳細を示している。書き込み制御回路１４は、３つのＮＡＮＤゲートで構成されるマルチプレクサＭＵＸおよびマルチプレクサＭＵＸの出力に接続されたＣＭＯＳインバータＩＮＶを有している。マルチプレクサＭＵＸおよびインバータＩＮＶは、書き込みデータバスＷＤＢ、ＷＤＢＸに対応してそれぞれ形成されている。マルチプレクサＭＵＸは、高レベルの書き込みイネーブル信号ＷＥを受けている期間、書き込みデータＩＮ（または、その反転信号）を選択し、高レベルの書き戻し制御信号ＥＲＲを受けている期間、すなわち、誤り訂正回路１６により読み出しデータの誤りが訂正されたときに、訂正データＩＮＣ（または、その反転信号）を選択する。選択されたデータは、インバータＩＮＶを介して書き込みデータバスＷＤＢ、ＷＤＢＸに出力され、メモリセルＭＣに書き込まれる。すなわち、書き込みデータバスＷＤＢ、ＷＤＢＸは、通常の書き込みサイクルにおける書き込みデータＩＮの伝達と、訂正データＩＮＣの伝達との両方に使用される。

図５は、第１の実施形態のＳＲＡＭの読み出しサイクルを示している。読み出しサイクルは、動作制御回路２０がクロックＣＫの立ち上がりエッジに同期して低レベルの書き込みイネーブル信号ＷＥを受信したときに開始される。読み出しサイクルは、メモリセルＭＣからデータを読み出す読み出し期間と、読み出したデータを誤り訂正し、訂正したデータをメモリセルＭＣに書き戻す書き戻し期間とで構成される。ワード線ＷＬは、動作制御回路２０から出力されるワード線活性化タイミング信号により、読み出し期間から書き戻し期間に亘り活性化し続ける。ワードデコーダ３０の再デコードを不要にできるため、ＳＲＡＭの消費電力は削減され、読み出しサイクル時間は短縮される。

読み出し期間では、アクセスするメモリセルＭＣを選択するためにアドレスＡＤに応じてワード線ＷＬが活性化され、メモリセルＭＣからビット線ＢＬ（またはＢＬＸ）にデータが出力される。なお、ビット線ＢＬ、ＢＬＸは、予め高レベルにプリチャージされている。本発明のＳＲＡＭは、ビット線ＢＬ、ＢＬＸの長さが短く、負荷容量が小さい。この
ため、ビット線ＢＬ（またはＢＬＸ）は、メモリセルＭＣのラッチを構成するインバータの駆動能力により、短時間で接地電圧まで変化する。すなわち、読み出しサイクルにおいて、ビット線ＢＬ、ＢＬＸはフル振幅する。誤り訂正回路１６は、読み出し期間の後半に動作を開始し、読み出しデータに誤りがある場合、訂正データＩＮＣおよび書き戻し制御信号ＥＲＲを出力する。

書き戻し期間では、訂正データＩＮＣは、書き戻し制御信号ＥＲＲの高レベルへの変化に応じて、書き込みデータバスＷＤＢ、ＷＤＢＸに出力される。また、コラムデコーダ２８は、書き戻し制御信号ＥＲＲの高レベルへの変化に伴う内部書き込みイネーブル信号ＩＷＥの高レベルへの変化に応じて、読み出しアドレスＡＤに対応する書き込みパルス信号ＷＥＰを出力する。すなわち、コラムデコーダ２８は、書き込みサイクルだけでなく、読み出しサイクルでも動作する。書き込みパルス信号ＷＥＰに応答して、対応する書き込み回路２６のｎＭＯＳトランジスタ対がオンする、訂正データＩＮＣは、ビット線ＢＬ、ＢＬＸに伝達され、メモリセルＭＣに書き戻される。データ入出力回路１８は、訂正データＩＮＣを読み出しデータして外部データ端子ＤＯＵＴに出力する。なお、誤りの発生したメモリセルＭＣのみに（Ｉ／Ｏ毎に１６ビット）、訂正データＩＮＣを書き戻すことで、書き戻し動作に伴う消費電力の増加を最小限にできる。

一方、読み出しデータに誤りがない場合、誤り訂正回路１６は、書き戻し制御信号ＥＲＲを出力しない。このため、書き込みパルス信号ＷＥＰは、出力されず、書き戻し動作は、実行されない。この場合、データ入出力回路１８は、メモリセルＭＣから読み出されたデータを外部データ端子ＤＯＵＴに出力する。

図６は、第１の実施形態のＳＲＡＭの書き込みサイクルを示している。書き込みサイクルは、動作制御回路２０がクロックＣＫの立ち上がりエッジに同期して、書き込みイネーブル端子（書き込み要求端子）ＷＥに供給される高レベルの書き込みイネーブル信号ＷＥ（書き込み要求）を受信したときに開始される。

書き込みサイクルでは、クロックＣＫに同期して外部アドレス端子ＡＤにアドレスＡＤ（書き込みアドレス）が供給され、外部データ端子ＤＩＮに書き込みデータが供給される。書き込みデータは、内部書き込みイネーブル信号ＩＷＥに同期して、書き込みデータバスＷＤＢ、ＷＤＢＸに供給される。コラムデコーダ２８は、アドレスＡＤに応じて書き込みパルス信号ＷＥＰのいずれかを活性化し、対応する書き込み回路２６のｎＭＯＳトランジスタ対をオンさせる。ｎＭＯＳトランジスタ対のオンにより、書き込みデータバスＷＤＢ、ＷＤＢＸ上の書き込みデータは、ビット線ＢＬ、ＢＬＸに伝達される。次に、ワードデコーダ３０は、書き込みデータをメモリセルＭＣに書き込むために、アドレスＡＤに応じてワード線ＷＬを活性化する。

以上、第１の実施形態では、読み出しデータバスＲＤＢと、書き込みデータバスＷＤＢ、ＷＤＢＸとを有するＳＲＡＭにおいて、読み出しサイクル中に、誤りを訂正したデータをメモリセルＭＣに書き戻すことができる。また、ビット線ＢＬ、ＢＬＸおよび読み出しデータバスＲＤＢが階層化されたＳＲＡＭにおいて、読み出しサイクル中に、誤りを訂正したデータをメモリセルＭＣに書き戻すことができる。

読み出しサイクル中に、読み出し期間から書き戻し期間に亘りワード線を切り替えることなく活性化し続けることで、ワードデコーダ３０の再デコード動作等を不要にできる。このため、読み出しサイクル中の消費電力を削減できる。また、書き戻し動作のためのワードデコーダ３０の再デコード動作が不要になるため、読み出しサイクル時間を短縮できる。

書き込み制御回路１４（図４）により、書き込みデータバスＷＤＢ、ＷＤＢＸを通常の書き込みサイクルにおける書き込みデータＩＮの伝達と、訂正データＩＮＣの伝達との両方に使用できる。したがって、セルアレイＡＲＹに配線する書き込みデータバスＷＤＢ、ＷＤＢＸの本数を削減でき、ＳＲＡＭのチップサイズを小さくできる。

誤り訂正回路１６により読み出しデータの誤りが訂正されるときに、対応する書き込み回路２６のｎＭＯＳトランジスタ対（書き込みスイッチ）を、コラムデコーダ２８のデコード動作によりオンできる。すなわち、コラムデコーダ２８は、書き込みイネーブル信号ＩＷＥに応答して、ｎＭＯＳトランジスタ対のいずれかをオンする。コラムデコーダ２８を、書き込みサイクルだけでなく、読み出しサイクルの書き戻し動作にも使用することで、訂正データＩＮＣを誤りが発生したメモリセルに確実に書き戻すことができる。また、訂正データＩＮＣが誤りの発生していない他のメモリセルに書き込まれることを防止できる。動作制御回路２０により生成される内部書き込みイネーブル信号ＩＷＥに応じてコラムデコーダ２８を動作させることで、従来と同じ回路構成のコラムデコーダを利用できる。このため、ＳＲＡＭの設計期間を短縮できる。

データ入出力回路１８は、誤り訂正回路１６から訂正データＩＮＣまたは訂正していない読み出しデータを受ける。このため、データ入出力回路１８を従来と同じ回路で構成でき、読み出しサイクルにおいて、誤り訂正されたデータＩＮＣを外部データ端子ＤＯＵＴに確実に出力できる。

図７は、本発明の半導体メモリの第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のＳＲＡＭは、第１の実施形態の書き込み制御回路１４、誤り訂正回路１６、動作制御回路２０および書き込み回路２６を、書き込み制御回路１４Ａ、誤り訂正回路１６Ａ、動作制御回路２０Ａおよび書き込み回路２６Ａに変更している。その他の構成は、第１の実施形態と同じである。すなわち、この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してＳＲＡＭとして形成されている。

誤り訂正回路１６Ａは、訂正データＩＮＣと、書き込みデータバス対ＷＤＢ、ＷＤＢＸにそれぞれ対応する書き戻し制御信号ＥＲＲ１−ｎをそれぞれ生成する。ここで、”ｎ”は、例えば、セルアレイＡＲＹ内のビット線対ＢＬ、ＢＬＸの数をＩ／Ｏ数で割った値である。誤り訂正回路１６Ａは、書き戻し制御信号ＥＲＲ１−ｎのうち誤りが発生したメモリセルＭＣに対応する書き戻し制御信号ＥＲＲ（ＥＲＲ１−ｎのいずれか）のみを高レベルに変化させる。書き込み制御回路１４Ａは、図４に示した回路を、書き戻し制御信号ＥＲＲ１−ｎ毎に有している。このため、書き込み制御回路１４Ａは、高レベルの書き戻し制御信号ＥＲＲ（ＥＲＲ１−ｎのいずれか）に対応する書き込みデータバスＷＤＢ、ＷＤＢＸのみに訂正データおよびその反転データを出力する。他の書き込みデータバスＷＤＢ、ＷＤＢＸは、ＣＭＯＳインバータＩＮＶがオフすることにより、フローティング状態に保持される。

動作制御回路２０Ａは、書き込みイネーブル信号ＷＥと書き戻し制御信号ＥＲＲとから内部書き込みイネーブル信号ＩＷＥを生成する論理回路を有していない。動作制御回路２０Ａは、外部端子で受信する書き込みイネーブル信号ＷＥを書き込み制御回路１４およびコラムデコーダ２８に直接出力する。書き込み回路２６Ａは、書き込みパルス信号ＷＥＰおよび書き戻し制御信号ＥＲＲを受けて動作する。書き込み回路２６Ａの詳細は、後述する図８で説明する。

図８は、図７に示したメモリアレイの詳細を示している。セルアレイＡＲＹおよび読み出し回路２４は、第１の実施形態と同じである。書き込み回路２６Ａでは、書き込みデー
タバスＷＤＢ、ＷＤＢＸをビット線ＢＬ、ＢＬＸに接続するｎＭＯＳトランジスタ対の動作を制御する論理が第１の実施形態と相違している。すなわち、ｎＭＯＳトランジスタ対のゲートは、ＮＡＮＤゲート（書き込みスイッチ制御回路）が出力する書き込みスイッチ信号ＷＳＷを受けている。ＮＡＮＤゲートは、誤り訂正回路１６Ａからの書き戻し制御信号ＥＲＲ１−ｎの反転信号およびコラムデコーダ２８からの書き込みパルス信号ＷＥＰ（書き込み選択信号）の反転信号を受けている。このため、ｎＭＯＳトランジスタ対は、高レベルの書き戻し制御信号ＥＲＲ１−ｎまたは高レベルの書き込みパルス信号ＷＥＰを受けている期間オンする。

この実施形態では、読み出しサイクルにおいてメモリセルＭＣから読み出されたデータに誤りがある場合、誤り訂正回路１６Ａは、訂正データＩＮＣを生成し、対応する書き戻し制御信号ＥＲＲ（例えば、ＥＲＲ１）を生成する。これにより、書き戻し制御信号ＥＲＲ１に対応する書き込み回路２６ＡのｎＭＯＳトランジスタ対のみがオンする。オンした書き込み制御回路１４Ａは、書き込みデータバスＷＤＢ、ＷＤＢＸに、訂正データＩＮＣおよびその反転データを出力する。そして、誤りが発生したメモリセルＭＣのみに訂正データＩＮＣが書き戻される。

一方、低レベルの書き戻し制御信号ＥＲＲ１−ｎを受ける書き込み制御回路１４ＡのｎＭＯＳトランジスタ対は、オンしない。このため、誤りが発生したメモリセルＭＣに対応しない書き込みデータバスＷＤＢ、ＷＤＢＸは、フローティング状態を維持する。したがって、誤りが発生した以外のメモリセルＭＣに誤ったデータが書き込まれることはない。

以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、書き戻し制御信号ＥＲＲを、コラムデコーダ２８を経由することなく、書き込み回路２６Ａに直接供給し、ｎＭＯＳトランジスタ対を直接オンさせる。この結果、書き戻し動作に掛かる時間を短縮できる。

以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明は、データの読み出し経路と書き込み経路とが独立している半導体メモリに適用可能である。

本発明の半導体メモリの第１の実施形態を示すブロック図である。 図１に示したメモリアレイの詳細を示す回路図である。 図２に示したメモリセルの詳細を示す回路図である 図１に示した書き込み制御回路の詳細を示す回路図である。 第１の実施形態の半導体メモリの読み出し動作を示すタイミング図である。 第１の実施形態の半導体メモリの書き込み動作を示すタイミング図である。 本発明の半導体メモリの第２の実施形態を示すブロック図である。 図７に示したメモリアレイの詳細を示す回路図である。

符号の説明

１０ メモリコア
１２ デコード回路
１４ 書き込み制御回路
１６ 誤り訂正回路
１８ データ入出力回路
２０ 動作制御回路
２２ 入力回路
２４ 読み出し回路
２６ 書き込み回路
２８ コラムデコーダ
３０ ワードデコーダ
ＡＤ アドレス信号
ＢＬ、ＢＬＸ ビット線
ＣＫ クロック
ＤＩＮ 外部データ端子
ＤＯＵＴ 外部データ端子
ＥＲＲ 書き戻し制御信号
ＩＮ 書き込みデータ
ＩＮＣ 訂正データ
ＩＷＥ 内部書き込みイネーブル信号
ＭＣ メモリセル
ＲＤＢ 読み出しデータバス
ＷＤＢ、ＷＤＢＸ 書き込みデータバス
ＷＥ 書き込みイネーブル信号
ＷＥＰ 書き込みパルス信号
ＷＬ ワード線

Claims (2)

1. スタティックメモリセルを有する複数のセルアレイと、
   前記セルアレイにそれぞれ配線され、前記スタティックメモリセルに接続されたビット線およびワード線と、
   異なる前記セルアレイの前記ビット線に共通に接続され、前記セルアレイのいずれかのビット線上に読み出されたデータの論理値を判定する読み出し回路と、
   前記読み出し回路の出力に接続される共通読み出しデータ線と、
   前記共通読み出しデータ線に接続され、前記共通読み出しデータ線上に読み出されたデータの誤りを訂正し、訂正データとして出力する誤り訂正回路と、
   前記訂正データが伝達される共通書き込みデータ線と、
   前記訂正データを元のデータを読み出したメモリセルに書き戻すために、前記訂正データが伝達される前記共通書き込みデータ線を対応するビット線に接続する書き込みスイッチと、
   読み出しサイクル中に、前記メモリセルからデータを読み出す読み出し期間から前記メモリセルに前記訂正データを書き戻す書き戻し期間に亘り、対応するワード線を活性化し続ける第１動作制御回路と、
   前記メモリセルに書き込むデータを受信する外部データ端子と、
   前記読み出しサイクル中に、前記誤り訂正回路により読み出しデータの誤りが訂正されたときに、前記訂正データを前記共通書き込みデータ線に出力し、前記外部データ端子に供給されるデータをメモリセルに書き込む書き込みサイクル中に、前記外部データ端子に供給される書き込みデータを前記共通書き込みデータ線に出力する書き込み制御回路と、
   アクセスするメモリセルを選択するためのアドレスを受信する外部アドレス端子と、
   前記書き込みサイクル中に前記外部アドレス端子に供給される書き込みアドレスに応じて前記書き込みスイッチのいずれかをオンし、前記読み出しサイクル中に前記誤り訂正回路から前記訂正データが出力されたときに、前記外部アドレス端子に供給される読み出しアドレスに応じて前記書き込みスイッチのいずれかをオンするコラムデコーダと、
   前記書き込みサイクルの要求を示す書き込み要求を受信する書き込み要求端子と、
   前記書き込み要求および前記誤り訂正回路が前記訂正データとともに出力する書き戻し制御信号にそれぞれ応答して、前記コラムデコーダに書き込み制御信号を出力する第２動作制御回路とを備え、
   前記コラムデコーダは、前記書き込み制御信号に応答して、前記書き込みスイッチのいずれかをオンすることを特徴とする半導体メモリ。
2. スタティックメモリセルを有する複数のセルアレイと、
   前記セルアレイにそれぞれ配線され、前記スタティックメモリセルに接続されたビット線およびワード線と、
   異なる前記セルアレイの前記ビット線に共通に接続され、前記セルアレイのいずれかのビット線上に読み出されたデータの論理値を判定する読み出し回路と、
   前記読み出し回路の出力に接続される共通読み出しデータ線と、
   前記共通読み出しデータ線に接続され、前記共通読み出しデータ線上に読み出されたデータの誤りを訂正し、訂正データとして出力する誤り訂正回路と、
   前記訂正データが伝達される共通書き込みデータ線と、
   前記訂正データを元のデータを読み出したメモリセルに書き戻すために、前記訂正データが伝達される前記共通書き込みデータ線を対応するビット線に接続する書き込みスイッチと、
   読み出しサイクル中に、前記メモリセルからデータを読み出す読み出し期間から前記メモリセルに前記訂正データを書き戻す書き戻し期間に亘り、対応するワード線を活性化し続ける第１動作制御回路と、
   前記メモリセルに書き込むデータを受信する外部データ端子と、
   前記読み出しサイクル中に、前記誤り訂正回路により読み出しデータの誤りが訂正されたときに、前記訂正データを前記共通書き込みデータ線に出力し、前記外部データ端子に供給されるデータをメモリセルに書き込む書き込みサイクル中に、前記外部データ端子に供給される書き込みデータを前記共通書き込みデータ線に出力する書き込み制御回路と、
   アクセスするメモリセルを選択するためのアドレスを受信する外部アドレス端子と、
   前記書き込みサイクル中に前記外部アドレス端子に供給される書き込みアドレスに応じて書き込み選択信号を出力するコラムデコーダと、
   前記書き込みスイッチにそれぞれ対応して設けられ、前記書き込み選択信号および前記誤り訂正回路が前記訂正データとともに出力する書き戻し制御信号にそれぞれ応答して、書き込みスイッチ信号を出力する書き込みスイッチ制御回路とを備え、
   前記各書き込みスイッチは、対応する書き込みスイッチ信号に応答してオンすることを特徴とする半導体メモリ。

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